JPH04368692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にその消費電力の低減化に関するものである。

【０００２】

【従来の技術】図５は、従来のダイナミックＲＡＭ（Ｄ
ＲＡＭ）の構成を示す回路図である。同図に示すように
、マトリクス状に配置されたメモリセル１（図４では１
個のみ示す）がそれぞれ対応の行線であるワード線ＷＬ
及び対応の列線であるビット線ＢＬに接続される。ビッ
ト線ＢＬは、互いに相補関係にあるビット線バーＢＬと
により１組のビット線対を構成する。

【０００３】ビット線対ＢＬ，バーＢＬ間にセンスアン
プ（Ｓ／Ａ）２が設けられ、センスアンプ２は、センス
アンプ駆動回路３からの駆動信号Ｓ３により活性／非活
性が制御され、活性化するとビット線対ＢＬ，バーＢＬ
間の電位差を検出し、一方をＨレベルに他方をＬレベル
に増幅する。また、センスアンプ駆動回路３は制御信号
φＳに基づき駆動信号Ｓ３を発生する。

【０００４】ビット線対ＢＬ，バーＢＬはトランスファ
ゲートＴ１，Ｔ２を介してそれぞれＩ／Ｏ線対Ｉ／Ｏ，
バーＩ／Ｏに接続される。なお、トランスファゲートＴ
１，Ｔ２のゲートにはコラムデコーダ（図示せず）のコ
ラム出力信号線ＣＹが共通に接続される。

【０００５】Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏにはカレン
トミラー（ＣＭ）型の増幅器であるプリアンプ４が接続
される。図６はプリアンプ４の内部構成を示す回路図で
ある。同図に示すようにプリアンプ４はＰＭＯＳトラン
ジスタＴ１１，Ｔ１２及びＮＭＯＳトランジスタＴ１３
〜Ｔ１５より構成されており、電源ＶｃｃとＮＭＯＳト
ランジスタＴ１５のドレインとの間に、直列に接続され
たＰＭＯＳトランジスタＴ１１及びＮＭＯＳトランジス
タＴ１３が介挿されるとともに、直列に接続されたＰＭ
ＯＳトランジスタＴ１２及びＮＭＯＳトランジスタＴ１
４が介挿される。そして、ＮＭＯＳトランジスタＴ１４
、Ｔ１３それぞれのゲートにはＩ／Ｏ線Ｉ／Ｏ、Ｉ／Ｏ
線バーＩ／Ｏが接続され、ＮＭＯＳトランジスタＴ１５
のゲートには制御信号φＡが印加される。さらに、Ｐチ
ャネルトランジスタＴ１１のゲート、ＰＭＯＳトランジ
スタＴ１２のゲート及びドレインが共通に接続される。

【０００６】このようなカレントミラー構成のプリアン
プ４は、Ｈレベルの制御信号φＡが印加されると、ＮＭ
ＯＳトランジスタＴ１５がオンすることにより活性化状
態となり、ＮＭＯＳトランジスタＴ１４のゲート及びＮ
ＭＯＳトランジスタＴ１３のゲートにそれぞれ付与され
るＩ／Ｏ線対Ｉ／Ｏ及びバーＩ／Ｏの電位差に基づき、
ＮＭＯＳトランジスタＴ１３及びＴ１４のうち一方がオ
ンし他方がオフすることにより、Ｐチャネルトランジス
タＴ１１のドレインとＮＭＯＳトランジスタＴ１３のド
レインとの間のノードＮ１より得られる電位を増幅出力
Ｓ４として出力する。すなわち、Ｉ／Ｏ線Ｉ／Ｏの電位
がＩ／Ｏ線バーＩ／Ｏより高ければＨレベルを、Ｉ／Ｏ
線Ｉ／Ｏの電位がＩ／Ｏ線バーＩ／Ｏより低ければＬレ
ベルを、増幅出力Ｓ４として出力する。

【０００７】このプリアンプ４の増幅出力Ｓ４はクロッ
クドインバータ５の入力部に与えられる。クロックドイ
ンバータ５は、電源，接地レベル間に、ＰＭＯＳトラン
ジスタＴ３，Ｔ４、ＮＭＯＳトランジスタＴ５，Ｔ６を
直列に接続することにより構成される。そして、トラン
ジスタＴ３及びＴ６のゲートにはクロックφＰ及び反転
クロックバーφＰがそれぞれ印加され、入力部であるト
ランジスタＴ４及びＴ５のゲートにはプリアンプ４の増
幅出力Ｓ４が印加される。このクロックドインバータ５
の出力部であるＰＭＯＳトランジスタＴ４のドレイン，
ＮＭＯＳトランジスタＴ５のドレイン間のノードＮ５よ
り得られる電位がインバータ出力Ｓ５となる。

【０００８】このような構成のクロックドインバータ５
は、クロックφＰがＬの時に活性化し、増幅出力Ｓ４を
反転してインバータ出力Ｓ５を、ラッチ６の入力部であ
るインバータ７の入力に与える。一方、クロックφＰが
Ｈの時に非活性状態となり、プリアンプ４，ラッチ６間
を電気的に遮断する。

【０００９】ラッチ６はインバータ７，８のループ接続
により構成され、入力部に取り込まれるＨ，Ｌレベルを
ラッチし、その反転値をラッチ出力Ｓ６として、出力部
であるインバータ７の出力からメインアンプ（ＭＡ）９
に出力する。メインアンプ９はラッチ出力Ｓ６を増幅し
て出力端子１０から出力データＤＯを出力する。

【００１０】図７は、図５及び図６で示したＤＲＡＭの
読み出し動作を示すタイミング図である。以下、同図を
参照してその読み出し動作について説明する。なお、図
７では、列アドレスストローブ信号バーＣＡＳ、ライト
イネーブル信号バーＷＥ、アドレス（行アドレス，列ア
ドレス）信号、入力データＤＩ及び出力データＤＯは省
略している。

【００１１】同図を参照して、列アドレスストローブ信
号バーＲＡＳが立ち下がると、行アドレス信号により選
択されたワード線ＷＬがＨレベルに立ち上がり、このワ
ード線ＷＬに接続されたメモリセル１が対応のビット線
ＢＬと電気的に接続される。ここで選択されたメモリセ
ル１に“０”が書き込まれているとする。

【００１２】すると、同一電位にプリチャージされてい
たビット線対ＢＬ，バーＢＬのうち、“０”が書き込ま
れたメモリセル１に接続されたビット線ＢＬの電位のみ
が僅かに下降し、ビット線バーＢＬはプリチャージ電位
を維持するため、ビット線対ＢＬ，バーＢＬ間に微小電
位差が生じる。そして、制御信号φＳのＨレベル立ち上
がりに伴いセンスアンプ駆動回路３の出力信号Ｓ３がＨ
レベルとなり、センスアンプ２が活性化される。その結
果、センスアンプ２により、ビット線対ＢＬ，バーＢＬ
間の微小電位差がＨ，Ｌレベルに増幅される。

【００１３】そして、列アドレス信号に基づきコラム出
力信号線ＣＹが選択的にＨレベルに立ち上げられると、
ビット線対ＢＬ，バーＢＬとＩ／Ｏ線対Ｉ／Ｏ，バーＩ
／Ｏとが電気的に接続され、ビット線対ＢＬ，バーＢＬ
の電位差がそのままＩ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏに現
れる。

【００１４】その後、クロックφＰ（反転クロックφＰ
）がＬ（Ｈ）に立ち下（上）がることによりクロックド
インバータ５が活性状態になり、続いて、制御信号φＡ
がＨレベルに立ち上がることにより、プリアンプ４が活
性状態になる。このとき、Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／
Ｏそれぞれの電位は、Ｉ／Ｏ線Ｉ／Ｏ＜Ｉ／Ｏ線バーＩ
／Ｏの関係にあるため、プリアンプ４はＬレベルの増幅
出力Ｓ４を出力し、この増幅出力Ｓ４がクロックゴイン
バータ５及びラッチ６を介することにより、Ｌレベルの
ラッチ出力Ｓ６としてメインアンプ９に出力される。

【００１５】その後、図７では図示しないが、メインア
ンプ９によりラッチ出力Ｓ６が増幅されて出力データＤ
Ｏとして出力端子１０から出力されることにより、読み
出し動作が完了する。

【００１６】

【発明が解決しようとする課題】読み出し動作において
、プリアンプ４は制御信号φＡがオン状態である期間Ｔ
Ａにおいて活性状態であり、この期間中、ＮＭＯＳトラ
ンジスタＴ１３及び１４のうち一方が必ずオンするため
、電源Ｖｃｃ，接地レベル間に、ＰＭＯＳトランジスタ
Ｔ１１，ＮＭＯＳトランジスタＴ１３及びＴ１５を介し
た電流経路あるいはＰＭＯＳトランジスタＴ１２，ＮＭ
ＯＳトランジスタＴ１４及びＴ１５を介した電流経路が
形成されことにより、常に電源Ｖｃｃから接地レベルに
かけて貫通電流が流れる。

【００１７】この貫通電流は消費電力の増大を招くため
、プリアンプ４の活性期間ＴＡを短くする方が望ましい
。しかしながら、製造プロセスにおける各工程のバラツ
キにより、トランスファゲートＴ１、Ｔ２等のトランジ
スタの閾値電圧が正常値より若干高くなる等の動作パラ
メータに変動が生じる場合がある。このような場合でも
プリアンプ４が正常に増幅動作を行えるように、ある程
度余裕をもって活性期間ＴＡを設定する必要があるため
、プリアンプ４の活性期間ＴＡは遅延回路等を用いて、
実際に増幅動作に必要な期間以上に設定される。

【００１８】従来のダイナミックＲＡＭは、以上の様に
構成されているので、ＣＭ型増幅器であるプリアンプ４
の活性期間ＴＡは、余裕をもって設定する必要性から、
必要最小限に短く設定することができなかった。その結
果、プリアンプの活性期間が長くなる分、プリアンプ４
の動作中に流れる貫通電流量が余分に流れるため、消費
電力が増大するという問題点があった。

【００１９】この発明は、上記の問題点を解消するため
になされたもので、消費電力を必要最小限に抑えた半導
体記憶装置を得ることを目的とする。

【００２０】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、データを記憶する本来のメモリセルと、読
み出し時に、選択された前記メモリセルに電気的に接続
されることにより、該メモリセルの記憶内容に基づき、
その一方と他方との間に電位差が生じる本来のビット線
対と、読み出し時に、前記ビット線対に電気的に接続さ
れ、前記ビット線対の電位差を増幅して読み出しデータ
を出力する本来のセンスアンプと、読み出し時に、前記
ビット線対に電気的に接続される本来のＩ／Ｏ線対と、
読み出し時に、前記Ｉ／Ｏ線対間の電位差を増幅する本
来の増幅器とからなる本来の読み出し経路と、各々が前
記本来の読み出し経路における対応の構成部と同一条件
で構成されたモニタ用メモリセル、モニタ用ビット線、
モニタ用センスアンプ、モニタ用Ｉ／Ｏ線、モニタ用増
幅器とからなり、前記本来の読み出し経路と等価な動作
を行うモニタ用読み出し経路と、前記モニタ用増幅器の
増幅出力に基づき、前記本来の増幅器の活性状態を制御
する増幅器制御手段とを備えて構成されている。

【００２１】

【作用】この発明における増幅器制御手段は、本来の読
み出し経路と同一条件で設けられたモニタ用読み出し経
路におけるモニタ用増幅器の増幅出力に基づき、本来の
増幅器の活性状態を制御するため、本来の増幅器の活性
期間を増幅動作に必要な期間のみに設定できる。

【００２２】

【実施例】図１は、この発明の一実施例であるＤＲＡＭ
の構成を示す回路図である。なお、図１において、メモ
リセル１からビット線対ＢＬ，バーＢＬ、Ｉ／Ｏ線対Ｉ
／Ｏ，バーＩ／Ｏ等を介して出力端子１０に至る経路に
おける各構成部は図５で示した従来例と同様である。た
だし、プリアンプ４′のトランジスタＴ１５のゲートに
印加される制御信号は従来と異なり、図２に示すように
、後述するプリチャージ制御回路２０から出力される制
御信号φ２０となる。また、クロックドインバータ５に
印加されるクロックも従来と異なり、プリチャージ制御
回路２０から出力されるクロックφＰＭ（バーφＰＭ）
となる。

【００２３】図１に示すように、メモリセル１と同構成
のモニタ用メモリセル１Ｍが別途に設けられ、このモニ
タ用メモリセル１Ｍは、本来のメモリセル１が接続され
るワード線ＷＬのひとつに接続され、かつモニタ用ビッ
ト線ＢＬＭに接続される。モニタ用ビット線ＢＬＭは、
互いに相補関係にあるモニタ用ビット線バーＢＬＭとに
より１組のモニタ用ビット線対を構成する。

【００２４】モニタ用ビット線対ＢＬＭ，バーＢＬＭ間
にモニタ用センスアンプ（Ｓ／Ａ）２Ｍが設けられ、こ
のモニタ用センスアンプ２Ｍは本来のセンスアンプ２と
同一構成であり、本来のセンスアンプ２同様、センスア
ンプ駆動回路３からの駆動信号Ｓ３により活性／非活性
が制御され、活性化するとモニタ用ビット線対ＢＬＭ，
バーＢＬＭ間の電位差を検出し、一方をＨレベルに他方
をＬレベルに増幅する。

【００２５】モニタ用ビット線対ＢＬＭ，バーＢＬＭは
モニタ用トランスファゲートＴ１′，Ｔ２′を介してそ
れぞれモニタ用Ｉ／Ｏ線対Ｉ／ＯＭ，バーＩ／ＯＭに接
続される。なお、モニタ用トランスファゲートＴ１′，
Ｔ２′は本来のトランスファゲートＴ１，Ｔ２と同一構
成であり、モニタ用トランスファゲートＴ１′，Ｔ２′
のゲートにはモニタ用コラムデコーダ（図示せず）のモ
ニタ用コラム出力信号線ＣＹＭが共通に接続される。こ
のモニタ用コラム出力信号線ＣＹＭは、通常はＬレベル
で、読み出し時に複数のコラム出力信号線ＣＹのいずれ
かがＨレベル立ち上がりに同期してＨレベルに立ち上げ
られる信号線である。

【００２６】モニタ用Ｉ／Ｏ線対Ｉ／ＯＭ，バーＩ／Ｏ
Ｍにはカレントミラー（ＣＭ）型の増幅器であるモニタ
用プリアンプ４Ｍが接続される。図３はモニタ用プリア
ンプ４Ｍの内部構成を示す回路図である。同図に示すよ
うに、モニタ用プリアンプ４ＭはＰＭＯＳトランジスタ
ＭＴ１１，ＭＴ１２及びＮＭＯＳトランジスタＭＴ１３
〜ＭＴ１５より構成されており、各トランジスタＭＴ１
１〜ＭＴ１５はそれぞれ、図２で示した本来のプリアン
プ４′を構成するトランジスタＴ１１〜Ｔ１５それぞれ
と同一構成である。そして、電源ＶｃｃとＮＭＯＳトラ
ンジスタＭＴ１５のドレインとの間に、直列に接続され
たＰＭＯＳトランジスタＭＴ１１及びＮＭＯＳトランジ
スタＭＴ１３が介挿されるとともに、直列に接続された
ＰＭＯＳトランジスタＭＴ１２及びＮＭＯＳトランジス
タＭＴ１４が介挿される。そして、ＮＭＯＳトランジス
タＭＴ１４、ＭＴ１３それぞれのゲートにはモニタ用Ｉ
／Ｏ線Ｉ／ＯＭ、モニタ用Ｉ／Ｏ線バーＩ／ＯＭが接続
され、ＮＭＯＳトランジスタＭＴ１５のゲートには制御
信号φＡ′が印加される。さらに、Ｐチャネルトランジ
スタＭＴ１１のゲート、ＰＭＯＳトランジスタＭＴ１２
のゲート及びドレインが共通に接続される。

【００２７】このような構成のモニタ用プリアンプ４Ｍ
は、Ｈレベルの制御信号φＡ′が印加されると、ＮＭＯ
ＳトランジスタＭＴ１５がオンすることにより活性化状
態となる。活性状態になると、ＮＭＯＳトランジスタＭ
Ｔ１４のゲート及びＮＭＯＳトランジスタＭＴ１３のゲ
ートにそれぞれ付与されるモニタ用Ｉ／Ｏ線対Ｉ／ＯＭ
，バーＩ／ＯＭの電位差に基づき、ＮＭＯＳトランジス
タＭＴ１３及びＭＴ１４のうち一方がオンし他方がオフ
することにより、ＰチャネルトランジスタＭＴ１１のド
レインとＮＭＯＳトランジスタＭＴ１３のドレインとの
間のノードＮ１′より得られる電位をモニタ用増幅出力
ＭＳ４として出力する。すなわち、モニタ用Ｉ／Ｏ線Ｉ
／ＯＭの電位がモニタ用Ｉ／Ｏ線バーＩ／ＯＭより高け
ればＨレベルを、モニタ用Ｉ／Ｏ線Ｉ／ＯＭの電位がＩ
／Ｏ線バーＩ／ＯＭより低ければＬレベルを、モニタ用
増幅出力ＭＳ４として出力する。一方、モニタ用プリア
ンプ４ＭはＬレベルの制御信号φＡ′が印加されると、
ＮＭＯＳトランジスタＭＴ１５がオフすることにより非
活性状態になる。非活性状態になるとモニタ増幅出力Ｍ
Ｓ４はＨレベルに固定される。

【００２８】したがって、上記構成のモニタ用プリアン
プ４Ｍの内部構成は、本来のプリアンプ４′と全く同一
である。

【００２９】また、モニタ用Ｉ／Ｏ線対Ｉ／ＯＭ，バー
Ｉ／ＯＭにそれぞれキャパシタ２１，２２を接続するこ
とにより、本来のＩ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏにかか
る負荷容量と等しくしている。

【００３０】モニタ用プリアンプ４のモニタ用増幅出力
ＭＳ４は、モニタ用インバータ５Ｍの入力部に与えられ
、このモニタ用インバータ５Ｍの出力が、インバータ７
Ｍ及び８Ｍのループ接続からなるモニタ用ラッチ６Ｍに
接続される。これらのモニタ用インバータ５Ｍ及びモニ
タ用ラッチ６Ｍの内部のトランジスタ、インバータ等の
個々の構成も、本来のクロックドインバータ５及びラッ
チ６内で用いたトランジスタ、インバータ等と同一構成
で形成される。ただし、モニタ用インバータ５Ｍはクロ
ックドインバータでなく通常のインバータである。

【００３１】そして、モニタ用ラッチ６Ｍのモニタラッ
チ出力ＭＳ６がプリアンプ制御回路２０に付与される。 この際、モニタ用ラッチ６Ｍの出力にはキャパシタ２３
が接続され、本来のラッチ６の出力から本来のメインア
ンプ９に至る経路の配線容量と同一の容量がモニタ用ラ
ッチ６Ｍからプリアンプ制御回路２０に至る経路に設け
られるようにする。

【００３２】プリアンプ制御回路２０はモニタラッチ出
力ＭＳ６と取り込み、該ラッチ出力ＭＳ６をモニタし、
ラッチ出力ＭＳ６のＬレベル立ち下がりに基づき、制御
信号φ２０を本来のプリアンプ４′に出力するとともに
、クロックφＰＭ（反転クロックバーφＰＭ）をクロッ
クドインバータ５′に出力する。すなわち、ラッチ出力
ＭＳ６のＬレベル立ち下がりを検知すると、Ｈレベルの
制御信号φ２０をＬレベルに立ち下げるとともに、Ｌレ
ベルのクロックφＰＭをＨレベルに立ち上げる。

【００３３】図４は、図１〜図３で示したＤＲＡＭの読
み出し動作を示すタイミング図である。以下、同図を参
照してその読み出し動作について説明する。なお、図４
では、列アドレスストローブ信号バーＣＡＳ、ライトイ
ネーブル信号バーＷＥ、アドレス（行アドレス，列アド
レス）信号、入力データＤＩ及び出力データＤＯは省略
している。

【００３４】同図を参照して、列アドレスストローブ信
号バーＲＡＳが立ち下がると、行アドレス信号により選
択されたワード線ＷＬがＨレベルに立ち上がり、このワ
ード線ＷＬに接続されたメモリセル１が対応のビット線
ＢＬと電気的に接続される。ここで選択されたメモリセ
ル１に“０”が書き込まれているとする。

【００３５】すると、同一電位にプリチャージされてい
たビット線対ＢＬ，バーＢＬのうち、“０”が書き込ま
れたメモリセル１に接続されたビット線ＢＬの電位のみ
が僅かに下降し、ビット線バーＢＬはプリチャージ電位
を維持するため、ビット線対ＢＬ，バーＢＬ間に微小電
位差が生じる。同時に、同一電位にプリチャージされて
いたモニタ用ビット線対ＢＬＭ，バーＢＬＭのうち、“
０”が書き込まれたメモリセル１に接続されたモニタ用
ビット線ＢＬＭの電位のみが僅かに下降し、モニタ用ビ
ット線バーＢＬＭはプリチャージ電位を維持するため、
ビット線対ＢＬＭ，バーＢＬＭ間にも微小電位差が生じ
る。

【００３６】そして、制御信号φＳのＨレベル立ち上が
りに伴いセンスアンプ駆動回路３の出力信号Ｓ３がＨレ
ベルとなり、センスアンプ２及びモニタ用センスアンプ
２Ｍが活性化される。その結果、センスアンプ２により
ビット線対ＢＬ，バーＢＬ間の微小電位差がＨ，Ｌレベ
ルに増幅されるとともに、モニタ用センスアンプ２Ｍに
よりモニタ用ビット線対ＢＬＭ，バーＢＬＭ間の微小電
位差がＨ，Ｌレベルに増幅される。

【００３７】そして、列アドレス信号に基づきコラム出
力信号線ＣＹが選択的にＨレベルに立ち上げられると、
これに同期してモニタ用コラム出力信号線ＣＹＭがＨレ
ベルに立ち上げられる。すると、ビット線対ＢＬ，バー
ＢＬとＩ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏとが電気的に接続
され、ビット線対ＢＬ，バーＢＬの電位差がそのままＩ
／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏに現れるとともに、モニタ
用ビット線対ＢＬＭ，バーＢＬＭとモニタ用Ｉ／Ｏ線対
Ｉ／ＯＭ，バーＩ／ＯＭとが電気的に接続され、モニタ
用ビット線対ＢＬＭ，バーＢＬＭの電位差がそのままモ
ニタ用Ｉ／Ｏ線対Ｉ／ＯＭ，バーＩ／ＯＭに現れるその
後、プリチャージ制御回路２０から出力されるクロック
φＰＭ（反転クロックバーφＰＭ）がＬ（Ｈ）に立ち下
（上）がることによりクロックドインバータ５′が活性
状態になり、続いて、制御信号φＡ′（図４では図示せ
ず）のＨレベル立ち上がりに同期して制御信号φ２０が
Ｈレベルに立ち上がることにより、プリアンプ４′及び
モニタ用プリアンプ４′が活性状態になる。

【００３８】このとき、モニタ用Ｉ／Ｏ線対Ｉ／ＯＭ，
バーＩ／ＯＭそれぞれの電位は、Ｉ／Ｏ線Ｉ／ＯＭ＜バ
ーＩ／Ｏの関係にあるため、モニタ用プリアンプ４Ｍは
Ｌレベルのモニタ用増幅出力ＭＳ４を時刻ｔ１に出力し
、このモニタ用増幅出力Ｓ４がモニタ用インバータ５及
びモニタ用ラッチ６を介することにより、Ｌレベルのモ
ニタ用ラッチ出力ＭＳ６が時刻ｔ２に出力される。

【００３９】プリアンプ制御回路２０は、Ｌレベルのモ
ニタ用ラッチ出力ＭＳ６を受けると、クロックドインバ
ータ５に出力するクロックφＰＭを時刻ｔ３にＨレベル
に立ち上げクロックドインバータ５′を非活性にすると
ともに、本来のプリアンプ４′に出力する制御信号φＳ
２０を時刻ｔ４にＬレベルに立ち下げプリアンプ４′を
非活性にする。

【００４０】このように、本来のメモリセル１〜メイン
アンプ９への本来の読み出し経路と、モニタ用メモリセ
ル１Ｍ〜プリアンプ制御回路２０へのモニタ用読み出し
経路とをほとんど同一条件で構成したため、モニタ用ラ
ッチ出力ＭＳ６がＬレベルになる時刻ｔ２には、本来の
プリアンプ４′の増幅出力Ｓ４はもちろん、ラッチ６の
ラッチ出力Ｓ６もＬレベルになり、本来のプリアンプ４
′の増幅動作は完了している。つまり、時刻ｔ２におい
て、Ｉ／Ｏ線Ｉ／Ｏ＜Ｉ／Ｏ線バーＩ／Ｏの関係にある
Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏそれぞれの電位がプリア
ンプ４′により、確実にＬレベルの増幅出力Ｓ４として
出力され、ラッチ６にＬレベルが格納される。

【００４１】したがって、時刻ｔ２以降の時刻ｔ４に、
プリアンプ４′を非活性にしてもＬレベルのラッチ出力
Ｓ６がメインアンプ９に確実に出力され、メインアンプ
９によりラッチ出力Ｓ６が増幅されて出力データＤＯと
して出力端子１０から出力されることにより、読み出し
動作が正常に完了する。

【００４２】このように、本来のメモリセル１の読み出
し経路とほぼ等価に設けたモニタ用読み出し経路に設け
たプリアンプ制御回路２０がモニタ用ラッチ６Ｍのモニ
タラッチ出力ＭＳ６をモニタすることにより、モニタ用
プリアンプ４Ｍの増幅出力ＭＳ４のモニタ用ラッチ６Ｍ
への転送を検知し、本来のプリアンプ４′の増幅出力Ｓ
４のラッチ６への転送を認識することができる。

【００４３】したがって、モニタラッチ出力ＭＳ６のＬ
レベル立ち下がりをトリガとして、本来のプリアンプ４
′の活性→非活性を制御することにより、本来のプリア
ンプ４′の増幅動作に必要な期間のみ、プリアンプ４′
の活性期間ＴＭとして設定できる。

【００４４】また、製造プロセスにおける各工程のバラ
ツキによるトランジスタ等の構成部の動作パラメータの
変動は、本来の読み出し経路とともに、モニタ用読み出
し経路にも発生するため、プリアンプ制御回路２０によ
りモニタ用読み出し経路をモニタすれば、製造プロセス
における各工程のバラツキの有無にかかわらず、本来の
プリアンプ４′の増幅動作に必要な期間のみ、プリアン
プ４′の活性期間ＴＭを設定できる。

【００４５】なお、上記実施例では、本来のメモリセル
１〜メインアンプ９への本来の読み出し経路と、モニタ
用メモリセル１Ｍ〜プリアンプ制御回路２０へのモニタ
用読み出し経路とをほとんど同一条件で構成したが、最
小限、本来のメモリセル１〜プリアンプ４への本来の読
み出し経路と、モニタ用メモリセル１Ｍ〜モニタ用プリ
アンプ４Ｍへのモニタ用読み出し経路とを同一条件で構
成すれば、ほぼ本来のプリアンプ４′の増幅動作に必要
な期間のみ、プリアンプ４′の活性期間を設定できる。

【００４６】

【発明の効果】以上のように、この発明によれば、増幅
器制御手段により、本来の読み出し経路と同一条件で設
けられたモニタ用読み出し経路におけるモニタ用増幅器
の増幅出力に基づき、本来の増幅器の活性状態を制御す
るため、本来の増幅器の活性期間を増幅動作に必要な期
間のみに設定でき、本来の増幅器の活性時に生じる貫通
電流を必要最小限に抑えることにより、読み出し時の消
費電力を必要最小限に抑えることができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるＤＲＡＭの構成を示
す回路図である。

【図２】図１で示したプリアンプの内部構成を示す回路
図である。

【図３】図１で示したモニタ用プリアンプの内部構成を
示す回路図である。

【図４】図１で示したＤＲＡＭの読み出し動作を示すタ
イミング図である。

【図５】従来のＤＲＡＭの構成を示す回路図である。

【図６】図５で示したプリアンプの内部構成を示す回路
図である。

【図７】図４で示したＤＲＡＭの読み出し動作を示すタ
イミング図である。

【符号の説明】

１　　　　メモリセル ２　　　　センスアンプ（Ｓ／Ａ） ４′　　プリアンプ（カレントミラー型増幅器）１Ｍ　
　モニタ用メモリセル ２Ｍ　　モニタ用センスアンプ（Ｓ／Ａ）４Ｍ　　モニ
タ用プリアンプ ２０　　プリアンプ制御回路 ＢＬ，バーＢＬ　　　　　　　　ビット線Ｉ／Ｏ，バー
Ｉ／ＯＳ　　Ｉ／Ｏ線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データを記憶する本来のメモリセルと
   、読み出し時に、選択された前記メモリセルに電気的に
   接続されることにより、該メモリセルの記憶内容に基づ
   き、その一方と他方との間に電位差が生じる本来のビッ
   ト線対と、読み出し時に、前記ビット線対に電気的に接
   続され、前記ビット線対の電位差を増幅して読み出しデ
   ータを出力する本来のセンスアンプと、読み出し時に、
   前記ビット線対に電気的に接続される本来のＩ／Ｏ線対
   と、読み出し時に、前記Ｉ／Ｏ線対間の電位差を増幅す
   る本来の増幅器とからなる本来の読み出し経路と、各々
   が前記本来の読み出し経路における対応の構成部と同一
   条件で構成されたモニタ用メモリセル、モニタ用ビット
   線、モニタ用センスアンプ、モニタ用Ｉ／Ｏ線、モニタ
   用増幅器とからなり、前記本来の読み出し経路と等価な
   動作を行うモニタ用読み出し経路と、前記モニタ用増幅
   器の増幅出力に基づき、前記本来の増幅器の活性状態を
   制御する増幅器制御手段とを備えた半導体記憶装置。