CN114141285A - 存储器件、存储器件的操作方法和存储系统 - Google Patents

存储器件、存储器件的操作方法和存储系统 Download PDF

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孙永训
崔荣暾
陈炯珉
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Abstract

可以提供一种操作存储器件的方法，该方法包括：通过时钟接收引脚接收外部控制器发送的具有M个电平的多电平信号，其中，M是大于2的自然数；以及对多电平信号进行解码以恢复数据总线倒置(DBI)数据、数据屏蔽(DM)数据、循环冗余校验(CRC)数据或纠错码(ECC)数据中的至少一个。多电平信号是外部控制器发送的时钟信号，并且是基于中间参考信号摆动的信号，该中间参考信号是M个电平中的最小电平和最大电平之间的中间值。

Description

存储器件、存储器件的操作方法和存储系统
相关申请的交叉引用
本申请要求于2020年9月3日在韩国知识产权局递交的韩国专利申请No.10-2020-0112481的优先权，其全部公开通过引用并入本文以用于所有目的。
技术领域
本发明构思涉及存储器件、操作存储器件的方法和/或存储系统。
背景技术
存储器件可以响应于从一个或多个外部控制器接收的控制信号而提供写入和擦除数据或读取所记录的数据的功能。存储器件可以从控制器接收数据并将所接收到的数据存储在存储单元中，并且为了提高存储器件和控制器之间的通信速度，至少一个通信信道可以使用与不归零(NRZ)信号不同的多电平信号。
发明内容
一些示例实施例提供了存储器件、操作存储器件的方法和/或存储系统，在该存储器件中，通过将时钟信号和数据选通信号生成为多电平信号并将所生成的信号与数据一起发送减少了引脚的数量并且可以降低功耗。
根据示例实施例，操作存储器件的方法可以包括：通过时钟接收引脚接收由外部控制器发送的具有M个电平的多电平信号，其中，M是大于2的自然数；以及对该多电平信号进行解码，以存储数据总线倒置(DBI)数据、数据屏蔽(DM)数据、循环冗余校验(CRC)数据或纠错码(ECC)数据中的至少一个。多电平信号可以是由外部控制器发送的时钟信号，并且可以是基于中间参考信号摆动的信号，该中间参考信号具有M个电平中的最小电平和最大电平之间的中间电平。
根据示例实施例，操作存储器件的方法可以包括：通过DQS引脚接收由外部控制器发送的数据选通信号，该数据选通信号具有M个电平，其中，M是大于2的自然数；以及对数据选通信号进行解码，并恢复由外部控制器编码为数据选通信号的数据。数据选通信号可以是基于M个电平中的最小电平和最大电平之间的中间电平摆动的信号。
根据示例实施例，存储器件可以包括：缓冲器，被配置为通过DQS引脚接收具有M个电平的多电平信号，其中，M是大于2的自然数；延迟电路，被配置为通过延迟多电平信号来生成延迟时钟信号；第一读出放大器，被配置为在参考时钟信号的上升沿和下降沿处基于数据选通信号和第一参考信号生成第一输出信号；第二读出放大器，被配置为在延迟时钟信号的上升沿和下降沿处基于数据选通信号和大于第一参考信号的第二参考信号生成第二输出信号；以及解码器，被配置为使用第一输出信号和第二输出信号中的至少一个恢复被编码为多电平信号的DBI数据、DM数据、CRC数据或ECC数据中的至少一个。
根据示例实施例，存储系统可以包括具有多个存储单元的存储器件和通过接口连接到存储器件的控制器。控制器可以被配置为向存储器件发送时钟信号和数据选通信号，并且时钟信号或数据选通信号中的至少一个可以是脉冲幅度调制信号。控制器还可以被配置为使用脉冲幅度调制信号向存储器件发送DBI数据、ECC数据、CRC数据、数据屏蔽数据或命令/地址数据中的至少一个。脉冲幅度调制信号可以是具有多个电平的多电平信号，并且可以基于中间参考信号摆动，该中间参考信号具有在多个电平中的最小电平和最大电平之间的中间电平。
根据示例实施例，存储器件可以包括：连接到外部控制器的多个引脚，该外部控制器被配置为通过多个引脚与存储器件交换信号；以及被配置为存储数据的多个存储单元。存储器件可以被配置为通过多个引脚中的至少一个接收时钟信号或数据选通信号作为脉冲幅度调制信号，该脉冲幅度调制信号可以包括DBI数据、ECC数据、CRC数据、数据屏蔽数据或命令/地址数据中的至少一个，并且脉冲幅度调制信号可以是具有多个电平的多电平信号，并且可以基于中间参考信号摆动，该中间参考信号具有多个电平中的最小电平和最大电平的中间电平。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
图1是根据示例实施例的包括存储器件的系统的示意图；
图2和图3是示出了根据示例实施例的由存储器件接收的多电平信号的图；
图4和图5是示意性地示出了根据示例实施例的半导体器件的图；
图6和图7是被提供以示出根据示例实施例的存储器件的操作的图；
图8A、图8B和图9是示出了根据示例实施例的存储器件的示意图；
图10A和图10B是被提供以示出根据示例实施例的存储器件的操作的图；
图11是被提供以示出根据示例实施例的存储器件的操作的图；
图12是根据示例实施例的存储系统的示意图；
图13是根据示例实施例的包括在存储系统中的存储器件的示意图；
图14是根据示例实施例的包括在存储系统中的存储器件的示意图；
图15至图17是被提供以示出根据示例实施例的存储器件的操作的图；
图18是被提供以示出根据示例实施例的存储器件的操作的图；
图19是根据示例实施例的存储系统的示意图；以及
图20是根据示例实施例的包括存储器件的移动系统的示意图。
具体实施方式
在下文中，将参考附图来描述一些示例实施例。
图1是根据示例实施例的包括存储器件的系统的示意图。
参照图1，根据示例实施例的系统1可以包括彼此交换数据的第一半导体器件10和第二半导体器件20。在根据图1所示的示例实施例的系统1中，第一半导体器件10可以向第二半导体器件20发送数据。第一半导体器件10可以是诸如中央处理单元、应用处理器(AP)或片上系统的处理器，而第二半导体器件20可以是存储数据的存储器件。
例如，第一半导体器件10可以向第二半导体器件20发送数据信号和时钟信号。第一半导体器件10可以包括发送数据信号的第一输出电路11和第二输出电路12、发送时钟信号的时钟发生器13、控制第一半导体器件10的整体操作的核心电路14等。第二半导体器件20可以包括接收数据信号的第一多电平接收器21和第二多电平接收器22、接收时钟信号的时钟接收器23、控制第二半导体器件20的整体操作的核心电路24等。
第一输出电路11和第二输出电路12中的每一个可以将数据信号作为多电平信号发送。因此，通过第一通信信道CH1和第二通信信道CH2发送的数据信号中的每一个可以是具有M个电平的多电平信号，并且M可以是大于2的自然数。例如，M可以是2的幂，并且可以取决于要通过第一通信信道CH1和第二通信信道CH2中的每一个发送的数据量来确定。然而，根据一些示例实施例，相应的第一输出电路11和第二输出电路12的输出也可以被生成为不归零(NRZ)信号，而不是多电平信号。
时钟发生器13可以通过第三通信信道CH3向第二半导体器件20发送外部时钟信号。在示例实施例中，外部时钟信号也可以被生成为类似于数据信号的多电平信号，并且被发送到第二半导体器件20。根据一些示例实施例，外部时钟信号可以具有的电平数和数据信号可以具有的电平数可以彼此相同或不同。
第一多电平接收器21和第二多电平接收器22可以接收和恢复数据信号。例如，第一多电平接收器21可以包括N个读出放大器，每个读出放大器接收具有M个电平之一的多电平信号和参考信号。N可以是小于定义多电平信号的M的自然数，并且在第一多电平接收器21中还可以包括恢复N个读出放大器的输出的解码器。第二多电平接收器22的配置和操作可以与第一多电平接收器21的配置和操作相同或基本相似。
时钟接收器23也可以包括多个读出放大器。例如，时钟接收器23可以包括将通过第三通信信道CH3接收的外部时钟信号与第一参考信号进行比较的第一读出放大器，以及将外部时钟信号与第二参考信号进行比较的第二读出放大器。第一参考信号的电平可以与第二参考信号的电平不同。换言之，时钟接收器23可以包括基于通过第三通信信道CH3接收的外部时钟信号和第一参考信号操作的第一读出放大器，以及基于外部时钟信号和第二参考信号操作的第二读出放大器。
而且，时钟接收器23可以包括解码器，该解码器使用第一读出放大器的输出和第二读出放大器的输出来生成期望的(或备选地，预定的)数据。由解码器生成的数据可以对应于第一半导体器件10用外部时钟信号编码并发送的原始数据。例如，解码器可以使用第一读出放大器的输出和第二读出放大器的输出生成一个原始数据。在一些示例实施例中，解码器可以使用第一读出放大器的输出生成第一原始数据，并且可以使用第二读出放大器的输出生成第二原始数据。
第一半导体器件10可以基于原始数据对外部时钟信号进行编码，使得第二半导体器件20可以使用外部时钟信号来恢复原始数据。因此，可以省略用于单独发送原始数据的至少一个引脚，并且可以提高半导体器件10和20的集成度并且可以降低功耗。
图2和图3是示出了根据示例实施例的由存储器件接收的多电平信号的图。
参照图2和图3，根据示例实施例的由存储器件接收的多电平信号可以具有四个电平LV1-LV4。在图2和图3所示的示例实施例中，存储器件可以接收基于脉冲幅度调制-4(PAM-4)生成的多电平信号。当使用基于脉冲幅度调制-4生成的多电平信号接收数据时，在一个数据传输周期(PR)期间可以接收两个数据比特。
例如，四个电平LV1至LV4可以分别对应于数据00、01、10和11。因此，存储器件可以在一个数据传输周期PR期间接收两个比特，例如，00、10、01和11之一。存储器件可以包括接收多电平信号并恢复数据的多电平接收器，并且多电平接收器可以包括多个读出放大器。
在示例实施例中，由存储器件发送和接收的时钟信号可以被生成为多电平信号，如图2和图3所示的示例实施例。与用于仅发送数据而生成的多电平信号不同，在数据传输周期(PR)之间的过渡周期(TP)中，可以基于中间参考信号VMID增大或减小被生成为多电平信号的时钟信号的电平。
例如，当第一数据传输周期(PR)中的时钟信号的电平是第一电平(LV1)或第二电平(LV2)时，第二数据传输周期(PR)中的时钟信号的电平可以是第三电平(LV3)或第四电平LV4。类似地，当第一数据传输周期(PR)中的时钟信号电平是第三电平(LV3)或第四电平(LV4)时，第二数据传输周期(PR)中的时钟信号的电平可以是第一电平(LV1)或第二电平LV2。
另一方面，接收作为多电平信号的时钟信号的存储器件可以将时钟信号与低参考信号(VLOW)或高参考信号(VHIGH)中的至少一个进行比较，以恢复被编码为时钟信号并发送的原始数据。换言之，接收作为多电平信号的时钟信号的存储器件可以基于时钟信号以及低参考信号(VLOW)或高参考信号(VHIGH)中的至少一个恢复被编码为时钟信号并发送的原始数据。例如，当时钟信号低于低参考信号VLOW时，数据可以被确定为0，并且当时钟信号大于低参考信号VLOW时，数据可以被确定为1。类似地，当时钟信号低于高参考信号VHIGH时，数据可以被确定为0，并且当时钟信号大于高参考信号VHIGH时，数据可以被确定为1。
接收作为多电平信号的时钟信号的存储器件可以包括用于将时钟信号与低参考信号VLOW进行比较的第一读出放大器，以及用于将时钟信号与高参考信号VHIGH进行比较的第二读出放大器。第一读出放大器的输出和第二读出放大器的输出被输入到解码器，并且解码器可以使用第一读出放大器的输出和第二读出放大器的输出来生成原始数据。
通过将时钟信号分别与低参考信号VLOW和高参考信号VHIGH进行比较，可以恢复不同的原始数据。因此，对时钟信号进行编码并发送的存储器件可以将两种不同类型的原始数据编码为一个时钟信号，并向另一存储器件发送编码后的数据。
图4和图5是示意性地示出了根据示例实施例的半导体器件的图。
首先，图4可以是示出了发送侧半导体器件100的简化图，发送侧半导体器件100生成时钟信号作为多电平信号，将期望的(或备选地，预定的)数据编码为外部时钟信号CLKEXT，并向另一存储器件输出编码后的数据。例如，半导体器件100可以是包括存储器控制器(例如，中央处理单元、AP、固态驱动器(SSD)控制器或片上系统)的器件。参照图4，半导体器件100可以包括第一至第三缓冲器101-103、编码器110、驱动器120等。外部时钟信号CLKEXT可以通过时钟传输引脚105输出到另一半导体器件。
第一缓冲器101和第二缓冲器102可以缓冲第一数据D0和第二数据D1，并将缓冲的数据输入到编码器110。第一数据D0和第二数据D1可以是不同的数据，并且可以是可以通过编码为外部时钟信号CLKEXT来发送的数据，外部时钟信号CLKEXT被生成为多电平信号。第三缓冲器103可以缓冲半导体器件100的内部时钟CLKINT，并向编码器110发送缓冲的时钟。
编码器110与内部时钟CLKINT同步操作，并且可以生成能够发送第一数据D0或第二数据D1中的至少一个的外部时钟信号CLKEXT。外部时钟信号CLKEXT可以是向另一存储器件发送的时钟信号，并且可以是通过脉冲幅度调制方法生成的并且具有四个不同电平的多电平信号。
当仅对第一数据D0进行编码时，外部时钟信号CLKEXT可以在第一数据D0为0时被生成为具有低于低参考信号的电平，并且可以在第一数据D0为1时被生成为具有大于低参考信号的电平。外部时钟信号CLKEXT可以作为时钟信号向另一存储器件发送，并且可以是针对每个过渡周期相对于中间参考信号摆动的多电平信号。
根据一些示例实施例，第一数据D0和第二数据D1二者可以用一个外部时钟信号CLKEXT进行编码。例如，当第一数据D0和第二数据D1都为0时，外部时钟信号CLKEXT可以被生成为具有低于低参考信号的电平，并且当第一数据D0和第二数据D1都为1时，外部时钟信号CLKEXT可以被生成为具有大于高参考信号的电平。此外，当第一数据D0为0且第二数据D1为1时，外部时钟信号CLKEXT可以被生成为具有低于高参考信号的电平和高于低参考信号的电平。如上所述，外部时钟信号CLKEXT可以被生成为针对每个过渡周期基于中间参考信号摆动的多电平信号。
图5可以是示出了接收侧存储器件200的简化图，接收侧存储器件200接收被生成为多电平信号的外部时钟信号CLKEXT，并通过对外部时钟信号CLKEXT进行解码来恢复数据。存储器件200可以通过时钟接收引脚205接收外部时钟信号CLKEXT。
外部时钟信号CLKEXT可以通过时钟缓冲器201输入到延迟电路202。而且，外部时钟信号CLKEXT可以分别输入到第一读出放大器210和第二读出放大器220。第一读出放大器210可以将外部时钟信号CLKEXT与第一参考信号VREF1进行比较，并且第二读出放大器220可以将外部时钟信号CLKEXT与第二参考信号VREF2进行比较。第一参考信号VREF1可以低于第二参考信号VREF2。
延迟电路202可以调整外部时钟信号CLKEXT的相位，并将相位调整后的信号输入到第一读出放大器210和第二读出放大器220。在示例实施例中，延迟电路202可以通过将外部时钟信号CLKEXT的相位延迟90度来生成延迟时钟信号CLKDLY。第一读出放大器210和第二读出放大器220可以与延迟时钟信号CLKDLY同步操作。
例如，由于从时钟接收引脚205到第一读出放大器210的第一传输路径与从时钟接收引脚205到第二读出放大器220的第二传输路径之间的差异等，分别输入到第一读出放大器210和第二读出放大器220的外部时钟信号CLKEXT可以具有不同的相位。延迟电路202可以单独地调整输入到第一读出放大器210和第二读出放大器220的延迟时钟信号CLKDLY的相位，从而优化第一读出放大器210和第二读出放大器220的操作时序。
解码器230可以使用第一读出放大器210的第一输出信号和第二读出放大器220的第二输出信号生成数据(DATA)。第一输出信号和第二输出信号中的每一个可以是不归零(NRZ)信号。作为示例，数据可以包括从第一输出生成的第一输出数据和从第二输出信号生成的第二输出数据中的至少一个。在示例实施例中，第一输出数据可以对应于上面参照图4描述的第一数据D0，并且第二输出数据可以对应于第二数据D1。
在示例实施例中，当外部时钟信号CLKEXT低于第一参考信号VREF1时，第一输出信号具有第一逻辑值，并且当外部时钟信号CLKEXT大于第一参考信号VREF1时，第一输出信号可以具有第二逻辑值。类似地，当外部时钟信号CLKEXT低于第二参考信号VREF2时，第二输出信号具有第一逻辑值，并且当外部时钟信号CLKEXT大于第二参考信号VREF2时，第二输出信号可以具有第二逻辑值。解码器可以通过将第一输出信号和第二输出信号中的每一个的第一逻辑值转换为0并将其第二逻辑值转换为1来对第一数据D0和第二数据D1进行解码。
图6和图7是被提供以示出根据示例实施例的存储器件的操作的图。
首先，图6可以是示出了根据示例实施例的由存储器件接收的时钟信号的图。根据示例实施例的由存储器件接收的时钟信号可以是通过脉冲幅度调制方法生成的多电平信号，并且可以具有第一至第四电平LV1至LV4。
时钟信号可以基于生成时钟信号的发送侧半导体器件中的期望的(或备选地，预定的)数据进行编码。例如，当数据为0时，时钟信号具有低于第一参考信号VREF1或第二参考信号VREF2的电平，并且当数据为1时，时钟信号可以被生成为具有高于第一参考信号VREF1或第二参考信号VREF2的电平。此外，时钟信号可以在过渡周期TP中基于中间参考信号VMID摆动，使得接收侧存储器件可以基于时钟信号生成操作所需的内部时钟信号。
图7是用于描述通过接收时钟信号的存储器件对被编码为时钟信号的数据进行解码的方法的图。参照图7，存储器件可以通过将时钟信号相移90度来生成延迟时钟信号。此外，可以在延迟时钟信号的上升沿和下降沿处基于时钟信号和中间参考信号(例如，第一参考信号VREF1或第二参考信号VREF2中的至少一个)来生成数据。例如，可以通过在延迟时钟信号的上升沿和下降沿处将时钟信号与第一参考信号VREF1或第二参考信号VREF2中的至少一个进行比较来生成数据。
在图7所示的示例实施例中，第一数据D0可以是通过在延迟时钟信号的每个上升沿和每个下降沿处将时钟信号与第一参考信号VREF1进行比较而生成的数据。参照图7，在第一数据传输周期PR中，时钟信号大于第一参考信号VREF1，并且第一数据D0可以被恢复为1。在第二传输周期PR中，由于时钟信号低于第一参考信号VREF1，因此第一数据D0可以被恢复为0。
另一方面，在图7所示的示例实施例中，第二数据D1可以是通过在延迟时钟信号的每个上升沿和每个下降沿处将时钟信号与第二参考信号VREF2进行比较而生成的数据。参照图7，在第一数据传输周期PR中，时钟信号大于第二参考信号VREF2，并且第二数据D1可以被恢复为1。在第二传输周期PR中，由于时钟信号低于第二参考信号VREF2，因此第二数据D1可以被恢复为0。因为第一数据D0和第二数据D1同时以1比特生成，所以存储器件可以在作为多电平信号接收的时钟信号的每个数据传输周期PR内生成2比特数据。
如参照图7所描述的，接收生成为多电平信号的时钟信号的存储器件可以使用通过延迟时钟信号生成的延迟时钟信号从时钟信号对数据进行解码。因此，通过生成为多电平信号的一个时钟信号，可以接收数据以及操作所需的时钟信号。因此，可以减少一个存储器件与另一存储器件通信所需的发送器和接收器的数量以及引脚的数量，可以提高存储器件的集成度，并且可以降低存储器件的功耗。
图8A、图8B和图9是示出了根据示例实施例的存储器件的示意图。
首先，图8A可以是示出了发送侧半导体器件100A的简化图，该发送侧半导体器件100A用生成为多电平信号的时钟信号对期望的(或者备选地、预定的)数据进行编码并发送编码后的数据。根据图8A所示的示例实施例的半导体器件100A可以包括控制存储器件的存储器控制器。参照图8A，半导体器件100A可以包括第一缓冲器101和第二缓冲器102、编码器110A和驱动器120A。外部时钟信号CLKEXT可以通过时钟传输引脚105输出到另一存储器件。
在图8A所示的示例实施例中，半导体器件100A可以将每个数据传输周期以1比特发送的数据编码为外部时钟信号CLKEXT，并向另一存储器件输出编码后的数据。半导体器件100A可以包括用于将数据编码为外部时钟信号CLKEXT的电路。在下文中，将参照图8B更详细地描述该示例实施例。
图8B可以是示出了在发送侧半导体器件100A中包括的发送器150的简化图。参照图8B，发送器150可以包括第一驱动器151、第二驱动器152以及多路复用器(MUX)。与前述实施例类似，由发送器150生成的外部时钟信号CLKEXT可以是具有M个电平(其中，M为大于2的自然数)的多电平信号，并且可以基于(或相对于)与M个电平中的最小电平和最大电平的中间值相对应的中间电平摆动。
第一驱动器151可以控制外部时钟信号CLKEXT基于中间电平摆动。例如，针对要生成的外部时钟信号CLKEXT的每个周期，输入到第一驱动器151的第一控制信号CTR1可以被改变为高逻辑值或低逻辑值。例如，当第一控制信号CTR1为低逻辑值时，第一驱动器151的PMOS晶体管可以导通，而当第一控制信号CTR1为高逻辑值时，NMOS晶体管可以导通。针对每个周期，第一控制信号CTR1可以被改变为高逻辑值或低逻辑值，使得外部时钟信号CLKEXT基于中间电平摆动。
在示例实施例中，第一控制信号CTR1可以由前一周期中的外部时钟信号CLKEXT的高比特MSB_PRE确定。例如，第一控制信号CTR1可以通过锁存前一周期中的外部时钟信号CLKEXT的高比特MSB_PRE来生成。
第二驱动器152可以根据要通过对外部时钟信号CLKEXT进行编码而发送的数据进行操作。例如，确定第二驱动器152的操作的第二控制信号CTR2可以由要通过对外部时钟信号CLKEXT进行编码而发送的数据来确定。在示例实施例中，当数据为0时，第二控制信号CTR2可以具有前一周期中的外部时钟信号CLKEXT的高比特MSB_PRE的补充值。另一方面，当数据为1时，第二控制信号CTR2可以具有与前一周期中的外部时钟信号CLKEXT的高比特MSB_PRE相同的值。
例如，当外部时钟信号CLKEXT在第一周期中具有对应于[00]的电平时，第一驱动器151和第二驱动器152的NMOS晶体管可以在第一周期中导通。在第一周期之后的第二周期中，在第一驱动器151中，NMOS晶体管可以关断，并且PMOS晶体管可以导通。另一方面，当要向外部时钟信号CLKEXT发送的数据为1时，第二控制信号CTR2被选择为0，其是前一个高阶比特MSB_PRE，并且第二驱动器152的PMOS晶体管在第二周期中导通，并且外部时钟信号CLKEXT可以具有对应于[11]的电平。另一方面，当数据为0时，第二控制信号CTR2可以被选择为1，其是前一个高阶比特MSB_PRE的补充值，并且第二驱动器152的NMOS晶体管可以在第二周期中导通。因此，在第二周期中，外部时钟信号CLKEXT可以具有对应于[10]的电平。
类似地，当外部时钟信号CLKEXT在第一周期中具有对应于[10]的电平且数据为1时，第二周期中的第二控制信号CTR2可以被选择为1，其是前一个高阶比特MSB_PRE。因此，在第二周期期间，第二驱动器152中的NMOS晶体管导通，并且外部时钟信号CLKEXT可以具有对应于[00]的电平。另一方面，当数据为0时，在第二周期中，第二控制信号CTR2被确定为0，其是前一个高比特MSB_PRE的补充值，并且第二驱动器152中的PMOS晶体管导通，因此，外部时钟信号CLKEXT可以具有对应于[01]的电平。
接下来，参照图9，接收侧存储器件200A可以包括将外部时钟信号CLKEXT与参考信号进行比较的读出放大器241-243、用于恢复数据的解码器250等。在下文中，将参照图10A和图10B一起描述发送侧半导体器件100A和接收侧存储器件200A的操作。
图10A和图10B是被提供以示出根据示例实施例的存储器件的操作的图。
图10A和图10B是示出了由存储器件200A接收的外部时钟信号CLKEXT的图。外部时钟信号CLKEXT可以是具有第一至第四电平LV1至LV4的多电平信号，并且可以基于中间参考信号VMID摆动。
如上所述，可以根据要发送的数据来确定外部时钟信号CLKEXT。发送侧半导体器件100A的第二驱动器152可以通过根据数据确定的第二控制信号CTR2来操作。例如，当数据为0时，外部时钟信号CLKEXT的低比特可以作为第二控制信号CTR2原样输入到第二驱动器152。因此，外部时钟信号CLKEXT可以具有第二电平LV2或第三电平LV3。相反，当数据为1时，外部时钟信号CLKEXT的低比特被多路复用器MUX反相，并且可以作为第二控制信号CTR2输入到第二驱动器152。因此，外部时钟信号CLKEXT可以具有第一电平LV1或第四电平LV4。
在图10A所示的示例实施例中，通过外部时钟信号CLKEXT发送的数据可以是[11000011100]。另一方面，在图10B所示的示例实施例中，作为外部时钟信号CLKEXT发送的数据可以是[10110100011]。在下文中，将参照图10A和图10B以及图9来描述接收侧存储器件200A的操作。首先，可以参考下面的表1描述作为根据图10A所示的示例实施例的外部时钟信号CLKEXT发送的数据和根据该示例实施例的接收侧存储器件200A的操作。
[表1]
Figure BDA0003239659170000131
Figure BDA0003239659170000141
参照图9，存储器件200A可以基于外部时钟信号CLKEXT与中间参考信号VMID(例如，通过比较外部时钟信号CLKEXT与中间参考信号VMID)生成时钟信号CLK。此外，存储器件200A可以通过将外部时钟信号CLKEXT与第一参考信号VREF1进行比较来生成第一数据D0，并且可以通过将外部时钟信号CLKEXT与第二参考信号VREF2进行比较来生成第二数据D1。
在示例实施例中，第一数据D0和第二数据D1可以分别用于生成奇数数据OD和偶数数据ED。例如，奇数数据OD可以是通过将第二数据D1和时钟信号CLK输入到NAND门并将NAND门的输出反相而生成的数据。偶数数据ED可以是通过分别将要输入到NAND门的第一数据D0和时钟信号CLK反相并将NAND门的输出反相而生成的数据。解码器250可以包括数据输出单元251。数据输出单元251可以交替地输出奇数数据OD和偶数数据ED以生成用外部时钟信号CLKEXT编码的数据。
接下来，作为根据图10B所示的示例实施例的外部时钟信号CLKEXT发送的数据以及根据该示例实施例的接收侧存储器件200A的操作可以如下面的表2所示。存储器件200A的操作可以类似于参照上面的表1所描述的那样理解。
[表2]
CLK<sub>EXT</sub> 11 01 11 00 10 00 10 01 10 00 11
DATA 1 0 1 1 0 1 0 0 0 1 1
CLK 1 0 1 0 1 0 1 0 1 0 1
D0 1 1 1 0 1 0 1 1 1 0 1
D1 1 0 1 0 0 0 0 0 0 0 1
ED 0 0 0 1 0 1 0 0 0 1 0
OD 1 0 1 0 0 0 0 0 0 0 1
图11是被提供以示出根据示例实施例的存储器件的操作的图。
参照图11，根据示例实施例的系统可以包括第一半导体器件300和第二半导体器件400。在参照图11描述的示例实施例中，第一半导体器件300可以生成并发送时钟信号，而第二半导体器件400可以接收时钟信号。在示例实施例中，第一半导体器件300可以是包括存储器控制器的器件，而第二半导体器件400可以是响应于第一半导体器件300的控制而存储数据的存储器件。
第一半导体器件300可以通过将数据编码为时钟信号来生成要发送的原始数据(S10)。当生成或选择原始数据时，第一半导体器件300可以基于数据生成时钟信号作为多电平信号(S11)。如上所述，时钟信号可以通过脉冲幅度调制方法生成为多电平信号。在这种情况下，多电平信号可以基于至少三个参考信号具有至少四个电平，并且时钟信号可以基于参考信号中具有中间电平的中间参考信号摆动。例如，针对每个过渡周期，时钟信号可以基于中间参考信号增大或减小。
第一半导体器件300可以向第二半导体器件400发送时钟信号(S12)。第二半导体器件400可以通过延迟时钟信号来生成延迟时钟信号(S13)。例如，第二半导体器件400通过将时钟信号的相位延迟90度来生成延迟时钟信号，并且第二半导体器件400将时钟信号与参考信号进行比较的时序可以由延迟时钟信号确定。
第二半导体器件400包括多电平接收器，并且该多电平接收器对时钟信号进行解码以恢复原始数据(S14)。多电平接收器包括比较时钟信号与参考信号的读出放大器，并且该读出放大器的操作时序可以由延迟时钟信号确定。
多电平接收器可以基于多电平信号(例如，时钟信号)和参考信号来恢复数据。例如，针对延迟时钟信号的每个上升沿和每个下降沿，多电平接收器的读出放大器可以将时钟信号与参考信号进行比较。当时钟信号在延迟时钟信号的上升沿或下降沿处大于参考信号时，多电平接收器可以将数据恢复为1，并且当时钟信号低于参考信号时，可以将数据恢复为0。
图12是根据示例实施例的存储系统的示意图。
参照图12，根据示例实施例的存储系统500可以包括控制器510和存储器件520。控制器510可以包括DQS输出电路511、数据输入/输出电路512、时钟发生器513、命令/地址信号发生器514、处理器515等。控制器510中包括的组件511-515可以通过总线516彼此交换数据。另一方面，存储器件520可以包括DQS接收器521、数据收发器522、时钟接收器523、命令/地址信号接收器524和存储区域525。存储器件520中包括的组件521至525可以通过总线526彼此交换数据。存储区域525可以包括具有存储单元的存储体。
在控制器510和存储器件520之间传输的数据信号DQ、数据选通信号DQS、时钟信号CLK、或命令/地址信号CA中的至少一个可以是多电平信号。在示例实施例中，控制器510可以将期望的(或备选地，预定的)数据编码为时钟信号CLK或数据选通信号DQS中的至少一个，并且可以向存储器件520发送编码后的数据。
在示例实施例中，控制器510可以将期望的(或备选地，预定的)原始数据编码为数据选通信号DQS，并且可以向存储器件520发送编码后的数据。存储器件520的DQS接收器521可以将作为多电平信号接收的数据选通信号DQS恢复为NRZ信号。此外，DQS接收器521可以将作为多电平信号接收的数据选通信号DQS与至少一个参考信号进行比较，以恢复被编码为数据选通信号DQS的原始数据。
例如，控制器510可以将数据总线倒置(DBI)数据、纠错码(ECC)数据、循环冗余校验(CRC)数据、数据屏蔽(DM)数据或命令/地址数据中的至少一个编码为数据选通信号(DQS)和/或时钟信号(CLK)，并且可以向存储器件520发送编码后的数据。作为示例，当控制器510将命令/地址数据编码为数据选通信号DQS和/或时钟信号CLK并向存储器件520发送编码后的数据时，命令/地址信号接收器524和接收命令/地址信号的引脚可以从存储器件520中省略。另外，当DBI数据被编码为数据选通信号DQS和/或时钟信号CLK并向存储器件520发送时，用于接收DBI数据的引脚可以不包括在存储器件520中。
如上所述，在示例实施例中，控制器510通过在数据选通信号DQS和/或时钟信号CLK中包括期望的(或备选地，预定的)数据来发送数据，并且存储器件520可以对包括在数据选通信号DQS和/或时钟信号CLK中的数据进行解码。因此，可以省略用于存储器件520将数据作为单独信号接收的引脚以及接收器，并且可以提高存储器件520的集成度并且可以降低功耗。
另外，存储器件520通过延迟包括数据的数据选通信号DQS和/或时钟信号CLK来生成延迟多电平信号，并且可以使用延迟多电平信号对包括在数据选通信号DQS和/或时钟信号CLK中的数据进行解码。因此，可以在没有用于确定操作时序的单独信号的情况下接收被编码为数据选通信号DQS和/或时钟信号CLK的数据。
图13是根据示例实施例的包括在存储系统中的存储器件的示意图。
参照图13，根据示例实施例的存储器件600可以包括命令/地址解码器601、时钟缓冲器602、时钟控制器603、接收器604、发送器605、数据锁存器606、DQS缓冲器607、DQS发送器608、行解码器610、列解码器620、输入/输出电路630、存储体640等。除了存储体之外的组件可以包括在存储器件600的逻辑电路中。
行解码器610和列解码器620可以选择存储体640中包括的存储单元中的至少一个，并且输入/输出电路630可以将数据写入所选择的存储单元，或者可以读取存储在所选择的存储单元中的数据。行解码器610和列解码器620可以根据由命令/地址解码器601接收的命令/地址信号来确定所选择的存储单元。
而且，存储器件600可以包括连接到引脚P1至P4的多个电路。例如，命令/地址解码器601可以连接到命令/地址引脚P1，并且时钟缓冲器602和时钟控制器603可以连接到时钟引脚P2。接收器604和发送器605可以连接到数据引脚P3。DQS缓冲器607可以连接到DQS引脚P4。
接收器604和发送器605可以通过数据锁存器606连接到输入/输出电路630。数据锁存器606可以存储由接收器604从外部半导体器件接收的数据，并且可以向输入/输出电路630发送所存储的数据，或者可以向发送器605发送存储在输入/输出电路630中的数据。数据锁存器606可以与从DQS发送器608输出的数据选通信号同步操作。
例如，通过时钟引脚P2接收的时钟信号或通过DQS引脚P4接收的数据选通信号中的至少一个可以是多电平信号。例如，数据选通信号可以是包括DBI数据、ECC数据、CRC数据或DM数据中的至少一个的多电平信号。
从数据选通信号对数据进行解码的多电平接收器可以连接到DQS引脚P4。多电平接收器可以通过将数据选通信号与第一参考信号或第二参考信号中的至少一个进行比较来恢复包括在数据选通信号中的数据。第一参考信号和第二参考信号可以是多电平信号的参考信号中具有与中间参考信号的幅度不同的幅度的参考信号。
根据一些示例实施例，多电平接收器也可以连接到时钟引脚P2。连接到时钟引脚P2的多电平接收器可以将时钟信号与第一时钟参考信号或大于第一时钟参考信号的第二时钟参考信号中的至少一个进行比较，以恢复被编码为时钟信号的数据。与数据选通信号相比，第一时钟参考信号和第二时钟参考信号可以具有与第一参考信号和第二参考信号的电平不同的电平。
作为示例，可以参照上面参照图5至图7和图9描述的示例实施例来理解连接到时钟引脚P2的多电平接收器的操作。被编码为时钟信号的数据可以是与被编码为多电平信号的数据不同的数据。例如，被编码为多电平信号的数据可以是DBI数据，而被编码为时钟信号的数据可以是ECC数据。
图14是根据示例实施例的包括在存储系统中的存储器件的示意图。
参照图14，根据示例实施例的存储器件700可以通过第一引脚P1接收对应于数据选通信号DQS的第一多电平信号，通过第二引脚P2接收对应于反相数据选通信号DQSB的第二多电平信号，并且通过第三引脚P3接收数据信号DQ。例如，数据信号DQ通过读出放大器740与参考电压VREF进行比较，并且可以被存储在数据锁存器750中。当数据信号DQ是多电平信号时，数据信号DQ可以共同输入到多个读出放大器。不同的参考电压可以被输入到多个读出放大器。
第一多电平信号和第二多电平信号可以通过缓冲器701输入到延迟电路702和DQS传输电路703。此外，第一多电平信号可以共同输入到多电平接收器705的第一读出放大器710和第二读出放大器720。第一读出放大器710可以通过将第一多电平信号与第一参考信号VREF1进行比较来生成第一输出信号，并且第二读出放大器720可以通过将第二多电平信号与第二参考信号VREF2进行比较来生成第二输出信号。
数据选通信号DQS可以是具有M个电平(其中，M是大于2的自然数)的多电平信号，并且多电平接收器705可以包括N个读出放大器(N是小于M的自然数)。在图11所示的示例实施例中，数据选通信号可以是具有四个电平的多电平信号。当多电平信号的四个电平按幅度顺序被定义为第一电平到第四电平时，第一参考信号VREF1具有第一电平和第二电平之间的中间电平，并且第二参考信号VREF2可以具有第三电平和第四电平之间的中间电平。
延迟电路702可以通过延迟第一多电平信号和/或第二多电平信号来生成延迟多电平信号DLY。第一读出放大器710和第二读出放大器720可以针对延迟多电平信号DLY的每个上升沿和每个下降沿分别将第一多电平信号与第一参考信号VREF1和第二参考信号VREF2进行比较。
第一读出放大器710可以通过将第一多电平信号与第一参考信号VREF1进行比较来生成第一输出信号，并且第二读出放大器720可以通过将第二多电平信号与第二参考信号VREF2进行比较来生成第二输出信号。多电平接收器705还可以包括解码器730，其使用第一输出信号或第二输出信号中的至少一个来生成数据。
在下文中，将一起参照图15至图17更详细地描述存储器件700的操作。
图15至图17是被提供以示出根据示例实施例的存储器件的操作的图。
图15可以是由存储器件700通过DQS引脚P1接收的多电平信号的示例。参照图15，多电平信号可以具有第一至第四电平LV1至LV4，并且可以基于中间参考信号VMID摆动。例如，针对每个过渡周期TP，多电平信号可以在通过中间参考信号VMID的同时增大或减小。
DQS传输电路703可以使用多电平信号将数据选通信号DQS和反相数据选通信号DQSB恢复为NRZ信号。参照图16，可以根据多电平信号和中间参考信号VMID的比较结果来生成数据选通信号DQS。例如，当多电平信号大于中间参考信号VMID时，数据选通信号DQS具有高逻辑值，并且当多电平信号低于中间参考信号VMID时，数据选通信号DQS可以具有低逻辑值。反相数据选通信号DQSB可以是数据选通信号DQS的反相信号。
另一方面，如上所述，多电平接收器705可以对多电平信号中包括的数据进行解码。第一读出放大器710将数据选通信号DQS与第一参考信号VREF1进行比较，并且第二读出放大器720可以将数据选通信号DQS与第二参考信号VREF2进行比较。第一读出放大器710和第二读出放大器720将数据选通信号与第一参考信号VREF1和第二参考信号VREF2进行比较的时序可以由延迟信号DLY控制。
参照图17，针对延迟信号DLY的每个上升沿和每个下降沿，第一读出放大器710可以将多电平信号与第一参考信号VREF1进行比较，并且第二读出放大器720可以将多电平信号与第二参考信号VREF2进行比较。第一数据D0可以是解码器730从第一读出放大器710的第一输出信号生成的数据，并且第二数据D1可以是解码器730从第二读出放大器720的第二输出信号生成的数据。
参照图17，在第一数据传输周期PR中，多电平信号可以低于第一参考信号VREF1，并且第一数据D0可以被生成为0。而且，在第二传输周期PR中，多电平信号可以大于第一参考信号VREF1，并且第一数据D0可以被生成为1。此外，在第一数据传输周期PR中，时钟信号可以低于第二参考信号VREF2，并且第二数据D1可以被生成为0。此外，在第二传输周期PR中，时钟信号大于第二参考信号VREF2，并且第二数据D1可以被生成为1。因为第一数据D0和第二数据D1同时以1比特生成，所以针对多电平信号的每个数据传输周期PR，存储器件700可以生成2比特数据。
如上所述，多电平信号可以是由存储器件700通过DQS引脚P1接收的信号。从多电平信号生成的第一数据D0和/或第二数据D1可以包括DBI数据、CRC数据、ECC数据、DB数据或命令/地址数据中的至少一个。因此，存储器件700可以不包括用于接收第一数据D0和/或第二数据D1的单独引脚和接收器，并且可以改进存储器件700的密度和功耗。
根据示例实施例，存储器件700可以使用第一数据D0和第二数据D1来恢复由外部半导体器件编码为多电平信号的原始数据。例如，可以使用第一数据D0和第二数据D1生成一个原始数据。在一些示例实施例中，第一数据D0或第二数据D1中的一个可以被处理为虚设数据。
图18可以是由存储器件700通过DQS引脚P1接收的多电平信号的示例。参照图15，多电平信号可以具有第一至第四电平LV1至LV4，并且可以基于中间参考信号VMID摆动。例如，针对每个过渡周期TP，多电平信号可以在通过中间参考信号VMID的同时增大或减小。
在示例实施例中，图18所示的多电平信号可以是由参照图8B描述的发送器150生成的信号。例如，当要通过多电平信号发送的数据为0时，多电平信号的低比特(LSB)作为第二驱动器152的第二控制信号CTR2被原样输入，使得多电平信号可以具有第二电平LV2或第三电平LV3。当作为多电平信号发送的数据为1时，多电平信号的低比特(LSB)被反相，然后作为第二控制信号CTR2输入到第二驱动器152，使得多电平信号具有第一电平LV1或第四电平LV4。因此，在图18所示的示例实施例中，作为多电平信号发送的数据可以是[10001110100]。
包括在根据图18所示的示例实施例的多电平信号中的数据可以由上面参照图9描述的解码器250恢复。作为示例，用于从根据图18所示的示例实施例的多电平信号恢复数据的读出放大器241至243和解码器250的操作可以如下面的表3所示。
[表3]
CLK<sub>EXT</sub> 11 01 10 01 11 00 11 01 11 01 10
DATA 1 0 0 0 1 1 1 0 1 0 0
CLK 1 0 1 0 1 0 1 0 1 0 1
D0 1 1 1 1 1 0 1 1 1 1 1
D1 1 0 0 0 1 0 1 0 1 0 0
ED 0 0 0 0 0 1 0 0 0 0 0
OD 1 0 0 0 1 0 1 0 1 0 0
图19是根据示例实施例的存储系统的示意图。
根据图19所示的示例实施例的存储系统1000可以是固态驱动器(SSD)。存储系统1000可以具有根据M.2标准的形状因子，并且可以根据外围组件互连快速(PCIe)协议与外部中央处理单元、片上系统、应用处理器等进行通信。
存储系统1000可以包括系统板1001、形成在系统板1001上的连接器引脚1002和组件元件1003、安装在系统板1001上的控制器1010、NAND存储器1020、DRAM 1030、PMIC 1040等。连接器引脚1002可以接触安装有存储系统1000的计算机设备和/或服务器设备的引脚。组件元件1003可以包括无源元件，例如，存储系统1000的操作所需的电阻器和电容器。
控制器1010可以根据来自计算机设备和/或服务器设备的控制命令来控制存储系统1000。控制器1010可以将通过连接器引脚1002接收的数据存储在NAND存储器1020和/或DRAM 1030中，或者可以读取存储在NAND存储器1020和/或DRAM 1030中的数据以将读取的数据输出到计算机设备和/或服务器设备。PMIC 1040可以将通过连接器引脚1002接收的电力分配给控制器1010、NAND存储器1020、DRMA 1030等。
控制器1010可以通过形成在系统板1001上的布线连接到NAND存储器1020和DRAM1030。例如，控制器1010可以以脉冲幅度调制方法生成数据信号等，并向NAND存储器1020和/或DRAM 1030发送所生成的信号。接收脉冲幅度调制型数据信号等的NAND存储器1020和/或DRAM 1030的多电平接收器可以与从控制器1010接收的时钟信号同步操作。
如先前参照图1至图18所述，NAND存储器1020和/或DRAM1030可以接收除数据信号之外的信号，例如，接收时钟信号和数据选通信号作为多电平信号。控制器1010可以将数据编码为时钟信号、数据选通信号等，并且可以向NAND存储器1020和/或DRAM 1030发送编码后的数据。NAND存储器1020和/或DRAM 1030可以通过对多电平信号进行解码来恢复数据。因此，可以省略用于发送和接收被编码为多电平信号的数据的单独引脚和发送器以及接收器。
图20是示意性地示出了根据示例实施例的包括存储器件的移动系统的框图。
参照图20，移动系统2000可以包括相机2100、显示器2200、音频处理单元2300、调制解调器2400、DRAM 2500a和2500b、闪存设备2600a和2600b、以及输入/输出设备2700a和2700b、以及应用处理器(“AP”)2800。
移动系统2000可以被实现为膝上型计算机、便携式终端、智能电话、平板PC、可穿戴设备、医疗保健设备或物联网(IoT)设备。另外，移动系统2000可以被实现为服务器或个人计算机。
相机2100可以在用户的控制下捕捉静止图像或视频。移动系统2000可以使用由相机2100捕捉到的静止图像/视频来获取特定信息，或者可以将静止图像/视频转换为诸如文本的另一类型的数据并存储该数据。根据一些示例实施例，移动系统2000可以识别由相机2100捕捉到的静止图像/视频中包括的字符串，并提供与该字符串相对应的文本或音频翻译。如此，移动系统2000中的相机2100的使用领域越来越多样化。在示例实施例中，相机2100可以根据基于MIPI标准的D-Phy或C-Phy接口向AP 2800发送诸如静止图像/视频的数据。
显示器2200可以以各种形式实现，例如，液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵有机发光二极管(AM-OLED)、等离子显示板(PDP)、场发射显示器(FED)、或电子纸。在示例实施例中，显示器2200还可以通过提供触摸屏功能被用作移动系统2000的输入设备。另外，显示器2200可以与指纹传感器等一体地提供，以提供移动系统2000的安全功能。在示例实施例中，AP 2800可以根据基于MIPI标准的D-Phy或C-Phy接口向显示器2200发送要在显示器2200上显示的图像数据。
音频处理单元2300可以处理存储在闪存设备2600a和2600b中的音频数据或包括在通过调制解调器2400或输入/输出设备2700a和2700b从外部接收的内容中的音频数据。例如，音频处理单元2300可以对音频数据执行各种处理，例如，编码/解码、放大和噪声过滤。
调制解调器2400调制和发送信号以发送/接收有线/无线数据，并对从外部接收的信号进行解调以恢复原始信号。输入/输出设备2700a和2700b是提供数字输入/输出的设备，并且可以包括可以连接到外部记录介质的端口、诸如触摸屏、机械按键等的输入设备、以触觉或其他方案输出振动的输出设备等。在一些示例中，输入/输出设备2700a和2700b可以通过诸如USB、闪电数据线、SD卡、微型SD卡、DVD、网络适配器等的端口连接到外部记录介质。
AP 2800可以控制移动系统2000的总体操作。详细地，AP 2800可以控制显示器2200，使得存储在闪存设备2600a和2600b中的一部分内容被显示在屏幕上。另外，当通过输入/输出设备2700a和2700b接收到用户输入时，AP 2800可以执行与用户输入相对应的控制操作。
AP 2800可以被提供为驱动应用程序、操作系统(OS)等的片上系统(SoC)。而且，AP2800可以被包括在移动系统2000中包括的一个半导体封装和其他设备中，例如，DRAM2500a、闪存2620和/或存储器控制器2610。例如，AP 2800和至少一个或多个设备可以以封装的形式提供，例如，层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP)等。在AP 2800上运行的操作系统的内核可以包括用于控制闪存设备2600a和2600b的设备驱动器和输入/输出调度器。设备驱动器可以通过参考输入/输出调度器管理的同步队列的数量来控制闪存设备2600a和2600b的访问性能，或者可以控制SoC内部的CPU模式、动态电压和频率缩放(DVFS)级别等。
在示例实施例中，AP 2800可以包括执行操作或驱动应用程序和/或操作系统的处理器块，以及通过系统总线连接到处理器块的各种其他外围组件。外围组件可以包括存储器控制器、内部存储器、电源管理块、错误检测块、监视块等。处理器块可以包括一个或多个核，并且在处理器块中包括多个核的情况下，每个核包括高速缓冲存储器，并且在处理器块中可以包括由核共享的公共高速缓存。
在示例实施例中，AP 2800还可以包括加速器块2820，其是用于AI数据计算的专用电路。根据一些示例实施例，可以与AP 2800分开地提供单独的加速器芯片，并且DRAM2500b可以附加地连接到加速器块2820或加速器芯片。加速器块2820是专业地执行AP 2800的特定功能的功能块，并且包括作为功能块并专门处理图形数据的图形处理单元(GPU)、作为用于专业地执行AI计算和推理的块的神经处理单元(NPU)、作为专门用于数据传输的块的数据处理单元(DPU)等。
根据示例实施例，移动系统2000可以包括多个DRAM 2500a和2500b。在示例实施例中，AP 2800可以包括控制DRAM 2500a和2500b的控制器2810，并且DRAM 2500a可以直接连接到AP 2800。
AP 2800通过设置符合JEDEC标准的命令和模式寄存器设置(MRS)来控制DRAM，或者可以通过设置移动系统2000所需的规范和功能(例如，低电压/高速/可靠性)以及CRC/ECC的DRAM接口协议来执行通信。例如，AP 2800可以通过符合诸如LPDDR4、LPDDR5等的JEDEC标准的接口与DRAM 2500a通信。根据一些示例实施例，AP 2800设置新的DRAM接口协议以通过加速器块2820或与AP 2800分开提供的加速器芯片来控制具有比DRAM 2500a更高带宽的加速器的DRAM 2500b，从而执行通信。
尽管图20仅示出了DRAM 2500a和2500b，但是移动系统2000的配置不一定限于这种类型，取决于AP 2800或加速器块2820的带宽、响应速度和电压条件，除了DRAM 2500a和2500b之外的存储器也可以被包括在移动系统2000中。在示例中，控制器2810和/或加速器块2820可以控制各种存储器，例如，PRAM、SRAM、MRAM、RRAM、FRAM、混合RAM等。DRAM 2500a和2500b具有比输入/输出设备2700a和2700b或闪存设备2600a和2600b相对低的时延和相对高的带宽。DRAM 2500a和2500b可以在移动系统2000的开机时间点处被初始化，并且当操作系统和应用数据被加载时，DRAM 2500a和2500b可以被用作操作系统和应用数据的临时存储位置或作为各种软件代码的执行空间。
在DRAM 2500a和2500b中，可以存储加/减/乘/除算术运算和向量运算、地址运算或FFT运算数据。在另一实施例中，DRAM 2500a和2500b可以被提供为配备有计算功能的存储器中处理(PIM)。例如，可以执行用于执行DRAM 2500a和2500b中用于推理的函数的功能。在这种情况下，可以使用人工神经网络在深度学习算法中执行推理。深度学习算法可以包括通过各种数据训练模型的训练操作和使用训练模型识别数据的推理操作。例如，用于推理的函数可以包括双曲正切函数、sigmoid函数和修正线性单元(ReLU)函数。
作为示例实施例，用户通过相机2100捕捉到的图像可以被信号处理并存储在DRAM2500b中，并且加速器块2820或加速器芯片可以使用存储在DRAM 2500b中的数据和用于推理的函数来执行识别数据的AI数据操作。
根据示例实施例，移动系统2000可以包括容量大于DRAM 2500a和2500b的多个存储装置或多个闪存设备2600a和2600b。闪存设备2600a和2600b可以包括存储器控制器2610和闪存2620。存储器控制器2610从AP 2800接收控制命令和数据，响应于控制命令将数据写入闪存2620，或者读取存储在闪存2620中的数据以访问AP 2800，并且可以向AP 2800发送该数据。
根据示例实施例，加速器块2820或加速器芯片可以使用闪存设备2600a和2600b来执行训练操作和AI数据计算。在示例实施例中，能够在闪存设备2600a和2600b内部执行期望的(或备选地，预定的)操作的操作逻辑可以在控制器2610中实现，并且操作逻辑可以适当地使用存储在闪存2620中的数据执行训练操作和由AP 2800和/或加速器块2820执行的推理AI数据的操作的至少一部分。
在示例实施例中，AP 2800可以包括接口2830，并且因此，闪存设备2600a和2600b可以直接连接到AP 2800。例如，AP 2800可以被实现为SoC，闪存设备2600a可以被实现为与AP 2800分离的芯片，并且AP 2800和闪存设备2600a可以被安装在一个封装中。然而，示例实施例不限于此，并且多个闪存设备2600a和2600b可以通过连接电连接到移动系统2000。
闪存设备2600a和2600b可以存储诸如由相机2100捕捉到的静止图像/电影的数据，或者可以存储通过通信网络和/或包括在输入/输出设备2700a和2700b中的端口接收的数据，并且例如，可以存储增强现实/虚拟现实、高清(HD)或超高清(UHD)内容。
包括在参照图20描述的移动系统2000中的相机2100、显示器2200、音频处理单元2300、调制解调器2400、DRAM 2500a和2500b、闪存设备2600a和2600b、输入/输出设备2700a和2700b、以及AP2000中的至少一些可以彼此交换多电平信号。例如，AP 2800可以与其他组件中的至少一个交换多电平信号。发送和接收多电平信号的设备可以使用以上参照图1至图14描述的示例实施例中的至少一个通过多电平信号发送和接收数据。例如，多电平信号可以是除了数据信号之外的时钟信号，或者可以是用于通知数据的传输时序的控制信号。
如上所述，根据示例实施例，从外部控制器接收时钟信号和/或数据选通信号作为通过诸如脉冲幅度调制等方法生成的多电平信号，并且对所接收到的信号进行解码，从而恢复原始数据。因此，通过省略用于在控制器和存储器件之间传输原始数据的单独引脚，可以减少引脚的数量，从而提高存储器件的集成度并降低功耗。
在本公开中作为黑盒公开的各种元件(例如，第一/第二输出电路、时钟发生器/接收器、第一/第二多电平接收器、核心电路、延迟电路、各种解码器、各种编码器、驱动器、多路复用器、数据输出单元、DQS输出电路、数据输入/输出电路、命令/地址信号发生器、DQS接收器、数据收发器、时钟接收器、各种发送器和命令/地址信号接收器)可以被实现为处理电路，例如，包括逻辑电路的硬件或硬件和软件的组合，例如，执行软件的处理器。例如，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员应清楚，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种操作存储器件的方法，包括：
通过时钟接收引脚接收外部控制器发送的具有M个电平的多电平信号，其中，M是大于2的自然数；以及
对所述多电平信号进行解码以恢复数据总线倒置DBI数据、数据屏蔽DM数据、循环冗余校验CRC数据或纠错码ECC数据中的至少一个，
其中，所述多电平信号是所述外部控制器发送的时钟信号，并且是基于中间参考信号摆动的信号，所述中间参考信号具有所述M个电平中的最小电平和最大电平之间的中间电平。
2.根据权利要求1所述的方法，还包括：
当所述多电平信号低于第一参考信号时，生成具有第一逻辑值的第一输出信号；当所述多电平信号大于所述第一参考信号时，生成具有第二逻辑值的所述第一输出信号；当所述多电平信号低于大于所述第一参考信号的第二参考信号时，生成具有所述第一逻辑值的第二输出信号；以及当所述多电平信号大于所述第二参考信号时，生成具有所述第二逻辑值的所述第二输出信号，
其中，使用所述第一输出信号或所述第二输出信号中的至少一个来恢复所述DBI数据、所述DM数据、所述CRC数据或所述ECC数据中的至少一个。
3.根据权利要求2所述的方法，所述第一输出信号和所述第二输出信号中的每一个是不归零NRZ信号。
4.根据权利要求2所述的方法，其中
所述M个电平具有第一电平、大于所述第一电平的第二电平、大于所述第二电平的第三电平和大于所述第三电平的第四电平，并且
所述第一参考信号的电平是所述第一电平和所述第二电平之间的中间电平，并且所述第二参考信号的电平是所述第三电平和所述第四电平之间的中间电平。
5.根据权利要求2所述的方法，还包括：
通过延迟所述多电平信号的相位来生成延迟多电平信号，
在所述延迟多电平信号的每个上升沿和每个下降沿处，将所述多电平信号与所述第一参考信号和所述第二参考信号进行比较。
6.根据权利要求1所述的方法，还包括：
基于所述多电平信号和所述中间参考信号生成内部时钟信号。
7.一种操作存储器件的方法，包括：
通过DQS引脚接收外部控制器发送的数据选通信号，所述数据选通信号具有M个电平，其中，M是大于2的自然数；以及
对所述数据选通信号进行解码，并恢复由所述外部控制器编码为所述数据选通信号的数据，
其中，所述数据选通信号是基于所述M个电平中的最小电平和最大电平之间的中间电平摆动的信号。
8.根据权利要求7所述的方法，还包括：
当所述数据选通信号低于第一参考信号时，生成具有第一逻辑值的第一输出信号；当所述数据选通信号大于所述第一参考信号时，生成具有第二逻辑值的所述第一输出信号；当所述数据选通信号低于大于所述第一参考信号的第二参考信号时，生成具有所述第一逻辑值的第二输出信号；以及当所述数据选通信号大于所述第二参考信号时，生成具有所述第二逻辑值的所述第二输出信号，
其中，使用所述第一输出信号或所述第二输出信号中的至少一个来存储所述数据。
9.根据权利要求8所述的方法，其中
所述M个电平具有第一电平、大于所述第一电平的第二电平、大于所述第二电平的第三电平和大于所述第三电平的第四电平，并且
所述第一参考信号的电平是所述第一电平和所述第二电平之间的中间电平，并且所述第二参考信号的电平是所述第三电平和所述第四电平之间的中间电平。
10.根据权利要求8所述的方法，其中
当所述数据为0时，所述数据选通信号具有大于所述第一参考信号并且低于所述第二参考信号的电平，并且
当所述数据为1时，所述数据选通信号具有低于所述第一参考信号或大于所述第二参考信号的电平。
11.根据权利要求7所述的方法，其中，所述数据包括DBI数据、DM数据、CRC数据或ECC数据中的至少一个。
12.一种存储器件，包括：
缓冲器，被配置为通过DQS引脚接收具有M个电平的多电平信号，其中，M是大于2的自然数；
延迟电路，被配置为通过延迟所述多电平信号来生成延迟时钟信号；
第一读出放大器，被配置为在所述延迟时钟信号的上升沿和下降沿处基于所述多电平信号和第一参考信号生成第一输出信号；
第二读出放大器，被配置为在所述延迟时钟信号的上升沿和下降沿处基于所述多电平信号和大于所述第一参考信号的第二参考信号生成第二输出信号；以及
解码器，被配置为使用所述第一输出信号或所述第二输出信号中的至少一个来恢复被编码为所述多电平信号的DBI数据、DM数据、CRC数据或ECC数据中的至少一个。
13.根据权利要求12所述的存储器件，其中，所述多电平信号基于中间参考信号摆动，并且所述中间参考信号具有与所述第一参考信号的电平和所述第二参考信号的电平不同的电平。
14.根据权利要求13所述的存储器件，其中，所述中间参考信号具有大于所述第一参考信号的电平并且低于所述第二参考信号的电平的电平。
15.根据权利要求13所述的存储器件，还包括：
DQS传输电路，被配置为基于所述多电平信号和所述中间参考信号来恢复数据选通信号。
16.根据权利要求13所述的存储器件，其中
当所述多电平信号低于所述第一参考信号时，所述第一输出信号具有第一逻辑值，并且当所述多电平信号大于所述第一参考信号时，所述第一输出信号具有与所述第一逻辑值不同的第二逻辑值，并且
当所述多电平信号低于所述第二参考信号时，所述第二输出信号具有所述第一逻辑值，并且当所述多电平信号大于所述第二参考信号时，所述第二输出信号具有所述第二逻辑值。
17.根据权利要求16所述的存储器件，其中，所述解码器被配置为通过针对所述多电平信号的每个周期交替地选择所述第一输出信号和所述第二输出信号来恢复所述DBI数据、所述DM数据、所述CRC数据或所述ECC数据中的至少一个。
18.根据权利要求12所述的存储器件，还包括：
时钟缓冲器，被配置为接收具有四个电平的外部时钟信号；以及
多电平接收器，被配置为基于第一时钟参考信号或大于所述第一时钟参考信号的第二时钟参考信号中的至少一个和所述外部时钟信号和来恢复用所述外部时钟信号编码的数据。
19.根据权利要求18所述的存储器件，其中，所述外部时钟信号是基于所述四个电平中的最小电平和最大电平之间的中间电平摆动的信号。
20.根据权利要求18所述的存储器件，其中，被编码为所述外部时钟信号的数据与被编码为所述多电平信号的数据不同。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220140234A (ko) * 2021-04-09 2022-10-18 삼성전자주식회사 멀티 레벨 신호 시스템에서 최적 전이 코드를 생성하기 위한 신호 처리 방법 및 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
KR100755371B1 (ko) 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
US9172567B2 (en) 2013-11-25 2015-10-27 Qualcomm Incorporated Methods and apparatus to reduce signaling power
US9794054B2 (en) 2015-06-30 2017-10-17 Stmicroelectronics International N.V. Data on clock lane of source synchronous links
KR102295058B1 (ko) 2015-08-19 2021-08-31 삼성전자주식회사 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US11159153B2 (en) 2018-03-29 2021-10-26 Nvidia Corp. Data bus inversion (DBI) on pulse amplitude modulation (PAM) and reducing coupling and power noise on PAM-4 I/O
US10599606B2 (en) 2018-03-29 2020-03-24 Nvidia Corp. 424 encoding schemes to reduce coupling and power noise on PAM-4 data buses
US10983944B2 (en) * 2019-01-17 2021-04-20 Oracle International Corporation Method for training multichannel data receiver timing
KR102109591B1 (ko) 2019-01-28 2020-05-12 인하대학교 산학협력단 천이 검출을 통한 적응형 보상 pam-4 송신기

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