CN112863562A - 存储器决策反馈均衡器 - Google Patents

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Abstract

本公开涉及一种存储器决策反馈均衡器。一种装置(10)包含经配置成接收输入信号的解码器(204、365)。所述解码器(204、365)经配置成还基于所述输入信号输出控制信号。所述装置(10)进一步包含均衡器(202、292、356、358、434、436、448、450)，其经配置成作为数据流的一部分接收失真位，接收所述控制信号，基于所述控制信号选择失真校正因子，将所述失真校正因子应用于所述失真位以抵消所述数据流中对失真输入数据的符号间干扰，以产生所述失真位的经修改值，且基于所述失真位的所述经修改值来产生经校正位。

Description

存储器决策反馈均衡器
分案申请信息
本申请是申请日为2018年6月27日、申请号为“201880044029.6”、发明名称为“存储器决策反馈均衡器”的发明专利申请的分案申请。
技术领域
本发明的实施例大体上涉及半导体存储器装置的领域。更具体地，本发明的实施例涉及使用半导体存储器装置的决策反馈均衡器(DFE)电路来校正所传输信号的失真。
背景技术
存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间而增加。作为存储器装置的速度增加的副作用，由于失真所致的数据错误可能增加。举例来说，可能出现所传输数据之间的符号间干扰，因此先前接收到的数据影响当前所接收数据(例如，先前接收到的数据影响且干扰随后所接收的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以抵消(即，撤销、减轻或抵消)通道对所传输数据的影响。
另外，校正所传输的信号的失真仍旧很重要。然而，常规失真校正技术可能不会充分地校正信号的失真。由常规失真校正技术的缓慢过程产生的误差对最终数据造成额外失真，由此降低在存储器装置内传输的数据的可靠性。
发明内容
根据本发明的一实施例，一种装置包括多个开关的子集，其经配置以发送校正参考电压，所述校正参考电压产生自响应于激活所述多个开关的所述子集的多个控制信号而发送的多个校正电压的组合；以及锁存器，其经配置以：从所述多个开关的所述子集中接收所述校正参考电压，并从数据通道接收失真位；以及至少部分地通过将所述失真位与所述校正参考电压进行比较来产生校正位。
根据本发明的另一实施例，一种方法包括揭示一种决策反馈均衡方法来执行失真校正技术。所述方法包括：接收失真位；接收先前传输的位；响应于接收到所述先前传输的位，选择失真校正因子；以及将所述失真校正因子应用于所述失真位以生成校正位。
根据本发明的又一实施例，一种装置包括多个开关，其经配置以发送校正参考电压；以及锁存器，其耦合到所述多个开关和数据通道，其中，所述锁存器从所述多个开关接收所述校正参考电压，且其中所述锁存器从所述数据通道接收位，并使用所述校正参考电压来确定所述位的值。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2说明根据本发明的实施例的说明图1的I/O接口的数据收发器的框图；
图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；
图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；
图5说明根据本发明的实施例的失真校正电路的框图；
图6说明根据本发明的实施例的决策反馈均衡器(DFE)的一部分的电路图；
图7说明根据本发明的实施例的失真校正电路的第二实施例；
图8说明根据本发明的实施例的图7的DFE的一部分的电路图；
图9说明根据本发明的实施例的失真校正电路的第三实施例；
图10说明根据本发明的实施例的图9的均衡器的电路图；
图11说明根据本发明的实施例的可传送的位流的图；
图12说明根据本发明的实施例的失真校正电路的第四实施例；
图13说明根据本发明的实施例的图12的均衡器的电路图；
图14说明根据本发明的实施例的失真校正电路的第五实施例；及
图15说明根据本发明的实施例的失真校正电路的第六实施例。
具体实施方式
下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的一般技术人员来说，这些都是设计、构造和制造中的常规任务。
使用存储器装置的反馈均衡器(DFE)来执行失真校正技术可为有价值的，例如，以正确地补偿存储器装置的所接收数据中的失真。这确保准确值存储于存储器装置的存储器中。DFE可使用先前位数据来产生校正值以补偿由先前位数据产生的失真。举例来说，最近的先前位对当前位的失真效应可能大于之前在若干数据点传输的位，从而使得校正值在两个位之间不同。在对这些电平进行校正的情况下，DFE可操作以校正所传输的位的失真。
在一些实施例中，DFE可需要使用先前数据的多个位以便精确地计算失真校正因子。在那些实施例中，可使用具有在接收失真位之前所计算的所有校正电压且可在校正过程期间节省时间的系统。此技术及相关联硬件可允许几乎同时接收及处理多个位，从而产生可比可经由传统DFE解决方案实现的更快速地处理所接收位的失真的极高效系统。
现转向图式，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征允许与先前各代DDR SDRAM相比功率消耗减少、带宽更多以及存储容量更多。
存储器装置10可以包含数个存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可以包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一SDRAM存储器芯片可以包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每个组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含经配置以与外部装置交换(例如，接收和传输)信号的命令接口14和输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未示出)的数个信号(例如，信号15)，所述外部装置例如是处理器或控制器。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。
如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，以保证信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用差分对的系统时钟信号，其在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且在正和负时钟边沿两者上传输或接收数据。
时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定回路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可以经由总线36将命令信号提供到内部时钟产生器30以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过I/O接口16对数据进行定时。
另外，命令解码器32可对命令(例如，读取命令、写入命令、模式寄存器集命令、激活命令等)进行解码，并且经由总线路径40提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以促进来往于存储器组12的命令的执行。存储器组12和组控制块22可被统称为存储器阵列23。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。所述命令接口可包含命令地址输入电路20，其经配置以经由例如命令解码器32而接收和传输命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于对信号进行多路复用以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14也可用于针对可以检测到的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的情况下从存储器装置10传输。也可以产生其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如是如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和定时信号，借助通过I/O接口16传输和接收数据信号44可将数据发送到存储器装置10以及从其发送数据。更具体来说，数据可经由包含多个双向数据总线的数据总线46发送到存储器组12或从所述存储器组检索。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中传输和接收。对于例如DDR5 SDRAM存储器装置等某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可划分成对应于例如数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置等某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号是通过处理器或控制器发送数据(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号也可以通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚，且用以通过跨越过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知的值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO个引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在I/O接口16处由存储器装置10捕获的数据。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能特征以有助于后续详细描述。
在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或另外连接到主机装置)或另外耦合到主机装置。主机装置可包含台式计算机、膝上计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可为网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。所述主机装置可为某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可以共享一些提及物，并且因此不应当仅仅借助于列出的其它项目来解释。)
所述主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接地耦合到主机的额外系统元件，以使得主机处理器通过执行可存储于主机内或在主机外部的指令而控制主机的操作。
如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR5SDRAM)。在一些实施例中，主机还可以包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储体)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解，主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如按钮、开关元件、键盘、光笔、触笔、鼠标和/或话音辨识系统。主机可以任选地还包含例如耦合到处理器的显示器等输出装置，以及用于与例如因特网等网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。
主机可操作以将数据传送到存储器装置10用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。相应地，为了促进这些数据传输，在一些实施例中，I/O接口16可包含用以从I/O接口16接收DQ信号及向所述I/O接口传输DQ信号的数据收发器48。
图2大体上说明存储器装置10的I/O接口16，且更具体地说，说明数据收发器48。如所说明，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52和串行器/并行器54。应注意，在一些实施例中，可利用多个数据收发器48，例如，可结合对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)中的每一者中的相应一者利用每一单个数据收发器48。因此，I/O接口16可包含多个数据收发器48，其各自对应于一或多个I/O信号(例如，包含相应DQ连接器50、DQ收发器52和串行器/并行器54)。
DQ连接器50可例如为引脚、衬垫、其组合或另一类型的接口，其用以作为数据写入操作的部分接收DQ信号以例如将数据传输到存储器阵列23。另外，DQ连接器50可用以作为数据读取操作的部分从存储器装置10传输DQ信号，例如以从存储器阵列23传输数据。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，举例来说，DQ收发器52可接收由内部时钟产生器30产生的时钟信号作为用于确定来自存储器阵列23的数据读取操作的输出定时的定时信号。由内部时钟产生器30传输的时钟信号可基于由存储器装置10在时钟连接器56(例如，引脚、衬垫、其组合等)处接收且经由时钟输入电路18路由到内部时钟产生器30的一或多个定时信号。因此，DQ收发器52可以接收由内部时钟产生器30产生的时钟信号作为定时信号以用于确定从存储器阵列23的数据读取操作的输出定时。
图2的DQ收发器52还可例如接收一或多个DQS信号以在选通数据模式中操作作为数据写入操作的部分。DQS信号可在DQS连接器60(例如，引脚、衬垫、其组合等)处接收且经由DQS收发器60路由到DQ收发器52，所述DQS收发器用以经由DQS信号到DQ收发器52的选择性传输而控制数据选通模式。因此，DQ收发器52可以接收DQS信号以控制从存储器阵列23的数据写入操作。
如上所述，数据收发器48可在模式中操作以促进数据到存储器装置10及从所述存储器装置(例如，到存储器阵列23及从所述存储器阵列)的传送。举例来说，为了允许存储器装置10内的较高数据速率，可以发生其中利用DQS信号的数据选通模式。DQS信号可通过外部处理器或控制器发送由DQS连接器58(例如，引脚、衬垫、其组合等)接收的数据(例如，针对写入命令)而驱动。在一些实施例中，DQS信号用作时钟信号以捕获对应输入数据。
另外，如图2中所说明，数据收发器48还包含串行器/并行器54，其用以将串行数据位(例如，串行位流)转译为并行数据位(例如，并行位流)以便在存储器装置10的数据写入操作期间沿着数据总线46传输。同样地，串行器/并行器54用以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)转译为串行数据位(例如，串行位流)。以此方式，串行器/并行器54用以将从例如具有串行格式的主机装置接收的数据转译为适合于存储于存储器阵列23中的并行格式。同样地，串行器/并行器54用以将从例如具有并行格式的存储器阵列23接收的数据转译为适合于传输到主机装置的串行格式。
图3说明数据收发器48包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ传输器64(其与DQ接收器62组合形成DQ收发器52)、并行器66以及串行器68(其与并行器66组合形成串行器/并行器54)。在操作中，主机(例如，上文所描述的主机处理器或其它存储器装置)可用以跨越数据传送总线51以串行形式将数据传输到数据收发器48，作为对存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收且传输到DQ接收器62。DQ接收器62例如可对数据执行一或多个操作(例如，放大、驱动数据信号等)，和/或可充当数据的锁存器，直到接收到用以协调(例如，控制)数据到并行器66的传输的相应DQS信号为止。作为数据写入操作的部分，并行器66可用以将数据从其中数据沿着数据传送总线51传输的格式(例如，串行形式)转换(例如，转译)为用于将数据传输到存储器阵列23以便存储于其中的格式(例如，并行形式)。
同样，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读数数据且将读取数据传输到主机)，串行器68可以由存储器阵列使用的一个格式(例如，并行形式)接收从存储器阵列读取的数据，且可将所接收数据转换(例如，转译)为第二格式(例如，串行形式)以使得所述数据可与数据传送总线51和/或主机中的一或多者兼容。经转换数据可从串行器68传输到DQ传输器64，由此可以发生对数据的一或多个操作(例如，解除放大、驱动数据信号等)。另外，DQ传输器64可以作为用于所接收数据的锁存器操作，直到例如从内部时钟产生器30接收到相应时钟信号为止，所述内部时钟产生器用以协调(例如，控制)将数据传输到DQ连接器50以便沿着数据传送总线51传输到主机的一或多个组件。
在一些实施例中，在DQ连接器50处接收的数据可能失真。举例来说，在DQ连接器50处接收的数据可能受到符号间干扰(ISI)影响，其中先前接收到的数据干扰随后接收到的数据。举例来说，由于增加的数据量跨越数据传送总线51传输到DQ连接器50，因此在DQ连接器50处接收的数据相对于由主机传输的数据可能失真。减轻(例如，抵消或消除)此失真且有效地反转ISI的影响的一个技术是对数据应用均衡操作。图4说明包含可以用于此均衡操作的均衡器的数据收发器48的实施例。
图4说明包含均衡器，确切地说决策反馈均衡器(DFE)70的数据收发器48的一个实施例。如所说明，DFE 70是多分接(例如，四分接)DFE 70。然而，与DFE 70结合可利用少于或多于四个分接。同样，DFE 70可与并行器66或DQ接收器62分开安置或安置于其内部。在操作中，在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如，来自锁存器或决策双削波器)。在本实施例中，这些数据锁存器或数据寄存器可安置于并行器66中，且其中存储的值可沿着路径72、74、76和78锁存或传输。
当在DQ接收器62处接收到数据位时，可将其识别为作为位“n”从主机传输，且可在时间t0作为失真位n而接收(例如，位n已通过ISI失真)。在DQ接收器62处接收到(例如，紧接在时间t0之前的时间t-1处接收到)失真位n之前接收到的最近位可识别为n-1，且被说明为沿着路径72从数据锁存器或数据寄存器传输。在DQ接收器62处接收到(例如，紧接在时间t-1之前的时间t-2处接收到)失真位n之前接收到的第二最近位可识别为n-2，且被说明为沿着路径74从数据锁存器或数据寄存器传输。在DQ接收器62处接收到(例如，紧接在时间t-2之前的时间t-3处接收到)失真位n之前接收到的第三最近位可识别为n-3，且被说明为沿着路径76从数据锁存器或数据寄存器传输。在DQ接收器62处接收到(例如，紧接在时间t-2之前的时间t-3处接收到)失真位n之前接收到的第四最近位可识别为n-4，且被说明为沿着路径78从数据锁存器或数据寄存器传输。可将位n-1、n-2、n3-和n-4视为干扰所接收的失真位的位群(例如，位n-1、n-2、n-3和n-4引起对主机传输位n的ISI)，且DFE 70可操作以抵消在主机传输位n上由位n-1、n-2、n-3和n-4的群组引起的失真。
因此，沿着路径72、74、76和78锁存或传输的值可分别对应于从DQ接收器62传输以存储在存储器阵列23中的最近的先前数据值(例如，前述位n-1、n-2、n-3和n-4)。这些先前传输的位沿着路径72、74、76和78反馈到DFE 70，所述DFE用以产生加权分接(例如，电压)，所述加权分接可为接收到的输入信号(例如，从DQ连接器50接收的数据，例如失真位n)并借助于求和器(例如，求和放大器)与所述接收到的输入信号相加。在其它实施例中，经权分接(例如，电压)可与初始参考值组合以产生偏移，所述偏移对应于或减轻所接收数据的失真(例如，减轻失真位n的失真)。在一些实施例中，对分接进行加权以反映最近的先前接收到的数据(例如，位n-1)对所接收数据(例如，失真位n)的失真的影响可能强于在较早时间接收的位(例如，位n-1、n-2和n-3)。DFE 70可操作以由于每一先前位而产生分接(例如，电压)的量值和极性以共同抵消由那些先前接收到的位造成的失真。
举例来说，对于本发明实施例，先前接收到的位n-1、n-2、n-3和n-4中的每一者可具有两个值中的一者(例如，二进制0或1)，所述值经传输到并行器66以用于传输到存储器阵列23，且另外，所述值经锁存或保存在寄存器中以用于沿着相应路径72、74、76和78进行后续传输。在所说明的实施例中，这产生位n-1、n-2、n-3和n-4的群组的十六个(例如，24个)可能的二进制组合(例如，0000、0001、0010、…、1110或1111)。DFE 70用以选择和/或产生经确定为存在的前述十六个组合中的任一者的对应分接值(例如，基于沿着路径72、74、76和78的所接收值)以用于调整从DQ连接器50接收的输入值(例如，失真位n)或修改参考值，所述参考值随后应用于从DQ连接器50接收的输入值(例如，失真位n)以便从数据流中的先前位(例如，位群组n-1、n-2、n-3和n-4)消除ISI失真。
失真校正(例如，DFE 70)的使用可为有益的，使得从DQ连接器50传输的数据在不失真的情况下正确地表示于存储器阵列23中。因此，可有用的是存储先前位数据以便用于失真校正。如图5的框图中所说明，可包含失真校正电路80作为DQ接收器62的部分，但可能不需要物理地定位于该处(例如，失真校正电路80可以实际上耦合到DQ接收器62)。在一些实施例中，可对失真校正电路80进行操作以提供先前传输的位数据以校正经由信道84(例如，连接、传输线和/或导电材料)传输的失真位81(例如，已经因ISI和/或系统失真而失真的位)。
失真位81可从信道84传输到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82传输到DFE 70，所述DFE经说明为具有单个经加权分接86。失真位81可与DQ参考信号83同时传输到DFE 70。DQ参考信号83可表示用于确定由DQ连接50所接收的传输位为逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。
可对DFE 70进行操作以使用经先前位数据(例如，n-1位数据)加权的分接来校正来自失真位81的失真。可通过路径72传输用于n-1位的数据(例如，逻辑1或逻辑0)。单个加权分接86的量值和极性可经由求和器电路85抵消由n-1位引起的总失真，所述求和电路充当将电流施加到失真位81以抵消由n-1位引起的失真的电流求和器。举例来说，如果在DQ连接50处接收到的位经确定为低于DQ参考信号83，那么将所接收位81传输到存储器阵列23作为逻辑低。经加权分接86的量值和极性可能够校正失真位81和DQ参考信号83。
可将失真位81的经修改版本和DQ参考信号83的经修改版本传输到数据锁存器94。经校正位88可经由数据锁存器94产生且从数据锁存器94传输到并行器66，所述传输可在DQS信号96的上升沿上发生。在其它实施例中，可遵循计时方案的变化以包含数据传输的额外或替代方法。当在并行器66中接收到经校正位88时，可将新的n-1位的值存储在例如并行器66中以用于沿着路径72传输。可在下文更详细地描述与DFE 70和放大装置82相关联的失真校正电路。
图6说明图5的可抵消与失真位81相关联的失真的DFE 70的一部分的电路图。可在第一输入102和第二输入104处将数据位接收到求和器电路85。第一输入102和第二输入104可以通信方式耦合到可启用或停用的装置(例如场效应晶体管106和108)。失真位81可由第一输入102接收，且DQ参考信号83可由第二输入104接收。以此方式，两个场效应晶体管106和108中可由失真位81和DQ参考信号83控制。
加权分接86和其相反值(例如，反向加权分接87)可传输到输出110和112以校正失真位81中的失真。通过路径72传输用于n-1位的逻辑高。在此情况下，可实施n-1位以产生经加权分接86和反向加权分接87作为用于两个场效应晶体管116和118的控制信号，从而实现经加权分接值86和87对输出110和112的贡献。
加权分接值86和87可允许电流施加到输出110和112，由此所供应的电流通过可控制源120(例如，由数/模转换器控制的电流源)控制。输出110和112可为DQ参考信号83和失真位81中的一或多者的经修改值，且可传输到数据锁存器94(例如，产生二进制输出的再生锁存器或限幅器)。经校正位88可基于输出110和112经由数据锁存器94产生，且可在DQS信号96的上升沿上传输到并行器66。可使用经校正位88更新经存储以用于在并行器66中沿着路径72传输的n-1位信息以用于未来失真校正。
在一些应用中，经校正位88可需要具有比可提供的经加权分接86和87大的调整精度水平。图7说明失真校正电路160的框图，所述失真校正电路可接收四个位的先前数据(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)以产生四个经加权分接86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似的方式，可经由信道84将失真位81传输到放大装置82。还可将DQ参考信号83传输到放大装置82。
可从放大装置82将失真位81和DQ参考信号83传输到DFE 70。可通过路径72、74、76和78传输先前位的位数据。可对DFE 70进行操作以使用由四个先前位的位数据产生的四个加权分接86、162、164及166来校正来自失真位81的失真。可对DFE 70进行操作以针对沿着路径72、74、76和78传输的先前位中的每一者产生经加权分接86、162、164和166中的每一者的量值和极性，所述DFE可经设计以抵消对由先前接收到的位引起的失真位81的总失真。
可将失真位81的经修改版本和DQ参考信号83的经修改版本中的一或多者传输到数据锁存器94。经校正位88可在DQS信号96的上升沿上从数据锁存器94传输到并行器66。可使用n-1位、n-2位、n-3位及n-4位的值更新并行器66，且可存储所述值以用于沿着路径72、74、76及78传输。可在下文更详细地描述与DFE 70相关联的失真校正电路。
图8说明图7的可抵消失真的DFE 70的一部分的电路图。如另外在图8中说明，DFE70可通过在路径72、74、76和78上传输的数据而在其中接收n-1位、n-2位、n-3位或n-4位或任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78传输的数据以产生经加权分接86、162、164和166以及反加权分接87、163、165和167作为场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其传输到输出110和112的输出。可选择性地及可控制地激活场效应晶体管116、118、182、184、186、188、190和192以反映十六个(例如，24个)不同可能的二进制状态中的一者，所述二进制状态由先前校正的位(例如，0000、0001、0010、…1111)的各种组合表示。
加权分接86、87、162、163、164、166和167可施加到输出110和112，借此通过可控制源120和额外可控制源194、196和198(例如，由数/模转换器控制的电流源)控制所供应的电流。输出110和112可传输到数据锁存器94。经校正位88可基于输出110和112经由数据锁存器94产生，且可在DQS信号96的上升沿上传输到并行器66。可使用经校正位88更新经存储以在并行器66中沿着路径72、74、76和78传输的n-1位、n-2位、n-3位和n-4位信息(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)以用于未来失真校正。
在一些实施例中，可需要可避开放大装置82的失真校正的方法。图9展示可避免使用放大装置82的失真校正电路200的框图。失真校正电路200包含均衡器202(例如，组合成一个装置的再生锁存器电路和DFE电路)和解码器204(例如，四到十六个位解码器)。可经由信道84接收失真位81。可在端子206处由均衡器202接收失真位81。DFE 70的电路可包含在均衡器202内。经解码信号214(例如，控制信号)和电压校正信号212(例如，DQ参考信号83的经加权或以其它方式调整的版本)也可由均衡器202接收。
可在端子210处将经解码信号214传输到均衡器202。由路径72、74、76和78上的数据表示的四位序列(例如，0000、0001、…1111)可由解码器204转换为十六个可能状态中的一者，所述状态可输出作为经解码信号214(例如，0000000000000001、0000000000000010、…1000000000000000)。十六个可能状态可对应于四个校正先前数据位的所有可能组合(例如，24)。在额外实施例中，可使用多于或少于四个校正先前数据位来产生经解码信号214。在其它实施例中，代替直接耦合，路径72、74、76和78可用作为到解码器204中的输入的经加权分接值86、162、164和166表示。可将对应于由经解码信号214指示的不同状态的一或多个电压校正信号212传输到端子208。
失真位81的值可由均衡器202校正。可执行校正，使得来自均衡器202的输出216为经校正位88。经校正位88可在DQS信号96的上升沿上发送到并行器66。在并行器66中，可根据新数据更新所存储的n-1位、n-2位、n-3位及n-4位(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正位更新)以用于未来失真校正。
由失真校正电路200例示的方法可导致失真校正速度提高。并非每当需要确定所得失真校正值(例如，失真校正电路80)时执行求和函数，失真校正电路200可已存储失真校正值。可存储失真校正值，使得当需要用于特定状态的特定失真校正值时，所述值可已经准备好用于失真校正中。可在图10中详细描述所存储的值的实施方式。
图10说明图9的均衡器202的一部分的电路图。失真位81可在端子206处接收且发送到输出110。可将经解码信号214传输到端子210。可在解码器204与端子210之间进行连接，使得当经解码信号214传输到端子210时，可启用正确场效应晶体管。如果正确场效应晶体管对应于经解码信号214所指定的特定状态，那么可启用正确场效应晶体管。特定于由经解码信号214(例如，十六个场效应晶体管对应于十六个可能状态)指示的每一可能状态的场效应晶体管241到256可包含在端子210中。举例来说，经解码信号214(0000000000000001)可对应于经解码信号214的第一状态且对应于相关联的第一场效应晶体管241，其可为在接收到经解码信号214后启用的正确场效应晶体管。另外，举例来说，0000000000000010可对应于经解码信号214的第二状态，且可不启用第一场效应晶体管，而是可仅启用第二场效应晶体管242。当启用时，可传输通过场效应晶体管257到272耦合的相关联校正电压以影响正确场效应晶体管241到256针对特定状态的输出112。举例来说，0000000000000010可对应于经解码信号214的第二状态，且可启用第二场效应晶体管242，从而允许耦合到场效应晶体管248的相关联校正电压影响输出112。
输出110和112可传输到数据锁存器94。经校正位88可基于输出110和112经由数据锁存器94产生，且可在DQS信号96的上升沿上传输到并行器66。在并行器66中，可根据新数据更新所存储的n-1位、n-2位、n-3位及n-4位以用于未来失真校正。在一些实施例中，可能需要通过模拟负载要求(例如，经由“虚设”负载、e-负载、电子负载、电流阱)测试电路性能。可使用在场效应晶体管201和203处提供的连接来执行负载要求的模拟。在一些实施例中，可能需要增加传输数据的速率。图11说明用于处置以高速率传输的数据同时仍允许DQ接收器62进行正确处理的一种技术。
图11说明在三个不同时间传输到DQ接收器62的数据流273，且包含所接收的失真位81、n-1位274、n-2位275、n-3位276和n-4位277。第一位流278可为在t＝0处传输的数据流273。n-1位274的传输与失真位81的接收之间并未经过足够的时间以允许计算n-1位274的失真贡献。如果此发生，那么一个解决方案可为等待n-1位274信息完成传输到并行器66，因此其可用于失真计算中。
第二位流279可为在t＝1处传输的数据流273。第二位流279可说明所接收的失真位81及所接收的第二失真位280。可经过足够时间以允许n-1位274对并行器66为已知的，但其尚未应用来辅助失真位81的值的校正确定。第三位流281可为在t＝2处传输的数据流273。第三位流281可展示待在DQ接收器62处接收的第二失真位280和待在DQ接收器62处接收的第三失真位282。然而，失真位81变为经校正位88且将作为新n-1位274信息接收在并行器66中以校正第二失真位280的失真并未经过足够时间。因此，如同在t＝1处的第二位流279，失真计算必须等待，直到n-1位274可接收在并行器66中且经传输用于失真校正为止。与等待n-1位274在等待时间期间不执行任何额外过程的情况下进行传输相比，可存在更具时效性的解决方案。
一个解决方案可为使用n-1位的值的两种可能性(例如，逻辑高和逻辑低)来计算n-2位、n-3位和n-4位的失真贡献，且在已知n-1位时舍弃错误失真。图12说明可实施此解决方案的失真校正电路290。
图12说明失真校正电路290的框图，所述失真校正电路可实施用于处置比另外可处理的数据更快地传输的数据的有效解决方案。失真校正电路290包含失真校正电路200中除均衡器292和选择装置294(例如，多路复用器)之外的组件。失真位81可传输到均衡器202的端子206以及传输到均衡器292的端子206。解码器204可为三到八个解码器且可输出经解码信号214。
在此实施例中，基于从路径74、76和78接收的三个位的组合(例如，对于三个位的实例，000可对应于00000001和/或111可对应于10000000)或其相应相关联的权重值，经解码信号214可为八(例如，23)位状态表示。路径72可不在解码器204中使用，因为n-1位的真值尚未传输到并行器66以用于沿着路径72传输。可假设沿着路径72传输的n-1位的值较高以用于均衡器202中且较低以用于均衡器292中。可将经解码信号214传输到均衡器202和292的端子210。可将对应于由解码器204产生的不同状态的一或多个电压校正信号212和213传输到端子208。
传输到均衡器202的电压校正信号212可不同于传输到均衡器292的电压校正信号213。均衡器202可接收对应于二进制代码1000到1111的电压校正信号，因为均衡器202表示为逻辑高的n-1位。均衡器292可接收对应于二进制代码0000到0111的电压校正信号，因为均衡器292表示为逻辑低的n-1位。
均衡器202和292可使用端子206、208和210处的三个输入来校正与失真位81相关联的失真。这可以完成，其方式为使得在n-1位为逻辑高的情况下来自均衡器202的输出216表示经校正位88且在n-1位为逻辑低的情况下来自均衡器292的输出296表示经校正位88。
一旦输出296和216传输到选择装置294，可能经过足够的时间使n-1位传输到并行器66及传输到选择装置294。可使用沿着路径72传输的n-1位从输出216和296中选择经校正位88。如果n-1位为逻辑高，那么可选择输出216作为经校正位88。然而，如果n-1位为逻辑低，那么可选择输出296作为经校正位88。来自选择装置294的输出可作为经校正位88发送到并行器66。在并行器66中，可根据经校正位88更新n-1位、n-2位、n-3位及n-4位(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新经校正位更新)。可注意到，经校正位88可在接收第二失真位278之前不完成所有值的传输和更新，因此可重复如所描述的等待方法。
图13说明图12的均衡器202和292的一部分的电路图。失真位81可在端子206处接收且发送到输出110和输出318。
可将经解码信号214传输到端子210。解码器204与端子210之间的连接使得当经解码信号214传输到端子210时，可启用正确场效应晶体管。可将正确场效应晶体管启用为对应于由经解码信号214指示的特定状态(例如，00000010可指示第二状态且导致启用均衡器202及292两者的第二场效应晶体管242)。特定于解码器204的每一可能状态的场效应晶体管241到248(例如，对应于八个可能的状态的八个场效应晶体管)可包含在均衡器202和292的第一行中。当启用时，可传输通过场效应晶体管257到272耦合的相关联校正电压以影响正确场效应晶体管241到256针对特定状态的输出110和112。
可将经解码信号214传输到端子210。经解码信号214可表示两组八个状态(例如，10000000可启用第八状态晶体管以及第十六状态晶体管)。相同的经解码信号214可结合不同的校正电压和场效应晶体管在均衡器202和292两者中使用以产生两组八个状态。归因于对为逻辑高和逻辑低的两个n-1位执行并行失真校正的性质，经解码信号214可用于指示当n-1位通过均衡器202的场效应晶体管241到248为逻辑高时及当n-1位通过均衡器292的场效应晶体管241到248为逻辑低时的状态。
当强制先前位的二进制表示的最高有效位成为逻辑高或逻辑低的值时，可固定状态范围。举例来说，当n-1位较低(例如，强制为0XXX)时，可出现的最大二进制表示为0111且存在最大八个(例如，23个)可能的表示状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。通过将逻辑低变为逻辑高，可产生单独及第二组状态(例如，1000、1001、1010、1011、1100、1101、1110、1111)以考虑总共十六个(例如，24个)可能的状态。可存在将前八个状态与后八个状态分离的一个二进制数字。可在均衡器202与292之间进行在n-1位为逻辑高时与在n-1位为逻辑低时之间的状态的分离，因为可指定一个均衡器用于校正由为逻辑高的先前位的最高有效位所引起的失真，且另一者可经指定用于逻辑低。两个信号之间的最终决策可由选择装置294作出，且可取决于在选择时n-1位的值。
举例来说，可在均衡器202和292两者中启用第八场效应晶体管248。用于经解码信号214(例如，10000000)的第八状态选项可已传输到在n-1位为逻辑低且其它位为逻辑高(例如，0111)的情况下表示第八状态的均衡器202，且已传输到在n-1位为逻辑高且其它位为逻辑高(例如，1111)的情况下表示第十六状态的均衡器292。这通过在两个不同均衡器202和292中启用场效应晶体管248而产生影响两个输出216和296的一个经解码信号214。
通过电压校正信号212和213将可能不同的电压校正值传输到均衡器202和292上的端子208。当通过解码信号214启用时，可允许用于所指示状态的正确场效应晶体管具有来自电压校正信号212和213的相关联校正电压来影响输出112和输出320。输出110、112、318和320可通过数据锁存器94电路传输。输出216和296可在DQS信号96的上升沿上发送到选择装置294以用于由n-1位进行经校正位88选择。在一些实施例中，可能需要通过在场效应晶体管201、203、291和/或293处提供的连接模拟负载要求，如早先所描述。
在一些实施例中，可能需要补偿DQ接收器62处的有限传输带宽。解决方案可在于均衡器202和292以及选择装置294的相加重复，其可允许快速计算失真校正值。
图14说明失真校正电路350的框图，所述失真校正电路可补偿传输带宽且在输入有修改的情况下包含失真校正电路290的两个重复，即第一电路352和第二电路354。第一电路352可以如上文关于失真校正电路290所描述的类似方式操作。以与第一电路352中相同的方式，第二电路354可已将第二失真位280接收到端子206，将电压校正信号360和362接收到端子208，且将经解码信号364接收到端子210。如上文所描述，为了补偿有限传输带宽，可遵循滚动第一电路352与第二电路354之间所接收的失真位81的方法作为减轻由有限传输带宽产生的失真位81的备份的方法。以此方式，当在失真校正的第一迭代中在第一电路352中处理失真位81时，可在第二电路354中接收第二失真位以开始失真校正的第二迭代。这允许当失真校正的第一迭代完成时发生失真校正的第二迭代。因而，可在信道84处接收到第三失真位282之前完成第一迭代，此是按允许第三失真位282回退到第一电路352以用于失真校正的第三迭代的方式发生。将详细描述图14以提供关于滚动所接收的失真位81的方法的更多信息。
电压校正信号360可不同于电压校正信号362。电压校正信号360和362可不同于电压校正信号212和213。电压校正信号360和362可将校正电压值分配到十六个不同状态作为一种方法，以个别地对四个先前位中的每一者对失真位81的总失真的影响进行加权而无需每次失真校正可发生时重新计算校正电压值。十六个可能的状态(例如，24)可引起对第二失真位280的不同量的失真。以此方式，十六个失真值可由两个电压校正信号表示，其中电压校正信号362可表示第一到第八值，且电压校正信号360可表示第九到第十六值。表示可从当n-1位为逻辑高(例如，1XXX)表示位失真校正的均衡器356及当n-1位为逻辑低(例如，0XXX)时表示位失真校正的均衡器358导出。当强制最高有效位成为逻辑高或逻辑低值时，此固定状态范围。举例来说，当n-1位为逻辑低(例如，强制为0XXX)时，可出现的最大二进制表示为0111，意味着存在最大八个可能的表示状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。
可按与经解码信号214类似的方式产生经解码信号364。经解码信号364可由沿着路径72、74和76传输到解码器365的n-2位、n-3位和n-4位输入产生，而沿着路径78传输的n-1位可用以利用选择装置368确定最终正确位。可能重要的是应注意，可存储先前位以用于沿着路径72、74、76和78以任何次序传输，只要在失真校正期间观测到恰当的先前位次序即可(例如，n-1位作为最高有效位及n-4位作为最低有效位)。经解码输出364可仍为八个可能状态中的一者的八位表示。输出366可表示由n-2位、n-3位及n-4位所引起的失真的经校正的第二失真位280，但其中n-1位为逻辑高。输出369可表示由n-2位、n-3位及n-4位所引起的失真的经校正的第二失真位280，但其中n-1位为逻辑低。
均衡器356和358遵循如上文关于均衡器202和292所描述的类似过程。输出366和369可能已经由失真校正过程产生。输出366和369可传输到选择装置386，由DQS信号96的上升沿控制。当由选择装置386接收时，输出366和369可等待直到n＝1位被成功地传输到选择装置368且存储以用于沿着路径78传输为止。
当已经过足够时间使n-1位经由路径78传输到选择装置368时，可以使用沿着路径78传输的n-1位选择经校正位88。经校正位88可传输到并行器66且存储以用于传输到选择装置294。可相应地更新存储在并行器66中以用于沿着路径74、76和78传输的数据。失真校正电路350可在执行四位精度的电压校正的同时处理两个数据位。然而，除如早先所论述的四位精度的电压校正之外，除两位处理之外，还可存在失真校正350的应用可需要四位处理。可在图15中展示适合于此应用的失真校正电路400。
图15说明失真校正电路400，其可能够在四位失真校正电平下处理四个数据位，且在重复之间的输入有修改的情况下包含失真校正电路290的四个重复。失真校正电路290的四个重复可用第一电路352、第二电路354、第三电路406和第四电路408说明。以与失真校正电路350类似的方式，可遵循滚动所接收的失真位81的方法。因而，失真位81可由第一电路352接收，第二失真位280可由第二电路354接收，第三失真位282可由第三电路406接收，第四失真位440可由第四电路408接收，且一旦失真校正的第一迭代完成，第五失真便可回退以由第一电路接收。
为了进一步详细描述，第一电路352可已接收失真位81，且开始使用关于失真校正电路290所描述的方法处理所述失真位，使用沿着路径74、76和78传输的先前位或加权分接数据来计算供应均衡器202和292所必要的值。电压校正信号212和213可能已允许将潜在地不同的电压校正值传输到均衡器202和292上的端子208。可在DQS信号96的上升沿上传输到选择装置294的输出216和296。选择装置294可使用存储于并行器66中以供沿着路径72传输的n-1位值，以对第二失真位280的经校正位88值作出最终决策。
用于第二电路404的经校正位88的最终决策的输入可不同于用于第一电路352的输入。第二电路354可已接收第二失真位280且在接收失真位81之后开始对其进行处理。除了可使用沿着路径72、74和76传输的先前位或加权分接数据来计算将经解码信号364供应到均衡器356和358所必需的值之外，可使用关于失真校正电路290描述的方法来校正失真位280。可通过均衡器356和358上的电压校正信号360和362将潜在地不同的电压校正值传输到端子208。可在DQS信号96的上升沿上传输到选择装置368的输出366和369。用于第二电路354的选择装置368可使用存储于并行器66中以供沿着路径78传输的n-1位值，以对第二失真位278的经校正位88值作出最终决策。
用于第三电路406的经校正位88的最终决策的输入可不同于用于第二电路354的输入。第三电路406可已接收第三失真位282且在接收到第二失真位280之后开始对其进行处理。除了可使用沿着路径72、74和78传输的先前位或加权分接数据来计算在端子210处将经解码信号426供应到均衡器434和436所必需的值之外，可使用关于失真校正电路290描述的方法来校正第三失真位282。可通过均衡器434和436上的电压校正信号430和432将潜在地不同的电压校正值传输到端子208。可在DQS信号96的上升沿上传输到选择装置428的输出430和432。用于第三电路406的选择装置428可使用存储于并行器66中以供沿着路径76传输的n-1位以对第三失真位282的经校正位88值作出最终决策。
用于第四电路408的经校正位88的最终决策的输入可不同于用于第三电路406的输入。第四电路408可已接收第四失真位440且在接收到第三失真位282之后开始对其进行处理。除了可使用沿着路径72、76和78传输的先前位或加权分接数据来计算将经解码信号441供应到均衡器448和450所必需的值之外，可使用关于失真校正电路290描述的方法来校正第四失真位440。可通过均衡器448和450上的电压校正信号444和446将潜在地不同的电压校正值传输到端子208。可在DQS信号96的上升沿上传输到选择装置442的输出454和456。用于第四电路408的选择装置442可使用存储于并行器66中以供沿着路径74传输的n-1位值，以对第四失真位412的经校正位88值作出最终决策。
可在关于经校正位88的每一最终决策的结论下将来自选择装置294、368、428和442的输出发送到并行器66。在并行器66中，n-1位、n-2位、n-3位及n-4位可用于根据经校正位88数据更新存储于并行器66中以供沿着路径72至78传输的数据(例如，来自第一电路402的经校正位88将经存储以供沿着路径78传输，来自第二电路404的经校正位数据将经存储以供沿着路径76传输，来自第三电路406的经校正位数据将经存储以供沿着路径74传输，且来自第四电路408的经校正位数据将经存储以供沿着路径72传输)。可注意到，经校正位88可能尚未完成到并行器66的传输，也没有在接收到第五失真位之前存储用于沿着路径72到78传输的经更新值，因此可继续延迟经校正位88的最终选择的方法。
尽管本发明可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不希望限于所揭示的特定形式。实际上，本发明旨在涵盖属于由所附权利要求书限定的本发明的精神和范围内的所有修改、等同物和替代方案。
本文中呈现且要求保护的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么期望应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35U.S.C.112(f)解读此类要素。

Claims (20)

1.一种装置，包括：
多个开关的子集，其经配置以发送校正参考电压，所述校正参考电压产生自响应于激活所述多个开关的所述子集的多个控制信号而发送的多个校正电压的组合；以及
锁存器，其经配置以：
从所述多个开关的所述子集中接收所述校正参考电压，并从数据通道接收失真位；以及
至少部分地通过将所述失真位与所述校正参考电压进行比较来产生校正位。
2.根据权利要求1所述的装置，其中产生所述校正位补偿影响所述失真位的值的符号间干扰。
3.根据权利要求1所述的装置，其包括解码器，所述解码器经配置以：
接收一或多个先前传输的位；
产生表示所述一或多个先前传输的位的解码值；和
将所述解码值发送到所述多个开关。
4.根据权利要求3所述的装置，其中所述多个开关包括两个开关，所述两个开关用于由所述一或多个先前传输的位所表示的每一个二进制状态。
5.根据权利要求1所述的装置，其中所述多个开关包括两个开关，所述两个开关用于作为所述控制信号而传输到所述多个开关的一或多个先前传输的位中的每一位。
6.根据权利要求1所述的装置，其中当所述失真位的电压值大于或等于所述校正参考电压时，所述校正位包括逻辑高值。
7.根据权利要求1所述的装置，其中当所述失真位的电压值小于所述校正参考电压时，所述校正位包括逻辑低值。
8.根据权利要求1所述的装置，其中在所述锁存器接收所述失真位之前产生所述多个校正电压。
9.根据权利要求1所述的装置，其中在所述锁存器接收到所述失真位的至少一个时钟周期之后，所述锁存器产生所述校正位。
10.一种方法，包括：
接收失真位；
接收先前传输的位；
响应于接收到所述先前传输的位，选择失真校正因子；以及
将所述失真校正因子应用于所述失真位以生成校正位。
11.根据权利要求10所述的方法，其包括至少部分地基于加权分接值以产生多个失真校正因子。
12.根据权利要求11所述的方法，其中所述加权分接值是电流。
13.根据权利要求10所述的方法，其中将所述失真校正因子应用于所述失真位包括将所述失真位与所述失真校正因子进行比较以产生逻辑高值或逻辑低值作为所述校正位。
14.根据权利要求10所述的方法，包括：
接收包括所述先前传输的位的多个先前传输的位；
至少部分地通过解码所述多个先前传输的位来产生控制信号；以及
使用所述控制信号选择所述失真校正因子。
15.一种装置，包括：
多个开关，其经配置以发送校正参考电压；以及
锁存器，其耦合到所述多个开关和数据通道，其中所述锁存器从所述多个开关接收所述校正参考电压，且其中所述锁存器从所述数据通道接收位，并使用所述校正参考电压来确定所述位的值。
16.根据权利要求15所述的装置，其中所述锁存器经配置以在至少部分地通过将所述位与所述校正参考电压进行比较来确定所述位的所述值时产生校正位。
17.根据权利要求15所述的装置，包括：
解码器，其耦合到所述锁存器，其中所述解码器经配置以接收先前传输的位的指示，且其中所述解码器响应于接收到所述先前传输的位的指示而产生控制信号，所述多个开关使用所述控制信号从多个校正参考电压中选择用于传输的所述校正参考电压。
18.根据权利要求17所述的装置，其中所述解码器经配置以：
接收一或多个先前传输的位；
产生表示所述一或多个先前传输的位的解码值；以及
将所述解码值发送到所述多个开关。
19.根据权利要求18所述的装置，其中所述解码值包括数个值，所述数个值等于能够由所述一或多个先前传输的位表示的数个二进制状态。
20.根据权利要求15所述的装置，其中所述锁存器经配置以将所述位与所述校正参考电压进行比较以产生逻辑高值或逻辑低值作为指示所述位的所述值的校正位。
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