KR19990023872A - 동기식 메모리장치 - Google Patents

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KR19990023872A
KR19990023872A KR1019980034550A KR19980034550A KR19990023872A KR 19990023872 A KR19990023872 A KR 19990023872A KR 1019980034550 A KR1019980034550 A KR 1019980034550A KR 19980034550 A KR19980034550 A KR 19980034550A KR 19990023872 A KR19990023872 A KR 19990023872A
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아츠시 히라이시
사다유키 모리타
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
스즈키 진이치로
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Abstract

메모리장치에 관한 것으로서, 사이클시간을 단축하기 위한 래치회로의 삽입에 의해서 발생하는 칩면적의 증대를 억제하기 위해, 어드레스 데이타를 입력하는 여러개의 입력버퍼, 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치, 입력래치에서 어드레스 데이타를 디코드하는 여러개의 디코더, 데이타신호를 저장하고 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이, 비트선상의 출력데이타신호를 증폭하는 센스앰프, 디코더에 의해 디코드된 어드레스 데이타에 따라 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터, 셀렉터로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 셀렉터 출력래치, 셀렉터 출력래치로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 출력래치와 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함한다.
이것에 의해, 사이클시간을 짧게 하기 위한 래치회로의 삽입에 의해 발생하는 칩면적의 증대를 억제할 수 있다는 효과가 얻어진다.

Description

동기식 메모리장치
본 발명은 메모리장치에 관한 것으로서, 특히 래치회로와 연속되는 회로소자내의 특정 위치에서 데이타의 동기리드와 라이트를 실행하기 위해 사용된 래치를 로드하여 데이타의 리드 및 라이트를 동기화해서 실행하는 메모리장치에 관한 것이다.
도 13에 종래장치의 예를 도시한다. 종래의 장치는 X어드레스 데이타(172)를 입력하기 위한 X어드레스 입력버퍼(174), Y어드레스 데이타(173)을 입력하기 위한 Y어드레스 입력버퍼(175), 입력버퍼(174), (175)에 유지된 어드레스 데이타를 제1의 클럭신호(CLK1)에 의해서 각각 페치하여 출력하는 X어드레스 입력래치(176)과 Y어드레스 입력래치(177), 입력래치로부터의 어드레스 데이타를 디코드하는 X프리디코더(178)과 Y프리디코더(179) 및 X디코더(180)과 Y디코더(181), 디코더(180), (181)로부터의 어드레스 데이타를 제2의 클럭신호(CLK2)에 의해서 페치하여 출력하는 X디코더래치(182)와 Y디코더래치(183)을 포함한다.
메모리셀 어레이(184)는 라이트데이타가 비트선을 거쳐 라이트되는 소정의 여러개의 메모리셀을 구비한다. 소정의 여러개의 메모리셀에 유지되어 있는 데이타는 상기 X, Y디코더래치(182), (183)의 출력에 따라서 비트선을 거쳐서 출력된다. 센스앰프(185)는 출력된 소정의 여러개의 비트선으로부터의 데이타의 신호를 증폭하고, 셀렉터(186)은 센스앰프(185)내의 여러개의 데이타에서 상기 Y디코더래치(183)의 출력에 따라서 1개의 데이타를 선택한다. 출력래치(187)은 셀렉터(186)으로부터의 데이타를 제3의 클럭신호(CLK3)에 의해서 페치하여 출력하기 위해 마련되고, 출력버퍼(188)은 출력래치(187)로부터의 데이타를 유지하고 출력하기 위해 마련된다. 입력버퍼(192)는 라이트데이타를 입력하고, 라이트데이타 입력래치(194)는 입력버퍼(192)에 유지된 라이트데이타를 CLK1에 의해서 페치하여 출력한다. 라이트데이타래치(196)은 라이트데이타 입력래치(194)로부터의 라이트데이타를 CLK2에 의해서 페치하여 출력한다. 라이트회로(198)은 라이트데이타래치(196)으로부터의 데이타를 Y디코더래치(183)의 출력에 따라서 메모리셀 어레이(184)의 메모리셀에 라이트한다.
입력버퍼(193)은 제어신호를 입력하고, 제어신호 입력래치(195)는 입력버퍼(193)에 유지된 제어신호를 CLK1에 의해서 페치하여 출력한다. 제어신호래치(197)은 제어신호 입력래치(195)로부터의 제어신호를 CLK2에 의해서 페치하여 출력하고, 리드/라이트 제어회로(199)는 제어신호래치(197)로부터의 제어신호를 입력하여 라이트회로(198)과 센스앰프(185)의 제어신호를 출력한다. CLK발생회로(200)은 외부클럭신호에 따라 각각의 래치로 공급되는 제1∼제3의 클럭신호(CLK1, CLK2, CLK3)을 생성한다.
도 14에 도 13의 종래의 장치에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화해서 도시한다. 우선, 어드레스가 입력버퍼(202)를 통해서 어드레스 래치(203)에 유지된다. 그 후, CLK1이 어드레스 래치(203)에 입력되면, 어드레스 래치(203)에서 어드레스가 출력되고, 그 어드레스는 프리디코더(204) 및 디코더(205)에 의해서 디코드되어 디코더래치(206)에 유지된다. 그 후, CLK2가 디코더래치(206)에 입력되면, 디코드된 어드레스가 출력되고, 디코드된 데이타에 따라서 메모리셀(207)이 선택된다. 그 후, 선택된 메모리셀(207)에서 데이타가 출력되고 센스앰프(208)에 의해 증폭된다. 증폭된 데이타는 셀렉터(209)에 의해 1개의 데이타가 선택되고 출력데이타래치(210)에 유지된다. 그 후, CLK3이 출력데이타래치(210)에 입력되면, 출력버퍼(211)을 통해서 칩외부로 데이타가 출력된다.
도 15에 종래장치에 있어서의 리드시의 동작파형을 도시한다. 우선, 칩외부에서 어드레스가 입력되고, 입력버퍼(202)를 통해서 어드레스 래치(203)에 어드레스가 유지된다. 그 후, 제1의 외부클럭신호의 입력후(첫번째), 시각t1에서 CLK1이 어드레스 래치(203)에 입력된다. 어드레스 데이타가 출력되고, 그 출력은 시각 ta에서 디코더래치(206)에 유지된다. 그리고, 제2의 외부클럭신호의 입력후(2번째), 시각t2에서 CLK2가 디코더래치(206)에 입력되고, 어드레스의 디코드신호가 출력된다. 그 출력에 따라서 워드선이 선택되고, 메모리셀에서 데이타가 리드되고, 센스앰프(208)에 의해 증폭된다. 그 후, 셀렉터(209)에 의해 1개의 데이타가 선택되고, 그 선택된 데이타가 출력래치(210)에 유지된다. 그 동안의 소요시간은 tb이다.
마지막으로, 제3의 외부클럭신호의 입력후(3번째), 시각t3에서 CLK3이 출력래치(210)에 입력되고 출력데이타가 출력된다. 그 출력데이타는 시각t3후 tc에서 출력버퍼(211)을 통해서 칩 외부로 출력된다. 이 때, t3+tc = tack(클럭 액세스시간)이다. 또, 상기 동작을 보증하기 위해서는 t1+tatcycle(사이클시간)+t2, t2+tbtcycle+t3을 만족시켜야 한다.
도 16에 종래장치에 있어서의 라이트시의 동작파형을 도시한다. 우선, 칩 외부에서 라이트데이타가 입력되고, 입력버퍼(192)를 통해서 라이트데이타 입력래치(194)에 라이트데이타(190)이 유지된다. 다음에, 제1의 외부클럭신호의 입력후(첫번째), 시각t1w에서 CLK1이 라이트데이타 입력래치(194)에 입력되고, 라이트데이타가 출력되며, 그 출력은 시각taw에서 라이트데이타래치(196)에 유지된다. 그리고, 제2의 외부클럭신호의 입력후(2번째), 시각t2w에서 CLK2가 라이트데이타래치(196)에 입력되고 라이트데이타가 출력된다. 그 출력은 라이트회로(198)에 입력되고, X어드레스, Y어드레스에 따라서 메모리셀(184)에 라이트된다. 그 동안의 소요시간은 tbw이다. 이 결과, 라이트시간tw는 tw=tcycle+t2w+tbw로 된다. 또, 상기 동작을 보증하기 위해서는 t1w+tawtcycle+t2w를 만족시켜야 한다.
또한, 이와 같은 구성을 갖는 회로에 관해서는 예를 들면 일본국 특허공개공보 1989/21786호에 개시되어 있다.
일반적으로, 동기식 메모리장치의 사이클시간은 어드레스신호나 칩선택신호등의 데이타를 유지하는 입력래치와 데이타를 출력하기 위한 출력래치 사이의 최대 지연시간에 의해서 한정된다. 따라서, 사이클시간은 이 시간간격보다 짧게 할 수 없다. 그래서, 입력 및 출력래치와는 별도로 중간래치를 마련해서 래치사이의 지연시간을 저감하고, 사이클시간을 단축하는 방식이 제안되었으며, 이것이 종래장치에 도시되어 있다.
그러나, 종래장치에서는 워드선 등의 신호선 수가 많은 부분에 래치를 마련하므로, 필연적으로 래치회로의 개수가 많아져 칩면적이 증대한다는 문제점이 있었다. 예를 들면, 2M비트 CMOS 캐시SRAM(×36)의 경우에서는 X어드레스가 8개, Y어드레스가 8개이므로, 512개의 디코더래치가 필요하게 된다.
또, 종래장치에서는 메모리셀내에 데이타를 라이트하기 위해 반드시 2사이클이 필요하므로, 1사이클시간 이하로는 라이트시간을 단축할 수 없다.
본 발명의 목적은 사이클시간을 단축하기 위한 래치회로의 삽입에 의해서 발생하는 칩면적의 증대를 억제하는 동기식 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 라이트시간을 단축하는 동기식 메모리장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속동작이 요구되는 동기식 메모리회로에 사용하기에 적합한 래치회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예의 동기식 메모리장치를 도시한 블럭도,
도 2는 본 발명의 제1 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화한 블럭도,
도 3은 본 발명의 제1 실시예에 있어서의 리드시의 파형도,
도 4는 본 발명의 제1 실시예에 있어서의 라이트시의 파형도,
도 5는 본 발명의 제2 실시예의 동기식 메모리장치를 도시한 블럭도,
도 6은 본 발명의 제2 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화한 블럭도,
도 7은 본 발명의 제2 실시예에 있어서의 리드시의 파형도,
도 8은 본 발명의 제3 실시예의 동기식 메모리장치를 도시한 블럭도,
도 9는 본 발명의 제3 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화한 블럭도,
도 10은 본 발명의 제3 실시예에 있어서의 리드시의 파형도,
도 11은 본 발명의 제3 실시예에 있어서의 센스앰프 출력래치회로 및 셀렉터회로의 1예를 도시한 도면,
도 12는 도 11에 도시한 센스앰프 출력래치회로 및 셀렉터회로의 파형도,
도 13은 종래장치의 예를 도시한 블럭도,
도 14는 종래장치의 예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화한 블럭도,
도 15는 종래장치의 예에 있어서의 리드시의 파형도,
도 16은 종래장치의 예에 있어서의 라이트시의 파형도.
상기 목적을 달성하기 위해, 본 발명에 관한 동기식 메모리장치는 셀렉터와 출력데이타래치 사이에 셀렉터 출력래치를 마련하여 종래장치에 있어서의 어드레스 디코더, 라이트데이타래치와 제어신호래치를 폐지하는 것을 특징으로 한다.
또, 상기 목적을 달성하기 위해, 본 발명에 관한 동기식 메모리장치는 셀렉터 어드레스 디코더와 셀렉터 사이 및 센스앰프와 셀렉터 사이에 래치를 마련하여 종래장치에 있어서의 어드레스 디코더, 라이트데이타래치와 제어신호래치를 폐지하는 것을 특징으로 한다.
또, 상기 목적을 달성하기 위해, 본 발명에 관한 동기식 메모리장치는 Y어드레스 프리디코더와 셀렉터 어드레스 디코더 사이 및 센스앰프와 셀렉터 사이에 래치를 마련하여 종래장치에 있어서의 어드레스 디코더, 라이트데이타래치와 제어신호래치를 폐지하는 것을 특징으로 한다.
특히, 본 발명에 관한 동기식 메모리장치의 제1 실시예는 X 및 Y어드레스 데이타를 입력하기 위한 X 및 Y어드레스 입력버퍼, X 및 Y입력버퍼에 유지된 X 및 Y어드레스 데이타를 유지하고 X 및 Y어드레스 데이타를 클럭신호에 따라 출력하는 X 및 Y어드레스 입력래치, X 및 Y어드레스 입력래치로 부터의 X 및 Y어드레스 데이타를 디코드하는 X 및 Y어드레스 프리디코더와 X 및 Y디코더, 디코더에 의해 디코드된 X 및 Y어드레스 데이타에 따라서 데이타신호를 저장하고 또한 데이타신호를 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이를 구비한다. 센스앰프는 출력된 데이타신호를 증폭하고, 셀렉터는 센스앰프에서 증폭된 출력데이타신호로 부터 Y어드레스 프리디코더와 디코더에 의해 디코드된 Y어드레스 데이타에 따라서 1개의 증폭된 출력데이타신호를 선택한다. 셀렉터출력래치는 셀렉터로 부터 증폭된 출력데이타신호를 유지하고 클럭신호에 따라 증폭된 출력데이타신호를 출력한다. 출력래치는 셀렉터 출력래치로 부터 증폭된 출력데이타신호를 유지하고 증폭된 출력데이타를 출력한다.
또한, 동기식 메모리장치의 제1 실시예는 라이트데이타와 제어신호를 각각 입력하는 라이트데이타 입력버퍼 및 제어신호 입력버퍼, 라이트데이타 입력버퍼에 접속된 라이트데이타 입력래치, 제어신호 입력버퍼에 접속된 제어신호 입력래치를 구비한다. 라이트데이타 입력래치는 라이트데이타 입력버퍼로 부터의 라이트데이타를 유지하고 클럭신호에 따라 라이트데이타를 출력한다. 제어신호 입력래치는 제어신호 입력버퍼로 부터의 제어신호를 유지하고 클럭신호에 따라 제어신호를 출력한다. 리드/라이트회로는 제어신호 입력래치에서 제어신호를 입력하고 라이트회로와 센스앰프를 제어하기 위한 제어신호를 생성한다. 라이트회로는 리드/라이트 제어회로에서 생성된 제어신호와 Y어드레스 디코더에서 디코드된 Y어드레스 데이타에 응답하여 메모리셀 어레이내의 특정 메모리셀에 라이트데이타를 라이트한다. 센스앰프는 리드/라이트 제어회로에서 생성된 제어신호에 응답하여 리드 또는 라이트동작이 실행되는가에 따른 적절한 동작을 실행한다.
본 발명의 동기식 메모리장치의 제2 실시예에 있어서는 상술한 제1 실시예의 각각에 셀렉터 어드레스 래치와 여러개의 셀렉터 어드레스 디코더를 부가한 것이다. 셀렉터 어드레스 래치는 Y어드레스 프리디코더에 접속되고, 제1의 셀렉터 어드레스 디코더는 셀렉터 어드레스 래치와 셀렉터에 접속되며, 제2의 셀렉터 어드레스 디코더는 Y어드레스 프리디코더와 라이트회로에 접속된다. Y어드레스의 값에 의존하는 본 발명의 제2 실시예에 있어서 Y어드레스 디코더는 셀렉터 어드레스 래치와 제1 또는 제2의 셀렉터 어드레스 디코더 중의 하나를 위해 바이패스될 수 있다. 또한, 제2 실시예에 있어서 센스앰프 출력래치는 센스앰프와 셀렉터 사이에 접속되어 마련된다.
본 발명의 동기식 메모리장치의 제3 실시예에 있어서는 상술한 제2 실시예의 각각에 클럭신호 발생기에 의해 마련된 제4의 클럭신호에 따른 펄스를 생성하는 펄스발생회로와 펄스발생회로에서 출력된 펄스와 제1의 셀렉터 어드레스 디코더에서 출력된 디코드된 어드레스의 논리연산을 실행하는 AND게이트를 부가한 것이다. AND게이트의 출력은 셀렉터에서의 제어신호로서 마련된다.
또한, 본 발명은 고속동작이 요구되는 동기식 메모리장치에서 사용하기에 적합한 에지트리거형 래치회로를 마련한다. 본 발명의 에지트리거형 래치회로는 본 발명의 동기식 메모리장치의 제1∼제3 실시예의 각각의 래치용으로 사용될 수 있다.
에지트리거형 래치회로는 데이타신호를 유지하고 클럭신호에 따른 데이타신호를 출력하는 제1의 래치, 제1의 래치에 접속되고 클럭신호에 따라 데이타신호를 제1의 래치로 보내는 제1의 스위치, 데이타신호를 유지하고 클럭신호에 따른 데이타신호를 출력하는 제2의 래치를 구비한다. 제1의 래치와 제2의 래치 사이에 접속된 제2의 스위치는 클럭신호에 따라 데이타신호를 제1의 래치에서 제2의 래치로 보낸다.
이하, 본 발명에 관한 동기식 메모리장치의 바람직한 실시예에 대해서 첨부도면을 사용해서 설명한다.
도 1은 본 발명의 동기식 메모리장치의 제1 실시예이다. 도 1에 있어서, 동기식 메모리장치는 X어드레스 데이타(1)을 입력하기 위한 X어드레스 입력버퍼(3), Y어드레스 데이타(2)를 입력하기 위한 Y어드레스 입력버퍼(4), 입력버퍼에 유지된 어드레스 데이타를 제1의 클럭신호(CLK1)에 의해서 페치하여 출력하는 X어드레스 입력래치(5)와 Y어드레스 입력래치(6), 입력래치(5), (6)으로 부터의 X, Y어드레스 데이타를 디코드하는 X, Y프리디코더(7), (8)과 X, Y디코더(9), (10)을 구비한 디코더를 포함한다. 메모리셀 어레이(11)은 X, Y디코더(7)∼(10)에 의해 디코드된 어드레스 데이타에 따라서 소정의 여러개의 메모리셀에 유지되어 있는 데이타를 비트선을 거쳐서 출력하고, 또 소정의 여러개의 메모리셀에 비트선을 거쳐서 라이트데이타가 라이트되는 여러개의 메모리셀을 구비한다. 센스앰프(12)는 출력된 소정의 여러개의 비트선으로부터의 데이타의 신호를 증폭한다. 셀렉터(13)은 센스앰프(12)의 여러개의 데이타에서 Y어드레스 디코더(10)에 의해 디코드된 어드레스 데이타에 따라서 1개의 데이타를 선택한다. 셀렉터 출력래치(14)는 셀렉터(13)으로부터의 데이타를 제2의 클럭신호(CLK2)에 의해서 페치하여 출력한다. 출력래치(15)는 셀렉터 출력래치(14)로부터의 데이타를 제3의 클럭신호(CLK3)에 의해서 페치하여 출력한다. 출력버퍼(16)은 출력래치(15)로부터의 데이타를 유지하고 출력한다. 라이트데이타 입력버퍼(20)은 라이트데이타(18)을 입력하고, 라이트데이타 입력래치(22)는 라이트데이타 입력버퍼(20)에 유지된 라이트데이타를 CLK1에 의해서 페치하여 출력한다. 라이트회로(24)는 라이트데이타 입력래치(22)로부터의 라이트데이타를 Y어드레스 디코더(10)의 디코드된 어드레스 데이타에 따라서 메모리셀 어레이(11)의 메모리셀에 라이트한다. 제어신호 입력버퍼(21)은 제어신호를 입력하고, 제어신호 입력래치(23)은 제어신호 입력버퍼(21)에 유지된 제어신호를 CLK1에 의해서 페치하여 출력한다. 리드/라이트 제어회로(25)는 제어신호 입력래치(23)으로부터의 제어신호를 입력하고, 라이트회로(24) 및 센스앰프(12)의 제어신호를 출력한다. CLK발생회로(26)은 외부클럭신호(27)에서 각각의 래치로의 클럭신호(CLK1, CLK2, CLK3)를 생성한다.
상기 구성을 사용하면, 2M비트 CMOS 캐시SRAM(×36)인 종래장치에서는 512개 필요하였던 디코더래치회로가 36개의 셀렉터 및 출력래치회로이면 충분하다. 즉, 래치회로의 수는 약 1/13로 감소한다. 이것에 의해, 사이클시간을 단축하기 위한 래치회로의 삽입에 의해서 발생하는 칩면적의 증대를 억제할 수 있다. 또, 상기 구성에서는 종래장치에서 필요로 하였던 라이트데이타래치와 제어신호래치를 생략할 수 있으므로, 래치회로수의 증대를 억제할 수 있다. 2M비트 CMOS 캐시SRAM(×36)에서는 종래장치에 비해 라이트데이타 래치회로와 제어신호 래치회로의 합계 37개를 삭제할 수 있다.
도 2에 도 1에 도시한 제1 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화해서 도시한다. 우선, 어드레스가 입력버퍼(30)을 통해서 어드레스 래치(31)에 유지된다. 그 후, CLK1이 어드레스 래치(31)에 입력되면, 래치(31)에서 어드레스가 출력되고, 그 어드레스는 프리디코더(32) 및 디코더(33)에 의해서 디코드된다. 이 디코드에 따라서 메모리셀(34)가 선택된다. 그 후, 선택된 메모리셀(34)에서 데이타가 출력되고 센스앰프(35)에 의해 증폭된다. 증폭된 데이타는 셀렉터(36)에 의해 1개의 데이타가 선택되고 셀렉터출력래치(37)에 유지된다. 그 후, CLK2가 셀렉터출력래치(37)에 입력되면, 데이타가 출력되고 출력데이타래치(38)에 유지된다. 그 후, CLK3이 출력데이타래치(38)에 입력되면 출력버퍼(39)를 통해서 칩외부로 데이타(40)이 출력된다.
도 3에 도 1에 도시한 본 발명의 제1 실시예에 있어서의 리드시의 동작파형을 도시한다. 우선, 칩외부에서 어드레스가 입력되고 입력버퍼(30)을 통해서 어드레스 래치(31)에 어드레스가 유지된다. 그 후, 제1의 외부클럭신호의 입력후(첫번째), 시각t13에서 CLK1이 어드레스 래치(31)에 입력되고, 어드레스 데이타가 출력된다. 그 출력은 프리디코더(32) 및 디코더(33)을 통해서 디코드되고, 그 디코드된 데이타에 따라서 워드선이 선택되고, 메모리셀(34)에서 데이타가 리드되고 센스앰프(35)에 의해 증폭된다. 그 후, 셀렉터(36)에 의해 1개의 데이타가 선택되고, 그 선택된 데이타가 셀렉터출력래치(37)에 유지된다. 그 동안의 소요시간은 ta3이다. 그 후, 제2의 외부클럭신호의 입력후(2번째), 시각t23에서 CLK2가 셀렉터출력래치(37)에 입력된다. 데이타는 셀렉터출력래치(37)에서 출력되고, 그 출력은 시각tb3에서 출력래치(38)에 유지된다. 마지막으로, 제3의 외부클럭신호의 입력후(3번째), 시각t33에서 CLK3이 출력래치(38)에 입력되고 출력데이타가 출력된다. 그 출력데이타는 시각tc3에서 출력버퍼(39)를 통해서 칩외부로 출력된다. 이 때, t33+tc3 = tack(클럭 액세스시간)이다. 또, 상기 동작을 보증하기 위해서는 t13+ta3tcycle+t23, t23+tb3tcycle+t33을 만족시켜야 한다. 이와 같이, 도 1에 도시한 본 발명의 제1 실시예의 구성에서는 종래장치와 마찬가지로 3사이클째에서 데이타를 칩외부로 출력할 수 있다.
도 4에 본 발명의 제1 실시예에 있어서의 라이트시의 동작파형을 도시한다. 우선, 칩외부에서 라이트데이타가 입력되고, 입력버퍼(20)을 통해서 라이트데이타 입력래치(22)에 라이트데이타가 유지된다. 다음에, 제1의 외부클럭신호의 입력후(첫번째), 시각t14에서 CLK1이 라이트데이타 입력래치(22)에 입력되고, 라이트데이타가 출력된다. 그 출력은 라이트회로(24)에 입력되고, X어드레스, Y어드레스에 따라서 메모리셀(11)로 라이트된다. 이 동안의 소요시간은 ta4이다. 이 결과, 라이트시간tw4는 tw4=t14+ta4로 된다. 이와 같이, 제1 실시예에서는 종래장치와는 달리 디코더래치를 사용하지 않고 1사이클째에서 워드선을 선택할 수 있도록 하고, 라이트데이타래치(22) 및 제어신호래치(23)을 사용하지 않고 1사이클째에서 라이트데이타가 메모리셀로 도달할 수 있도록 했으므로, 1사이클째에서 데이타를 라이트하는 것이 가능하게 되었다. 따라서, 2사이클째에서 데이타를 라이트하는 종래장치에 비해 라이트시간을 단축할 수 있다. 도 16에 있어서, t1w+tawtcycle의 경우는 약((tcycle-(t1w+taw))+t2w) 단축할 수 있고, t1w+tawtcycle의 경우는 약(t2w-((t1w+taw)-tcycle)) 단축할 수 있다.
도 5는 본 발명의 동기식 메모리장치의 제2 실시예이다. 도 5에 있어서 동기식 메모리장치는 X어드레스 데이타(55)를 입력하기 위한 X어드레스 입력버퍼(57), Y어드레스 데이타(56)을 입력하기 위한 Y어드레스 입력버퍼(58), 입력버퍼(57), (58)에 유지된 어드레스 데이타를 제1의 클럭신호(CLK1)에 의해서 각각 페치하여 출력하는 X어드레스 입력래치(59)와 Y어드레스 입력래치(60), 입력래치(59), (60)으로부터의 X, Y어드레스 데이타를 각각 프리디코드하는 X, Y프리디코더(61), (62), X, Y프리디코더(61), (62)로 부터의 X, Y프리디코드 데이타를 각각 디코드하는 X, Y디코더(63), (64)를 구비한다.
메모리셀 어레이(65)는 X, Y디코더(61), (62)의 디코드된 어드레스 데이타에 따라서 소정의 여러개의 메모리셀에 유지되어 있는 데이타를 비트선을 거쳐서 출력하고, 또 소정의 여러개의 메모리셀에 비트선을 거쳐서 라이트데이타가 라이트되는 여러개의 메모리셀을 구비한다. 센스앰프(66)은 출력된 소정의 여러개의 비트선으로부터의 데이타의 신호를 증폭하고, 센스앰프 출력래치(67)은 센스앰프(66)의 출력을 제2의 외부클럭신호(CLK2)에 의해서 페치하여 출력한다.
셀렉터 어드레스 래치(78)은 Y프리디코더(62)의 출력을 제2의 외부클럭신호(CLK2)에 의해 페치하여 출력한다. 제1의 셀렉터 어드레스 디코더(79)는 셀렉터 어드레스 래치(78)로 부터의 프리디코드된 어드레스 데이타를 디코드하고, 셀렉터(68)은 센스앰프 출력래치(67)의 여러개의 데이타에서 제1의 셀렉터 어드레스 디코더(79)의 디코드된 데이타에 따라서 1개의 데이타를 선택한다. 출력래치(69)는 셀렉터(68)로 부터의 데이타를 제3의 클럭신호(CLK3)에 의해서 페치하여 출력한다. 버퍼(70)은 출력래치로부터의 데이타를 유지하고 출력한다. 라이트데이타 입력버퍼(74)는 라이트데이타를 입력하고, 라이트데이타 입력래치(76)은 라이트데이타 입력버퍼(74)에 유지된 라이트데이타를 CLK1에 의해서 페치하여 출력한다. 제2의 셀렉터 어드레스 디코더(80)은 Y프리디코더의 출력을 디코드하고, 라이트회로(81)은 라이트데이타 입력래치(76)으로 부터의 라이트데이타를 제2의 셀렉터 어드레스 디코더(80)에 의해 디코드된 어드레스 데이타에 따라서 메모리셀 어레이(65)의 메모리셀에 라이트한다. 제어신호(73)을 입력하기 위한 제어신호 입력버퍼(75)가 마련되고, 제어신호 입력래치(77)은 제어신호 입력버퍼(75)에 유지된 제어신호를 CLK1에 의해서 페치하여 출력한다. 리드/라이트 제어회로(82)는 제어신호 입력래치(77)로부터의 제어신호를 입력하고, 라이트회로(81) 및 센스앰프(66)의 제어신호를 출력한다. CLK발생회로(83)은 외부클럭신호에서 각각의 래치로의 클럭신호(CLK1, CLK2, CLK3)를 생성한다.
이 때, 제1의 외부클럭신호에 의해 페치되는 Y어드레스와 제2의 외부클럭신호에 의해 페치되는 Y어드레스가 1비트 이상 동일하고 그 어드레스가 셀렉터 어드레스인 경우에는 도 5에 도시한 점선과 같이 그 어드레스를 어드레스 래치(78)에 입력하지 않고 직접 제1의 셀렉터 어드레스 디코더(79)에 입력해도 좋다. 또, 셀렉터 어드레스 래치(78)은 제1의 셀렉터 어드레스 디코더(79)와 셀렉터(68) 사이에 배치해도 좋다. 이 때, 제1, 제2의 셀렉터 어드레스 디코더(79), (80)은 공통(단일)로 해도 좋다.
상기 구성을 사용하면, 2M비트 CMOS 캐시SRAM(×36)에 있어서, 종래장치에서는 512개 필요하였던 디코더래치회로가 72개의 센스앰프 출력래치회로와 2개의 셀렉터 어드레스 래치회로이면 좋다. 즉, 래치회로의 수는 약 1/6로 감소한다. 따라서, 사이클시간을 단축하기 위한 래치회로의 삽입에 의해서 발생하는 칩면적의 증대를 억제할 수 있다. 또, 상기 구성에서는 종래장치에서 필요로 하였던 라이트데이타래치와 제어신호래치를 생략할 수 있으므로, 래치회로수의 증대를 억제할 수 있다. 2M비트 CMOS 캐시SRAM(×36)에서는 종래장치에 비해 라이트데이타 래치회로와 제어신호 래치회로의 합계 37개를 생략할 수 있다.
도 6에 도 5에 도시한 본 발명의 제2 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화해서 도시한다. 우선, 어드레스(85)가 입력버퍼(86)을 통해서 어드레스 래치(87)에 유지된다. 그 후, CLK1이 어드레스 래치(87)에 입력되면, 래치(87)에서 어드레스가 출력되고, 그 어드레스는 프리디코더(88) 및 디코더(89)에 의해서 디코드된다. 이 디코드된 데이타에 따라서 메모리셀(90)이 선택된다. 그 후, 선택된 메모리셀(90)에서 데이타가 출력되고 센스앰프(91)에 의해 증폭된다. 증폭된 데이타는 센스앰프 출력래치(92)에 유지된다. 또, 프리디코더(88)에서 프리디코드된 어드레스의 일부는 셀렉터 어드레스 래치(97)에 유지된다. 그 후, CLK2가 셀렉터출력래치(87)에 입력되면, 그 출력이 셀렉터 어드레스 디코더(98)에 의해 디코드되고, 디코드된 데이타가 셀렉터(93)에 입력된다. 또, CLK2가 센스앰프 출력래치(97)에 입력되면, 그 데이타는 셀렉터(93)에 입력되고, 셀렉터 어드레스 디코더(98)에 의해 디코드된 데이타에 따라서 1개의 데이타가 선택되고 출력데이타래치(94)에 유지된다. 그 후, CLK3이 출력데이타래치(94)에 입력되면, 출력버퍼(95)를 통해서 칩외부로 데이타가 출력된다.
도 7에 도 5에 도시한 본 발명의 제2 실시예에 있어서의 리드시의 동작파형을 도시한다. 우선, 칩외부에서 어드레스가 입력되고, 입력버퍼(86)을 통해서 어드레스 래치(87)에 어드레스가 유지된다. 그 후, 제1의 외부클럭신호의 입력후(첫번째), 시각t17에서 CLK1이 어드레스 래치(87)에 입력되고, 어드레스 데이타가 출력된다. 그 출력은 프리디코더(88) 및 디코더(89)에 의해 디코드되고, 그 디코드된 데이타에 따라서 워드선이 선택된다. 그 후, 메모리셀(90)에서 여러개의 데이타가 리드되어 센스앰프(91)에 의해 증폭된다. 증폭된 데이타는 센스앰프 출력래치(92)에 유지된다. 이 동안의 소요시간은 ta71이다. 또, 상기 프리디코더(88)의 출력의 일부는 셀렉터 어드레스로서 셀렉터 어드레스 래치(97)에 유지된다. 이 때, CLK1의 어드레스 래치(97)입력으로 부터의 소요시간은 ta70이다. 도 7에서는 ta70ta71로 했지만, ta70ta71의 경우도 있을 수 있다.
그 후, 제2의 외부클럭신호의 입력후(2번째), 시각t270에서 CLK2가 셀렉터래치에 입력된다. 셀렉터 어드레스의 프리디코드신호가 출력되고, 그 출력은 셀렉터 어드레스 디코더(98)에서 디코드되고 셀렉터(93)에 입력된다. 또, 제2의 외부클럭신호의 입력후(2번째), 시각t271에서(도 7에서는 t270t271로 했지만 t270t271의 경우도 있을 수 있다) CLK2가 센스앰프 출력래치(92)에 입력되고, 여러개의 데이타가 출력된다. 그 여러개의 출력은 셀렉터(93)에 입력된다. 그 후, 디코드된 신호에 따라서 상기 여러개의 데이타에서 하나가 선택되고, 그 선택된 데이타가 출력래치(94)에 유지된다. 이 동안의 소요시간은 CLK2의 셀렉터(93)의 어드레스입력에서는 tb70이고, CLK2의 센스앰프 출력래치(92)의 입력에서는 tb71이다.
마지막으로, 제3의 외부클럭신호의 입력후(3번째), 시각t37에서 CLK3이 출력래치(94)에 입력되고 출력데이타가 출력된다. 그 출력데이타는 시각tc7에서 출력버퍼를 통해서 칩외부로 출력된다. 이 때, t37+tc7 = tack(클럭 액세스시간)이다. 또, 상기 동작을 보증하기 위해서는 t17+ta70tcycle+t270, t17+ta71tcycle+t271, t270+tb70tcycle+t37, t271+tb71tcycle+t37을 만족시켜야 한다. 이와 같이, 도 5에 도시한 본 발명의 제2 실시예의 구성에서는 종래장치와 마찬가지로 3사이클째에서 데이타를 칩외부로 출력할 수 있다.
도 5에 도시한 본 발명의 제2 실시예에 있어서의 라이트시의 동작파형은 도 4에 도시된 제1 실시예에 있어서의 라이트시의 동작파형과 동일하다. 따라서, 본 발명의 제2 실시예에서는 제1 실시예와 마찬가지로 종래장치와는 달리 디코더래치를 생략해서 1사이클째에 워드선을 선택할 수 있도록 하고, 라이트데이타래치 및 제어신호래치를 생략해서 1사이클째에 라이트데이타가 메모리셀로 도달할 수 있도록 했으므로, 1사이클째에 데이타를 라이트하는 것이 가능하게 되었다. 따라서, 2사이클째에 데이타를 라이트하는 종래장치에 비해 라이트시간을 단축할 수 있다.
도 8은 본 발명의 동기식 메모리장치의 제3 실시예이다. 도 8에 도시된 바와 같이, 동기식 메모리장치는 X어드레스 데이타(109)를 입력하기 위한 X어드레스 입력버퍼(111), Y어드레스 데이타(110)을 입력하기 위한 Y어드레스 입력버퍼(112), 입력버퍼(111), (112)에 각각 유지된 어드레스 데이타를 제1의 클럭신호(CLK1)에 의해서 각각 페치하여 출력하는 X어드레스 입력래치(113)과 Y어드레스 입력래치(114), 입력래치(113), (114)로부터의 X, Y어드레스 데이타를 각각 프리디코드하는 X, Y프리디코더(115), (116), X, Y프리디코더(115), (116)으로 부터의 X, Y프리디코드 데이타를 각각 디코드하는 X, Y디코더(117), (118)을 구비한다.
메모리셀 어레이(119)는 X, Y디코더(117), (118)에서 디코드된 어드레스 데이타에 따라서 소정의 여러개의 메모리셀에 유지되어 있는 데이타를 비트선을 거쳐서 출력하고, 또 소정의 여러개의 메모리셀에 비트선을 거쳐서 라이트데이타가 라이트되는 여러개의 메모리셀을 구비한다. 센스앰프(120)은 출력된 소정의 여러개의 비트선으로부터의 데이타의 신호를 증폭한다. 센스앰프 출력래치(121)은 센스앰프(120)의 출력을 래치하고, 셀렉터 어드레스 래치(132)는 Y프리디코더(116)의 출력을 제2의 외부클럭신호(CLK2)에 의해서 페치하여 출력한다. 제1의 셀렉터 어드레스 디코더(133)은 셀렉터 어드레스 래치(132)로 부터의 프리디코드데이타를 디코드하고, AND회로(108)은 제1의 셀렉터 어드레스 디코더(133)의 출력과 펄스발생회로(137)에서 클럭신호(CLK0)으로 부터 생성되는 원쇼트펄스(PULSE)의 AND논리를 취해서 셀렉터 어드레스를 펄스화한다.
셀렉터(122)는 센스앰프 출력래치(121)의 여러개의 데이타에서 펄스화된 디코드어드레스에 따라서 1개의 데이타를 선택하고, 출력래치(123)은 셀렉터(122)로 부터의 데이타를 제3의 클럭신호(CLK3)에 의해서 페치하여 출력한다. 출력버퍼(124)는 출력래치(123)으로 부터의 데이타를 유지하고 출력한다.
라이트데이타 입력버퍼(128)은 라이트데이타를 입력하고, 라이트데이타 입력래치(130)은 라이트데이타 입력버퍼(128)에 유지된 라이트데이타를 CLK1에 의해서 페치하여 출력한다. 제2의 셀렉터 어드레스 디코더(134)는 Y프리디코더(116)의 출력을 디코드하고, 라이트회로(135)는 라이트데이타 입력래치(130)으로 부터의 라이트데이타를 상기 제2의 셀렉터 어드레스 디코더(134)에 의해 디코드된 데이타에 따라서 메모리셀 어레이(119)의 메모리셀에 라이트한다.
제어신호 입력버퍼(129)는 제어신호를 입력하고, 제어신호 입력래치(131)은 제어신호 입력버퍼(129)에 유지된 제어신호를 CLK1에 의해서 페치하여 출력한다. 리드/라이트 제어회로(136)은 제어신호 입력래치(131)로부터의 제어신호가 입력되고, 라이트회로(135) 및 센스앰프(120)의 제어신호를 출력한다. CLK발생회로(138)은 외부클럭신호(139)에서 각각의 래치로의 클럭신호(CLK0, CLK1, CLK2, CLK3)를 생성하고, 펄스발생회로(137)은 AND게이트(108)에서 사용되는 펄스를 생성한다.
이 때, 제1의 외부클럭신호에서 페치되는 Y어드레스와 제2의 외부클럭신호에서 페치되는 Y어드레스가 1비트 이상 동일하고 그 어드레스가 셀렉터 어드레스인 경우에는 도 8에 도시한 점선과 같이 그 어드레스를 셀렉터 어드레스 래치(132)에 입력하지 않고 직접 제1의 셀렉터 어드레스 디코더(133)에 입력해도 좋다. 또, 제1의 셀렉터 어드레스 래치(132)는 제1의 셀렉터 어드레스 디코더(133)과 셀렉터(122) 사이에 배치해도 좋고, 이 때 제1, 제2의 셀렉터 어드레스 디코더(133), (134)를 공통(단일)로 해도 좋다.
또, 셀렉터 어드레스의 펄스화는 셀렉터 어드레스 래치(132)와 셀렉터 어드레스 디코더(133) 사이에서 실시해도 좋다. 제1의 외부클럭신호에서 페치되는 Y어드레스와 제2의 외부클럭신호에서 페치되는 Y어드레스가 1비트이상 동일한 경우 직접 제1의 셀렉터 어드레스 디코더에 입력되는 어드레스에 대해서 Y어드레스 래치(114)와 셀렉터 어드레스 디코더(133) 사이에서 펄스화를 실시해도 좋다.
상기 구성을 사용하면, 2M비트 CMOS 캐시SRAM(×36)에 있어서, 종래장치에서는 512개 필요하였던 디코더래치회로가 72개의 센스앰프 출력래치회로와 2개의 셀렉터 어드레스 래치회로이면 충분한다. 즉, 래치회로의 수는 약 1/6로 감소한다. 따라서, 사이클시간을 단축하기 위한 래치회로의 삽입에 의해서 발생하는 칩면적의 증대를 억제할 수 있다. 또, 상기 구성에서는 종래장치에서 필요로 하였던 라이트데이타래치와 제어신호래치를 생략할 수 있으므로, 래치회로수의 증대를 억제할 수 있다. 2M비트 CMOS 캐시SRAM(×36)에서는 종래장치에 비해 라이트데이타 래치회로와 제어신호 래치회로의 합계 37개를 생략할 수 있다.
도 9에 도 8에 도시한 제3 실시예에 있어서의 어드레스, 데이타, 클럭신호의 흐름을 간략화해서 도시한다. 우선, 어드레스(140)이 입력버퍼(141)을 통해서 어드레스 래치(142)에 유지된다. 그 후, CLK1이 어드레스 래치(142)에 입력되면, 래치(142)에서 어드레스가 출력되고, 그 어드레스는 프리디코더(143) 및 디코더(144)에 의해서 디코드된다. 이 디코드된 데이타에 따라서 메모리셀(145)가 선택된다. 그 후, 선택된 메모리셀(145)에서 데이타가 출력되고 센스앰프(146)에 의해 증폭된다. 증폭된 데이타는 센스앰프 출력래치(147)에 유지된다. 또, 상기 프리디코더(143)에서 프리디코드된 어드레스의 일부는 셀렉터 어드레스 래치(153)에 유지된다. 그 후, CLK2가 셀렉터 어드레스 래치(153)에 입력되면, 그 출력이 셀렉터 어드레스 디코더(154)에서 디코드되고, 펄스발생회로(155)에서의 클럭신호에서 생성된 원쇼트펄스(PULSE)에 의해서 펄스화된다. 그 후, 셀렉터(148)에 있어서, 셀렉터 어드레스 디코더(154)에서 디코드된 데이타에 따라서 하나의 데이타가 선택되고 출력데이타래치(149)에 유지된다. 그 후, CLK3이 출력데이타래치(149)에 입력되면, 출력버퍼(150)을 통해서 칩외부로 데이타가 출력된다.
도 10에 도 8에 도시한 제3 실시예에 있어서의 리드시의 동작파형을 도시한다. 우선, 칩외부에서 어드레스가 입력되고, 입력버퍼(141)을 통해서 어드레스 래치(142)에 유지된다. 그 후, 제1의 외부클럭신호의 입력후(첫번째), 시각t110에서 CLK1이 어드레스 래치(142)에 입력되고, 어드레스 데이타가 출력된다. 그 출력은 프리디코더(143) 및 디코더(144)에 의해 디코드된다.
디코드된 데이타에 따라서 워드선이 선택되고, 메모리셀(145)에서 여러개의 데이타가 리드된다. 데이타는 센스앰프(146)에 의해 증폭되고, 증폭된 데이타는 센스앰프 출력래치(147)에 유지된다. 이 동안의 소요시간은 ta101이다. 또, 프리디코더(143)의 출력의 일부는 셀렉터 어드레스로서 셀렉터 어드레스 래치(153)에 유지된다. 이 때, CLK1의 어드레스 래치(142) 입력으로 부터의 소요시간은 ta100이다. 도 10에서는 ta100ta101로 했지만, ta100ta101의 경우도 있을 수 있다. 그 후, 제2의 외부클럭신호의 입력후(2번째), 시각t2100에서 CLK2가 셀렉터 어드레스 래치(153)에 입력되고, 그 출력이 셀렉터 어드레스 디코더(154)에서 디코드되고 펄스발생회로(155)에서의 클럭신호에서 생성된 원쇼트펄스에 의해서 펄스화된다. 이 펄스는 셀렉터(148)에 입력된다. 이 때, 제2의 외부클럭입력(2번째)로 부터의 소요시간은 t2101이다. 또, 셀렉터 어드레스 디코더(154)에 의해 디코드된 데이타에 따라서 여러개의 데이타에서 1개의 데이타가 셀렉터(148)에 의해 선택되고 그 선택된 데이타가 출력래치(149)에 유지된다. 이 동안의 소요시간은 tb10이다.
마지막으로, 제3의 외부클럭신호의 입력후(3번째), 시각t310에서 CLK3이 출력래치(149)에 입력되고 출력데이타(151)이 출력된다. 그 출력데이타는 시각tc10에서 출력버퍼(150)을 통해서 칩외부로 출력된다. 이 때, t310+tc10=tack(클럭 액세스시간)이다.또, 상기 동작을 보증하기 위해서는 t110+ta100tcycle+t2100, t2100+tb10tcycle+t310을 만족시켜야 한다. 또, t110+ta101tcycle+t2101로서 이전사이클의 데이타가 셀렉터 다음 이후로 전달되지 않도록 하는 것이 바람직하다. 이와 같이, 도 8에 도시한 제3 실시예의 구성에서는 종래 장치와 마찬가지로 3사이클째에 데이타를 칩외부로 출력할 수 있다.
도 8에 도시한 본 발명의 제3 실시예에 있어서의 라이트시의 동작파형은 도 4에 도시된 제1 실시예에 있어서의 라이트시의 동작파형(도 4)과 동일하다. 따라서, 본 발명의 제3 실시예에서는 제1 실시예와 마찬가지로 종래 장치에 대해 디코더래치를 사용하지 않고 1사이클째에 워드선을 선택할 수 있다. 또한, 라이트데이타래치(130) 및 제어신호래치(131)을 생략해서 1사이클째에 라이트데이타가 메모리셀로 도달할 수 있다. 따라서, 2사이클째에 데이타를 라이트하는 종래 장치에 비해 라이트시간을 단축할 수 있다.
도 11에 본 발명의 제3 실시예에 있어서의 센스앰프 출력래치(147) 및 셀렉터(148)의 1예를 도시한다. 센스앰프 출력래치회로(147)LAT는 센스앰프(146)SA의 출력(SAT, SAB)을 입력으로 하는 2개의 NAND(NA1, NA2)로 구성된 플립플롭이다. 또, 셀렉터회로(148)SEL은 게이트가 펄스화된 셀렉터 어드레스 디코드신호의 반전신호(/ASi)에 접속되고 소오스가 센스앰프출력래치(147)의 한쪽의 출력(NT)에 접속된 PMOS FET(PM1), 게이트가 /ASi에 접속되고 소오스가 접지전위에 접속되고 드레인이 PM1의 드레인(N0)에 접속된 NMOS FET(NM1), 게이트가 N0에 접속되고 소오스가 접지전위에 접속되고 드레인이 데이타선(IO)에 접속된 NMOS FET(NM2)로 구성된다. 또, 데이타선은 출력데이타래치(149)에 접속됨과 동시에, 게이트가 데이타선 프리차지 제어신호(PR)에 접속되고 소오스가 전원전압(Vdd)에 접속된 PMOS FET(PM2)의 드레인에 접속되어 있다.
도 12에 도 11에 도시한 회로의 동작파형을 도시한다. 제1의 외부클럭신호(첫번째)와 동기해서 어드레스가 입력되고, 프리디코더(143)과 디코더(144)에 의해 어드레스가 디코드된다. 그 후, 디코드된 어드레스에 따라서 워드선이 선택되고 메모리셀(145)에서 데이타가 리드된다. 그 리드된 데이타는 센스앰프(146)에서 증폭되고(SAT, SAB), LAT(147)에 의해 유지된다(NT, NB). 이 때, /ASi이 하이레벨이므로, PM1은 오프로 된다. 따라서, NT(하이레벨이라 한다)의 데이타는 N0에는 전달되지 않는다. 그 후, 제2의 외부클럭신호가 입력되고 CLK2가 셀렉터 어드레스래치(153)에 입력되면, 셀렉터어드레스의 프리디코드신호가 출력된다. 그 출력은 셀렉터 어드레스 디코더(145)에서 디코드되고, 클럭신호에서 펄스발생회로(155)에 의해 생성된 원쇼트펄스에 의해 펄스화되고 셀렉터(148)에 입력된다. 그 결과, /ASi가 로우레벨로 되고 NT의 데이타가 N0로 전달되어 NM2를 구동하고 데이타를 IO로 전달한다. 이 때, PR은 하이레벨이기 때문에 PM2는 오프이다. 따라서, NM2를 통해서 접지전위로는 불필요한 전류가 흐르지 않는다. 그 후, 펄스화된 /ASi는 하이레벨로 되어 PM1은 오프, NM1은 온하고, N0은 로우레벨로 되어 NM2는 오프한다. 이 때, PR은 로우레벨로 되고, IO는 Vdd로 프리차지된다. 그 결과, 각 노드(N0, IO)는 다음 데이타리드의 초기상태로 된다.
또한, 본 발명은 종래의 장치보다 빠르게 동작하도록 본 발명의 각각의 실시예에 포함된 래치를 위한 에지트리거형 래치회로를 마련하는 것에 의해 본 발명의 특징을 달성한다. 특히, 에지트리거형 래치회로는 상술한 바와 같이, 예를 들어 본 발명의 각각의 실시예에서 마련된 센스앰프 출력래치와 출력 데이타래치용으로 사용된다. 본 발명의 에지트리거형 래치회로의 제1 및 제2의 실시예는 도 17 및 도 18에 도시되어 있고, 하기의 표 1에 기재된 방법으로 동작한다.
CLK 스위치A 스위치B 스위치C 스위치D Datanew Dataold
로우 온 오프 오프 온 래치L1★★로 입력 래치L2에서 래치
하이 오프 온 온 오프 래치L2★에서 래치 래치L2에서 출력
★: 래치L2에서 래치된 Datanew ★★
: 래치L1에서 래치된 Datanew
도 17에 도시된 바와 같이, 에지트리거형 래치회로의 제1의 실시예는 제1의 래치L1, 제2의 래치L2, 이들 사이에 접속된 스위치C를 구비한다. 도 17 및 도 18에 도시된 각각의 스위치는 특정 도전율을 갖는 접합형 또는 MOS의 전계효과트랜지스터(FET)로 이루어 질 수 있다. 제1의 래치L1은 입력단에서 Datanew를 입력하고, 제2의 래치L2는 출력단에서 Dataold를 출력한다.
제1의 실시예의 제1의 래치L1은 제1의 도전율을 갖고 Datanew을 입력하는 입력단에 접속된 스위치A및 스위치A와 반대의 도전율을 갖는 스위치B를 구비한다. 스위치B의 입력단은 스위치A의 출력단에 접속된다. 또한, 제1의 래치L1은 스위치A의 출력단에 접속된 입력단을 갖는 인버터INV1 및 인버터INV1의 출력단에 접속된 입력단과 스위치B의 입력단에 접속된 출력단을 갖는 인버터INV3을 포함한다. 인버터INV1의 출력단과 인버터INV3의 입력단은 스위치C의 입력단에 접속된다. 스위치C는 스위치B와 동일한 도전율을 갖는다.
제1의 실시예의 제2의 래치L2는 스위치C의 출력단에 접속된 입력단과 Dataold가 출력되는 래치L2의 출력단에 접속된 출력단을 갖는 인버터INV2를 구비한다. 또, 인버터INV2는 인버터INV4의 입력단에 접속된다. 인버터INV4의 출력단은 스위치A와 동일한 도전율울 갖는 스위치D의 입력단에 접속된다. 스위치D의 출력단은 인버터INV2의 입력단에 접속된다.
도 18에 도시된 에지트리거형 래치회로의 제2의 실시예는 제1의 래치L1와 제2의 래치L2를 구비한다. 제1의 래치L1과 제2의 래치L2 사이에 스위치C가 접속된다. 제1의 래치L1은 Datanew를 입력하는 입력단에 접속되고, 제2의 래치L2는 Dataold를 출력하는 출력단에 접속된다.
제2의 실시예의 제1의 래치L1은 특정 도전율을 갖고 Datanew을 입력하는 입력단에 접속된 입력단을 갖는 스위치A 및 스위치A의 출력단에 접속된 입력단을 갖고 스위치C의 입력단에 접속된 출력단을 갖는 인버터INV1, 인버터INV1의 입력단에 접속된 출력단을 갖는 인버터INV5 및 인버터INV5의 출력단에 접속된 입력단과 INV5의 입력단에 접속된 출력단을 갖는 인버터INV6을 구비한다.
제2의 실시예의 제2의 래치L2는 스위치C의 출력단에 접속된 입력단과 Dataold를 출력하는 래치L2의 출력단에 접속된 출력단을 갖는 인버터INV2를 구비한다. 또, 제2의 래치L2는 인버터INV2의 입력단에 접속된 출력단을 갖는 인버터INV7 및 인버터INV7의 출력단에 접속된 입력단과 INV7의 입력단에 접속된 출력단을 갖는 인버터INV8을 구비한다. 스위치C는 스위치A와 반대의 도전율을 갖는다.
이하, 도 17에 도시된 에지트리거형 래치회로의 제1의 실시예의 동작을 표1에 따라 설명한다. 클럭이 로우이면 스위치A가 온되어 스위치A의 입력단에서 인버터INV1의 입력단으로 Datanew가 흐른다. 인버터INV1은 Datanew을 반전하고 그것을 인버터INV1의 출력단에서 인버터INV3의 입력단과 스위치C의 입력단으로 출력한다. 스위치B가 오프로 되는 것에 의해 인버터INV3의 출력단으로 Datanew가 흐르는 것을 방지한다. 스위치C가 오프되는 것에 의해 인버터INV1의 출력단에서 제2의 래치L2로 Datanew가 흐르는 것을 방지한다. 스위치D가 온되면, 인버터INV4의 출력단에서 인버터INV2의 입력단으로 데이타가 흐른다. 인버터INV2의 출력단에서 제2의 래치L2의 출력단상으로 Dataold가 흐른다. 따라서, 제1의 래치L1로 Datanew가 들어오고, 제2의 래치L2내에서 Dataold가 래치되어 제2의 래치L2의 출력단에서 출력된다. 그후, 클럭CLK가 하이로 되면 스위치A가 오프로 되는 것에 의해 인버터INV1의 입력단으로 Datanew가 흐르는 것을 방지한다. 스위치B가 온되는 것에 의해 인버터INV3의 출력단에서 인버터INV1의 입력단으로 Datanew가 흐르는 것을 방지한다. 또한, 스위치C가 온되는 것에 의해 인버터INV1의 출력단에서 인버터INV2의 입력단으로 Datanew가 흐르는 것을 방지한다.스위치D가 오프로 되는 것에 의해 인버터INV4의 출력단에서 인버터INV2의 입력단으로 Dataold가 흐르는 것을 방지한다. 따라서, 스위치C에서 인버터INV2의 입력단에 인가된 Datanew가 제2의 래치L2에 래치된 Dataold로서 출력되고, 클럭CLK가 로우로 되면 제2의 래치L2의 출력단상으로 출력된다.
도 17에 도시된 에지트리거형 래치회로의 제1의 실시예의 동작에 대해 상술한 바와 마찬가지로 도 18에 도시된 본 발명의 제2의 실시예의 에지트리거형 래치회로의 동작을 설명한다. 표1은 도 17과 도 18의 양쪽에 적용가능하다. 따라서, 클럭CLK가 로우이면 스위치A가 온되고, 제1의 래치L1내로 Datanew가 래치되고, 스위치C가 오프로 되는 것에 의해 제1의 래치L1에서 Datanew가 흐르는 것을 방지한다. 따라서,제2의 래치L2가 제2의 래치L2로부터의 출력단상에 Dataold를 출력한다. 클럭CLK가 하이로 되면 스위치A가 오프로 되는 것에 의해 제1의 래치L1의 입력단으로 부터의 Datanew의 입력을 방지하고, 스위치C가 온되는 것에 의해 제1의 래치L1에서 제2의 래치L2로 Datanew가 흐르는 것을 방지한다. 따라서, Datanew가 제2의 래치L2에 래치되고, 제2의 래치L2의 출력단상으로 출력된다.
도 17 및 도 18에 도시된 제1 및 제2의 실시예의 에지트리거형 래치회로의 가장 중요한 특징은 종래 장치에 비해 클럭신호가 특정 레벨에 도달할 때보다 클럭신호가 다소 상승하는 에지에서 데이타가 래치되는 것이다. 클럭신호의 상승에지에서 데이타를 래치하는 것은 소정의 레벨에서 클럭이 안정화된 후에 만 래치가 발생하므로, 종래 장치에서 불가능하였던 짧은 사이클을 갖는 클럭신호를 사용할 수 있게 한다.
이상, 본 발명의 적절한 실시예에 대해서 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 본 발명의 정신을 이탈하지 않는 범위내에 있어서 여러가지 설계변경을 할 수 있는 것은 물론이다.
상술한 실시예에서 명확한 바와 같이, 본 발명에 의하면 디코더래치회로를 생략하고 셀렉터출력래치 또는 셀렉터 어드레스래치 및 센스앰프 출력래치를 마련하는 것에 의해, 사이클시간을 짧게 하기 위한 래치회로의 삽입에 의해 발생하는 칩면적의 증대를 억제할 수 있다. 또, 라이트데이타래치와 제어신호래치를 삭제하는 것에 의해 1사이클째에 데이타를 라이트하므로 라이트시간을 단축할 수 있다.

Claims (38)

  1. 어드레스 데이타를 입력하는 여러개의 입력버퍼,
    상기 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치,
    상기 입력래치에서 어드레스 데이타를 디코드하는 여러개의 디코더,
    데이타신호를 저장하고, 상기 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이,
    상기 비트선상의 출력데이타신호를 증폭하는 센스앰프,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터,
    상기 셀렉터로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 셀렉터 출력래치,
    상기 셀렉터 출력래치로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 출력래치와
    상기 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  2. 어드레스 데이타를 입력하는 여러개의 입력버퍼,
    상기 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치,
    상기 입력래치에서 어드레스 데이타를 디코드하는 여러개의 디코더,
    메모리셀내에 데이타신호를 저장하고, 상기 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이,
    상기 비트선상의 출력데이타신호를 증폭하는 센스앰프,
    상기 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하기 위해 셀렉터 어드레스 데이타를 유지하고 클럭신호에 따라 셀렉터 어드레스 데이타를 출력하는 셀렉터 어드레스 래치,
    상기 센스앰프에서 증폭된 출력데이타신호를 유지하고 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 센스앰프 출력래치,
    상기 셀렉터 어드레스 래치에서의 셀렉터 어드레스 데이타에 따라 상기 센스앰프에 유지된 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터,
    상기 셀렉터로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 출력래치와
    상기 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  3. 어드레스 데이타를 입력하는 여러개의 입력버퍼,
    상기 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치,
    상기 입력래치에서 어드레스 데이타를 프리디코드하는 여러개의 프리디코더,
    상기 프리디코더에 의해 프리디코드된 어드레스 데이타를 디코드하는 여러개의 디코더,
    데이타신호를 저장하고, 상기 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이,
    상기 비트선상의 출력데이타신호를 증폭하는 센스앰프,
    상기 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하기 위해 셀렉터 어드레스 데이타를 유지하고 클럭신호에 따라 셀렉터 어드레스 데이타를 출력하는 셀렉터 어드레스 래치,
    상기 셀렉터 어드레스 래치에서 셀렉터 어드레스 데이타를 디코드하는 여러개의 셀렉터 어드레스 디코더,
    상기 센스앰프에서 증폭된 출력데이타신호를 유지하고 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 센스앰프 출력래치,
    상기 셀렉터 어드레스 디코더에 의해 디코드된 셀렉터 어드레스 데이타에 따라 상기 센스앰프 출력래치에 유지된 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터,
    클럭신호에 따라 상기 셀렉터로 부터 증폭된 출력데이타신호를 유지하는 출력래치와
    상기 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  4. 어드레스 데이타를 입력하는 여러개의 입력버퍼,
    상기 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치,
    상기 입력래치에서 어드레스 데이타를 디코드하는 여러개의 디코더,
    데이타신호를 저장하고, 상기 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이,
    상기 비트선상의 출력데이타신호를 증폭하는 센스앰프,
    상기 센스앰프에서 증폭된 출력데이타신호를 유지하는 센스앰프 출력래치,
    상기 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하기 위해 셀렉터 어드레스 데이타를 유지하고 클럭신호에 따라 셀렉터 어드레스 데이타를 출력하는 셀렉터 어드레스 래치,
    상기 셀렉터 어드레스 래치에서의 셀렉터 어드레스 데이타 출력을 펄스로 변환하는 펄스화회로,
    상기 펄스화회로에서의 펄스출력에 따라 상기 센스앰프 출력래치에서의 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터,
    상기 셀렉터로 부터 증폭된 출력데이타신호를 유지하고, 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 출력래치와
    상기 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  5. 어드레스 데이타를 입력하는 여러개의 입력버퍼,
    상기 입력버퍼에 유지된 어드레스 데이타를 유지하고 클럭신호에 따라 어드레스 데이타를 출력하는 여러개의 입력래치,
    상기 입력래치에서 어드레스 데이타를 프리디코드하는 여러개의 프리디코더,
    상기 프리디코더에 의해 프리디코드된 어드레스 데이타를 디코드하는 여러개의 디코더,
    데이타신호를 저장하고, 상기 디코더에 의해 디코드된 어드레스 데이타에 따라 소정의 여러개의 메모리셀 내의 데이타신호를 비트선을 거쳐서 출력하는 여러개의 메모리셀을 갖는 메모리셀 어레이,
    상기 비트선상의 출력데이타신호를 증폭하는 센스앰프,
    상기 센스앰프에서의 출력데이타신호를 유지하는 센스앰프 출력래치,
    상기 센스앰프에서 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하기 위해 셀렉터 어드레스 데이타를 유지하고 클럭신호에 따라 셀렉터 어드레스 데이타를 출력하는 셀렉터 어드레스 래치,
    상기 셀렉터 어드레스 래치에서 셀렉터 어드레스 데이타를 디코드하는 여러개의 셀렉터 어드레스 디코더,
    상기 셀렉터 어드레스 디코더에 의해 디코드된 셀렉터 어드레스를 펄스로 변환하는 펄스화회로,
    상기 펄스화회로에서의 펄스출력에 따라 센스앰프 출력래치에서의 증폭된 출력데이타신호중에서 하나의 증폭된 출력데이타신호를 선택하는 셀렉터,
    상기 셀렉터로 부터 증폭된 출력데이타신호를 유지하고 클럭신호에 따라 증폭된 출력데이타신호를 출력하는 출력래치와
    상기 출력래치로 부터 증폭된 출력데이타신호를 입력하여 증폭된 출력데이타를 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  6. 제1항에 있어서,
    각각의 래치는
    데이타신호를 유지하고, 클럭신호에 따른 데이타신호를 출력하는 제1의 래치,
    상기 제1의 래치에 접속되고, 상기 데이타신호가 클럭신호에 따른 상기 제1의 래치로 통하게 하는 제1의 스위치,
    데이타신호를 유지하고, 클럭신호에 따른 데이타신호를 출력하는 제2의 래치와
    상기 제1의 래치와 제2의 래치 사이에 접속되고, 상기 데이타신호가 클럭신호에 따라 상기 제1의 래치에서 제2의 래치로 통하게 하는 제2의 스위치를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  7. 제6항에 있어서,
    상기 제1의 래치는
    상기 제1의 스위치에 접속된 입력단자,
    상기 입력단자에 접속된 제1의 단자와 상기 제2의 스위치에 접속된 제2의 단자를 갖는 제1의 인버터,
    상기 제2의 스위치에 접속된 제1의 단자를 갖는 제2의 인버터와
    상기 제2의 인버터의 제2의 단자와 제1의 스위치 사이에 접속되고, 상기 데이타신호가 클럭신호에 따라 상기 제2의 인버터에서 제1의 인버터로 통하게 하는 제4의 스위치를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  8. 제7항에 있어서,
    상기 제2의 래치는
    상기 제2의 스위치에 접속된 입력단자,
    상기 입력단자에 접속된 제1의 단자와 출력단자에 접속된 제2의 단자를 갖는 제1의 인버터,
    상기 출력단자에 접속된 제1의 단자를 갖는 제2의 인버터와
    상기 제2의 인버터의 제2의 단자와 상기 입력단자 사이에 접속되고, 상기 데이타신호가 클럭신호에 따라 상기 제2의 인버터에서 제1의 인버터로 통하게 하는 제5의 스위치를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  9. 제5항에 있어서,
    상기 펄스화회로는 상기 셀렉터 어드레스 래치와 셀렉터 어드레스 디코더 사이에 마련되는 것을 특징으로 하는 동기식 메모리장치.
  10. 제5항에 있어서,
    상기 프리디코드된 어드레스 데이타의 일부는 상기 셀렉터 어드레스 디코더에 직접 입력되는 것을 특징으로 하는 동기식 메모리장치.
  11. 제9항에 있어서,
    상기 프리디코드된 어드레스 데이타의 일부는 상기 셀렉터 어드레스 디코더에 직접 입력되는 것을 특징으로 하는 동기식 메모리장치.
  12. 제10항에 있어서,
    상기 펄스화회로는 상기 프리디코드된 어드레스 데이타의 일부가 펄스화 되도록 상기 어드레스 프리디코더와 상기 셀렉터 어드레스 디코더사이에 마련되는 것을 특징으로 하는 동기식 메모리장치.
  13. 제11항에 있어서,
    상기 펄스화회로는 상기 프리디코드된 어드레스 데이타의 일부가 펄스화 되도록 상기 어드레스 프리디코더와 상기 셀렉터 어드레스 디코더사이에 마련되는 것을 특징으로 하는 동기식 메모리장치.
  14. 제1항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 각각 X어드레스와 Y어드레스를 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  15. 제2항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 각각 X어드레스와 Y어드레스를 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  16. 제11항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 각각 X어드레스와 Y어드레스를 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  17. 제1항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더 및 셀렉터 어드레스 디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  18. 제2항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더 및 셀렉터 어드레스 디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  19. 제4항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더 및 셀렉터 어드레스 디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  20. 제3항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  21. 제5항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  22. 제9항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  23. 제10항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  24. 제11항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  25. 제12항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  26. 제13항에 있어서,
    상기 어드레스 데이타는 상기 메모리셀 어레이의 X어드레스와 Y어드레스를 포함하고,
    상기 프리디코더는 X어드레스와 Y어드레스를 각각 프리디코드하는 X어드레스 프리디코더와 Y어드레스 프리디코더를 포함하고,
    상기 어드레스 디코더는 X어드레스와 Y어드레스를 각각 디코드하는 X디코더와 Y디코더를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  27. 제14항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 라이트 데이타를상기 입력래치에서 상기 메모리셀 어레이의 메모리셀로 라이트 하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  28. 제15항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 라이트 데이타를상기 입력래치에서 상기 메모리셀 어레이의 메모리셀로 라이트 하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  29. 제16항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭 신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 라이트 데이타를상기 입력래치에서 상기 메모리셀 어레이의 메모리셀로 라이트 하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  30. 제17항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 라이트 데이타를상기 입력래치에서 상기 메모리셀 어레이의 메모리셀로 라이트 하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  31. 제18항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 디코더에 의해 디코드된 어드레스 데이타에 따라 상기 라이트 데이타를상기 입력래치에서 상기 메모리셀 어레이의 메모리셀로 라이트 하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  32. 제20항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  33. 제21항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  34. 제22항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  35. 제23항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  36. 제24항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  37. 제25항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
    상기 제3의 입력래치에서의 제어신호를 입력하여 상기 라이트회로와 센스앰프를 제어하는 신호를 출력하는 리드/라이트 제어회로를 더 포함하는 것을 특징으로 하는 동기식 메모리장치.
  38. 제26항에 있어서,
    라이트 데이타를 입력하는 여러개의 제2의 입력버퍼,
    상기 제2의 입력버퍼에 유지된 상기 라이트 데이타를 클럭신호에 의해 페치해서 출력하는 여러개의 제2의 입력래치,
    상기 프리디코더에서의 신호를 디코드하는 제2의 셀렉터 어드레스 디코더,
    상기 제2의 셀렉터 어드레스 디코더에 따라 상기 입력래치에서의 라이트 데이타를 상기 메모리셀 어레이의 메모리셀내에 라이트하는 라이트회로,
    제어신호를 입력하는 제3의 입력버퍼,
    상기 제3의 입력버퍼에 유지된 제어신호를 클럭신호에 의해 페치하여 출력하는 제3의 입력래치와
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