JPH1115740A - メモリテストパタン生成回路 - Google Patents

Abstract

(57)【要約】 【課題】ＢＩＳＴに好適なコンパクトでプログラマブル
な高速メモリ用テストパタン生成回路を提供する。 【解決手段】テストパタン生成回路１００は、２個のア
ドレスカウンタ１１６と、１個のデータレジスタ１１７
と、プログラムカウンタ１１２と、８個の命令レジスタ
１１１と、この命令で操作される制御レジスタとして、
ループカウンタ１１５、２個のワークカウンタ１１８、
最大ワードアドレス格納レジスタ１１３を備えている。
さらに、命令レジスタをはじめとする、各レジスタおよ
びカウンタを構成する全てのフリップフロップは、テス
トクロック１０１によってクロックされ、また、スキャ
ンクロック１０２によりスキャンインおよびスキャンア
ウトが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の検
査に係るものであり、より詳細にはメモリ回路のテスト
用回路に関する。

【０００２】

【従来の技術】半導体回路技術の進歩により、同一チッ
プ上にメモリとロジックを搭載することが一般的になっ
ている。このようなチップ上のメモリ回路を検査するた
めには、チップの一次ピンと内部メモリのピン間の経路
を活性化する手段を用意し、検査時に内部メモリのピン
をチップの一次ピンと対応づけてテスタからアルゴリズ
ミックなパタンを用いてテストする外部テスト方法があ
るが、内部メモリのピン数が大きい場合や、内部メモリ
から外部ピンまでの論理が深い場合に、前記活性化のた
めの回路および配線の面積やディレイオーバーヘッドが
大きくなる、アクセスパスが長くなり高速なテストが困
難、外部でテストを生成するため高価なテスタが必要な
どの問題があった。

【０００３】上記の如き問題を解決する一手法として、
組込み型自己検査あるいはＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ
Ｓｅｌｆ−Ｔｅｓｔ）と呼ばれる非検査回路と同一チ
ップ上に検査のための回路を埋設する手法が知られてい
る。

【０００４】この手法に係る公知の例として、日本特許
特開平６−３２５６００号公報では全メモリセルを一回
アクセスする操作をステップと表現し、このステップ単
位に２進カウンタの出力を加工する手段を有するメモリ
用テストパタン生成回路が示されている。

【０００５】他の例として、日本特許特開平６−３４２
０４０号公報では、超ＬＳＩチップ上に配置され、チッ
プ製造後も指示のコードを介してデータパタンが選択可
能な決定性のデータパタン生成器が示されている。

【０００６】別の例として汎用のＭＰＵとテスト用プロ
グラムをチップ上に検査用回路として埋設する方法も考
えられる。

【０００７】

【発明が解決しようとする課題】前記ＢＩＳＴ手法は前
記の如き、外部テスト手法の問題を軽減するが、一方、
テスト回路がハードウェアとして組込まれるため、製造
後にメモリの故障原因から、特定のテストアルゴリズム
を追加あるいは変更できない問題があった。

【０００８】日本特許特開平６−３２５６００号公報で
は、ギャロッピングやウォーキングのようなアドレス変
化が２系統以上あるような複雑なテストは実行できな
い。また、あらかじめテスト生成のアルゴリズムがハー
ドウェアとして実現されているため、チップ製造後にア
ルゴリズムの変更ができないという問題があった。

【０００９】日本特許特開平６−３４２０４０号公報で
は、やはり、決定性のパタン生成器であるためアルゴリ
ズムが固定されているか、手順が固定されてしまい、ア
ルゴリズム変更の自由度が小さいという問題があった。

【００１０】汎用のＭＰＵとテスト用プログラムをチッ
プ上に検査用回路として埋設する方法では、前記のよう
な複雑なテストができるとしても、そのコストやハード
ウェアオーバヘッドが大きくなること、メモリへのアク
セスと制御のための命令が複数ステップで複数クロック
サイクルに渡ってしまい、高速なテストが困難である等
の問題があった。

【００１１】本発明は、メモリテストにおける前記従来
技術の問題点を解決し、ＢＩＳＴに好適なコンパクトで
プログラマブルな高速メモリ用テストパタン生成回路を
提供するものである。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明の一手段では、単一あるいは複数個のメモリ
アクセス用のアドレスカウンタと、単一あるいは複数個
のメモリアクセス用のデータレジスタと、実行ステップ
管理用のプログラムカウンタと、命令語を格納する複数
の命令レジスタと、該命令で操作される単一あるいは複
数個の制御レジスタを有するテストパタン生成回路が提
供される。該命令レジスタには、メモリに対する１回の
アクセスを１ステップとして、この１ステップ単位に、
該メモリへのアクセス指示と、該メモリへの書き込みあ
るいは読み出しアドレスおよび書き込みあるいは読み出
し期待データの操作と、命令実行制御変数の操作を同時
に表現する命令によって構成されたメモリテスト用アル
ゴリズムを実現するプログラムが格納される。

【００１３】また、本発明の別の一手段では、前記テス
トパタン生成回路において、命令レジスタの部分を、Ｒ
ＡＭあるいはＲＯＭなど別の記憶素子で置き換えるよう
構成する。

【００１４】さらに、また、本発明の別の一手段では、
前記テストパタン生成回路を、被試験メモリと同一の半
導体集積回路上に埋設し、前記テストパタン生成回路内
部の命令レジスタを含む各ＦＦに半導体回路の一次入力
から直接あるいは間接的に値を設定可能なように構成す
る。

【００１５】

【発明の実施の形態】簡単のため被検査メモリを４ワー
ド×２ビットのＳＲＡＭとしたときの本発明の第一の実
施例を図１に示す。

【００１６】＜図１の説明＞テストパタン生成回路１０
０は、２個のアドレスカウンタ（以下ＡＣ）１１６と、
１個のデータレジスタ（以下ＤＲ）１１７と、プログラ
ムカウンタ（以下ＰＣ）１１２と、８個の命令レジスタ
（以下ＩＲ）１１１と、該命令で操作される制御レジス
タ類として、ループカウンタ（以下ＬＣ）１１５、２個
のワークカウンタ（以下ＷＣ）１１８、最大ワードアド
レス格納レジスタ（以下ＭＡＲ）１１３を備えている。
さらに、各レジスタおよびカウンタを構成する全てのフ
リップフロップ（以下ＦＦ）は、テストクロック（以下
ＴＣ）１０１によってクロックされ、また、スキャンク
ロック（以下ＳＣ）１０２に同期したシフト動作によ
る、スキャンインデータ（以下ＳＩ）からのスキャンイ
ンおよびスキャンアウトデータ（以下ＳＯ）へのスキャ
ンアウトが可能である。なお、ＰＣ１１２はＩＲ１１１
が８個のため、２の対数より３ビット、ＡＣ １１９と
ＷＣ １１８とＭＡＲ１１３は全て最大ワードアドレス
３（アドレス数４）を表現できるよう、２の対数より２
ビットからなる。ＬＣ１１５は最大２回のループを前提
として２ビットである。

【００１７】＜図２の説明＞図２は、図１のより詳細な
回路の実現例である。

【００１８】セレクタ１１４ａはＰＣ１１２の値に従い
８個あるＩＲ１１１の０〜７のいずれかを選択出力す
る。

【００１９】８個のＩＲ１１１は各々１２ビットの幅を
持ち、各ビット１１１ａ〜１１１ｉは図３に示す意味を
持つ。

【００２０】後述のテスト生成アルゴリズムの理解を容
易にするため、この機械語表現の命令を図４のようなニ
モニック表現で示すことにする。

【００２１】選択されたＩＲ１１１の２ビットの命令ビ
ットＩＮＳ０およびＩＮＳ１ビット１１１ａはその命令
の種類を命令デコーダ１１４ｂでデコードされ、書き込
み命令では書き込みインジケータＷ１０６、読み込み命
令では読み込みモードインジケータＲ１０５、ＮＯＰお
よびＬＯＯＰ命令では、マスクモードインジケータＭ１
０７が各々１となる。

【００２２】ＬＣ１１５はＤＥＣ端子が１のときＴＣに
同期してデクリメント処理を行い、内容が０になるとＺ
ＥＲＯ端子が１となる。

【００２３】従って、ＬＯＯＰ命令ではＬＣ１１５のＤ
ＥＣ端子が１となり、ＴＣの印加に同期してＬＣの値が
デクリメントされる。

【００２４】選択されたＩＲ１１１のＡＣ選択ビット１
１１ｂの値でアドレス処理器１１４ｃ内のセレクタは、
指示されたＡＣ０またはＡＣ１を選択する。さらに、こ
の結果は、選択されたＩＲ１１１の補数アドレス指示ビ
ット１１１ｅの値が０あるいは１により、１１４ｃ内の
補数器が各々非補数あるいは補数値に変更されて端子Ａ
１０８に出力される。

【００２５】ＡＣ１１６はＩＮＣ端子が１のときＴＣに
同期してインクリメント処理を行い、インクリメント処
理でオーバーフローすると、また、０に戻るものであ
る。

【００２６】従って、選択されたＩＲ１１１のＡＣ０加
算ビット１１１ｃの値が０または１かにより、ＴＣの印
加に同期してＡＣ０は各々現在の値を保持またはインク
リメントする。

【００２７】また、選択されたＩＲ１１１のＡＣ１加算
ビット１１１ｄの値が０または１かにより、ＴＣの印加
に同期してＡＣ１は各々現在の値を保持またはインクリ
メントする。

【００２８】選択されたＩＲ１１１のＤＲ反転指示ビッ
ト１１１ｆの値は０か１かにより、１１４ｄ内のセレク
タが現在のＤＲの値の非反転か反転値を選択し、その結
果が、ＴＣの印加に同期してＤＲに記憶される。

【００２９】ＷＣ１１８は、ＤＥＣ端子が１のときＴＣ
の印加に同期してデクリメント処理を行い、内容が０に
なるとＺＥＲＯ端子が１となる。

【００３０】従って、選択されたＩＲ１１１のＷＣ０減
算指示ビット１１１ｇの値が１の場合、ＷＣ０のＤＥＣ
端子が１となり、ＴＣの印加に同期してＷＣ０の値はデ
クリメントされる。

【００３１】選択されたＩＲ１１１のＷＣ１減算指示ビ
ット１１１ｈの値が１の場合、ＷＣ１のＤＥＣ端子が１
となり、ＴＣの印加に同期してＷＣ１の値はデクリメン
トされる。

【００３２】ＰＣ１１２はＬ端子が１のときＴＣの印加
に同期してＤ端子の値をロードし、ＩＮＣ端子が１のと
きはＴＣの印加に同期してインクリメンタル処理を行
う。

【００３３】選択されたＩＲ１１１のＷＣ０減算指示ビ
ット１１１ｇの値が１でかつ現在のＷＣ０が０であるこ
とを示すＷＣ０のＺＥＲＯ出力端子が１、あるいは、選
択されたＩＲ１１１のＷＣ１減算指示ビット１１１ｈの
値が１でかつ現在のＷＣ１が０であることを示すＷＣ１
のＺＥＲＯ出力端子が１の少なくともいずれか１つが成
り立つとき、ワークカウンタ処理器１１４ｅ内のＯＲゲ
ートの非反転出力は１となり、ＰＣのＩＮＣ端子が１と
なるので、ＴＣの印加に同期してＰＣの値はインクリメ
ントされる。

【００３４】選択されたＩＲ１１１のＷＣ０減算指示ビ
ット１１１ｇの値が０または現在のＷＣ０のＺＥＲＯ出
力端子が０、かつ、選択されたＩＲ１１１のＷＣ１減算
指示ビット１１１ｈの値が０または現在のＷＣ１のＺＥ
ＲＯ出力端子が０が同時に成り立つとき、ワークカウン
タ処理器１１４ｅ内のＯＲゲートの反転出力が１とな
り、ＰＣのＬ端子が１となるので、ＴＣの印加に同期し
て選択されたＩＲ１１１の次の実行ステップｎｏ．ビッ
ト１１１ｉの３ビットの値がＰＣにロードされる。

【００３５】なお、本図では、その接続の図示を省略し
ているが、テストパタン生成回路１００内部のすべての
ＦＦは、よく知られているシフトスキャン構造を持って
おり、ＳＣ１０２に同期してＳＩ１０３からのスキャン
インおよびＳＯ１１０へのスキャンアウトが可能であ
る。

【００３６】かかる、回路の実現は数１００ゲート程度
で実現でき、汎用のＭＰＵ等を使用する場合に比べれば
大幅に少ない回路規模ですむ。

【００３７】＜図４ パラメタの説明＞図４の命令仕様
の中で使用している記号パラメタのうち、Ｐ０は各命令
につけた０からのステップ番号である。Ｐ１はアドレス
カウンタ（ＡＣ）を指示する。ただし、反転記号（〜）
が付いている場合は、ＡＣの補数値を示す。この補数値
は、ＡＣの示す値が昇順の値を採るとき、実際にメモリ
に与えられるアドレスが降順の値を採ることを意味す
る。Ｐ２はデータの編集（この実施例では反転）の有無
を指示する。Ｐ３は、インクリメント対象のＡＣを指示
する。Ｐ４はデクリメント対象のワークカウンタ（Ｗ
Ｃ）を指示する。Ｐ５は次に処理するステップ番号を指
示する。

【００３８】＜図４ 命令の説明＞ＷＴ命令はテスト対
象メモリに対し、Ｐ１の示す現在のＡＣが示すアドレス
に、現在のＤＲのデータを書き込む、また、後述の命令
共通処理を行う。ＲＤ命令はテスト対象メモリに対し、
Ｐ１の示す現在のＡＣが示すアドレスのデータを読み出
し、現在のＤＲのデータを期待値として比較し、また、
後述の命令共通処理を行う。ＮＰ命令はテスト対象メモ
リに対するアクセスは行わず、後述の命令共通処理のみ
を行う。ＬＰ命令はＮＯ命令と同じく命令共通処理を行
い、さらに、ループカウンタ（ＬＣ）のデクリメント処
理を行う。この結果ＬＣが０であると処理の終了を示す
Ｅ信号を真（１）とする。全ての命令に共通の処理とし
てＰ２指示に従うデータの編集、Ｐ３に従うＡＣのイン
クリメント、Ｐ４に従うＷＣのデクリメントが行われ
る。ＷＣのデクリメント指示があった場合、該ＷＣが本
命令実行時に０ならばプログラムカウンタ（以下ＰＣと
呼ぶ）は現在のＰＣの内容＋１となり、でなければ、Ｐ
５がＰＣに代入される。

【００３９】＜処理手順＞本実施例における回路動作の
処理手順としては、最初にテスト生成の準備として、テ
ストパタン生成器の全てのＦＦがスキャン動作により初
期化される。この時、アドレスレジスタは０、ワークカ
ウンタは最大ワードアドレスである３、プログラムカウ
ンタは０とされる。ループカウンタは、今回は２を設定
する。この後、実際のテストクロックが送出されると、
テスト生成動作となる。最後に、テスト生成回路からＥ
信号に１が送出されるとテストエンドである。

【００４０】＜図５、図６ マーチプログラムの説明＞
より、具体的な説明として、図５のマーチプログラムを
例に回路動作を説明する。

【００４１】図５のマーチプログラムの機械語は、ステ
ップ０がＩＮＣ＜０−１＞＝’００’、ＳＡＣ＝’
０’、ＩＮＣ０＝’１’、ＩＮＣ１＝’０’、ＣＡ＝’
０’、ＩＮＶＤ＝’１’、ＤＷ０＝’１’、ＤＷ１＝’
０’、ＮＳ＜０−２＞＝’０００’、ステップ１がＩＮ
Ｃ＜０−１＞＝’０１’、ＳＡＣ＝’０’、ＩＮＣ０
＝’１’、ＩＮＣ１＝’０’、ＣＡ＝’０’、ＩＮＶＤ
＝’１’、ＤＷ０＝’１’、ＤＷ１＝’０’、ＮＳ＜０
−２＞＝’００１’、ステップ２がＩＮＣ＜０−１＞
＝’１１’、ＳＡＣ＝’０’、ＩＮＣ０＝’０’、ＩＮ
Ｃ１＝’０’、ＣＡ＝’０’、ＩＮＶＤ＝’１’、ＤＷ
０＝’０’、ＤＷ１＝’０’、ＮＳ＜０−２＞＝’００
０’、となる。

【００４２】回路動作は、まず初期値として、ＡＣ０＝
ＡＣ１＝ＰＣ＝０、ＷＣ０＝ＷＣ１＝３、ＬＣ＝２、Ｄ
Ｒ＝’００’を設定する。この初期値は、ＴＣを０の状
態でＳＩ１０３端子に回路１００内のＦＦのシフト順序
を考慮したデータを順次設定しＳＣ１０２を印加してい
くことによって設定できることは公知の技術として容易
に理解できるであろう。その後、図６の順序でＴＣに同
期して図６に示すごとく処理が実行される。なお、図６
は、１行目に前記初期状態を、２行目以降にＴＣ１０１
に同期したサイクルごとの処理順序で、被テスト対象メ
モリへのアクセスの種類、アクセスするアドレスおよび
そのアドレスを決めるＡＣ、以下、ＡＣ０、ＡＣ１、Ｄ
Ｒ、ＷＣ０、ＷＣ１、ＰＣ、ＬＣの値を記述している。
ＡＣ０からＬＣについては、各行の上段にＴＣ印加前、
下段にＴＣ印加後の値を示している。

【００４３】この例ではＡＣ０とＷＣ０を利用して単純
なくり返しを行いながら、しかも、各サイクルでデータ
の反転を実現している。このように、カウンタとデータ
編集とループを巧みに使うことにより、わずか、３ステ
ップの命令でマーチテスト生成が記述できている。

【００４４】＜図７、図８ ギャロッピングプログラム
の説明＞もう少し、複雑な例として図７のギャロッピン
グプログラムの場合の動作を図８を用いて説明する。初
期値としては、マーチの場合と同様ＡＣ０＝ＡＣ１＝Ｐ
Ｃ＝０、ＷＣ０＝ＷＣ１＝３、ＬＣ＝２、ＤＲ＝’０
０’を設定する。図８は、図６とほぼ同じだが、紙面の
関係で、ＤＲとＬＣの欄については処理順序１〜３８対
応の値をＡ欄に３９〜７６対応の値をＢ欄に記載した。
他の欄は、処理順序１〜３８対応の値と３９〜７６対応
の値は同じであるため片方で代表している。図８の処理
順序１〜４では、マーチ同様ＡＣ０とＷＣ０を用いて全
アドレスを０クリアしている。処理手順５でＤＲを反転
した後、手順６〜３８では、ＡＣ０，ＡＣ１、ＷＣ０，
ＷＣ１を工夫して使用することによって、主アドレス
（Ｘとする）を０〜３へ変化させながら、その中で各Ｘ
について従アドレス（Ｙとする）をＸ＋１〜Ｘ−１まで
変化させるような、複雑なフローを実現している。ただ
し、ここでアドレスのインクリメントは０、１、２、
３、０、１、というようにサイクリックであることを前
提にしている。本実施例によればこのような複雑なフロ
ーもわずか７ステップの命令で記述できている。しか
も、テスト生成器のハードウェアを変更することなく、
命令語の変更を含めた、初期設定だけで、生成されるテ
ストパタンを変更できている。他にも、類似の手法のプ
ログラムを書くことで、ウォーキングパタン等も発生で
きる。このことは、ハードに変更を加えることなく、チ
ップ作成後にかなり複雑なパタン生成アルゴリズムをプ
ログラムできることを示しており、本発明の重要な特徴
の一つである。

【００４５】また、さらに、ループカウンタ（ＬＣ）の
ビット幅および値をもっと大きくすれば、必要回数だけ
ループを回してのバーンインもできる。

【００４６】あるいは、同じくバーンインテストの目的
などで、特定の信号がくるまで、ＬＣをデクリメントし
ない等の回路変更をくわえることも可能である。

【００４７】また、さらには、本実施例は、ワードアド
レス数が２のべき乗の例であったが、そうでない場合
は、カウンタの内容をワードアドレスと比較する回路を
追加する、あるいは、あらかじめ最大アドレスを格納し
ておいてデクリメント結果が０となることを判定するな
どの対策をとればよい。

【００４８】データの編集方法として、本実施例では、
反転回路を取り上げたが、メモリテスト側の要請によ
り、サイクル毎にシフトさせるようなパタンも場合によ
り必要となるかも知れない。このような場合には、命令
語の中に、データ編集の種類を表現するビットを追加す
ることも可能である。

【００４９】本発明の第二の実施例として、ＢＩＳＴ環
境下でのメモリ用テストパタン生成器として利用する場
合の回路接続例を図９に示す。テストパタン生成器１０
０は被テスト対象であるメモリ２０８と同一のチップ２
００上に埋設され、チップのテスト制御回路２０１の管
理下に置かれる。被テストメモリとは通常論理動作時の
ＲＥＡＤ信号２０２とテスト時ＲＥＡＤ信号、通常論理
動作時のＷＲＩＴＥ信号２０３とテスト時ＷＲＩＴＥ信
号、通常論理動作時のアドレス信号２０４とテスト時ア
ドレス信号、通常論理動作時のデータ信号２０５とテス
ト時データ信号がテスト時に各々テスト側信号を選択す
るようなマルチプレクサ２０７を介して接続されてい
る。また、メモリ出力結果はそのファンアウト信号をテ
スト生成器の出力するデータ信号と比較器２１０で比較
する接続となっている。さらに、テスト生成器の出力す
るマスク信号はこの比較器２１０の出力結果を無条件一
致とさせるべく働く。テスト制御回路２０１は、チップ
２００のテスト用入力ピン群２１１により外部から動作
を制御され、また、その結果が、テスト用出力ピン群２
１２に出力される。典型的な例では、入力ピン群２１１
は、そのまま、テストパタン生成回路１００の１０１、
１０２、１０３、１０４、およびＭＵＸ２０７の選択信
号２０６と接続し、また、出力ピン群２１２がテストパ
タン生成回路１００のテスト終了インジケータＥ１０４
および比較器２１０の出力２１１と直結させればよい。
この接続の場合、テストパタン生成回路１００の動作
は、前記実施例１と同様であり、本実施例では、初期状
態設定後に、２０６をテスト論理選択側に設定しておく
こと、および、比較器が２１１で不一致を報告するかど
うかを２１２で監視することだけが変わる。

【００５０】なお、比較器の出力結果を、制御回路内に
蓄積して、テスト終了後に観測するなどの手段も可能で
ある。

【００５１】本実施例では、典型的な例を示したが、他
にも、本発明の範囲内で、例えば、テスタのテストパタ
ン発生回路として本回路を利用すること、あるいは、テ
スタとの接続冶具上に本回路を利用すること、本回路
を、テスト対象メモリとは別のチップに搭載して、他の
チップ上のメモリをテストすること等もできる。

【００５２】

【発明の効果】以上述べた如く、本発明を用いれば、メ
モリテストにおける前記従来技術の問題点を解決し、Ｂ
ＩＳＴに好適なコンパクトでプログラマブルな高速メモ
リ用テストパタン生成回路を得ることができる。

【図面の簡単な説明】

【図１】４ワード×２ビットのＳＲＡＭ向けのテストパ
タン生成回路の概略ブロック図である。

【図２】４ワード×２ビットのＳＲＡＭ向けのテストパ
タン生成回路のより詳な回路構成を示すブロック図であ
る。

【図３】図１、図２の回路を動作させる機械命令語の構
成ビットの仕様である。

【図４】図３機械命令をニモニック命令語表現したとき
の仕様である。

【図５】図４のニモニック命令で表現したマーチパタン
生成プログラムの記述例である。

【図６】図５のプログラムの実行をステップ毎の内部状
態を含めてトレースした動作例である。

【図７】図４のニモニック命令で表現したギャロッピン
グパタン生成プログラムの記述例である。

【図８】図７のプログラムの実行をステップ毎の内部状
態を含めてトレースした動作例である。

【図９】実施例として、ＢＩＳＴ環境下でのメモリ用テ
ストパタン生成器として利用する場合の回路接続例であ
る。

【符号の説明】

１００…テストパタン生成回路、 １０１…テスト
クロック（ＴＣ）、１０２…スキャンクロック（Ｓ
Ｃ）、 １０３…スキャンインデータ（ＳＩ）、１０４
…テスト終了インジジケータ（Ｅ）、１０５…読み込み
モードインジケータ（Ｒ）、１０６…書き込みインジケ
ータ（Ｗ）、１０７…マスクモードインジケータ
（Ｍ）、１０８…アドレス出力（Ａ）、 １０９
…データ出力（Ｄ）、１１０…スキャンアウトデータ
（ＳＯ）、１１１…命令レジスタ（ＩＲ）、 １１
１ａ…命令（ＩＮＳ＜０−１＞）、１１１ｂ…ＡＣ選択
（ＳＡＣ）、 １１１ｃ…ＡＣ０加算（ＩＮＣ
０）、１１１ｄ…ＡＣ１加算（ＩＮＣ１）、 １１１ｅ
…補数アドレス指示（ＣＡ）、１１１ｆ…ＤＲ反転指示
（ＩＮＶＤ）、１１１ｇ…ＷＲ０減算（ＤＷ０）、１１
１ｈ…ＷＲ１減算（ＤＷ１）、１１１ｉ…次実行ステッ
プ番号（ＮＳ＜０−２＞）、１１２…プログラムカウン
タ（ＰＣ）、１１３…最大ワードアドレス格納レジス
タ、１１４…制御回路（ＣＬ）、 １１４ａ…
セレクタ、１１４ｂ…命令デコーダ、 １１
４ｃ…アドレス処理器、１１４ｄ…データ処理器、
１１４ｅ…ワークカウンタ処理器、１１５…ル
ープカウンタ（ＬＣ）、 １１６…アドレスカウンタ
（ＡＣ）、１１７…データレジスタ（ＤＲ）、 １１
８…ワークカウンタ（ＷＣ）、１１８ａ…ワークカウン
タ（ＷＣ０）、１１８ｂ…ワークカウンタ（ＷＣ１）、
２００…チップ、２０１…チップテスト制御回路、２０
２…通常論理動作時のＲＥＡＤ信号、２０３…通常論理
動作時のＷＲＩＴＥ信号、２０４…通常論理動作時のア
ドレス信号、２０５…通常論理動作時のデータ信号、
２０６…テストモード信号、２０７…マルチプレク
サ、 ２０８…被テストメモリ、２０９
…メモリ出力、 ２１０…比較器、
２１１…比較結果、 ２１２…テ
スト用入力ピン群、２１３…テスト用出力ピン群。

Claims (4)

【特許請求の範囲】
1. 【請求項１】メモリ用のテストパタンの生成に関し、該
   メモリに対する１回のアクセスを１ステップとして、こ
   の１ステップ単位に、該メモリへのアクセス指示と、該
   メモリへ供給するアドレスの操作と、該メモリへ供給す
   るあるいは該メモリから読み出されることを期待するデ
   ータの操作と、命令の実行制御変数の操作を同時に表現
   する命令を格納する命令レジスタと、該命令の実行ステ
   ップを示すプログラムカウンタと、該命令で制御および
   選択され前記メモリに供給するアドレスを記憶するアド
   レスカウンタと、該命令で制御され前記メモリに供給す
   るあるいは該メモリから出力されるべき期待値データを
   記憶するデータレジスタと、該命令で操作される制御カ
   ウンタを有するテストパタン生成回路。
2. 【請求項２】前記請求項１のテストパタン生成回路にお
   いて、命令レジスタをＲＡＭあるいはＲＯＭなど別の記
   憶素子で置き換えたテストパタン生成回路。
3. 【請求項３】前記請求項１または請求項２のテストパタ
   ン生成回路を、被試験メモリと同一の半導体集積回路上
   に埋設し、前記テストパタン生成回路内部の命令レジス
   タを含む各記憶素子に半導体回路の一次入力から直接あ
   るいは間接的に値を設定する手段を持つことを特徴とす
   るテストパタン生成回路。
4. 【請求項４】前記請求項１または請求項２のテストパタ
   ン生成回路を、被試験メモリと少なくともテスト時に接
   続された半導体集積回路上に埋設し、前記テストパタン
   生成回路内部の命令レジスタを含む各記憶素子に半導体
   回路の一次入力から直接あるいは間接的に値を設定する
   手段を持つことを特徴とするテストパタン生成回路。