JPH02238553A - マルチプロセツサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 この発明はマルチプロセッサ・システムに関し、とくに
プロセッサの各々に割り当てられている処理の間で数多
く発生する同期を、ハードウエアを用いて高速にかつ柔
軟性をもって実現しようとするものである。

Ｂ．従来の技術 並列処理では、分割された各処理間におけるデータの授
受、実行順序の維持等を正確に実現することが基本的な
問題となっている。このようなデータ授受等の適切な実
行時期を知るためには，各処理間で同期をとり合う必要
がある。

これらの同期は、通常メモリを介して１ラなわれる。メ
モリ中に同期成立を確認するだめの変数を設定し、同期
をとる必要のある処理がバスをロックしてこの変数を読
み書きすることにより、互いに同期をとれたことを確認
する。なおバスのロックを行うのは、１の処理による変
数の読み書きの中間に他の処理の読み書きを許容すると
変数の一貫性が損なわれてしまうからである。メモリ中
の変数の読み書きを利用した同期の実現は、同期をとり
合う処理の数が少なく、かつ同期の回数も少ない場合に
は有効である。

ところが、同期をとる処理の数が多く、同期が頻繁に行
なわれる場合には、メモリを介した同期の実現は効率的
であるとは言えない。

すなわち一時点に１つのプロセッサか、バスを獲得して
メモリの参照をおこなうことになるので、メモリを介し
た同期によって処理が順次化される。加えて、パスの使
用頻度が増大し、他の処理に及ぼす影響が大きくなるこ
とよって、マルチプロセッサ・システム全体の性能が低
下する。また、同期から次の同期までの命令列が数ステ
ップ程度になる場合、上述の同期の実現に要する命令の
オーバヘッドの占める割合いは増大する。

そこで、並列性が大きく、頻繁に同期を必要とするアプ
リケーションでは、メモリおよび共有バスを使用しない
方法により、プロセッサに割り当てられた処理間の同期
を高速に実現する必要がある。現在までに、幾つかの方
法が考えられている。

たとえば、共有メモリとは別に、プロセッサ間の同期、
通信専用のレジスタを増設することにより、共有バス、
共有メモリのアクセス頻度を軽減する方法がある。この
方法でプロセッサはレジスタの内容を繰り返し読みなが
ら処理を実行するか待機（ｂｕｓｙ　ｗａｉｔｉｎｇ）
するかを決定し、この結果、プロセッサ間の同期が実現
される（“Ｓｔｅ　ｌ　ｌ　ｉｘ：ＵＮＩＸ　ｆｏｒ　
ａ　Ｇｒａｐｈｉｃｓ　Ｓｕｐｅｒｃｏｍｐｕｔｅｒ　
，　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　Ｓｕｍｍ
ｅｒ　１９８８　ＵＳＥｔ｛ＩＸ　Ｃｏｎｆｅｒｅｎｃ
ｅ，Ｊｕｎｅ　２０−２４．　１９８８，　Ｓａｎ　Ｆ
ｒａｎｃｉｓｃｏ　Ｃａｌｉｆｏｒｎｉａ　ＵＳＡ，　
ＵＳＥＨＩＸ　Ａｓｓｏｃｉａｔｉｏｎ，　ｐｐ３２１
−３３０Ｔｈｏｍａｓ　Ｊ．　Ｔｅ　ｉｘｅ　ｉｒａお
よびＲｏｂｅｒｔ　Ｆ．Ｇｕｒｗｉｔｚ，）。また、他
の手法では、各プロセッサに同期用のレジスタを付加し
、これらを同期専用のバスで接続する。各プロセッサは
、同期専用のバスを監視（スヌーブ）して、他のプロセ
ッサの同期専用レジスタの値を知ることができる。この
手法でもプロセッサはレジスタの内容を繰り返し読みな
がら処理を実行するか待機するかを決定し、この結果、
プロセッサ間の同期が実現される。スヌーブにより各プ
ロセッサの内容を更新することにより、同期専用のバス
へのアクセス頻度を削減することができる。

ただし同期専用のバス上の信号の競合からレジスタの内
容の変更を高速に実行できない。またこの手法でもプロ
セッサはレジスタの内容を読みながら処理を実行するか
待機するかを決定し、この結果、プロセッサ間の同期が
実現される。（“ＶＬＳＩ　Ａｓｓｉｓｔ　Ｆｏｒ　Ａ
　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　，　Ｐｒｏｃｅｅｄ
ｉｎｇｓ　ｏｆｔｈｅ　Ｓｅｃｏｎｄ　Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ａｒｃｈ
ｉｔｅｃｔｕｒａｌ　Ｓｕｐｐｏｒｔ　ｆｏｒ　Ｐｒｏ
ｇｒｍｍｉｎｇ　Ｌａｎｇｕａｇｅｓ　ａｎｄ　Ｏｐｅ
ｒａｔｉｏｎ　Ｓｙｓｔｅｍｓ，　Ｏｃｔｏｒｂｅｒ　
１９８７，　ｐｐ．１０−２０，　Ｂｏｂ　Ｂｅａｋ，
　Ｂｏｂ　Ｋａｓｔｅｎおよび　Ｓｈｒｅｅｋａｎｔ　
Ｔｈａｋｋａｒ，　１９８７　ＡＣＭ，　ｐｐｌｏ−２
０）。

これらの方法は、共有バス、共有メモリの使用頻度を削
減し、良好なシステムの性能を得ることができる点で有
効である。しかしながら、同期をとるために、すべての
プロセッサがビジー・ウエイティング（ｂｕｓｙ　ｗａ
ｉｔｉｎｇ）を行うこと、同期をとるために同期専用の
バスの競合を回避しながらこのバスにアクセスせざるを
得ないこと等により、同期のオーバヘッドにつながる処
理の順次化等の問題を解決するには至っていない。

ここに提案する発明はレジスタで同期関係にあるプロセ
ッサのグループを指定する点、同期用のバスで競合が生
じない点で上述先行技術と異なる。

なお、この発明の先行特許出願としては特公昭６３−１
４３８７号公報がある。この公報の技術では、同期制御
装置をプロセッサことに設け，同期信号の通信用に同期
制御線を用いている。

また特開昭５９−２４３６４号公報では各プロセッサか
らのトークン（処理終了信号）を受け取るトークン線と
プロセッサへの発火信号を受け取る発火信号線とをマト
リクス状に配置し、交点接続状態をプリップ・フロップ
で設定し、タスク間一１２ 接続を動的に変更できるデータフロー型処理システムが
開示されている。

たたし、これらの公報にはプロセッサごとに同期制御装
置を設け、この同期制御装置に同期レジスタを設け、同
期関係にあるプロセッサのグルーピングおよびその変更
を簡易に行うという点は開丁されていない。

Ｃ．発明が解決しようとする問題点 この発明は、以上の事情を考慮してなされたものであり
、プロセッサの各々に割り当てられた処理間で行なわれ
る多数の同期を、高速に実現し、さらに複数の並列処理
用プログラムが同時に実行できるようにするために、プ
ロセッサのグループ分けを柔軟に設定でぎるようにした
マルチプロセッサ・システムの同期制御装置を提供する
ことを目的としている。

Ｄ，問題点を解決するための手段 この発明では以上の目的を達成するため、プロセッサご
とに同期制御装置を設け、これら同期制御装置を同期信
号パスに共通接続している。そして、同期制御装置の各
々が、（ａ）対応するプロセッシから同期要求信号を受
け取って、同期信号バスに同期待ち信号を送出する同期
待ち償号送出手段と、（ｂ）対応するプロセッサと同期
をとるべき他のプロセッサを指定する同期レジスタと、
（Ｃ）同期信号バスからの信号と同期レジスタの内容と
を比較する比較手段と、　（ｄ）この比較手段の比較結
果に基づいて同期成立信号を対応するプロセッサに送出
する手段とを有している。

この発明によれば、マルチプロセッサ・システムにおけ
る処理間の同期を、各プロセッサに装備した同期制御装
置と同期信号バスを用いて効率良く実現する。

複数のプロセッサが互いに同期をとる必要があるとき、
これらすべてのプロセッサの同期要求が揃うまで、実行
を停止して待ち合わせを行う。プロセッサの各々に装備
された同期制御装置は、同期信号パス上に送出される他
のプロセツザの同期要求信号を検出することによって、
同期の成立を即座に知ることができる。また、同期をと
る必要のあるプロセッサのグループ分けを柔軟に行うこ
とができる。各プロセツザは、同期をとり合うプロセッ
サ群を同期制御装置に指定し、そのグループ内でプロセ
ッサは一斉に待ち合わせを１ｊう。

Ｅ．実施例 以下この発明の実施例について図面を参照して説明する
． （１）全体構成 第１図はこの発明を共有バス、共有メモリ方式の密結合
型マルチプロセツザ・システムに適用した実施例を全体
として示している。

第１図において、複数のプロセッサＰｌ、Ｐ２・・Ｐ，
がキャッシュＣ１、Ｃ２・・Ｃｎを介してシステム・バ
ス１に共通に接続されている。プロセッサＰＩ、Ｐ２・
・Ｐｎには同期コントローラＳ１、Ｓ２・・Ｓｒｌが装
備され、これら同期コン１・ローラＳ，、Ｓ２・・Ｓ９
が同期信号バス２に共通に接続されている。同期信号バ
ス２はプロセッサ台数分の同期信号線からなっている。

同期コントローラＳＩ、Ｓ２・・Ｓｏは、一方でプロセ
ッサＰ１、Ｐ２・・Ｐ，に接続され、プロセッサＰ＋、
Ｐ２・・Ｐｎからの同期要求を受け付け、また同期を行
うプロセッサのグループ・データを受け取るようになっ
ている。さらに同期コントローラＳ１、Ｓ２・・Ｓｏは
他方で同期信号バス２に接続され、このバス２を監視す
ることにより、グループ内のすべてのプロセッサが、同
期をとるために待ち合わせを完了したことを検出し、自
己のプロセッサへ通知する。

（２）基本動作 同期をとる必゛要があるプロセッサに割り当てられた処
理列の各々に、必要に応じて同期命令を挿入する。同期
命令で区切られた処理区間の実行ごとにプロセッサの待
ち合わせを一斉に行うことによって、各プロセッサに割
り当てられた処理間のデータの受渡し、実行順序の保持
等を効率良く行うことを試みる。処理区間の実行ごとの
同期を同期コントローラによって高速に実現する。以下
に、具体例を示す。

プロセッサの命令の１つとして、同期ブリフ一１６− ィックス命令を用意する。または、各命令に同期タグを
付加する（第２図）。プロセッサの実行が、この種の命
令に到達したとき、その命令の実行直前で外部に同期を
必要とするＳｙｎｃ信号を出力し、停止する。外部から
Ｓｙｎｃ　　Ａｃｋ信号を受信すると、その命令から実
行を再開する。既存のプロセッサを使用する場合には、
同期のための命令として、Ｏｕｔ命令、Ｗａｉｔ命令等
のＩ／Ｏ命令を利用し、Ｗａｉｔ　ＡｃｋをＳｙｎｃ　
Ａｃｋ信号とすることにより、同期命令で区切られた処
理区間の実行、およびプロセッサの同期を実現できる。

同期コントローラＳは、図３に示すように、同期レジス
タ３、比較器４およびタイミング制御回路５からなる。

なお任意の同期コントローラを言及するときにはサフィ
ックスを付さない。他の符号でも同様である。システム
上のすべての同期コントローラＳ，、Ｓ２・・Ｓ　Ｎは
、同一のクロックにより駆動されることを前提とする。

同期信号バス２の各同期信線ＳＬＩ、ＳＬ２・・ＳＬｎ
は、プロセッサＰ１、Ｐ２・・Ｐｒ１の各々に割り当て
られ、プロセッサＰｌ、Ｐ２・・Ｐ．からのＳｙｎｃ信
号か送出される。同期レジスタ３は、プロセッサ台数分
のビット長を有する。同期をとる必要があるプロセッサ
Ｓに対応するビットに１がセットされる。比較器４は、
１クロック、または半クロックことに、同期信号バス２
上のデータをサンプリングし、同期レジスタ３のデータ
と比較する。タイミング制御回路５は、クロックにした
がってＳｙｎｃ信号の受信、ＳｙｎｃＪｃｋ信号の返信
等を行う。以下に、動作手順を示す（第４図）。

（ａ）プロセッサＰは、同期が必要な命令の実行直前で
Ｓｙｎｃ信号を出力し、Ｓｙｎｃ−Ａｃｋ信号が入力さ
れるまで実行を停止する。

（ｂ）同期コントローラＳは、Ｓｙｎｃ信号を受け取る
と、次のクロックの立上りで、これを同期信号バス２の
自分に割当てられた信号線ＳＬに出力する。

（Ｃ）同期コントローラＳは、同期レジスタ３の１がセ
ットされているビットに対応ずるすべての同期信号パス
２の償号線ＳＬがアクティブになるまで、同期信号バス
２の監視を続ける。

（ｄ）前記の条件を満足すると、次のクロツクの立上り
で同期信号バスへのＳｙｎｃ信号の出力を終了し、プロ
セッサＰに対してＳｙｎｃ　Ａｃｋ信号を出力する。

（ｅ）プロセッサＰは、Ｓｙｎｃ　Ａｃｋ信号を入力す
ると、Ｓｙｎｃ信号の出力を終了し、命令の実行を再開
する。

げ）同期コントローラＳは、これを受けてＳｙｎｃ　Ａ
ｃｋ信号の出力を終了する。

なおキャッシュＣのシステム・バス１へのアクセス等が
、（ｂ）の段階で終了していることか保証できない場合
には、同期信号バス２へのＳｙｎｃ信号の出力は、その
アクセスが終了するまで待つ必要がある。

（３）プロセッサのグループ分け マルチ・ユーザの環境下では、１つの並列処理可能なア
プリケーションの実行を目的としてシステム上のすべて
のプロセッサＰを割り付けることは容易ではない。プロ
セッサ資源を有効利用するためにプロセッサのグループ
分けを行い、同一グループ内でのプロセッサＰの同期を
行う必要がある。そこで、同期コントローラＳでは、グ
ループ内のプロセッサＰに対応する同期レジスタ３のビ
ットに１をセットする。通常、オペレーティング・シス
テムがこのセットを行うことになる。

第５図は，オペレーティング・システムＯＳの制御のも
とで，複数のプロセッサＰ，、Ｐ２・・を必要とするユ
ーザ・プログラムＡおよびＢが同時に実行されている様
子を示している。オペレーティング・システムＯＳの動
作とプロセッサＰのグループ分けによる同期制御の一例
について以下に説明する。

第５図において、マルチプロセッサ・システムを構成す
るプロセッサＰの１つ、Ｐ　ｌをオペレーティング・シ
ステムＯＳに割り当てる。残りのすべてのプロセッサＰ
２・・Ｐｎをユーザ・プログラムの実行に割り当てる。

オペレーティング・システムＯＳは，アイドルなプロセ
ッサＰ２、Ｐ３およ＝２０ びＰ４を検出し，これらに次の実行可能なプログラムＡ
を割り当てる。このとき，割り当てられたプロセッサＰ
２、Ｐ３およびＰ４に所属する同期コントローラＳ２、
Ｓ３およびＳ４の同期レジスタ３のビットを第６図のよ
うに設定する。これにより，プログラムＡに割り当てら
れたプロセッサ・グループ内での同期を実現することが
できる。同様の設定方法により，プログラムＢに割り当
てられたプロセッサ・グループ内での同期も同時に実現
できる。

ここでダミーの同期要求の付加について説明しておく。

あるグループ内では、毎回そのグループに属するすべて
のプロセッサＰが同期をとる。このとき、一部のプロセ
ッサＰは、同期をとる必要がない場合が生ずる。そのよ
うな場合には、同期の必要のないプロセッサＰに割り当
てられた命令列にダミーの同期要求を付加する。第７図
ＡおよびＢはダミー要求を示す。第７図Ａは実際の処理
のながれを示し、黒丸は同期の必要な処理を示す。この
例ではプロセッサＰｌ、Ｐ２・・Ｐ５がひとつのグルー
プとされているので、そのうちのひとつだけでも同期要
求を出さないと、すなわち黒丸を生じないと、全体の処
理か停止したままとなる。このため第７図ではばつ印で
示すようにダミーに要求信号を適宜挿入するようにして
いる。このダミーの同期要求は、処理性能に悪影響をあ
まり与えない。

また、一部のプロセッサＰが長期にわたって他のプロセ
ッサＰと同期をとる必要がないときには、同期レジスタ
３を書き換えることにより、第７図ＣおよびＤに示すよ
うにプロセッサＰのグループ分けを動的に変更する。第
７図Ｄでは破線位置で２つのグループに分割している。

なおこの例ではプログラムを予め調べステップ数等から
ダミー要求の挿入位置を決定する。

上述の方法では、ダミーの同期要求を発行することによ
り、同期をとる必要がないプロセッサも毎回待ち合わせ
を行うことになる。次に述べる方法により同期をとる必
要のないプロセッサは、本当に同期をとる個所まで実行
を進めることもできる。

第８図に示すように同期がダミーであることを同期コン
トローラＳに知らせるための情報を、同期命プリフィッ
クス命令、または同期タグに付加する。このダミー同期
命令を発行したとき、プロセッサＰは他のプロセッサＰ
と待ち合わせを行わずに、実行を先に進める。同期コン
トローラＳは、まだ処理されていないダミー同期命令の
数を保持する必要がある。そこで、第８図に示すように
同期コントローラＳにダミー要求カウンタ６を付加する
。プロセッサＰがダミー同期命令を発行したとき、同期
コントローラＳはダミー要求カウンタ６をカウント・ア
ップする。また、１回のダミーの同期処理を完了したと
き、同期コントローラＳはダミー要求カウンタ６をカウ
ント・ダウンする。プロセッサＰが他のプロセッサＰと
待ち合わせを行うために通常の同期命令を発行した場合
、同期コントローラＳは、ダミー要求カウンタ６の値が
Ｏになるまでダミー同期の処理を行ない、その後、通常
の同期命令を処理する。このとき、プロセッサは、同期
コントローラＳからＡｃｋ信号が出力されるまで実行を
停止する。

なお第８図で第３図と対応する箇所には対応する符号を
付して詳細な説明を省略する。

（４）同期制御の階層化 同期信号線の数は、マルチプロセッサ・システムを構成
するプロセッサ台数分あることが、良好な性能を得る上
で望ましい。しかしながら、システムが多数のプロセッ
サから構成されている場合には、ハードウェア量の増加
を招き、実現が容易ではない。そこで、第９図のように
同期制御の階層化を行うとどもに、同期信号線の削減を
試みることができる。

第９図において、数台から士数台（図では４台）のプロ
セッサＰにより，１つのクラスタＣＬを形成する。図で
は２つのクラスＣＬ，およびＣＬ２が示されている。ク
ラスタＣＬは、物理的に形成されるものであり、前述の
プロセッサＰのグループ分けとは異なる。

クラスタＣＬ内のプロセッサＰは、プロセッサ台数分よ
り１つ多い数の同期信号線からなる同期信号バス２によ
って結合され、プロセッサＰの数は固定である。クラス
タＣＬ内では、前述のプロセッサＰのグループ分けによ
る同期を制限なく行うことができる。

各クラスタＣＬにはクラスタ間同期コントローラ７が装
備される。クラスタ間同期コントローラ７は、クラスタ
台数分の信号線からなるクラスタ間同期信号バス８を介
してクラスタＣＬ間の同期を実現する。プロセッサＰの
グループ分けによる同期と同様にして、クラスタＣＬの
グループ分けが可能である。１つのクラスタＣＬは、重
複して２つ以上のクラスタ・グループに所属することは
できない。どちらのグループにおける同期かを弁別でき
ないからである。さらに，クラスタＣＬ間にわたるプロ
セッサＰのグループ分けも次の制限のもとて実現できる
。すわわち、クラスタＣＬ間にわたるプロセッサＰのグ
ループ分けは、１つのクラスタ・グループ内で唯１つ可
能である。この場合もどのグループにおける同期かを判
別できないからである。第１０図に単一クラスタＣＬ内
，およびクラスタＣＬ間にわたるプロセッサＰのグルー
プ分けによる同期の一例を示した。

クラスタ間同期コントローラ７は，内部にクラスタ・グ
ループ同期レジスタ９およびプロセッサ・グループ同期
レジスタ１０を有し、さらにこれら同期レジスタ９、１
０に対応する比較器１１、１２を有する。クラスタ・グ
ループ同期レジスタ９は同期をとるべきクラスタ・グル
ープを指定する。プロセッサ・グループ同期レジスタ１
０はクラスタＣＬ間にわたる同期に参加するプロセッサ
・グループを指定する。

以下にクラスタ間同期コン｝・口〜ラ７を利用したプロ
セッサの同期の実現の詳細を示す。

（ａ）クラスタ間同期コン１・ローラ７内のクラスタ・
グループ同期レジスタ９およびプロセッサ・グループ同
期レジスタ１０にそれぞれ同期をとるべきクラスタ・グ
ループ、プロセッサ・グループを指定する。

（ｂ）クラスタ間同期コン１・ローラ７は、プロセツザ
・グループ同期レジスタ１０で指定したすべてのプロセ
ッサＰがＳｙｎｃ信号を出力するまで同期信号バス２を
監視する。

（Ｃ）指定したプロセッサＰに割り当てられた同期信号
線のすべてかアクティブになったとき、クラスタ間同期
コントローラ７は、クラスタ間同期信号バス８の自分に
割り当てられた信号線をアクティブにする。

（ｄ）クラスタ間同期コントローラ７は、クラスタ・グ
ループ同期レジスタ９で指定したすべてのクラスタＣＬ
か、Ｓｙｎｃ信号を出力するまでクラスタ間同期信号バ
ス８を監視する。

（ｅ）指定したすべてのクラスタＣＬかＳｙｎｃ信号を
クラスタ同期信号バス８に送出したとき、それぞれのク
ラスタ間同期コントローラ７は、クラスタＣ　Ｌ内の同
期信号バス２の１つ（クラスタ間同期通知信号線２ａｃ
ｋ）を利用して、プロセッサ・グループ同ａｂジスタ１
０に指定したプ０セッザＰにクラスタ間同期の成立を通
知する。

大規模マルチプロセッサ・システムへの階層化された同
期機構の実現例として、以下の構成を考えることができ
る。すなわち１つのカードに数台のプロセッサＰを装備
し、ボックスに数枚のカードを接続することにより大規
模なマルチプロセッサ・システムを構成する。このとき
、１枚のカード上のプロセッサＰをクラスタＣＬとする
ことが容易である。

同期機構の階層化は、クラスタＣＬ内の同期信号パス２
と同様にクラスタ間同期信号バス８の信号線をクラスタ
台数より１つ多くすることにより、多段階へ拡張するこ
どができる。このことは以上の説明から明らかであろう
。

（５）同期信号線の削減 同期制御の階層化とは別に、以下に示す方法により同期
信号線の削減を試みることができる。

簡単に言えば、この手法ではプロセッサ・グループごと
に一本の同期信号線を割り当て、各プロセッサを各同期
信号線にスイッチＳＷの各々を介して接続しておく。そ
して自らが属するグルー２８一 プに対応する同期信号線に接続されているスイッチのみ
をオンとするのである。詳細な構成は第１１図を参照し
て後述する。

この手法では同期信号バスの信号線の数は、プロセッシ
数の１７２まで削減可能である。たとえば、プロセッサ
数が１０であるとき、同期信号バスの信号線の数は５ま
で削減できる。このことは次の点から明らかである。す
なわち最大のグループ数はプロセッサの個数を、グルー
プを構成可能な最小プロセッサ台数で割ったものとなる
。１個のプロセッサはグループを構成しないから、最小
プロセッサ台数は２である。したがって信号線の本数は
上述のとおり、プロセッサ数の１／２となる。

第１１図にプロセッサ数が４、同期信号線数か２である
ときの同期コン１・ローラＳおよび同期信号バス２の構
成を示す。

なおプロセッサ・グループの各々に割で当てられた同期
信号線ＳＬには同期コントローラＳからの同期要求線が
ワイヤート・オアされており、そこでの動作は負論理で
ある。あるグループ内のすべてのプロセッシＰの同期コ
ントローラＳは、あらかじめ、そのグループに割り当て
られた信号線ＳＬに低レベルの信号を送出しておく。プ
ロセッサＰから同期要求か発行されたとき、同期コント
ローラＳは低レベルの信号の送出を停止する。グループ
内のすべてのプロセッサＰが同期を発行すると、その信
号線ＳＬのレベルは高となるので、全員の同期が完了し
たことを検出できる。

第１１図において、同期コン１・ローラＳは同期レジス
タ３、タイミング制御回路５およびスイッチ１３からな
る。同期レジスタ３は、同期発行の有無、同期を行うべ
きプロセッサ・グループの指定を行う。スイッチ１３は
、同期レジスタ３の指定を受けてプロセソサ・グループ
に割り当てられた同期信号線Ｓ　Ｉ−Ａｓ　Ｓ　ＬＢに
対して、あらかじめＳｙｎｃ信号を送出しておく。プロ
セッサＰによる同期要求時に、その信号の送出を停止す
る。タイミング制御回路５は、グループに割り当てられ
た信号線ＳＬを監視する。その信号線Ｓ　Ｌが高しベル
になったとき、プロセツザＰに対してＡｃｋ信号を出力
し、同期の完了を通知する。さらに、タイミング制卸回
路５は、一定時間後にスイッチ１３に対してＳｙｎｃ信
号の送出を再開させることにより、プロセッサＰからの
次の同期要求を可能にする。

（６）高速なパイプライン制御の実現 １つのグループ内のすべてのプロセツザＰが一斉に同期
をとる方法は、並列実行される処理が毎回同期地点で待
ち合わせを行う場合に限らず、各処理が完全には並列実
行できず、パイプライン方式によって実行される必要が
ある場合においても有効である。パイプライン方式は、
各プロセッシに割り当てられた処理の実行を必要に応じ
てスライドすることによって実現される。このスライト
間隔を正確に保持するために、第１２図に示すように各
プロセッサが一斉に同期をとる必要かある。

ところでパイプライン方式による並列処理に関しては、
パイプラインのスライ１・間隔が小さく、プロセッサ数
が多い場合、同期命令の挿入数は増大ずる。そこで、グ
ループ内のプロセッサがあらかじめ指定された順序で同
期をとる方式を提供することにより、同期命令の挿入数
を抑えることができる。

例えば、第１３図Ａに示すようなループ文の実行を考え
ると第１３図Ｂに示すように各プロセッサで処理が進行
する。なお第１３図Ａで括弧内のｉ＝２は初期値を示し
、ｉく＝５はチェック条件を示し、ｉ十＋はインクレメ
ントを示す。また第１３図Ｂの矢印は第１３Ｃに示すよ
うにまず同期許可を発行したプロセッサと、対応する同
期要求を発行したプロセッサの間で同期が成立しその通
知Ｓｙｎｃ　Ｇｒａｎｔ　ｉが発行されることを示す。

第１３図Ｂから明らかのように、同期の順序を同時に２
個以上指定可能とすることによって複雑なパイプライン
方式による並列処理を支援することができる。第１３図
Ｂの例では、プロセッサｊｌプロセッサｉ＋１，プロセ
ッサｉ＋２の順に同期を実現させると同時に、プロセッ
サｉ，プロセッサｉ十２、プロセッサｉ＋／ｌの順に同
期を実現させることができる。

なお、このようにすると、ずべてのブロセツザを毎回停
止されないのでオーバーヘットも減少する。

ところで以上のように指定された順序で同期をとるとき
、プロセッサでの同期受許可順序を維持する必要がある
。そこで以下の例では同期許可の回数と同期要求の回数
とが一致するという事実を利用する。たとえば、図中の
プロセッサｉからプロセッサｉ＋２への同期許可ｓｙｎ
ｃ　ｇｒａｎｔ３は、プロセッサｊにおける３回目の同
期許可であるとともに、プロセッサｉ÷２における３回
目の同期要求であることがわかる。そこで、同期受付け
を行うプ「】セッサは、同期要求側プロセッサでの同期
要求回数を数えることにより、適切に同期許可を発行す
ることができる。以上の機構を八−　１・ウエアで実現
することにより、同期のオーバヘットを削減ずる。

この方式を実現するためには、第１４図に示すような同
期コントローラＳが必要である。たたし、プロセッサＰ
１同期コントローラ８１同期信号バス２の接続構成に変
更はない。

第１４図において、同期コントローラＳは同期レジスタ
３、同期カウンタ１４、比較器４、カウンタ・アレイ１
５およびゲート１６からなる。プロセッサＰは、毎回、
同期レジスタ３に同期を受け付けるべきプロセッサＰの
識別子をセットし、同期許可の発行を行う。同期カウン
タ１４は、その同期許可の回数を保持する。カウンタ・
アレイ］５を構成する各カウンタは、プロセッサＰの各
々に割り当てられ、同期信号バス２上に送出された信号
を検出し、各プロセッサＰの同期要求回数を保持する。

比較器４は、同期カウンタ１４と同期要求側プロセッサ
Ｐの同期要求の回数を比較し、値が一致したときに、同
期許可信号を送出する。ゲート１６は他のプロセッサＰ
からの同期許可信号を受信し、プロセッサＰに対してＡ
ｃｋ信号を送出し同期の成立を通知する。

（７）使用例 本発明の効果的な利用方法として、ＶＬＩＷタイプ・コ
ンパイラ、ループ展開、パラレル・ソートの３つを以下
に示す。

Ｖ　Ｌ　Ｉ　Ｗ　（Ｖｅｒｙ　Ｌａｒｇｅ　Ｉｎｓｔｒ
ｕｃｔｉｏｎ　Ｗｏｒｄ）タイプのコンパイラでは、普
通の順次的なプログラムを１命令程度に細分し、同時に
多数のプロセッサに割り当てることによりプログラムが
持つ並列性を抽出する（第１５図）。ここで、命令の順
序関係を保つために、命令の実行毎にプロセッサの同期
をとる必要がある。加えて、プロセッサの同期に要する
オーバヘッドが、プログラムの処理全体に占める割合い
を抑えることが重要である。本発明は、これらの要求に
対して有効である。

ループ展開は、第１６図に示すようにＤＯループ文等の
各繰り替えしを、複数のプロセッサに割り当てることに
より並列に処理する方法である。

ループ展開では、各繰り返し間で頻繁に共通データを参
照することが多い。この共通データへの読み書きを正確
に実現するために、各繰り返しにｊ：る共通データへの
書き込みを排他制御する必要がある。そこで、ループの
繰り返しを少しずつスラ＝３５ イドし、共通データへの書き込み毎にプロセッサの同期
をとることにより、高速な排他制御を実現できる。

クイック・ソートＱとマージ・ソートＭを組み合わせた
パラレル・ソートは、複数のプロセッサを用いてソート
を高速に行うアルゴリズムである（第１７図）。ソート
の対象となるデータを複数のプロセッサに割り振り、最
初のサイクルでクイック・ソートＱを行う。次のサイク
ルでは、データの一部を両隣りのプロセッサと交換しマ
ージ・ソートＭを行う。それ以降のサイクルでは、デー
タの一部の交換、およびマージ・ソートＭをデータ全体
が完全にソートされるまで繰り返す。

パラレル・ソートでは、各サイクルにおいてクイック・
ソートＱ，もしくはマージ・ソー１−Ｍを終了し、両隣
のプロセッサと一部のデータの交換する前後で、プロセ
ッサの同期を高速に行う必要がある。本発明は、ソート
とデータ交換の切換えを効率良く実行する。

プロセッサ間で受け渡されるデータは、アップデート　
（ｕｐｃ（ａｔｅ）タイプのキャッシュ・プロトコルの
下で、各プロセッサのキャッシュ内に同期時に存在し、
プロセッサ間で高速にデータが受け渡されることが期待
できる。

Ｆ．発明の効果 以上説明したようにこの発明によれば、個々のプロセッ
サに設けられた同期コントローラ中の同期レジスタのピ
ットデータを設定することにより任意にプロセッサの間
の同期グループを可変することができ、マルチプロセッ
サ・システムを複数のアプリケーションで有効に使用す
ることが可能となる。またビットデータの設定によりパ
イプライン処理を含む種々の同期を実現できる。しかも
同期に関連した各プロセッサの状態が同期信号バスに反
映されているのでこのバスを用いて同期用の信号を授受
する必要がなく、同期信号バスの競合によるオーバーヘ
ッドを回避でき、同期制御のスループットを向上させる
ことができる。もちろん共有バス、共有メモリの負荷を
軽減できる。

【図面の簡単な説明】

第１図はこの発明の１実施例を全体として示すブロック
図、第２図は第１図の実施例で使用する命令を説明する
ための図、第３図は第１図の実施例の同期コン１・ロー
ラＳの構成を示すブロック図、第４図は第３図の同期コ
ントローラＳの動作を説明するタイミング・ヂャート、
第５図はオペレーティング・システムによるプロセッサ
のグループ分けを説明する図、第６図は第５図のグルー
プ分けの際の同期レジスタ３の状態の一例を示す図、第
７図はダミーの同期命令およびプロセッサのグループ変
更を説明する図、第８図はダミーの同期命令を効率よく
処理できるようにした同期コントローラＳの変形例を示
すブロック図、第９図は同期制御を改装的に実現するこ
の発明の他の実施例を示すブロック図、第１０図は第９
図例の説明のための図、第１１図はプロセッサ・グルー
プごとに同期信号線を割り当てて同期信号線の本数を削
減した他の実施例を示すブロック図、第１２図はパイプ
ライン処理を説明するための図、第１３図および第１４
図はパイプライン処理における同期の回数を削減してオ
ーバーヘッドを抑圧した他の実施例を示す図、第１５図
、第１６図および第１７図はこの発明の使用例を説明ず
る図てある。 Ｐ・・プロセッサ、Ｃ・・・キャッシュ、Ｓ・・・同期
コントローラ、ＳＬ・・同期信号線、２・・・同期信号
バス、３・・・同期レジスタ、４・・比較器、５・・タ
イミング制御回路。 出願人　　日本アイ・ビー・エム株式会社で−　　　（
Ｎ　　　　ｌ”ｌ”ｌ　　　　Ｊｕｌ”ｌ　　　　％Ｊ
フＬ／ｌ　　　（Ａ＋／Ｉ　　　　Ｌ／１　　　　（イ
）　　　φ区 ＝５０６

Claims (9)

【特許請求の範囲】
1. （１）複数のプロセッサを共有バスを介して接続し、上
   記プロセッサの各々が各々の命令ストリームに応じて同
   期要求信号を生成し、これら同期要求信号により上記プ
   ロセッサの各々に割り当てられた処理の間で必要な同期
   を実現するマルチプロセッサ・システムにおいて、 上記プロセッサごとに設けられた同期制御装置と、 上記同期制御装置が共通に接続された同期信号バスとを
   有し、 上記同期制御装置の各々は、 対応するプロセッサから上記同期要求信号を受け取って
   、上記同期信号バスに同期待ち信号を送出する同期待ち
   信号送出手段と、 対応するプロセッサと同期をとるべき他のプロセッサを
   指定する同期レジスタと、 上記同期信号バスからの信号と上記同期レジスタの内容
   とを比較する比較手段と、 この比較手段の比較結果に基づいて同期成立信号を上記
   対応するプロセッサに送出する手段とを有することを特
   徴とするマルチプロセッサ・システム。
2. （２）上記同期信号バスは上記プロセッサの個数分の同
   期信号線からなり、これら同期信号線の各々に、対応す
   るプロセッサが上記同期待ち信号を送出し、上記同期レ
   ジスタは上記プロセッサの個数分のビット・データを保
   持し、上記比較手段がビット・データの各々と、対応す
   る同期信号線上の同期待ち信号とを比較する特許請求の
   範囲第１項記載のマルチプロセッサ・システム。
3. （３）上記プロセッサが実行する上記命令ストリーム中
   に同期要求信号用の命令を挿入し、上記プロセッサがこ
   の同期要求信号用の命令を実行することに応じて上記同
   期要求信号を生成する特許請求の範囲第１項または第２
   項記載のマルチプロセッサ・システム。
4. （４）上記プロセッサが実行する命令のフォーマットに
   、同期要求信号を生成するかどうかを表示するタグ部を
   含ませ、このタグ部の表示に応じて上記プロセッサが上
   記同期要求信号を生成するマルチプロセッサ・システム
   。
5. （５）上記プロセッサの同期制御装置の各々は、ダミー
   用の同期要求信号を計数するとともに上記同期待ち信号
   を上記ダミー用の同期要求信号と逆方向に計数する計数
   手段を有し、上記計数手段の内容に応じて上記プロセッ
   サを同期制御モードまたは非同期制御モードで制御する
   特許請求の範囲第１項、第２項、第３項または第４項記
   載のマルチプロセッサ・システム。
6. （６）複数のプロセッサを共有バスを介して接続し、上
   記プロセッサの各々が各々の命令ストリームに応じて同
   期要求信号を生成し、これら同期要求信号により上記プ
   ロセッサの各々に割り当てられた処理の間で必要な同期
   を実現するマルチプロセッサ・システムにおいて、 上記プロセッサのクラスタごとに設けられたクラスタ同
   期制御装置と、 上記クラスタ同期制御装置が共通に接続されたクラスタ
   間同期信号バスと、 上記プロセッサごとに設けられた同期制御装置と、 上記プロセッサのクラスタごとに設けられたクラスタ内
   同期信号バスおよびクラスタ間同期待ち信号線であって
   、当該クラスタに含まれるプロセッサの同期制御装置が
   共通に接続されたものとを有し、 上記クラスタ同期制御装置の各々は、 対応するクラスタ内の同期をとるべきプロセッサを指定
   するクラスタ内同期レジスタと、 上記対応するクラスタ内の同期信号バスからの信号と上
   記クラスタ内同期レジスタの内容とを比較する比較手段
   と、 この比較手段の比較結果に基づいて上記クラスタ間同期
   信号バスにクラスタ間同期待ち信号を送出する手段と、 上記対応するクラスタと同期の関係にあるクラスタを指
   定するクラスタ同期レジスタと、 上記クラスタ内同期信号バスからの信号と上記クラスタ
   同期レジスタの内容とを比較する比較手段と、 この比較結果に基づいてクラスタ間同期待ち信号を上記
   対応するクラスタのクラスタ間同期待ち信号線に送出す
   る手段とを有し、 上記同期制御装置の各々は、 対応するプロセッサから上記同期要求信号を受け取って
   、上記同期信号バスに同期待ち信号を送出する同期待ち
   信号送出手段と、 上記対応するプロセッサと同期をとるべき他のプロセッ
   サを指定するとともに同期関係にあるクラスタの有無を
   指定する同期レジスタと、 上記同期バスからの信号と上記同期レジスタの内容とを
   比較する比較手段と、 この比較手段の比較結果に基づいて同期成立信号を上記
   対応するプロセッサに送出する手段とを有することを特
   徴とするマルチプロセッサ・システム。
7. （７）複数のプロセッサを共有バスを介して接続し、上
   記プロセッサの各々が各々の命令ストリームに応じて同
   期要求信号を生成し、これら同期要求信号により上記プ
   ロセッサの各々に割り当てられた処理の間で必要な同期
   を実現するマルチプロセッサ・システムにおいて、 上記プロセッサごとに設けられた同期制御装置と、 上記同期制御装置が共通に接続された複数の同期信号線
   とを有し、 上記同期制御装置の各々は、 当該同期制御装置と上記同期信号線の各々との間の接続
   状態を切り換える切り換え手段と、上記接続状態を指定
   する同期レジスタと、 上記当該プロセッサから上記同期要求信号を受け取って
   、上記同期レジスタの内容に応じて同期待ち信号を対応
   する同期信号線に送出する同期待ち信号送出手段と、 上記当該プロセッサから上記同期要求信号を受け取って
   、上記同期レジスタの内容に応じて上記切り換え手段を
   制御し、対応する同期信号線の信号を受け取る手段と、 上記対応する同期信号線の信号がすべて同期待ち信号の
   ときに上記当該プロセッサに同期成立信号を送出する手
   段とを有することを特徴とするマルチプロセッサ・シス
   テム。
8. （８）上記同期信号線の本数を、少なくとも上記プロセ
   ッサの個数の半分とする特許請求の範囲第７項記載のマ
   ルチプロセッサ・システム。
9. （９）複数のプロセッサを共有バスを介して接続し、上
   記プロセッサの各々が各々の命令ストリームに応じて他
   のプロセッサへ同期許可信号を生成し、上記プロセッサ
   の各々が各々の命令ストリームに応じて他のプロセッサ
   へ同期要求信号を送出し、これら同期許可信号および同
   期要求信号により上記プロセッサの各々に割り当てられ
   たパイプライン型処理の間で必要な同期を実現するマル
   チプロセッサ・システムにおいて、 上記プロセッサごとに設けられた同期制御装置と、 上記同期制御装置が共通に接続された複数の同期信号線
   からなる同期信号バスとを有し、 上記同期制御装置の各々は、 上記同期許可信号に基づいて同期関係にあるプロセッサ
   を指定する同期レジスタと、 上記同期許可信号の送出された回数を計数する同期許可
   信号計数手段と、 上記同期信号バスの同期信号線上の同期要求信号を同期
   信号線毎に個別に計数する計数アレイ手段と、 上記同期レジスタの内容に応じて上記計数アレイ手段か
   ら、対応する同期信号線用の計数内容を取り出す手段と
   、 上記取り出された計数内容と上記同期許可信号計数手段
   の計数内容とを比較する比較手段と、この比較手段の比
   較結果に応じて上記同期レジスタの内容を同期許可信号
   として上記同期信号バスに送出する手段と、 対応する同期信号線上の同期許可信号を上記同期要求信
   号に応じて上記当該プロセッサに供給する手段とを有す
   ることを特徴とするマルチプロセッサ・システム。