JP3444933B2 - バスウェイト機構を備えるデジタルコンピュータ装置 - Google Patents

バスウェイト機構を備えるデジタルコンピュータ装置

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JP3444933B2 JP22379493A JP22379493A JP3444933B2 JP 3444933 B2 JP3444933 B2 JP 3444933B2 JP 22379493 A JP22379493 A JP 22379493A JP 22379493 A JP22379493 A JP 22379493A JP 3444933 B2 JP3444933 B2 JP 3444933B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルコンピュータ
の分野に関し、特に、バスにウェイトをかけ、低速バス
モジュールがバス信号及びデータに応答できるようにす
ることに関する。
【０００２】
【従来技術及びその問題点】ディジタルコンピュータは
一般的に、中央処理装置(CPU)モジュール、メモリモジ
ュール、ディスクコントローラモジュール、及び他の入
出力モジュールから構成され、これらモジュールは全て
１本あるいは複数本ののバスにより共通接続されてい
る。図１はバスに接続された複数のバスモジュールを利
用している簡略したコンピュータシステムを示す。モジ
ュールはバスを介して互いに通信するが、その通信はア
ドレス、データ、及び状態の各信号の転送から成立して
いる。
【０００３】コンピュータモジュールが互いに通信する
ためには、各々のモジュールはバスのプロトコルに忠実
でなければならない。このプロトコルはバスを如何に使
用するかを判定するタイミング及び電気的仕様から構成
されている。バスプロトコルにはモジュールがバスを
「待たせる」ことができるようにするウェイト機構が機
構が含まれている。バスモジュールが常にバスプロトコ
ルにより指定されている通常のタイミングでデータを発
生したりまたは受入れたりすることができるとは限らな
いため、ウェイト機構が必要になる。メモリのリフレッ
シュあるいはマイクロプロセッサにおいてキャッシュの
一貫性チェックの結果を得る際の遅れのような事象は、
バスを待たせる一般的な理由である。ウェイト信号をア
サート (assert) することにより、バスモジュールは、
モジュールがバストランザクションを続けることができ
るようになるまで、バスによる有効データの転送を実効
的に停止しておくことができる。
【０００４】以下の説明において、「良好データ」、
「不良データ」、「有効データ」、及び「無効データ」
という用語を使用する。「良好データ」は正しいデータ
を指し、「不良データ」とは正しくないデータのことを
指す。不良データの一例は、ドライバが現在のバスサイ
クル中に適格なビットを供給することができなかったた
め１つまたは複数のビットが正しくないデータワードで
ある。「有効データ」は良好データとバスプロトコルに
よってデータが使用可能になっている期間中にバス上に
存在しているデータの両方のことを指す。「無効デー
タ」は不良データであるか、または良好データではある
がバスプロトコルによりデータが使用可能ではないとさ
れているときにバス上に存在しているデータのいずれか
である。
【０００５】また、ドライバモジュールは、バスを駆動
してアドレス、データ、または状態の各信号を与えてい
るモジュールである。レシーバモジュールはドライバモ
ジュールによりバスに与えられたアドレス、データ、ま
たは状態の各信号を受取るモジュールである。
【０００６】図２の(A)及び(B)には、それぞれウェイト
状態のない、及びウェイト状態のある従来技術のバスの
タイミングチャートである。図２(A)では、モジュール
がウェイトコマンドをアサートしていない（このタイミ
ングチャートでは、ウェイトコマンドのアサート状態を
示す信号WAITが低レベルのままである）から、 "DATA"
で表されているデータは遅延されず、T1バスサイクル中
有効である。図２(B)では、T1バスサイクルの間WAIT信
号が高レベルになっていることで示されるように、バス
モジュールがバスウェイトコマンドをアサートしてお
り、T1バスサイクル中バス上にあるデータは無効であ
る。バス上にあるデータはウェイトコマンドがアサート
バスモジュールにより解除されるまで無効のままであ
る。ウェイトコマンドが解除されると、ウェイトコマン
ドの解除の直後のバスサイクル中に有効データがバスに
送り込まれる。図２(B)に示す例では、有効データはT2
バスサイクル中にバス上に送り込まれる。バスを待たせ
る必要があるのがドライバモジュール側であれば、ドラ
イバは利用できるデータを持っていないので、T1バスサ
イクル中にバス上で利用できるデータは良好データでは
ない。しかし、待たせる必要があるのがレシーバモジュ
ール側である場合には、T1バスサイクル中に利用可能な
データは良好データであるかもしれないが、プロトコル
の定義により無効データとみなされる。ドライバモジュ
ールはT1バスサイクル中バスに良好データを送り込み、
T2バスサイクルを通じてこの同じ良好データをバス上に
保持する。
【０００７】従来技術のバスプロトコル及びウェイト機
構に伴う１つの問題は、ウェイトコマンドがアサートさ
れたら、ほとんど瞬時にモジュールが認識して応答しな
ければならないことである。図２(B)に示したように、
モジュールはT1バスサイクル中にウェイトコマンドがア
サートされたことを認識し、T2バスサイクルの開始期間
中に適切に応答しなければならない。この応答時間はコ
ンピュータが８MHzで動作していたときには充分であっ
た。現在、50MHz以上で動作するコンピュータでは、バ
スモジュールがウェイトコマンドを認識して次のバスサ
イクルの開始時に応答することを要求するプロトコル
は、モジュールが使用している集積回路の速度制限のた
め現実的ではない。
【０００８】モジュールがウェイトコマンドに応答しな
ければならない時間を長くするため、図２(C)に示すプ
ロトコルを使用することができる。このプロトコルで
は、待たせたいバスサイクルの１バスサイクル前にバス
モジュールがウェイトコマンドをアサートする必要があ
る。図２(C)で示すように、ウェイトコマンドはT0の間
にアサートされており、従ってバスサイクルT1の間にバ
ス上にあるデータは無効である。バスサイクルT2の間に
バス上にあるデータは有効である。このプロトコルでは
バス上のモジュールがウェイトコマンドに応答する時間
を長くすることができるが、これだけの時間の延長では
なお充分でないことがある。また、ウェイトをアサート
するモジュールはウェイト状態を入れなければならない
ことをT0より以前に明確に知っていないことがあるの
で、モジュールにT0より早くウェイトコマンドをアサー
トさせる（たとえばT-1でウェイトをアサートする）こ
とにより応答時間を長くするために費やされる性能上の
出費がかかる。必要でないときにモジュールがウェイト
をアサートすれば、バスサイクルが浪費され、コンピュ
ータの性能が低下する。
【０００９】
【目的】本願発明は、コンピュータの性能を不必要に低
下させず、その一方ではバス上のモジュールがウェイト
コマンドを認識して応答するのに充分な時間を与えるこ
とを目的とする。
【００１０】
【概要】本発明は、高速コンピュータにおいてバスを待
たせるプロトコル方法及び装置を提供する。この新規な
方法及び装置では、バス上の各モジュールに、待たせる
べきバスサイクルのはるかに前にウェイトが必要になる
ことを判定する必要なしに、ウェイトコマンドを認識し
て応答するのに充分な時間を与える。
【００１１】好適なウェイトプロトコルでは、バスウェ
イトコマンドは待たせるべきバスサイクルより１サイク
ル前にアサートされ、これにより不必要な無効サイクル
が防止される。このウェイトプロトコルでは、ウェイト
コマンドの直後のＮバスサイクルが無効であると定義す
るが、更にまた、最初の無効サイクルでバスを凍結する
のではなく、ウェイトをかけているにもかかわらずこれ
らのＮサイクルの間にバスが進行すると定義している。
従って、バスモジュールはＮ個のウェイトサイクルの後
までウェイトコマンドに応答しなければならない。
【００１２】本発明の好適実施例では、再試行待行列を
取入れた装置が提供される。この再試行待行列は最後の
Ｎバスサイクルを保持し、必要なら、バスウェイトコマ
ンドが終了した後で、バス上でこれらのＮサイクルを再
試行する。
【００１３】本発明の他の好適実施例では、ドライババ
スモジュールは、ドライバモジュールが生成した最後の
Ｎバスサイクルを再試行するために再試行待行列 (repl
ay queue) を組み込んでいる。必要ならば、ドライバモ
ジュールは、バスが待たされている間、ドライバモジュ
ールが先に発生しバスを駆動して与えていたＮサイクル
全てまたはそのＮサイクルのサブセットをバス上で再試
行する。
【００３５】
【実施例】図３は本発明の方法及び装置を利用するバス
の模範的タイミングチャートを示す。図示の通り、ウェ
イトコマンド302がバスモジュール（図示せず）により
バスサイクルT0の間にアサートされている。この例で
は、ウェイトコマンドがアサートされている結果、T1〜
T4の４バスサイクルでウェイトがかかっている。ウェイ
ト時間304の間にバス上に存在するデータワードd1〜dは
プロトコルの定義により無効である。バスサイクルT5〜
T8の間で、データワードd1〜d4がバス駆動モジュールに
よってバス上で再試行され、この段階ではこれらのデー
タワードは有効になっている。受信バスモジュール（図
示せず）はT1〜T4バスサイクルのデータを捨てまたは無
視し、T5〜T8バスサイクルのデータを使用する。
【００３６】この新規なウェイトプロトコルにより、バ
スモジュールは待たせるべきバスサイクルの直前のバス
サイクルまでウェイトコマンドのアサートを遅らすこと
ができ、これにより不必要なウェイトサイクルが回避さ
れる。また、全てのバスモジュールはウェイトコマンド
を認識してこれに応答するのに４バスサイクル使う。図
示した４サイクルのウェイト期間304は特定のハードウ
ェア構成に基づいて選択されたものであるが、他のウェ
イト期間もその方が有益ならば使用される。たとえば、
バスモジュールがウェイトコマンドを認識してこれに応
答するのに４バスサイクルより長いサイクルが必要であ
れば、ウェイト期間304を再試行するデータワード306の
数を増やすことにより延長することができる。待たせる
バスサイクルの数を減らすには、バスモジュールが最初
のウェイトバスサイクルより１サイクル早くウェイトコ
マンドをアサートする必要があるというようにプロトコ
ルを修正することができる。
【００３７】図４は図３に示すバスウェイトプロトコル
を実現する再試行モジュールのブロック図である。再試
行モジュールは、直列に接続されている４つのデータ格
納ブロック406、408、410、及び412から成る再試行待行
列404に接続された出力を備えているデータレシーバ402
を有している。ドライバ414は待行列404の最後のデータ
格納ブロック412からの出力に接続されている。制御ブ
ロック416はドライバ414に接続され、これを制御する。
【００３８】その動作に当たっては、コンピュータバス
418の最近の最後の４サイクルは再試行待行列404に格納
されている。制御ブロック416はウェイトコマンドがバ
ス418上でアサートされていることを認識し、これらの
最近の４サイクルを、ドライバ414がウェイト期間の最
後のバスサイクルの直後のサイクルからバス上に送り出
すことができるようにする。コンピュータシステムは再
試行ブロックを１つしか必要しない。
【００３９】図５(A)は本発明の好適実施例を示す図で
ある。この簡略化された実施例では、バスドライバモジ
ュール502には、コンピュータバス506とモジュールの内
部論理回路（図示せず）に接続されたバスデータレシー
バ504が設けられている。内部論理ブロック508の出力で
ある径路１はマルチプレクサ510の入力に接続されてい
る。マルチプレクサ510の第２の入力は、データ格納ブ
ロック512の出力である径路２に接続されている。マル
チプレクサ510の出力はデータ格納ブロック512の入力と
バスデータドライバ514の入力に接続されている。
【００４０】図５(B)は、図５(A)に示すバスモジュール
に接続されているバスの簡略化したバスタイミングチャ
ートを示す。このタイミングチャートでは、502以外の
あるモジュールがデータワード"A"をバスサイクルT0の
間にバスに送り出しており、モジュール502はバスサイ
クルT1の間にデータワード"B"をバスに送り出すように
予定されている。図示のように、ウェイトコマンドがT0
バスサイクル中にアサートされている。従って、T1バス
サイクル中にバス上に存在しているデータはプロトコル
の定義により無効である。T2バスサイクル中、モジュー
ル502はデータワード"B"をバスに送り出す。
【００４１】図５(C)は上に示したT0〜T2バスサイクル
中の図５(A)に示すモジュールの内部動作の詳細を示す
チャートである。このチャートは２つの場合を示してい
る。場合１では、バスモジュール502はバスサイクルT0
の間にウェイトコマンドをアサートしない。従ってモジ
ュール502はサイクルT1中にバスに送り出すことができ
るデータワード"B"を持っている。サイクルT1の間、論
理ブロック508は、径路１を使ってマルチプレクサ510及
びドライバ514を介してデータワード"B"をバスに送り出
す。データワード"B"はまた、データ格納ブロック512に
格納される。T2の間、データ格納ブロック512は、径路
２を使ってマルチプレクサ510及びドライバ514を介して
データワード"B"をバスに送り出す。かくして、場合１
では、バスにはT0ではデータワード"A"が、T1ではデー
タワード"B"（無効）が、またT2ではデータワード"B"
（有効）が乗っている。この例では、バスモジュール
は、格納データブロックが１つ存在するだけであるか
ら、１バスサイクル内にウェイトコマンドを認識してこ
れに応答しなければならない。１サイクルの応答時間は
高速コンピュータでは実際的でないことがある。この例
は本発明の動作の基本理論を説明することだけを目的と
しているものである。
【００４２】場合２では、バスモジュール502はバスサ
イクルT1の間にバスに送り出すことができるデータワー
ド"B"を持っていない。このときには、バスモジュール5
02は、バスサイクルT0の間にウェイトコマンドをアサー
トする。T1の間に、論理ブロック508は径路１を使用し
て不良データをバスに送り出す。T2の間に、論理ブロッ
ク508は径路１を再び使用してデータワード"B"をバス50
6に送り出し、再試行待行列はドライバモジュールによ
り使用されない。かくして、この場合には、バスには、
T0でデータワード"A"が、T1で不良データが、T2でデー
タワード"B"がのっている。場合１、場合２のどちら
も、受信バスモジュール（図示せず）はバスサイクルT1
の間にバス上にあるデータを無視するか捨てるかし、バ
スサイクルT2の間にバス上にあるデータを使用する。
【００４３】図６(A)は４つのデータ格納ブロックを持
っている本発明の一実施例の簡略化されたバスモジュー
ルを示している。図示のように、バスモジュール602は
モジュールの内部の論理（図示せず）をバス604に接続
するバスレシーバ504を備えている。再試行待行列606は
直列に接続されている４つのデータ格納ブロック608、6
10、612、及び614から構成されている。格納ブロック60
8の入力はマルチプレクサ510の出力に接続されている。
格納ブロック614の出力はマルチプレクサ510の１つの入
力に接続されている。バスドライバ514の入力はマルチ
プレクサ510の出力に接続されており、ドライバ514の出
力はバス604に接続されている。バスモジュール602の動
作は上述のバスモジュール502と実質的に同じである。
しかし、バスモジュール602は４データワードを格納し
再試行することができるが、バスモジュール502は１デ
ータワードを格納することができるだけである。格納能
力が増えたことにより、高速コンピュータに必要なバス
ウェイトコマンドに応答するのに充分な時間が与えられ
る。
【００４４】図６(B)はバスモジュール602に接続された
バスの簡略化されたタイミングチャートである。"Z"は
モジュール602の直前にバスにデータを送り出すように
予定されていたドライバモジュールにより送り出された
データワードを表す。"E"及び"F"はモジュール602の直
後にバスにデータを送り出すように予定されていたドラ
イバモジュールにより送り出されたデータワードを表
す。モジュール602はバスサイクルT1から始めて、デー
タワード"A"〜"D"をバスにデータワードを送り出すよう
に予定されている。場合１では、602以外のあるモジュ
ールがバスサイクルT0の間にウェイトコマンドをアサー
トする。このとき、バスサイクルT1〜T4の間にモジュー
ル602によりバスに送り出されたデータ"A"〜"D"は、プ
ロトコル定義により良好データであるが無効である。再
試行待行列606はバスサイクルT5〜T8の間にデータワー
ド"A"〜"D"をバスに再び送り出す。
【００４５】場合２では、モジュール602ではデータワ
ード"A"〜"D"はバスサイクルT1までに利用できるように
なっていない。このときには、モジュール602は、バス
サイクルT0の間にバス上にウェイトコマンドをアサート
する。モジュール602はバスサイクルT1〜T4の間に不良
データをバスに送り出し、次いでバスサイクルT5〜T8の
間にデータワード"A"〜"D"をバスに送り出す。場合２で
は、再試行待行列606は使用されない。
【００４６】図７はバス704に接続されている基本バス
モジュール702を示す。一群の有限状態機械(FSM)706が
モジュール702を制御する。FSM706はレシーバブロック7
08によりバス704から受取った情報を調べ、この情報を
内行きトランザクション待行列710に格納する。FSM706
がトランザクションをバス704に送る必要があれば、FSM
706は外行きトランザクション待行列712にトランザクシ
ョンを格納する。バスモジュール702がバス競合調停で
バス支配権を獲得した後（図示せず）、トランザクショ
ンは外行きトランザクション待行列712からドライバブ
ロック716に送られる。また、外行きトランザクション
は再試行待行列714にロードされる。ドライバ716はトラ
ンザクションをバス704に送り出す。再試行待行列714は
FSM706のうちの１つにより制御される。この制御を行な
うFSM706は、ウェイトがバス704上でアサートされたこ
とを検出すると、適切なFSM706を停止し、外行きトラン
ザクション待行列712と再試行待行列714のいずれからＮ
個の状態をバス704に送るかを判断する。
【００４７】図８は本発明によるバスモジュール802の
詳細ブロック図を示す。バス804は競合調停(ARB)、アド
レス(ADDR)、データ(DATA)、及びウェイト(WAIT)の各信
号から構成されて図示されている。レシーバブロック80
6はバス804からのデータをバッファしてラッチし、その
データをモジュール802の内部にある論理回路に供給す
る。スレーブFSM808はアドレスをレシーバブロック806
から受取り、それに対応するトランザクションのアドレ
ス及びデータを内行きトランザクション待行列810に格
納する。
【００４８】マスタFSM812は外行きトランザクション待
行列814を制御する。FSM812がトランザクションをバス8
04に送る必要があるときは、FSM812はWANT_ADDR信号を
競合調停FSM816及びドライバブロック818に送る。ドラ
イバブロック818は競合調停信号820をバス上に送り出
す。競合調停FSM816はバス804から受取った全ての競合
調停信号を調べ、モジュール802がバス支配権を得たと
きDRIVE_ADDR信号822を発生する。DRIVE_ADDR信号822
は、バスドライバ818がバス804を駆動できるようにす
る。DRIVE_ADDR信号が発生されると、マスタFSMは外行
きトランザクション待行列814に格納されている情報を
ドライバ818を通してバスに送る。マスタFSMがアドレス
またはデータの特定のサイクルをバスに送出する態勢に
なっていなければ、FSMはNOT_READY信号826を発生す
る。このNOT_READY信号はドライバ818によりバス804に
送られ、この信号はウェイトFSM828に送られる。ウェイ
トコマンドをバス804から受取ると、ウェイトFSM828はF
REEZ信号により、NOT_READYを発生しているマスタFSMを
除く全てのFSMを凍結する。ウェイトFSMはまた再試行待
行列の適切な部分に、Ｎ個以前の状態以降のバス行き信
号を再送出させる。NOT_READY信号を発生しているFSMは
凍結されず、従ってそのFSMにより制御されるバス行き
信号をバスに送ることができる。そのようなものとし
て、再試行待行列の先頭に外行きバスデータの各種のサ
ブセットを制御する２つあるいはもっと多くのマルチプ
レクサ830及び832を置くことがある。
【００４９】図９は本発明の好適実施例が４バスサイク
ルのバスウェイト期間を利用する理由を説明するバスモ
ジュール902のブロック図を示している。バスウェイト
期間は何バスサイクルでもよいが、バスモジュールの設
計により、ウェイト期間に使用すべき最も有利なバスサ
イクル数が決まる。
【００５０】図９に示す通り、バスモジュール902はバ
ス906と第２の入力レジスタ908との間に接続されている
第１の入力レジスタ904を含んでいる。レジスタ908から
の出力はマルチプレクサ912を制御する制御論理ブロッ
ク910に接続されている。マルチプレクサ912からの出力
は出力レジスタ914の入力及び再試行待行列916の入力に
接続されている。レジスタ914からの出力は第２の出力
レジスタ918の入力に接続され、レジスタ918の出力はバ
ス906に接続されている。２つの入力がマルチプレクサ9
12に設けられており、その１つは外行きトランザクショ
ン待行列（図示せず）に接続され、他の入力は再試行待
行列916の出力に接続されている。
【００５１】バスサイクルT0の間にウェイトコマンドが
アサートされると、そのコマンドはT1の期間中に第２の
入力レジスタ908の入力に到達して利用できる。制御ブ
ロック910はウェイトコマンドに応答し、T2の間にレジ
スタ902中のマルチプレクサの選択を設定する。レジス
タ920の内容はT3の間に再試行待行列を選択する。再試
行待行列の出力はT3の間に出力レジスタ914の入力で、
またT4の間に第２の出力レジスタ918の入力で利用でき
る。従って再試行データがバス906に現れる最も早い時
期はT5バスサイクルの期間中である。勿論、他のバスモ
ジュール装置も、個別の構成での遅れ時間に、それより
も多いあるいはそれよりも少ないバスサイクルを必要と
することがある。
【００５２】図１０は図８及び図９に示すバスモジュー
ルに接続されたバスの簡略化したバスタイミングチャー
トを示す。アドレスバスの状態は図の最上部にADDRと略
して示してあり、データバスの状態DATAは中間に示して
あり、ウェイト信号WAITは図の最下部に示してある。こ
れらのバスは互いに独立している。すなわち、所与のバ
スサイクル中にアドレスバスを駆動するモジュールは同
じバスサイクル中にデータバスを駆動するのと同じモジ
ュールでなくてよい。この図に示したように、ウェイト
コマンドはアサートされておらず、従ってアドレスバス
及びデータバスは共に無効サイクルなしで動作する。
【００５３】T1の間に、バスモジュール間の調停が行わ
れ、データワード"A"が第１のモジュール（図示せず）
によりデータバス上に送り出される。T2で、この説明に
関係のない入出力データI/Oがアドレスバス上に発生
し、データワード"B"が第１のモジュールによりデータ
バスに送り出される。T3の間に、T1の間の調停でバスの
支配権を得たモジュールがスレーブアドレスsadd1をア
ドレスバス上に送り出し、第１のモジュールがデータワ
ード"C"をデータバスに送り出す。T4で、仮想アドレスv
add1がT1でバス支配権を得たモジュールによりアドレス
バスに送り出され、第１のモジュールがデータワード"
D"をデータバスに送り出す。
【００５４】T5の間に、第２の調停がバスモジュール間
で行われ、第２のモジュールがデータワード"W"をデー
タバス上に送り出す。バスサイクルT6〜T8の間に、第２
のモジュールはそのデータワード"X", "Y", "Z"をデー
タバスに送り出し続け、第２の調停でバス支配権を得た
モジュールがそのスレーブアドレスsadd2及び仮想アド
レスvadd2をアドレスバスに送り出す。
【００５５】図１１はウェイトコマンドが１回だけアサ
ートた場合のバスタイミングチャートを示す。上に説明
したように、アドレスバス及びデータバスは互いに無関
係である。しかし、アドレスバス及びデータバスは共に
同時にウェイトコマンドに応答する。
【００５６】図１１に示す例では、４個のドライバモジ
ュールが関係している。第１のアドレスバスドライバ
は、バスサイクルT0でバス支配権を獲得して、その後に
スレーブアドレスsadd1及び仮想アドレスvadd1をアドレ
スバスに送り出す。第２のアドレスバスドライバは、最
初、T4でバス支配権を獲得して、スレーブアドレスsadd
2及び仮想アドレスvadd2をアドレスバスに送り出そうと
する。第１のデータバスドライバはデータワード"A"〜"
D"をデータバスに送り出し、第２のデータバスドライバ
はデータワード"W"〜"Z"をデータバスに送り出す。第１
のデータドライバは、T2及びT3の間に、それぞれデータ
ワード"C"及び"D"をデータバスに送出する態勢が整って
いないので、T1の間にウェイトコマンドを発生し、T2及
びT3の間に不良データをデータバスに送り出す。ウェイ
トコマンドは４つ組みデータ期間（４データワードトラ
ンザクション）の途中でアサートされるので、第２のデ
ータバスドライバは良好ではあるが無効なデータワー
ド"W"及び"X"をT4及びT5の間にデータバスに送り出す。
第１のデータドライバモジュールは今度はデータワー
ド"C"及び"D"をデータバスに送り出す準備が整ってお
り、T6及びT7の間にその送り出しを行う。データワー
ド"W"及び"X"はバスサイクルT8及びT9の間に第２のデー
タドライバモジュールによりデータバス上に再送出され
る。この場合には、第２のデータドライバモジュールは
２つのワードをバス上に再送出するだけでよい。
【００５７】アドレスバスはデータバスと同様にしてこ
のウェイトに応答する。第１のアドレスバスドライバは
T0の間の調停でバス支配権を獲得し、スレーブアドレス
sadd1及び仮想アドレスvadd1をT2及びT3の間にアドレス
バスに送り出す。ウェイトコマンドはT1の間にアサート
されたので、T2及びT3の間にアドレスバス上にある情報
は有効ではなく、T6及びT7の間に第１のアドレスバスド
ライバによりアドレスバス上に再び送り出される。T4の
間に第２のアドレスバスドライバがバス支配権を得る
が、この調停はウェイト期間112の間に行われるので、
この調停は無効で、T8の間に繰返されなければならな
い。第２のアドレスドライバモジュールはT8の間にバス
支配権を獲得するので、第２のアドレスモジュールはバ
スサイクルT10及びT11の間にスレーブアドレスsadd2及
び仮想アドレスvadd2をバス上に送り出す。
【００５８】図１２は２つの背中合わせのウェイト状態
がアサートされた場合のバスタイミングチャートを示し
ている。この例では、ウェイトコマンドが、図１１に示
した前の例におけるようにT1の間に第１のデータバスド
ライバによりアサートされている。しかしこの現在の例
では第１のデータバスドライバは更にT5バスサイクル中
に別のウェイトコマンドをアサートする。従って、図１
１の場合のようにT6及びT7の間にデータワード"C"及び"
D"が有効になる代わりに、それぞれT10及びT11までこれ
らのデータワードは有効にならない。第２のデータバス
ドライバは、T8及びT9のバスサイクル中に１回、更にT1
2及びT13のバスサイクル中にもう一度、都合２回ずつデ
ータワード"W"及び"X"を再試行する。
【００５９】第１のアドレスバスドライバはスレーブ及
び仮想アドレス１をバス上に２回再送出し、アドレスsa
dd1及びvadd1はT10及びT11の間に有効になる。ウェイト
が1102の間に起こっているので、この期間に含まれるT4
及びT8の間の調停は無効である。バスサイクルT12の間
に第２のアドレスバスドライバがバス支配権を獲得し、
T14及びT15のバスサイクル中にスレーブアドレスsadd2
及び仮想アドレスvadd2をアドレスバス上に送り出す。
【００６０】図１３はウェイトコマンドが連続する４サ
イクルの間に複数のモジュールによりアサートされた場
合のバスタイミングチャートを示す。ウェイトコマンド
はどのウェイトサイクル中でもアサートすることができ
る。しかし、あるモジュールがサイクルＮでウェイトコ
マンドを発生すれば、サイクルＮ＋１、Ｎ＋２、及びＮ
＋３でのウェイトコマンドは何の効果も引き起こさな
い。第１のウェイトの「影」でアサートされたウェイト
コマンドは無視される。
【００６１】図１３に示した例では、第１のウェイトコ
マンドはバスサイクルT1の間に発生され、従ってT2、T
3、及びT4の間に発生されるウェイトコマンドは無視さ
れる。ウェイトコマンドが有効である次のバスサイクル
はバスサイクルT5である。T1の影に入ったウェイトは無
視されるので、バストランザクションは図１１について
上に説明したように行われる。
【００６２】図１４及び図１５はバスモジュールの内部
の論理ブロックを示している。図９に示した受信及び駆
動用のトランシーバは図示していない。図１６及び図１
７は、データ"A"から"D"までを無効にしようとするバス
モジュールの動作のタイミングチャートであり、以下の
説明を理解する際の補助とすることを目的としている。
バスモジュールは、ウェイト状態機械(SM)1402、SM1 14
04、SM2 1406、及びSMx 1408を含む幾つかのFSMにより
制御される。SM1、SM2、及びSMxは各々いくつかの外部
バス（図示せず）の部分集合を駆動するが、これらの部
分集合同士は共通部分を持っていない。SM1及びSM2は時
にはバスにウェイトをかける必要があるが、SMxは決し
てそうならない。ウェイトコマンドをアサートするに
は、SM1がDO_WAIT_1信号1436を発生するか、またはSM2
がDO_WAIT_2信号1438を発生するかして、外部トランシ
ーバに２バスサイクル後にバスにウェイトコマンドをア
サートさせる。２バスサイクル後にウェイトがバス上に
アサートされ、バスモジュールのレシーバはウェイトコ
マンドを受取り、この信号はモジュール内部でIN_WAIT
信号1414のように伝播する。IN_WAIT信号1414は組合わ
せ論理1416を通って進み、SMxを直ちに凍結する。SM1及
びSM2はまた、それらが現在アサートされているウェイ
トコマンドの出所でなければ凍結される。ウェイトSM 1
402は、SM1またはSM2がウェイトコマンドを４バスサイ
クル前にアサートしたか否かをいつも知っている。一方
のSMがウェイトコマンドをアサートしていれば、信号KE
EP_RUN_SM1信号1418またはKEEP_RUN_SM2信号1420がその
SMを凍結しないようにする。ウェイトコマンドは４サイ
クルの間バスを無効化するので、ウェイトSM 1402はWAI
T_SHADOW信号1422を最初のIN_WAIT信号の後更に３サイ
クルだけアサートすることにより、FREEZ_OTHER信号を
延長する。
【００６３】３つの再試行待行列1424、1426、及び1428
はSM1、SM2、及びSMxにより制御される外部バスの種々
のサブセットを示す。各SMnが凍結されると、FREEZ_SMn
信号はマルチプレクサ1430、1432、または1434の１つを
選択し、これによりその状態機械により制御されるバス
信号に対応する再試行待行列を選択する。かくして、特
定の状態機械が凍結されている間、その状態機械に対応
付けられた再試行待行列が４バスサイクル前からバス行
きデータを再試行する。各SMは独立に動作または凍結が
できる。
【００６４】SM1及びSM2が２つのウェイト信号を持って
いる理由は、２つの場合を区別するためである。第１の
場合とは、バスに関する新しいウェイト期間を開始する
場合であり、第２の場合とは、自分がアサートしたウェ
イト期間を延長する場合である。SMnがバス上に最初に
ウェイトをアサートしていたかどうかは、４サイクル前
にバス上で発生したウェイトコマンドにより検証しなけ
ればならない。ウェイトコマンドが４サイクル以前にバ
ス上でアサートされていれば、ウェイトコマンドをアサ
ートしようとしているSMnは、異なるSMnのまたはモジュ
ールのウェイト期間を延長しないように、IN_WAITによ
り阻止されなければならない。SMnが自分のウェイト期
間をうまく獲得すれば、SMnは自分のウェイト期間を長
くしてバスを２ウェイト期間あるいはもっと長い期間ウ
ェイトさせるように希望することができる。
【００６５】DO_WAIT_n信号1436及び1438）はSMnが最初
にウェイトコマンドをアサートしようとする際に使用さ
れ、この信号はウェイトSM 1402に送られる。DO_WAIT_n
信号はANDゲート1440及び1442によりIN_WAIT信号1414と
の論理積を取られ、現在のウェイト期間を延長しないよ
うにする。DO_WAIT信号がIN_WAIT信号によりキャンセル
されれば、ウェイトSM 1402は４サイクル後に自分がDO_
WAIT_W信号1444を発生することにより、SMnに対するウ
ェイトを再アサートする。SMnがそれ自身のDO_WAIT_n信
号またはウェイトSMからのDO_WAIT_W信号によりバス上
にウェイトコマンドを首尾よくアサートすれば、SMnはF
RC_WAIT_n信号1410または1412を発生することにより更
に４サイクルだけウェイト期間を延長することができ
る。FRC_WAIT_n信号はゲートされることはなく、常にバ
ス上にウェイトを発生させる。
【００６６】当業者にとっては、本発明の他の実現形態
は本明細書またはここに開示した本発明の実施の態様を
考察することにより明らかであろう。明細書及び例は単
に模範であると考えられることを意図しており、本発明
の真の範囲及び精神は本願特許請求の範囲により示され
ている。
【００６７】
【効果】以上詳細に説明したように、本発明によれば、
特別に高速の素子や回路構成を使用しなくとも遅いタイ
ミングで発生するバスウェイト信号に対処できるので、
バスを使用するシステムの設計にとって極めて有益であ
る。
【図面の簡単な説明】
【図１】複数のバスモジュールを使用する簡略化された
コンピュータシステムを示す図。
【図２】従来技術にかかるのバスタイミングチャート。
【図３】本発明のウェイトプロトコルを使用するバスの
バスタイミングチャート。
【図４】本発明の一実施例による再試行モジュールのブ
ロック図。
【図５】本発明の一実施例の回路及び動作を説明する
図。
【図６】本発明の一実施例の回路及び動作を説明する
図。
【図７】本発明の一実施例のバスモジュールの基本構造
を示すブロック図。
【図８】本発明の一実施例のバスモジュールの詳細ブロ
ック図。
【図９】本発明の一実施例におけるバスモジュールの動
作を説明するためのブロック図。
【図１０】本発明の一実施例のバスタイミングチャー
ト。
【図１１】本発明の一実施例のバスタイミングチャー
ト。
【図１２】本発明の一実施例のバスタイミングチャー
ト。
【図１３】本発明の一実施例のバスタイミングチャー
ト。
【図１４】本発明の一実施例のバスモジュールの詳細論
理ブロック図。
【図１５】本発明の一実施例のバスモジュールの詳細論
理ブロック図。
【図１６】図１４及び図１５に示すバスモジュールにお
ける、DO_WAITn信号が阻止されなかった場合の動作を説
明するためのタイミングチャート。
【図１７】図１４及び図１５に示すバスモジュールにお
ける、DO_WAITn信号が阻止された場合の動作を説明する
ためのタイミングチャート。
【符号の説明】
３０２：ウェイトコマンド ３０４：ウェイト期間 ３０６：データワード ４０２：データレシーバ ４０４：再試行待行列404 ４０６、４０８、４１０、４１２：データ格納ブロック ４１４：ドライバ4 ４１６：制御ブロック ４１８：コンピュータバス ５０２：バスドライバモジュール ５０６：コンピュータバス ５０４：バスデータレシーバ504 ５０８：内部論理ブロック ５１０：マルチプレクサ ５１２：データ格納ブロック ５１４：バスデータドライバ ６０２：バスモジュール ６０４：バス ６０６：再試行待行列 ６０８、６１０、６１２、６１４：データ格納ブロック ７０２：基本バスモジュール ７０４：バス ７０６：有限状態機械 ７０８：レシーバブロック ７１０：内行きトランザクション待行列 ７１２：外行きトランザクション待行列 ７１４：再試行待行列 ７１６：ドライバブロック ８０２：バスモジュール ８０４：バス ８０６：レシーバブロック ８０８：スレーブ有限状態機械 ８１０：内行きトランザクション待行列 ８１２：マスタ有限状態機械 ８１４：外行きトランザクション待行列 ８１６：競合調停有限状態機械 ８１８：ドライバブロック ８２０：競合調停信号 ８２６：NOT_READY信号 ８２８：ウェイト有限状態機械 ８３０、８３２：マルチプレクサ ９０２：バスモジュール ９０４、９０８：入力レジスタ ９０６：バス ９１０：制御論理ブロック ９１２：マルチプレクサ ９１４、９１８：出力レジスタ914 ９１６：再試行待行列 １４０２、１４０４、１４０６、１４０８：ウェイト状
態機械
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ビー・アレクサンダ アメリカ合衆国カリフォルニア州サン タ・クララ・プルーンリッジ・アベニュ ー2840 (56)参考文献 特開 平４−291624（ＪＰ，Ａ) 特開 平４−264947（ＪＰ，Ａ) 特開 平３−187643（ＪＰ，Ａ) 特開 平３−177949（ＪＰ，Ａ) 特開 平１−234940（ＪＰ，Ａ) 特開 昭64−78362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/42 350 ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】データ・セクションおよびアドレス・セク
    ションを別個に有するコンピュータ・バスを備えるデジ
    タルコンピュータ装置であって、前記コンピュータバス
    は、データが該バス上に送出され、かつ該バス上からデ
    ータが読み出されるバスサイクルを有しており、 前記コンピュータバスのデータ・セクション上にデータ
    ・シーケンスを送出すると同時に、該送出されたデータ
    をデータ再試行待ち行列に格納するデータバスの駆動モ
    ジュールと、 前記コンピュータバスのアドレス・セクション上にデー
    タ・シーケンスを送出すると同時に、該送出されたデー
    タをアドレス再試行待ち行列に格納するアドレスバスの
    駆動モジュールとを備え、 前記データバス駆動モジュールおよびアドレスバス駆動
    モジュールは、あるバスモジュールによってアサートさ
    れたウェイトコマンドに関連づけされたバスウェイト期
    間の間、同時に、前記コンピュータバスのそれぞれのセ
    クションにデータ・シーケンスを送出し続けるよう動作
    し、 前記データバス駆動モジュールおよびアドレスバス駆動
    モジュールは、前記バスウェイト期間の終了後、それぞ
    れの再試行待ち行列に格納されたデータを、それぞれの
    バス上に再試行するよう動作し、 前記コンピュータバス上のアドレス・セクション上に送
    出されるデータが、前記コンピュータバスのデータ・セ
    クションに送出される関連データに、少なくとも１つの
    バスサイクルだけ先行するよう、前記コンピュータバス
    上のデータがパイプライン化されるデジタルコンピュー
    タ装置。
  2. 【請求項２】前記アドレス再試行待ち行列が、少なくと
    も４つの記憶場所を有する請求項１に記載のデジタルコ
    ンピュータ装置。
  3. 【請求項３】前記データ再試行待ち行列が、少なくとも
    ４つの記憶場所を有する請求項１に記載のデジタルコン
    ピュータ装置。
  4. 【請求項４】前記ウェイトコマンドが、前記バスウェイ
    ト期間の開始より１バスサイクルだけ前にアサートされ
    る請求項１に記載のデジタルコンピュータ装置。
  5. 【請求項５】前記バスウェイト期間が、少なくとも４つ
    のバスサイクルを有する請求項１に記載のデジタルコン
    ピュータ装置。
  6. 【請求項６】前記駆動バスモジュールが、前記バスウェ
    イト期間が開始するよりも１またはそれ以上のバスサイ
    クル前に、バスウェイトコマンドをアサートする請求項
    １に記載のデジタルコンピュータ装置。
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