JPH0969855A - トランザクション・フローを制御する制御システムおよびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 システム資源の使用率およびスループットを
最大にし、システム待ち時間を最小限に抑えるパケット
交換単一プロセッサ・マルチプロセッサ・コンピュータ
・システム用のリンク・バイ・リンク・フロー制御方法
を提供する。 【解決手段】 コンピュータ・システムは、１つまたは
複数のマスタ・インタフェースと、１つまたは複数のス
レーブ・インタフェースと、各マスタ・インタフェース
ごとの専用トランザクション要求待ち行列を供給して各
スレーブ・インタフェースへのトランザクションの転送
を制御する相互接続システム・コントローラとを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケット交換マイ
クロプロセッサ・ベースのコンピュータ・システム（単
一プロセッサ）、またはそのようなコンピュータ・シス
テムのネットワーク、またはマルチプロセッサ・システ
ムでのフロー制御用の新規の方法および装置に関する。

【０００２】

【従来の技術】無駄な動作を防止しコンピュータ・シス
テムが効率的に動作するのを助けるには、システム中の
マイクロプロセッサ・トランザクション（データまたは
命令、あるいはその両方を含む）の信頼できる合理的な
フロー制御が必要である。コンピュータ・システム中の
通常のパケット交換バス・インタフェースは、フロー制
御のために否定応答、またはバックプレッシャ技術を使
用する。これは、マスタがスレーブによる否定応答のた
めに再試行トランザクションを発行するか、あるいはシ
ステム資源可用性の動的な変化の関数としてバックプレ
ッシャを変えるための複雑なハンドシェーク信号を発行
する必要がある。

【０００３】これらの方法は共に、実施が複雑であり、
ハンドシェークを実行し、バスに関する再調停を行い、
相互接続資源を再スケジューリングすることなどの余分
のクロック・サイクルを費やすことによってバス待ち時
間を増加させる。

【０００４】ある種のシステムは、すべての受信待ち行
列を、受信することが予想される最大数のトランザクシ
ョンを含むのに十分大きなサイズのものにすることによ
って、動的（負）フィードバック（たとえば否定応答）
を完全に回避する。これは、スレーブがより高価で基本
的にスケジューリング不能なものになるという欠点があ
る。特に、それぞれ、複数の要求を行う複数の要求源が
あるときにスケジューリング不能となる。この手法は、
受信待ち行列が非常に長くなり、システム待ち時間に悪
影響を与えることがある。

【０００５】プロセッサ速度の改良速度が引き続きメモ
リ速度の改良速度を上回っているので、相互接続待ち時
間を短縮することは、性能を大幅に向上させるうえでま
すます重要になっている。トランザクション受信待ち行
列のサイズを増加させることによって複雑さ、寸法、ハ
ードウェア・コストを増大させることなしに、負のフィ
ードバックを使用しなくて済むシステムを得て、その手
法に関連する非効率を回避することが特に有用である。

【０００６】通信スイッチ設計やデータ通信プロトコル
など、パケット交換システム用の様々なフロー制御技術
が開発されている。大部分の既存の設計では、（１）各
下流側ノードが上流側ノードへフィードバック信号を送
信するリンク・バイ・リンク・ベースで、あるいは
（２）２つの通信端末点しかフロー制御に参加せず、宛
先からのフィードバックがあるかないかが、フローを制
御するために送信側によって使用される端末間ベース
で、送信器を停止させるためにある形態の動的フィード
バック信号を使用する。提案されている他の方法は、速
度ベースのフロー制御であり、この場合、送信側は、合
意されている率で送信速度を測定し、下流側の任意の点
によって送信側へ送信される動的フィードバック信号に
基づいて送信速度を変える。大部分のパケット交換コン
ピュータ・システムは、リンク・バイ・リンク・フロー
制御プロトコルを使用する。

【０００７】リンク・バイ・リンク・フロー制御では、
下流側の受信側は、受信側のバッファ満杯状態または輻
輳状態を示すフィードバック信号を上流側の送信側に対
してアサートする。フィードバック信号は、下記の形態
のうちの１つをとることができる。 （ａ）送信側にしばらくの間送信を停止させ、再試行さ
せるパルス信号 （ｂ）信号がアサートされている間、送信側が送信を行
わないようにさせるレベル信号 （ｃ）それぞれ、送信側に送信を停止させ、再開させ
る、宛先からの停止・開始２メッセージ・フィードバッ
ク（大部分の既存のパケット交換システムはこの方法を
使用している）。

【０００８】リンク・バイ・リンク・フロー制御は、下
流側の受信側が上流側の送信側に発行するクレジットを
介して動作することもでき、この場合、送信側は、クレ
ジットで許可された数の要求のみを送信し、次いで、下
流側の受信側によって送信側に新しいクレジットが発行
されるまで停止する。下流側の受信側は、受信側の受信
待ち行列容量と、受信側が検出した他の輻輳条件に基づ
いて、上流側の送信側に発行されるクレジットの数と周
波数を動的に変える。そのようなシステムの詳細につい
ては、Ｈ．Ｔ．Ｋｕｎｇ等の「Ｔｈｅ ＦＣＶＣ Ｐｒ
ｏｐｏｓａｌｆｏｒ ＡＴＭ Ｎｅｔｗｏｒｋｓ」，Ｐ
ｒｏｃ．１９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏ
ｎｆ．ｏｎ Ｎｅｔｗｏｒｋ Ｐｒｏｔｏｃｏｌｓ，１
１６ページないし１２７ページを参照されたい。

【０００９】リンク・バイ・リンク・フロー制御は、下
流側待ち行列を受信することが予想される最大数または
項目を収容するのに十分な大きさにすることによって行
うこともできる。したがって、項目（要求）を失うこと
はなく、上流側の送信側に送信を停止させる必要はな
い。これは、高価なスケーリング不能な解決策である。

【００１０】宛先から発信元へのフィードバックがある
かないかを介する端末間フロー制御は、制御・輻輳管理
用のＴＣＰスライディング・ウィンドウ・プロトコル
と、ＡＴＭネットワークにおける輻輳制御用のＢＥＣＮ
／ＦＥＣＮ提案で実施されている。

【００１１】フロー制御の１つの手法は、マスタ装置を
使用して、相互接続先とのインタフェースでの待ち行列
長さの定義済み合意を用いてマスタ装置が発行できるト
ランザクションの数を追跡し、相互接続先が、トランザ
クションが完了するたびにフロー制御手段としてＡＣＫ
（肯定応答）を発行することである。この手法を使用し
ているプロトコル（ＨＤＬＣおよびＳＤＬＣ）では、送
信側は、パケットの最終受信側の機能（特に、待ち行列
サイズ）に関する情報を有さない。また、そのようなプ
ロトコルは、待ち行列長さを事前に決定しておくことを
必要とし、したがってスケーリングすることができな
い。また、各プロセッサ（またはマスタ）が他のすべて
のプロセッサ（またはマスタ）のすべてのトランザクシ
ョンを追跡する必要があるので、この手法は多重処理環
境には適していない。

【００１２】クレジット・ベースの方式では、クレジッ
トは、新しいパケットを送信できるようにするために下
流側の受信側によって発行される。そのような方式は、
（１）クレジットが非請求フィードバック・パケットと
してあるスイッチから他のスイッチに頻繁に発行され、
（２）クレジットが動的輻輳状態に基づいて変えられる
という欠点を有する。

【００１３】

【発明が解決しようとする課題】したがって、単一プロ
セッサ環境、マルチプロセッサ環境、ネットワーク化環
境に適応し、効率的でスケーリング可能で費用有効なパ
ケット交換トランザクション・フロー制御を可能にする
新規の装置および方法が必要である。

【００１４】

【課題を解決するための手段】本発明は、初期設定時に
システム中のすべての待ち行列の総待ち行列サイズを判
定し、マスタ（たとえばプロセッサ）がその総数の範囲
内の数のトランザクション要求しか送信できないように
する方法および装置を使用する。本発明のシステムは、
システム相互接続待ち行列を要求待ち行列、読取りデー
タ待ち行列、書込みデータ待ち行列として分類し、要求
とデータの両方の転送規則を粗に結合された事象として
判定する。１つまたは複数のマスタ（たとえば、マイク
ロプロセッサ）とスレーブ装置、たとえば入出力装置、
ディスク・ドライブ、メモリなどとの間に相互接続（シ
ステム）コントローラが接続される。この相互接続コン
トローラは各マスタごとの待ち行列を含み、各マスタ
は、そのマスタからコントローラへの未処理のトランザ
クション要求の数を示すトランザクション・カウンタを
含む。相互接続コントローラは、各下流側スレーブごと
の要求待ち行列と書込みデータ待ち行列の両方を含み、
かつコントローラからそのスレーブへの未処理の要求の
数とあるマスタからそのスレーブへの書込みデータ転送
の数とを含むトランザクション・カウンタも含む。

【００１５】マスタおよびコントローラは、それぞれの
カウンタが、下流側の対応する要求待ち行列またはデー
タ待ち行列が満杯であることを示すときに、トランザク
ション要求を下流側へ発行する（あるいは書込みデータ
転送要求を開始する）ことを妨げられる。トランザクシ
ョンが完了すると（たとえば、要求されたデータ読取り
を受信し、あるいはスレーブが書込みデータを使い尽く
したとき）、関連するカウンタは、トランザクション待
ち行列または書込みデータ待ち行列中のある場所が利用
可能であることを示すように減分される。

【００１６】したがって、マスタまたはシステム・コン
トローラが受信側が有する空間よりも多くのトランザク
ションまたはデータを送信することを防止することによ
って、待ち行列オーバフロー状態および輻輳状態が回避
される。データ転送が完了したことを通知すると共に下
流側待ち行列中の１つまたは複数の利用可能な空間につ
いてマスタに通知するためにハードウェア・ハンドシェ
ークが使用される。したがって、ハンドシェークは、ク
レジット・ベースの方式の場合と同様に非請求信号であ
り、この信号は動的輻輳に基づくものではない。

【００１７】システム中の最大待ち行列サイズは、初期
設定時に決定され、したがって、マスタがアプリケーシ
ョンを実行する前に知られる。したがって、マスタおよ
びコントローラは常に、すぐ下流側の待ち行列中の利用
できるスポットの数に関する情報を有する。これは、最
大待ち行列サイズが事前に分からず、送信側がそれ自体
に発行されたクレジットを追跡することしかできないク
レジット・ベースの方式とは対称的である。初期設定シ
ーケンスは、（たとえば、ブートＰＲＯＭによる）ソフ
トウェア駆動であり、待ち行列のサイズおよび深さは、
このシーケンスによって決定される。このシーケンス
は、システム自体を（それぞれの異なる待ち行列サイズ
を有する）それぞれの異なるスレーブ向けに再構成し、
あるいは機能していない待ち行列要素を削除するシステ
ムの適応性を与える。

【００１８】このフロー制御システム中の（アドバンス
またはオーバフロー）フィードバック信号をなくする
と、余分なハンドシェーク、資源に関する再スケジュー
リングまたは再調停、マスタによる再試行がなくなるの
で、インタフェース待ち時間が短縮される。したがっ
て、プロセッサの数に応じて容易にスケーリングできる
より簡単な設計を使用することができ、待ち行列のサイ
ズが小さくなるためにトランザクションを失う恐れなし
に、価格／性能に関して考慮すべき点および所望の帯域
幅の必要に応じてスレーブ待ち行列を縮小することがで
きる。さらに、必要に応じて、単に相互接続中のそれぞ
れの待ち行列およびバッファを縮小または拡大（サイズ
設定）することによって、小型で廉価なシステムから大
型で高価なシステムまで様々なシステムを同じモジュー
ルＣＰＵおよび入出力インタフェースから設計すること
ができる。相互接続コントローラは、所与の範囲の待ち
行列サイズを有する所与の１組のマスタおよびスレーブ
に適応するように設計されるので、マスタおよびスレー
ブを再設計する必要はない。システム・コントローラが
比較的廉価なので、システムのコストをそれほど増加さ
せずにいくつかの異なるコントローラ設計を使用するこ
とができる。このことは、プロセッサおよびスレーブ装
置が修正を必要とする場合には当てはまらない。

【００１９】飽和状態の下でシステムが正しく動作する
かどうかを試験しその妥当性を検査するために必要な全
体的なシステム設計および作業（フロー制御が重要であ
るとき）も大幅に簡略化される。

【００２０】

【発明の実施の形態】図１は、本発明を組み込んだコン
ピュータ・システム１０のトップレベル・ブロック図で
ある。この図は、Ｂｉｌｌ ｖａｎ Ｌｏｏ，Ｓａｔｙ
ａ Ｎｉｓｈｔａｌａ ａｎｄ Ｚａｈｉｒ Ｅｂｒａ
ｈｉｍの「ＵＰＡ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ」に完全に記載されている出願人の
新規のＵｌｔｒａｓｐａｒｃ Ａｒｃｈｉｔｅｃｔｕｒ
ｅの特定の実施態様に関するものである。「Ｍｅｔｈｏ
ｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ ＦｌｏｗＣ
ｏｎｔｒｏｌ ｉｎ ａ Ｐａｃｋｅｔ−Ｓｗｉｔｃｈ
ｅｄ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」と題する出願
人による関連特許出願の付録ＡとしてＳｕｎＭｉｃｒｏ
ｓｙｓｔｅｍｓ，Ｉｎｃ．のＵＰＡ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒｅの内部リリース・
バージョン１．１が提出されている。この特許出願は、
１９９５年３月３１日に米国特許庁に出願され、ＵＰＡ
アーキテクチャの多数の広範囲の特徴について説明して
おり、引用によって本明細書に編入されている。

【００２１】本発明は、新規のシステム相互接続アーキ
テクチャと、この相互接続を使用してマスタ装置とスレ
ーブ装置またはメモリ装置との間のトランザクション要
求およびデータ・フローを制御する、システム相互接続
アーキテクチャに付随する新規の方法を使用する。

【００２２】図１で、システム１０は、ＵＰＡモジュー
ル２０と相互接続ネットワークまたは相互接続モジュー
ル２５とを含む。相互接続ネットワークまたは相互接続
モジュール２５は、本発明の異なる実施形態では、デー
タ経路に接続することも、あるいは接続しないこともあ
る。ＵＰＡモジュールは、プロセッサ３０、グラフィッ
クス装置４０、入出力装置５０などの装置を含むことが
できる。他の装置を含めることができ、それらの装置
は、本発明のためのマスタ装置として働くことができ
る。マスタ・インタフェースは、トランザクション要求
を開始するエンティティ用のインタフェースとして定義
される。そのようなマスタの例は、メモリ要求を行うＣ
ＰＵや、ＤＭＡ要求を行う入出力チャネルおよびブリッ
ジである。

【００２３】一般に、本出願では、マスタはプロセッサ
として例示されている。しかし、マスタは、マイクロプ
ロセッサを含むか、それとも含まないかにかかわらず、
任意のトランザクション要求装置でよい。同様に、「ス
レーブ」は、本明細書では、メモリ装置と非メモリ装置
の両方を含め、かつそれ自体がマスタとして働くことが
できるプロセッサや入出力コントローラなどの装置を含
め、トランザクション要求を受け入れることができる任
意の装置でよい。

【００２４】本発明では、「トランザクション」は、マ
スタによって発行され、その後、すぐ下流側の受信側か
ら肯定パケット（選択された実施態様に応じて必ずしも
満杯のパケットではない）が発行される要求パケットと
して定義される。要求パケットにデータ転送が伴って
も、あるいは伴わなくてもよく、データ転送は要求パケ
ットと同じ１組のワイヤ上で行うことも、あるいは別々
のデータデプス・ワイ上で行うこともできる。これにつ
いては、下記に図５ないし図８に関して詳しく説明す
る。

【００２５】ＵＰＡポート６０は、モジュール２０をシ
ステム相互接続コントローラ（ＳＣ）７０に結合し、シ
ステム相互接続コントローラは、１つまたは複数のスレ
ーブ・インタフェース８０に結合される。スレーブ・イ
ンタフェースは、メモリ（メイン・メモリなど）用のイ
ンタフェースでも、または入出力インタフェースでも、
またはグラフィックス・フレーム・バッファでも、また
は他の相互接続ネットワークとの１つまたは複数のブリ
ッジでも、または場合によっては、ＣＰＵが受信する実
行すべきトランザクションでもよい。一般に、実行を求
めるトランザクション要求を受け入れる装置には、従来
型のメモリ装置８５や標準入出力装置９５など、本発明
によるスレーブ・インタフェース８０を与えることがで
きる。

【００２６】好ましい実施形態では、システム・コント
ローラ７０およびＵＰＡインタフェース６０が主プロセ
ッサ・チップ上に保持され、スレーブ・インタフェース
がマザーボード上に保持される。ただし、多数の変形例
が可能である。さらに一般的には、各マスタ（プロセッ
サか、それともその他の装置かにかかわらず）はＵＰＡ
マスタ・インタフェースであり、各スレーブはＵＰＡス
レーブ・インタフェースを含む。各ケースにおいて、シ
ステム・コントローラはシステムと共に存在する。

【００２７】相互接続モジュール２５にはデータ経路ク
ロスバー９０も含まれ、スレーブ・インタフェース、シ
ステム・コントローラ７０、ポート６０に結合される。
データ経路クロスバーは、簡単なバスでも、より複雑な
クロスバーでもよい（ＵＰＡポート６０は、ＵＰＡモジ
ュール２０の一部として構成することも、あるいは相互
接続モジュール２５の一部として構成することもでき
る）。データ経路クロスバー９０は、後述のようにデー
タを送信し書き込むために使用される。

【００２８】ユーザ・インタフェース、データ出力など
のために、システム１０の一部を形成する、１つまたは
複数の従来型メモリあるいはその他の記憶装置８５およ
び１つまたは複数の入出力（Ｉ／Ｏ）装置９５が設けら
れる。このような様々なスレーブ装置には、ＲＡＭ、Ｒ
ＯＭ、ディスク・ドライブ、モニタ、キーボード、トラ
ック・ボール、プリンタなどを含めることができる。こ
れらのスレーブ装置はスレーブ・インタフェース８０を
介して相互接続モジュール２５に結合される。「スレー
ブ」の語はこの場合、そのような装置が１つまたは複数
のプロセッサからの要求を受け入れ、その要求を満たす
ことしか意味しない。

【００２９】相互接続とは一般に、二地点間リンク、単
一のバスまたは複数のバス、交換ファブリクスなど、マ
スタおよびスレーブを相互接続するいくつかの異なる標
準通信トポロジーの形をとることができる。この相互接
続では、いくつかの従来型機構のうちのどれかを使用
し、１つまたは複数の単一経路を使用してトランザクシ
ョン要求をあるスレーブに切り替えることができ、交換
は、トランザクション要求パケットに含まれるアドレス
情報、または必ずしも要求パケットの内容に依存するわ
けではない他のプロトコルに基づいて行うことができ
る。相互接続には、任意の量のバッファリングが存在し
ても、あるいはバッファリングがまったく存在しなくて
もよい。

【００３０】図１（および図１Ａ、下記の議論を参照さ
れたい）に示した発明の好ましい実施形態は、すべての
マスタおよびすべてのスレーブに接続され、したがっ
て、システム要求およびデータ・トラフィックから完全
に見える中央コントローラを有する。代替実施形態で
は、分散コントローラが使用され、その場合、可視性を
維持することが望ましく、ある種の設計では、最大容量
待ち行列サイズが必要になる。

【００３１】図１Ａは本発明によるシステムのより汎用
的なブロック図を示す。この場合、複数のマスタがある
（３つの例示的なマスタＭ１ないしＭ３を図示した）。
これらのマスタは、ある種の状況ではスレーブとして働
くことができる。たとえば、Ｍ１がプロセッサであり、
Ｍ３が入出力コントローラである場合、そのＭ３は多く
の場合、後述の初期設定手順の場合と同様に、Ｍ１のス
レーブとして働く。一方、ＤＭＡ（直接メモリ・アクセ
ス）動作時には、入出力コントローラＭ３は、図１Ａで
Ｍ１．．．Ｍ２として表された１つないし多数のメモリ
のうちのどれかなどのメモリ装置のマスタとして働く。

【００３２】スレーブ装置Ｓ１．．．Ｓ２（１つでも、
あるいは複数でも、あるいは多数でもよい）も設けら
れ、マスタ、メモリ、スレーブは、図１でシステム・コ
ントローラ７０がマスタおよびスレーブに結合されるの
と同様にシステム・コントローラ７５を介して結合され
る。ＳＣ７５は、図１のデータ経路クロスバー９０の場
合と同様に、データ経路制御バス７７を介してデータ経
路クロスバー（または相互接続）９２に結合される。制
御バス７７は通常、システム・バスやデータ・バスより
も幅が狭く、たとえば、出願人のシステムの好ましい実
施形態では、データ経路の幅は７２ビットまたは１４４
ビットであるが、ＳＣデータ経路制御バスの幅は８ビッ
ト程度でよい。

【００３３】前記で指摘したように、ＳＣ７５は、すべ
てのマスタ、スレーブ、メモリに対して完全な可視性を
有する。システム・コントローラは、データ経路上に存
在する必要はないが、データ経路を制御し、かつ見るこ
とができるようにすべきである。

【００３４】図１Ａ中のＳＣ、マスタ、メモリ、スレー
ブは、図のアドレス／制御（Ａ／ｃｔｒｌ）線によって
相互接続される。アドレス／制御線は、固有の（専用二
地点間リンク）アドレス／制御線であっても、あるいは
バス接続することもできる。また、データをバス接続す
ることも、あるいはスイッチ接続することもできる。ア
ドレス／制御およびデータ線／バスは、共用アドレス／
データ・バスを設けることなどによって同じリンクを共
用することができる。

【００３５】ブートＰＲＯＭ９４はバスによって入出力
コントローラＭ３に接続される。入出力コントローラ
は、始動時にブートＰＲＯＭを読み取り、システムを従
来の方法で初期設定（たとえば、ＣＰＵ、レジスタなど
を初期設定）し、本発明の待ち行列、レジスタ、カウン
タを初期設定する。初期設定手順については下記に図５
に関して詳しく説明する。

【００３６】図２は、特定の実施形態中の相互接続モジ
ュール１００を示す。この場合、２つのマスタ・インタ
フェース（または「マスタ」）１１０および１２０、単
一のシステム・コントローラ（ＳＣ）１３０、２つのス
レーブ・インタフェース（または「スレーブ」）１４０
および１５０、データ経路クロスバー１５５が使用され
る。原則的に、任意の数のマスタおよびスレーブが存在
することができる。マスタは、前述のインタフェースの
うちのどれかでも、あるいは一般的に、トランザクショ
ン要求を発行することができる任意の装置、またはエン
ティティでもよい。

【００３７】各スレーブ１４０および１５０は、トラン
ザクション要求を受信するスレーブ待ち行列（それぞれ
１６０、１７０）を含む。これらのスレーブ待ち行列の
最大サイズはそれぞれ、ポートＩＤレジスタ１８０およ
び１９０中の値によって表される。

【００３８】マスタ１１０および１２０はデータ待ち行
列またはバッファ１１５および１２５を含み、スレーブ
１４０および１５０はデータ待ち行列またはバッファ１
８５および１９５を含む。データ待ち行列またはバッフ
ァ１８５および１９５の機能については、下記の図７お
よび図８に関して詳しく説明する。スレーブ書込みデー
タ待ち行列１８５および１９５の最大サイズもそれぞ
れ、ポートＩＤレジスタ１８０および１９０中の値によ
って表される。要求待ち行列項目（たとえば１００）と
書込みデータ待ち行列中のデータ・バッファ（たとえば
１８５）とが１対１の関係で対応し、書込みデータ待ち
行列がパケット全体を保持するために最大サイズを有す
る（すなわち、予想される最大のパケット・サイズを保
持できるサイズを有する）特殊なケースでは、１８０中
の待ち行列サイズは単一の数で表すことができる。

【００３９】図２で、スレーブ１４０および１５０は、
前記で図１でスレーブ８０に対して説明したスレーブ装
置のうちのどれでもよく、特に、スレーブ１４０および
１５０は任意の数のメモリ・スレーブ装置または非メモ
リ・スレーブ装置を表すことができる。

【００４０】初期設定動作 初期設定時に実行される基本ステップには下記のことが
含まれる。 （１）システムに結合されたすべてのスレーブのそれぞ
れの受信待ち行列のサイズを決定する。 （２）システム・コントローラ内のレジスタにスレーブ
受信待ち行列のサイズを記憶する。 （３）システム・コントローラの受信待ち行列のサイズ
を決定する。 （４）マスタ中の所定のレジスタにシステム・コントロ
ーラ受信待ち行列のサイズを記憶する。

【００４１】したがって、システム初期設定時に、初期
設定ソフトウェアは、各スレーブ中の要求待ち行列およ
び下記データ待ち行列用のサイズ・フィールドの内容を
読み取り、次いで、ＳＣ１３０の構成（ｃｏｎｆｉｇ）
レジスタ２００内部の対応するフィールドにこれらの値
をコピーする。一実施形態では、ＩＤレジスタ１７０お
よび１８０中の値（スレーブ待ち行列サイズを表す）
は、ＳＣ１３０の構成（「ｃｏｎｆｉｇ」）レジスタ２
００中の別々のフィールドに記憶される。また、ＳＣＩ
Ｄレジスタ２５５および２６５の値（ＳＣ待ち行列サイ
ズを表す）はそれぞれ、マスタ・インタフェース１１０
および１２０のｃｏｎｆｉｇレジスタ２７０および２８
０に記憶される。

【００４２】また、ｃｏｎｆｉｇレジスタ２００は、所
与のＳＣで実施される各ＵＰＡポートごとの別々の構成
レジスタと交換することができる。この場合、各スレー
ブ１４０および１５０ごとに１つずつ２つの別々のｃｏ
ｎｆｉｇレジスタがある。

【００４３】マスタ１１０および１２０はそれぞれ、Ｓ
Ｃ１３０との各マスタ・インタフェースから得たトラン
ザクション要求を待機させるために使用されるトランザ
クション要求出力待ち行列２９０および３００も含む。
各マスタ１１０および１２０は、後述のように、未処理
のトランザクション要求の数を追跡するために使用され
るカウンタ（３１０および３２０）を有する。

【００４４】ＳＣ１３０は、出力待ち行列２１０および
２２０と、それぞれに結合されたカウンタ２３０および
２４０を備える。これらの動作については下記で説明す
る。

【００４５】ＳＣ１３０は、各マスタごとのＳＣ命令
（またはトランザクション要求）待ち行列（ＳＣＩＱ）
も含み、したがってこの場合、２つのＳＣＩＱ２５０お
よび２６０がある。各ＳＣＩＱには、結合されたＳＣＩ
Ｑの最大サイズを表す値を含むＳＣＩＤレジスタ、すな
わちレジスタ２５５および２６５がそれぞれ結合されて
いる。

【００４６】ＳＣの動作を実施する回路は、図２ではＳ
Ｃ論理モジュール２４５によって示されており、必要な
機能を実行する従来型のハード配線論理機構またはソフ
トウェア論理機構、あるいはその両方を含むことができ
る。たとえば、本発明で使用されるトランザクション要
求の処理、待ち行列の制御、数値の比較およびカウンテ
ィングなどを実行するＡＳＩＣを設けることができる。
汎用プロセッサを使用し、本明細書で論じる機能を実行
するように（結合されている従来型メモリ、たとえばＲ
ＯＭやＲＡＭに記憶されたプログラム命令などによっ
て）構成することもできる。

【００４７】システム・コントローラでこれらの機能を
実行するために標準ハードウェアおよびソフトウェアの
様々な組合せが可能であり、同じことが、スレーブ装置
で実行される機能（スレーブ論理モジュール１４２およ
び１５２参照）およびマスタ装置で実行される機能（マ
スタ論理モジュール１１２および１２２参照）にも当て
はまる。この場合、論理モジュールは、前述の本発明の
機能を実行するために必要なすべての回路、プログラミ
ング、メモリ、インテリジェンスを表す。本発明の機能
を実行するようにハードウェア及びソフトウェアを組み
立てることは、本発明の教示が与えられた場合、当業者
なら容易に行うことができる（マスタ装置がプロセッサ
である場合、もちろん、本発明を実施する論理機構は主
として、プロセッサ自体と、それが実行する命令とで構
成することができる）。これらの論理モジュールの特定
の実施形態と、その実施形態がソフトウェアまたはハー
ドウェアによって表される範囲は、かなり様々であり、
したがって、図２ではブロック形でのみ示されている。

【００４８】次に、（アーキテクチャに関する）図１Ａ
および図２ならびに（初期設定シーケンスのフロー制御
に関する）図７ないし図８に関して初期設定シーケンス
を説明する。初期設定シーケンス用の命令は、非揮発性
メモリ、この実施形態ではブートＰＲＯＭ９４に記憶さ
れる。プロセッサＭ１は、ブートＰＲＯＭ９４への固定
アドレスを有し、ＳＣ７５へのアドレス／制御線Ａ／ｃ
ｔｒｌ−１を介して読取り要求によってブートＰＲＯＭ
９４にアクセスする。ＳＣは、要求をデータ経路制御線
またはバス９６（たとえば、８ビット・バス）を介して
データ経路クロスバー９２へ送信し、データ経路クロス
バー９２は入出力コントローラＭ３にアクセスする。し
たがって、入出力コントローラはこの動作では、プロセ
ッサＭ１のスレーブとして働く。

【００４９】話を明確にするために、本発明の説明の全
体にわたって、分割されたアドレスおよびデータ・バス
が仮定され図示されていることに留意されたい。しか
し、本発明は、共用アドレス／データ・バスを使用する
システムにも同様に適用することができる。

【００５０】入出力コントローラＭ３は、ブートＰＲＯ
Ｍ９４にアクセスして初期設定シーケンス用のコードを
読み取り、このコードを線Ａ／ｃｔｒｌ−３を介してＳ
Ｃ７５へ送信する。ＳＣ７５はこのコードをプロセッサ
Ｍ１へ送信する。

【００５１】図１Ａで、ＳＣ７５、マスタＭ１ないしＭ
３、スレーブＳ１ないしＳ２、メモリＭｅｍ１ないしＭ
ｅｍ２は、図２に示したように、ｃｏｎｆｉｇレジス
タ、カウンタ、ＳＣＩＤレジスタ、ＩＤレジスタ、マス
タ待ち行列、ＳＣＩＱ、スレーブ待ち行列を含む。しか
し、話を明確にするために、これらの要素は図１Ａには
示されていない。

【００５２】プロセッサＭ３が初期設定シーケンス命令
をブートＰＲＯＭ９４から検索した後、その命令が実行
される。第１の動作は、メモリおよびスレーブのＩＤレ
ジスタを読み取ることである。これらのＩＤレジスタ
は、前記で図２に関して説明したように、それぞれのス
レーブの命令待ち行列および書込みデータ待ち行列の値
を含む。この読取り動作のために使用されるフロー制御
シーケンスは、下記で図７の「スレーブ読取りフロー制
御」に関して説明するシーケンスに従い、ＩＤレジスタ
から得たデータはデータ・バス（またはデータ経路）７
１５を介して検索される。

【００５３】ＩＤレジスタ値は、システム・コントロー
ラ（図１Ａ中の７５、図２中の１３０）のｃｏｎｆｉｇ
レジスタ（ｃｏｎｆｉｇレジスタ２００など）に書き込
まれる。前述のように、１スレーブ当たり１つのｃｏｎ
ｆｉｇレジスタがあり、あるいは各スレーブごとのｃｏ
ｎｆｉｇレジスタ中の少なくとも１つのフィールドがあ
る。この書込み動作に関して使用されるフロー・シーケ
ンスは、下記で図８に関して論ずるとおりである。この
ためにシステム用の入出力コントローラが使用される。
したがって、図８で、この動作に関してスレーブ７１０
が入出力コントローラであると仮定すると、マスタ（こ
の場合はプロセッサ）７００は、ＳＣ７２０に各スレー
ブのＩＤレジスタ値をそれ自体のｃｏｎｆｉｇレジスタ
に書き込ませる。各ケースで、それぞれのＩＤレジスタ
値はプロセッサ（図８中のマスタ７００または図１Ａ中
のマスタＭ１）のバッファに記憶され、この値は、シス
テム・コントローラに渡され、次いで入出力コントロー
ラ（図８中のスレーブ７１０または図１Ａ中のマスタ／
スレーブＭ３）に渡される。入出力コントローラは次い
で、このために設けられたデータ経路（図８中のデータ
・バス７１５）を介してこの値をシステム・コントロー
ラに書き直す。

【００５４】初期設定手順の次のステップは、システム
・コントローラ（たとえば、図８に示したＳＣＩＱ０お
よび１、または図２に示したＳＣＩＱ２５０および２６
０）の受信待ち行列のサイズを読み取ることである。受
信待ち行列サイズはＳＣＩＤレジスタ（図２に示したレ
ジスタ２５５および２６５を参照されたい）に記憶され
る。この読取り動作は、システムの入出力コントローラ
を使用して実行され、その結果、マスタ／プロセッサは
ＳＣ受信待ち行列値を、バッファまたは事前に割り当て
られたレジスタに記憶する。

【００５５】最後に、これらのＳＣＩＱサイズはマスタ
ｃｏｎｆｉｇレジスタ（図２中の２７０や２８０など）
に書き込まれる。システムが単一プロセッサ・システム
である場合、プロセッサはＳＣＩＤ値をそれ自体のｃｏ
ｎｆｉｇレジスタと、マスタとして働くことができる他
の装置のｃｏｎｆｉｇレジスタに書き込む。マルチプロ
セッサ・システムの場合、１つのプロセッサがマスタと
して働き、ＳＣＩＤ値をそれ自体のｃｏｎｆｉｇレジス
タおよび他のプロセッサのｃｏｎｆｉｇレジスタに書き
込む。

【００５６】フロー制御の一般的な動作 下記に、本発明のトランザクション要求フロー制御の一
般的な説明を与え、次いで、特定のタイプのトランザク
ション要求の初期設定シーケンスおよびフロー制御に関
する詳細を含む、本発明の好ましい実施形態のより具体
的な説明を与える。

【００５７】ＳＣ１３０中のｃｏｎｆｉｇレジスタ２０
０およびマスタ中のｃｏｎｆｉｇレジスタ２７０および
２８０が初期設定された後、システム１００の通常の動
作を開始することができる。動作時には、ＳＣは、スレ
ーブＩＤレジスタ１８０および１９０のそれぞれの値の
コピーをｃｏｎｆｉｇレジスタ２００に維持し、したが
って、各スレーブ・インタフェースがそのスレーブ要求
待ち行列（１６０または１７０）内で処理できるトラン
ザクション要求の最大数と、スレーブ記憶データ待ち行
列（１８５または１９５）に保持できるデータの最大量
を「知る」。所与の時間には、カウンタ２３０および２
４０は未処理トランザクション要求の数を対応するスレ
ーブ要求待ち行列に記憶し、未処理記憶データのサイズ
をスレーブ記憶データ待ち行列に記憶する。未発行のト
ランザクション要求は、ある種の状況では、スレーブ１
４０および１５０のために出力待ち行列２１０および２
２０に記憶することができる。出力待ち行列２１０およ
び２２０は、任意の大きさでよく、具体的にはＳＣＩＱ
２５０および２６０よりも大きくてよい。他の状況で
は、要求は対応するＳＣＩＱで待機する。

【００５８】マスタ、たとえばマスタ・インタフェース
１１０は、発行すべきトランザクション要求を有すると
き、まずカウンタ３１０中の値をｃｏｎｆｉｇレジスタ
７２０中の値と比較する。カウンタ値がｃｏｎｆｉｇレ
ジスタ値よりも小さい場合、要求を発行することができ
る。要求は、マスタの出力待ち行列２９０からＳＣＩＱ
２５０へ送信され、カウンタ３１０は１だけ増分され
る。

【００５９】ＳＣ１３０は次いで、２つのスレーブ１４
０および１５０のうちのどちら宛にトランザクション要
求を発行するかを判定し、その待ち行列用のカウンタを
検査する。たとえば、スレーブ１４０がトランザクショ
ン要求の宛先である場合、ＳＣ１３０はカウンタ２１０
を検査し、そこに記憶されている値を、ＩＤレジスタ１
８０に対応するｃｏｎｆｉｇレジスタ２００中の値と比
較する。カウンタ２３０値が、ｃｏｎｆｉｇレジスタに
記憶されている値よりも小さい場合、ＳＣ１３０はトラ
ンザクション要求を発行し、カウンタ２３０を増分す
る。そうでない場合、トランザクション要求は出力待ち
行列２１０に維持される（同じマスタからの異なる要求
に関するトランザクションの順序付け制約に関係するあ
る種のトランザクションでは、要求をＳＣＩＱ２５０に
残すことが望ましいことがある）。

【００６０】この例でトランザクション要求が発行され
ると仮定すると、ＳＣ１３０はこのために、（トランザ
クション、たとえばデータの転送が完了したときに）マ
スタ１１０へ信号を送信し、（応答が送信されたとき
に）入力待ち行列２５０からトランザクション要求を除
去する。したがって、マスタ１１０はカウンタ３１０を
減分し、それによって、他の未処理トランザクション要
求を発行できるようになる。カウンタ３１０が最大値に
なった場合（ＳＣＩＱ２５０が満杯になったことを示
す）、カウンタ３１０を減分すると、単一の追加トラン
ザクション要求をマスタ１１０からＳＣ１３０へ送る余
裕がもたらされる。カウンタ３１０が最大値に達してい
ない場合、カウンタ３１０を減分すると、単に、マスタ
・インタフェース１１０が利用できるトランザクション
要求の数に１が追加される。

【００６１】出力待ち行列２１０および２２０は、サイ
ズが任意であり（具体的には、必要に応じてＳＣＩＱ２
５０および２６０ならびにスレーブ入力待ち行列１６０
および１７０よりもずっと大きくてよい）、本発明の動
作にとって好ましいが、必要ではない。２つのスレーブ
に別々の出力待ち行列（スレーブ１４０用に待ち行列２
１０およびスレーブ１５０用に待ち行列２２０）を維持
しない場合、あるいはマスタに関する順序付け規約のた
めに待ち行列２１０も待ち行列２２０も使用できない場
合、待ち行列２５０および２６０に記憶されている順序
要求は、待ち行列からクリアされる前に、それぞれの宛
先スレーブが順序要求を受け入れられるようになるまで
待機しなければならない。

【００６２】システム中のそのような順序付け制約はグ
ローバル順序付け要件でよい。すなわち、特定のシステ
ムでは、マスタ１１０からのスレーブ１５０宛の次のト
ランザクションが処理できるようになる前に、マスタ１
１０からの待ち行列２１０中の（スレーブ１４０宛の）
未処理のトランザクションを処理する必要がある。

【００６３】そのような順序付け要件を除いて、あるい
は、ＳＣＩＱ２５０および２６０中の未処理のトランザ
クションがそれぞれの異なるマスタからのものであると
仮定すると、これらの待ち行列２５０および２６０はど
ちらも、ＳＣ出力待ち行列２１０および２２０を介して
スレーブ１４０および１５０に対する要求を放出するこ
とができ、そのため、スループットを増大することがで
きる。たとえば、ＳＣＩＱ２６０中のスレーブ１４０要
求は、スレーブ１４０が満杯である（すなわち、その入
力待ち行列１７０が満杯である）場合でもＳＣ出力待ち
行列２１０へ送信することができ、次いで、ＳＣＩＷ２
６０から次のスレーブ１５０要求をスレーブ１５０へ送
信することができる。ＳＣ出力待ち行列が形成されてい
ない場合、スレーブ１５０要求は、発行される前にスレ
ーブ１４０がクリアされるのを待つ必要がある。したが
って、ＳＣ出力待ち行列は、２つのスレーブ・インタフ
ェースの真に独立した動作を可能にする。

【００６４】ＳＣＩＱ２５０および２６０は、マスタ・
インタフェースおよびそのそれぞれのカウンタの場合と
同様に互いに独立している。したがって、ＳＣ１３０
は、各マスタからの所定数の要求を処理するように構成
され、各マスタから受け入れられる要求の数は他のマス
タから受け入れられる数とは独立している。すなわち、
ＳＣＩＱのサイズは互いに独立している。また、個別の
マスタは、複数の要求をそのマスタからの他の要求とは
独立に行うことができ、したがって、要求待ち行列２９
０（または３００）および対応するＳＣＩＱ２５０（ま
たは２６０）は各ケースで、複数の待ち行列に分割する
ことができる。

【００６５】選択された任意の数のマスタおよびスレー
ブに対して、任意のマスタが、ＳＣを介して任意のスレ
ーブとのトランザクションを要求することができる。Ｓ
Ｃは通常、所定の最大数のマスタ・インタフェースおよ
びスレーブ・インタフェースを有する所与のシステム向
けに構成されたＡＳＩＣである。これは、（システム全
体と比べて）比較的簡単で廉価なＡＳＩＣなので、設計
者が、それぞれ、異なるシステムの特定のニーズに調整
された、それぞれの異なるＳＣをそのシステム向けに低
コストで容易に構成できるようにすることによって、融
通性および経済性に優れている。

【００６６】本発明を実施する論理機構は、図１に示し
たように、ＳＣ ＡＳＩＣならびにマスタ・インタフェ
ースおよびスレーブ・インタフェースのハードウェア／
ファームウェア論理機構と、システムのメモリ８５に記
憶されているプログラム命令によって形成される。代替
実施形態は、たとえば、本発明の好ましい実施形態のマ
スタ・インタフェース、システム・コントローラ、スレ
ーブ・インタフェースによって実行されるステップを実
行するメモリおよび汎用プロセッサを設けることによっ
て、この論理機構を他の方法で実施することができる。

【００６７】システム・コントローラの動作 次に図３ないし図４を参照すると分かるように、初期設
定時には（ボックス／方法ステップ４００）、すべての
ＵＰＡポートＩＤレジスタ（たとえば、図２中のスレー
ブＩＤレジスタ１８０および１９０）が読み取られ、そ
の内容がＳＣｃｏｎｆｉｇレジスタ２００（または、前
述の別々の専用ｃｏｎｆｉｇレジスタ）中の適当なフィ
ールドに書き込まれる。ＵＰＡ（スレーブ）ポートをポ
ートＩＤレジスタではなくＰＲＯＭと共に構成したとき
は、単一のＳＣ ｃｏｎｆｉｇレジスタ実施形態中の別
々のフィールドが使用される可能性が高い。本出願で
は、ｃｏｎｆｉｇレジスタのフィールドに言及するとき
はいつでも、別々のｃｏｎｆｉｇレジスタを意味するも
のとみなすこともでき、逆もまた同様である。

【００６８】ボックス４１０で、マスタ・レジスタが初
期設定される。この場合、ＳＣＩＤレジスタ２５５およ
び２６５が読み取られ、（それらのレジスタに記憶され
ている）ＳＣＩＱサイズがそれぞれのｃｏｎｆｉｇレジ
スタ２７０および２８０に書き込まれる。

【００６９】ｃｏｎｆｉｇレジスタ２００のフィールド
およびｃｏｎｆｉｇレジスタ２７０ないし２８０は、始
動時に（それぞれ、対応するレジスタ１８０ないし１９
０および２５０ないし２６０を読み取れるために）少な
くとも１つのトランザクションを個別に許可しなければ
ならないので、まず、始動を「ブートストラップ」する
ために値「１」に初期設定される。したがって、読取り
ＩＤレジスタ・トランザクション要求が発行され、カウ
ンタが減分されたときに、要求が許可される（ｃｏｎｆ
ｉｇレジスタがすべて０である場合、トランザクション
は許可されない）。それぞれのＩＤレジスタが読み取ら
れたとき、ｃｏｎｆｉｇレジスタ値は正しい値、すなわ
ち、レジスタに関連するＩＤレジスタの実際のサイズと
交換される。

【００７０】ボックス４２０で、１つのマスタ、たとえ
ばマスタ１２０に未処理の新しい要求があるかどうかが
判定される。ない場合、手順はボックス４２２で停止す
る（しかし、新しいトランザクション要求が行われたと
きにはいつでも、ボックス４２０で再開することができ
る）。

【００７１】ボックス４２４で、読取り動作を求める未
処理のトランザクション要求がある場合、システムは、
マスタ・インタフェース用のマスタ読取りデータ・バッ
ファ（下記でさらに詳しく論じる）のデータ受け入れ準
備が完了したかどうか、すなわち、マスタ読取りデータ
・バッファに、読み取るべきデータを受信するのに十分
な余裕があるかどうかを判定する。そうでない場合、シ
ステムはボックス４２６で、マスタ読取りデータ・バッ
ファの準備が完了するまで待機する。書込み動作が、読
取り動作に関する待機周期中に停止する必要はなく、独
立に進行でき、逆もまた同様であることに留意された
い。

【００７２】書込み動作の場合、システムは、スレーブ
・インタフェースまたはメモリを介して１つのスレーブ
に書き込むべきデータが実際にマスタ書込みバッファに
書き込まれる（送信される）準備ができているかどうか
を判定する。そうでない場合、再びボックス４２６で、
データ項目の書込み準備が整うまで待機周期が実行され
る。

【００７３】マスタ・インタフェースに関するかぎり、
読取り動作または書込み動作の準備が完了すると、ボッ
クス４３０で、システムは、マスタ・カウンタ（この例
ではカウンタ３２０）の値が、ｃｏｎｆｉｇレジスタに
記憶されている値、すなわち（最初にＳＣＩＤレジスタ
２６５によって提供された）関連するＳＣＩＱ２６０の
サイズに等しいかどうかを試験する。（マスタ・カウン
タは、ｃｏｎｆｉｇレジスタに記憶されている値を超え
ることができてはならないが、もしそうなった場合、比
較試験で「＝」ではなく「≧」を使用することによって
このことが考慮される。）カウンタが、総ＳＣＩＱ２６
０サイズに等しい要求を発行していない場合、この試験
は偽になり、この方法はボックス４４０へ進む。

【００７４】カウンタ値が最大許容値に達した場合、ト
ランザクション要求はＳＣに渡されず、この方法はボッ
クス５００へ進む。この場合、マスタ・インタフェース
中の未処理のトランザクション要求は、発行できるよう
になる前に、トランザクション完了信号がＳＣから受信
されるまで待機する必要がある（ボックス５１０）。好
ましい実施形態では、このトランザクション完了信号は
Ｓ＿ＲＥＰＬＹ信号の形をとる。この信号については、
下記で図５ないし図８に関して詳しく論じる。

【００７５】マスタ・インタフェース１１０は、このト
ランザクション完了信号を受信すると（ボックス５０
０）、そのＳＣＩＱに関連するカウンタを減分し（ボッ
クス５３０）、ボックス４４０のステップへ進む。

【００７６】ボックス４４０で、カウンタ３２０が１だ
け増分され、ボックス４５０で、トランザクション要求
がマスタによってＳＣへ送信される。したがってこの場
合、カウンタ３２０は、１つの（または１つの追加）ト
ランザクション要求が送信されたことを反映する。

【００７７】ボックス４２０ないし４５０および５００
ないし５２０がすべて、マスタまたはマスタ・インタフ
ェース１１０および１２０などのマスタ・インタフェー
スによって、あるいはマスタまたはマスタ・インタフェ
ースにおいて実行される方法ステップに関係するもので
あることが理解されよう。下記で、ボックス４５２ない
し４５８および４６２ないし４９０（すなわち、図４の
ほぼすべて）が、システム・コントローラ（ＳＣ）にお
いて、あるいはＳＣによって実行される方法ステップに
関係するものであることが分かる。ボックス４６０およ
び４９５は、必要に応じてデータを読み取り書き込む方
法ステップに関係するものである。

【００７８】ＳＣは、要求受信待ち行列（ＳＣＩＱ２５
０および２６０など）内に未処理のトランザクション要
求があるかどうかを判定するインテリジェンスまたは論
理機構、あるいはその両方（ハードウェアまたはソフト
ウェア、あるいはその両方）を備える。未処理のトラン
ザクション要求がある場合、ボックス４５２で、待ち行
列の１番上にあるトランザクション要求が調べられ、ス
レーブが要求の受信側とされているかどうかが判定され
る。この待ち行列の制御および受信側の判定は、従来の
方法で実施される。

【００７９】ボックス４５４（図４）で、この方法は未
処理の動作がメモリ動作であるか、それとも非メモリ・
スレーブ動作であるかを判定する。メモリ動作である場
合、ボックス４５６で、この方法は、グローバル順序付
け制約またはその他の順序付け制約が与えられた場合に
受信側メモリが妥当であるかどうかを判定する。

【００８０】ある種のそのような可能な制約は、所与の
マスタによるメモリ要求またはスレーブ要求の処理を、
同じマスタによる他のメモリに対する要求またはスレー
ブに対する要求が解決されるまで遅延させることに関係
するものである。すなわち、所与のマスタ、たとえばマ
スタ１から、スレーブ１に対する一連のトランザクショ
ン要求を発行することができ、次いでスレーブ２に対す
るトランザクション要求を発行することができる。本発
明のシステムの好ましい実施形態では、（マスタ１から
の）すべての未処理のスレーブ１要求は、新しいスレー
ブ２要求が実行される前に完了する。これによって、新
しいスレーブ２トランザクションが依存するスレーブ１
動作が行われる。したがって、それぞれの異なるスレー
ブに発行された要求に対する所与のマスタからのトラン
ザクション要求の強力なグローバル順序付けが維持され
る。これは、後述のスレーブ２要求を発行する前に、Ｓ
＿ＲＥＰと呼ばれるスレーブ１からの信号を待つこと
を、マスタに要求することによって行われる。

【００８１】他のシステムでは、マスタ１が、スレーブ
１からのＳ＿ＲＥＰＬＹ（トランザクション完了）信号
を待たずに複数の要求を自由にスレーブ１に発行できる
ようにすることが好ましいことがある。そのようなシス
テムでも、所与のメモリまたは非メモリ・スレーブが、
ある種のトランザクション、すなわち、所定のトランザ
クション・タイプのトランザクション、または特定のマ
スタからのトランザクション、あるいはその両方を受け
入れることを一時的に拒否し、あるいは何らかの他の理
由である種のトランザクションを受け入れることを一時
的に拒否することができる、トランザクションに関する
順序付けまたはその他の制約が存在することができる。

【００８２】このような理由で、受信側メモリがこの時
点で妥当なものではなく、あるいは利用できない場合、
ボックス４５８で、この方法は、メモリが有効になり利
用可能になるまで待機する。

【００８３】受信側メモリが有効である場合、ボックス
４６０で、下記でさらに詳しく説明するように、データ
が必要に応じてメモリから読み取られ、あるいはメモリ
に書き込まれ、Ｓ＿ＲＥＰＬＹ（トランザクション完
了）信号が送信される。

【００８４】未処理のトランザクションが非メモリ・ス
レーブ・トランザクションである場合、ボックス４６２
で、この方法は、どのスレーブが要求を受信すべきかを
判定する。ボックス４６４で、前述の順序付け制約また
はその他の制約が与えられた場合に受信側スレーブがこ
の時点で有効な受信側であるかどうかが判定される。そ
うでない場合、ボックス４６６で、この方法はスレーブ
が有効になるまで待機する。

【００８５】スレーブがこのトランザクションに関して
有効になった後、トランザクション要求が対応するＳＣ
出力待ち行列（ＳＣＯＱ）２１０または２２０へ移され
る。

【００８６】未処理のトランザクションがスレーブ書込
みトランザクションである場合、この時点で（ボックス
４７０）、ＳＣがデータ経路制御信号を介してデータ経
路１５５をイネーブルし、次いで、（トランザクション
が未処理の）マスタがデータをデータ経路を通して適当
なスレーブ入力待ち行列（１８５または１９５）へ移動
できるようになる。ＳＣは次いで、そのトランザクショ
ン完了（Ｓ＿ＲＥＰＬＹ）信号をマスタとスレーブの両
方へ送信する（下記の図８に関する議論を参照された
い）。

【００８７】次いでボックス４７５で、ＳＣ１３０は、
受信側スレーブ用のカウンタ、たとえば、スレーブ１５
０が未処理のトランザクション要求の宛先である場合は
カウンタ２４０を検査する。カウンタがｃｏｎｆｉｇレ
ジスタ中の値（すなわち、初期設定時に読み取られた、
ＩＤレジスタ１８０または１９０によって示されるサイ
ズ）以上である場合、要求はまだ許可されない。この場
合、宛先スレーブ待ち行列中の空き線が開放されトラン
ザクション要求を受信するまで、ステップ５３０ないし
５５０（基本的にステップ５００ないし５２０と同じ）
が実行される。

【００８８】適当なカウンタ（２３０または２４０）が
最大許容値に達していない場合は、１だけ増分され（ボ
ックス４８０）、トランザクション要求が受信側スレー
ブへ送信される（ボックス４９０）。

【００８９】未処理のトランザクションがスレーブ読取
り要求である場合、この時点で（ボックス４９５）、読
取り動作が開始される。読取り動作が完了すると、スレ
ーブがＰ＿ＲＥＰＬＹをＳＣへ送信し、ＳＣが要求側マ
スタと受信側スレーブの両方へＳ＿ＲＥＰＬＹを送信す
る。スレーブ読取り要求のトランザクション及びデータ
・フローに関する詳細については、下記の図７に関する
議論を参照されたい。

【００９０】この時点で、この方法は図３中のボックス
４２０へ進み、すなわち、他のトランザクション要求が
行われているかどうかが判定される。

【００９１】図３ないし図４のフローチャートは、それ
ぞれの異なるトランザクションに関する厳密に線形のシ
ーケンスを示すとは限らない（ただし、所与のトランザ
クションの場合、フローは線形である）。たとえば、好
ましい実施形態では、ＳＣによってスレーブ・インタフ
ェースに他のトランザクション要求が発行されたときで
も、１つのマスタ・インタフェースからトランザクショ
ン要求を発行することができる。他のタイプおよび程度
の並列動作を実施することができる。

【００９２】フロー制御 図５ないし図８は、本発明では４つの異なるタイプのト
ランザクションのそれぞれの場合にフロー制御がどのよ
うに行われるかを示す。 図５：メモリからの読取り動作（すなわち、スレーブ・
インタフェースがメモリ・インタフェースである場合） 図６：メモリへの書込み動作 図７：メモリ以外の装置からの読取り動作 図８：メモリ以外の装置からの書込み動作

【００９３】キャッシュ読取りトランザクション（スヌ
ープバスを使用するトランザクションであり、本発明で
は重要ではない）など他の動作も可能であるが、本発明
の特徴を示すには前記の動作で十分である。

【００９４】図５および図６では、話を簡単にするため
に、図２に示した待ち行列およびレジスタが図示されて
いないが、マスタ・インタフェース（ＵＰＡポート）と
システム・コントローラの両方に、図２とほぼ同じ構成
で含められているものと理解すべきである。したがっ
て、前記で図２および図３に関して説明したトランザク
ション制御が、図５−図６および図７−図８に関しても
行われる。

【００９５】しかし、図５および図６に示したメモリ・
バンクが、図２に示したスレーブ待ち行列を含む必要は
なく、また、図５中のシステム・コントローラが、図２
と同様なｃｏｎｆｉｇレジスタおよびカウンを含む必要
はない。その代わり、読取りトランザクション要求装置
または書込みトランザクション要求装置とメモリとの間
のフロー制御など従来型のフロー制御を、実施形態特有
のものとして使用することができる。読取り要求および
書込み要求が適切にメモリ・バンクに割り当てられるよ
うにする多くの標準設計は妥当である。この例では、図
３および図４のステップ（ボックス）４７０ないし４９
０および５３０ないし５５０が、メモリとの間の読取り
トランザクションおよび書込みトランザクションの制御
用の等価ステップと置換される。

【００９６】図５には、相互接続モジュール６００の特
定の実施形態が図示されている。この場合、メモリ・バ
ンク６１０．．．６２０はスレーブ装置であり、合計で
ｍ個のメモリ・バンクが下付き文字（０）．．．（ｍ−
１）によって示されている。同様に、複数のマスタ・イ
ンタフェース（ＵＰＡポート）６３０．．．６４０があ
り、本発明の例では、３２個のマスタ・インタフェース
が下付き文字０．．．３１によって示されている。デー
タ経路クロスバー６２５は、メモリ・バンクを従来の方
法でＵＰＡポートに結合する。

【００９７】一般に、この操作では、トランザクション
要求の受信の順序はスレープ・インタフェースによる回
答の順序となる。

【００９８】一般に、図５ないし図８では、各図ごとの
必要に応じて、事象の順序が、円で囲まれた事象参照符
号１、２、３、４によって示されている（添付の矢印
は、データ・フローまたは信号フローの方向を示す）。
図５および図６中のメモリが、図２中のスレーブのスレ
ーブ待ち行列およびＩＤレジスタを含まないことを除い
て、図５ないし図８に関するデータ・フローの下記の説
明は、トランザクション要求制御（図３ないし図４）に
関して説明したステップを含むものと理解すべきであ
る。したがって、各要求が発行されるたびに、適当なカ
ウンタの検査、増分、減分が実行され、要求が適当な時
間に送信されることが決定される。それぞれの待ち行列
も必要に応じて処理される。

【００９９】メモリ読取り要求：図５ この読取り要求の例では、データからメモリから送られ
て来て、たとえばキャッシュからは送られて来ないもの
と仮定する。図５に示したスヌープバス上のスヌープ動
作はこの場合は検討しない。

【０１００】事象１：ポスト６３０などのＵＰＡマスタ
・ポートにおいて、メモリからの読取りトランザクショ
ンの準備が完了し、マスタ・カウンタが許容最大値に達
していないとき（図３−図４中のボックス４３０を参照
されたい）、読取りトランザクションはＵＰＡ＿Ａｄｄ
ｒｅｓｓｂｕｓ上でＵＰＡポート６３０からシステム・
コントローラ６５０に発行される。このことは、図５中
のＵＰＡ＿Ａｄｄｒｅｓｓｂｕｓ６６０に沿った事象１
（Ｐ＿ＲＥＱ）によって示され、情報の方向、すなわち
ポートからＳＣは、矢印の方向によって示されている。

【０１０１】事象２：メモリ・サイクル［すなわちＲＡ
Ｓ（読取りアドレス・ストローブ）／ＣＡＳ（列アドレ
ス・ストローブ）要求発行］がメモリ制御バス６７０を
介してメモリ・バンク６１０．．．６２０に発行され
る。バス６７０に沿ったベント２（「ＲＡＳ／ＣＡ
Ｓ」）を参照されたい。

【０１０２】事象３：データ経路がデータ経路制御バス
６８０に沿った信号によってスケジューリングされ、そ
れに応じて、データ項目が、メモリ・データバス６９０
およびＵＰＡデータバス７００を介してメモリからデー
タ経路クロスバー６２５へ転送される。これによって読
取り要求が行われる。

【０１０３】メモリ書込み要求：図６ 図６は、図５と同じ回路を示すものであるが、フロー
は、読取り動作ではなく（非キャッシュ）書込み動作に
関するものなので異なる。事象１では、ＵＰＡアドレス
・バス６６０に沿って書込み要求が発行される。

【０１０４】事象２では、データ経路制御信号がバス６
８０を介して送信され、データ経路クロスバー６２５が
イネーブルされる。データ経路がスケジューリングされ
た後、データを供給するために、ＳＣ６５０によってＳ
＿ＲＥＰＬＹもバス７１０を介してＵＰＡポート６３０
へ送信され、データ項目がＵＰＡポート６３０からデー
タ・バス７００を介してデータ経路クロスバーへ送信さ
れる。この場合、データ項目は、メモリ・バンクへ転送
されることに備えてバッファされる。この点で、ＵＰＡ
ポート中のカウンタが減分され、システム・コントロー
ラが他のトランザクション要求を使用できることを示
す。

【０１０５】事象３では、メモリ・バンクが、バス６７
０を介してＲＡＳ／ＣＡＳ信号を使用してイネーブルさ
れ、データ項目がバス６９０を介してメモリ・バンクへ
送信される。これによって書込み動作が完了する。

【０１０６】前記の方法では、書込みデータの準備が完
了するまで書込み要求が発行されることはない。たとえ
ば、データバス６９５が１４４ビット幅であるが、バス
６９０が２８８ビット幅である場合、データ語はクロス
バーにバッファされ、２８８ビット・ブロックとしてア
センブルされ、次いでメモリに書き込まれる。

【０１０７】スレーブ読取り要求：図７ 図７は、メモリ以外のスレーブ装置に対する読取りシー
ケンスを示すものであり、図２に類似しているが、この
例の場合、単一のマスタ・インタフェース７１０および
単一のスレーブ・インタフェース７２０が使用され、シ
ステム・コントローラ７２０およびデータ経路クロスバ
ー７３０によって結合されている。

【０１０８】事象１は、読取り要求Ｐ＿ＲＥＱがＵＰＡ
アドレス・バス７４０上でＳＣ７２０に発行されること
を示す。

【０１０９】事象２では、ＳＣ７２０がＰ＿ＲＥＱをバ
ス７５０でスレーブ・インタフェース７１０へ送信す
る。これを行うには、複数のスレーブ・インタフェース
がある場合、ＳＣはまず、アドレスを復号して、Ｐ＿Ｒ
ＥＱが正しいスレーブ・インタフェースへ送信されるよ
うにしなければならない。事象２では、データ経路を介
してデータを移動する準備を行うようスレーブ・インタ
フェースが通知される。

【０１１０】データ項目の準備が完了すると、事象３が
発生し、すなわちＰ＿ＲＥＰＬＹがバス７６０を介して
スレーブ７１０からＳＣ７２０へ送信される。

【０１１１】事象４では、マスタ・インタフェースにデ
ータを受信させる一連のステップが実行される。ＳＣ７
２０は、データ経路７３０をスケジューリングし、Ｓ＿
ＲＥＰＬＹをバス７７０を介してマスタ・インタフェー
ス７００に発行する。また、ＳＣは、Ｓ＿ＲＥＰＬＹを
バス７８０上でスレーブ７１０に発行し、データの準備
ができたときに、このデータをスレーブのＵＰＡデータ
バス７９０上でデータ経路およびデータバス８００を介
してマスタ・インタフェース７００へドライブする。

【０１１２】スレーブ書込み要求：図８ 図８は、図７と同じ装置を示すが、非メモリ・スレーブ
・シーケンスからマスタ・インタフェースへの書込みシ
ーケンスを示すものである。このシーケンスでは、スレ
ーブ・インタフェース７１０のデータ待ち行列ＰＲＥＱ
＿ＤＱが十分な空間を有するまでデータを転送すること
はできない。

【０１１３】図７および図８では、トランザクション要
求カウンタ８１０とデータ要求カウンタ８２０が共にＳ
Ｃ７２０に示されている。これらはそれぞれ、ＰＲＥＱ
待ち行列およびＰＲＥＱ＿ＤＱ待ち行列（スレーブ出力
データ待ち行列）がどれだけ充填されているかを判定す
るカウンタである。この２つの待ち行列のサイズが異な
る場合、それらに関連するカウンタ８１０および８２０
のサイズは異なる。この２つの待ち行列のサイズが同じ
である場合、ＳＣで単一のカウンタを使用して両方の待
ち行列がどれだけ充填されているかを判定することがで
きる。

【０１１４】事象１：書込み動作の第１の事象は、Ｐ＿
ＲＥＱがマスタ・インタフェース７００によってバス７
４０を介してシステム・コントローラ７２０に発行され
ることである。

【０１１５】事象２：事象２では、ＳＣはＰ＿ＲＥＱを
バス７５０を介してスレーブ・インタフェース７１０に
発行する。Ｐ＿ＲＥＱは、どのくらいの量のデータが書
き込まれるかをＳＣに通知するのに十分な語を含む。前
述のように、スレーブ・データ待ち行列カウンタ８２０
は、データ待ち行列ＰＲＥＱ＿ＤＱがどれだけ充填され
ているかを追跡するために使用される。ＰＲＥＱ＿ＤＱ
が過度に充填されている場合、書込みトランザクション
は待たなければならない。

【０１１６】データ待ち行列ＰＲＥＱ＿ＤＱは、１つの
語の幅でも（たとえば１６ビット）、ブロックの幅（た
とえば６４ビット）でもよい。したがって、現行のシス
テムで複数の転送サイズがサポートされる。可能な待ち
行列構成には、１要求当たり最大容量、または１要求当
たり最大容量のある部分、たとえば前述の６４ビット例
および１６ビット例が含まれる。

【０１１７】待ち行列ＰＲＥＱ＿ＤＱが十分に得られる
場合、書込み動作は進行することができる。さらに事象
２で、ＳＣは、データ経路制御信号「ＤＰ ｃｔｒｌ」
によってデータ経路７３０をスケジューリングし、Ｓ＿
ＲＥＰＬＹをバス７７０を介してマスタ・インタフェー
スに発行してマスタ・インタフェースのデータ・バス８
００でデータをドライブする。また、ＳＣはＳ＿ＲＥＰ
ＬＹをバス７８０を介して発行し、スレーブ・インタフ
ェース７１０にそのデータ・バス７９０を介してデータ
を受信するよう命令する。

【０１１８】マスタ・インタフェースがＳ＿ＲＥＰＬＹ
を受信し、データがバス８００を介してデータ経路クロ
スバー７３０へ転送された後、マスタ・インタフェース
に関するかぎりトランザクションは完了する。したがっ
て、この点で、スレーブ・インタフェースがまだデータ
を受信していない場合でも、マスタ・インタフェースは
他のトランザクションの準備を行う。

【０１１９】アドレス経路とデータ経路が独立している
ので、要求パケット（宛先アドレスを含む）および対応
するデータを任意の順序でスレーブ・ポートへ転送する
ことができる。すなわち、データは実際には、Ｐ＿ＲＥ
Ｑがスレーブの待ち行列ＰＲＥＱに到着する前に入力待
ち行列ＰＲＥＱ＿ＤＱに到着する。こうなった場合、デ
ータはＰ＿ＲＥＱが到着するまで待つ必要があり、その
結果、スレーブはデータに関する宛先アドレスを判定す
ることができる。もちろん、最初にＰ＿ＲＥＱが到着し
て、２番目にデータが到着することもでき、その場合、
データはただちに、Ｐ＿ＲＥＱによって指定された宛先
に書き込むことができる。

【０１２０】事象３：スレーブは、要求されたデータを
データ待ち行列からクリアし、トランザクション要求を
入力待ち行列からクリアした後、他のトランザクション
の準備が完了したことを示すＰ＿ＲＥＰＬＹをバス７６
０を介してＳＣに発行する。ＳＣは、これに応じてカウ
ンタ８１０および８２０を減分する。トランザクション
はＳＣの観点からは完了し、すなわち、もはやＳＣが実
行する動作はない。

【０１２１】トランザクションの順序付け トランザクションとは、本明細書では、マスタ装置また
はモジュール（ハードウェア、またはソフトウェア、ま
たはその組合せ）による任意のタイプの要求である。こ
のようなトランザクションには、読取り応答および書込
み応答に接続しなければならない読取りデータ転送、書
込みデータ転送などが含まれる。すなわち、たとえば、
各書込み要求は論理的に書込みデータ（書き込むべきデ
ータ）にリンクされる。前述の説明では、データ転送の
順序付けが書込み要求の順序によって支配されるものと
仮定されているが、他の可能性も存在する。

【０１２２】たとえば、書込み要求と書込みデータとの
間のリンクは、各書込み要求およびそれに対応するデー
タにトークンを割り当てることによって得られる。次い
で、このトークンを使用して、所与の書込み要求が完了
したことがシステム・コントローラおよびプロセスに通
知される。すなわち、書込みデータがそのトークンを保
持し、トークンが受信されたとき、関連するトークンを
有する書込み要求が完了したことが分かる。そのような
システムは、関連するトークンを見つけるトークン一致
論理機構を必要とする。このトークン・システムは、マ
スタが要求するトランザクションに関して前記で説明し
たシステム・コントローラの動作に適用することがで
き、トランザクション要求と要求の完了との順序付け要
件をなくする。すなわち、読取りトランザクションおよ
び書込みトランザクションは、それらが発行された順序
以外の順序で実行することができる。

【０１２３】いずれの場合も、データ転送があるか、そ
れともないかにかかわらずに、各トランザクションごと
に、システム・コントローラによる対応する応答があ
る。一般に、様々なトランザクションに関する事象の順
序は下記のとおりである。スレーブからの読取り：読取
り要求--＞スレーブ読取り応答--＞読取りデータ転送
（任意選択） マスタからの書込み：書込み要求--＞ＳＣ書込み応答--
＞書込みデータ転送（任意選択） スレーブからの書込み：（書込み要求／書込みデータ転
送、どちらが先でもよい）--＞書込みデータが使い尽く
されたときにスレーブ応答

【０１２４】したがって、本発明は、多数の異なる順序
付け方式に適応させることも、あるいは実際に、特定の
順序付けが必要とされないトークン・システムなどの方
式に適応させることもできる。

【図面の簡単な説明】

【図１】 本発明を組み込んだコンピュータ・システム
の好ましい実施形態のブロック図である。

【図２】 図１に示したシステムの一部の詳細な図であ
る。

【図３】 本発明の方法の汎用実施形態を示すフローチ
ャートである。

【図４】 本発明の方法の汎用実施形態を示すフローチ
ャートである。

【図５】 それぞれの異なるタイプのトランザクション
に関する本発明によるトランザクション・フロー制御を
示すブロック図である。

【図６】 それぞれの異なるタイプのトランザクション
に関する本発明によるトランザクション・フロー制御を
示すブロック図である。

【図７】 それぞれの異なるタイプのトランザクション
に関する本発明によるトランザクション・フロー制御を
示すブロック図である。

【図８】 それぞれの異なるタイプのトランザクション
に関する本発明によるトランザクション・フロー制御を
示すブロック図である。

【符号の説明】

１０ システム ２０ ＵＰＡモジュール ２５ 相互接続ネットワークまたはモジュール ３０ プロセッサ ４０ グラフィックス装置 ５０ 入出力装置 ６０ ＵＰＡポート ７０ システム相互接続コントローラ（ＳＣ） ７５ システム・コントローラ ７７ データ経路制御バス ８０ スレーブ・インタフェース ８５ 従来型のメモリ装置 ９０ データ経路クロスバー ９４ ブートＰＲＯＭ ９５ 標準入出力装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザヒール・イーブラヒム アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・ガルシア アヴェ ニュ・2550 (72)発明者 サトヤナラヤナ・ニシュタラ アメリカ合衆国 95014 カリフォルニア 州・クパチーノ・カントリー スプリング コート・11522 (72)発明者 ケヴィン・ビイ・ノーモイル アメリカ合衆国 95129 カリフォルニア 州・サン ホゼ・ボリナ ドライブ・4708 (72)発明者 レスリー・コーン アメリカ合衆国 94539 カリフォルニア 州・フレモント・ローズメア ドライブ・ 43967 (72)発明者 ルイス・エフ・コフィン，ザ サード アメリカ合衆国 95124 カリフォルニア 州・サン ホゼ・ワイン コーク ウェ イ・3444

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのマスタ装置を備えた少
   なくとも１つのマイクロプロセッサと、メイン・メモリ
   と、トランザクション要求を記憶するスレーブ受信待ち
   行列を有する少なくとも１つのスレーブ装置とを有する
   コンピュータ・システム中のトランザクション・フロー
   を制御する制御システムであって、 前記少なくとも１つのスレーブ装置による転送要求を待
   機させるのに使用できる位置の数を表す第１のレジスタ
   値を記憶する第１のレジスタと、 前記スレーブ受信待ち行列に記憶されているトランザク
   ション要求の数を所与の時間に表す第１のカウンタ値を
   記憶する第１のカウンタと、 前記少なくとも１つのマスタ装置に結合された相互接続
   受信待ち行列と、 前記第１のレジスタ、前記第１のカウンタ、前記スレー
   ブ受信待ち行列に結合され、前記第１のレジスタ値を前
   記カウンタ値と比較する比較論理機構を含み、前記カウ
   ンタ値が前記第１のレジスタ値よりも小さいときに前記
   トランザクション要求を前記相互接続受信待ち行列から
   前記スレーブ装置へ転送する第１の回路とを備えること
   を特徴とする制御システム。
2. 【請求項２】 少なくとも１つのマスタ装置と、少なく
   とも１つのスレーブ装置と、これらのマスタ装置とスレ
   ーブ装置との間に接続されたシステム相互接続機構とを
   含み、そのシステム相互接続機構は前記各マスタ装置に
   結合された少なくとも１つの相互接続要求待ち行列を有
   し、前記各スレーブ装置はシステム相互接続機構に結合
   された少なくとも１つのスレーブ要求待ち行列を含むコ
   ンピュータ・システム中のトランザクション・フローを
   制御する方法であって、 （１）第１のトランザクション要求を前記第１のマスタ
   装置から前記第１のシステム相互接続機構へ転送するス
   テップと、 （２）前記第１のシステム相互接続機構の第１の相互接
   続受信待ち行列で第１のトランザクション要求を受信す
   るステップと、 （３）前記第１のトランザクション要求に関する受信側
   スレーブ装置を判定するステップと、 （４）受信側スレーブ装置の受信側スレーブ要求待ち行
   列を使用して前記第１のトランザクション要求を受け入
   れることができるかどうかを判定し、そうである場合、
   前記トランザクション要求を前記受信側スレーブ要求待
   ち行列へ転送するステップと、 （５）前記第１のトランザクション要求を前記受信側ス
   レーブ要求待ち行列で受信するステップと、 （６）前記第１のトランザクション要求を前記受信側ス
   レーブ装置によって実行するステップと、 （７）スレーブ装置によって、前記第１のトランザクシ
   ョン要求が実行されたことをシステム相互接続機構に通
   知するステップとを含むことを特徴とする方法。
3. 【請求項３】 さらに、ステップ１の前に、前記第１の
   相互接続受信待ち行列が前記第１のトランザクション要
   求を受け入れることができるかどうかを前記第１のマス
   タ装置によって判定する追加ステップを含むことを特徴
   とする請求項２に記載の方法。
4. 【請求項４】 さらに、 前記受信側スレーブ要求待ち行列が受信できるトランザ
   クションの総数を表す未処理要求値を記憶するステップ
   と、 受信側スレーブ要求待ち行列に存在するトランザクショ
   ン要求の数のカウントを維持するステップとを含み、 ステップ４が、前記カウントを前記未処理要求値と比較
   して、前記カウントが前記未処理要求値よりも小さい場
   合に受信側スレーブ要求待ち行列がトランザクション要
   求を受け入れることができると判定するステップを含む
   ことを特徴とする請求項２に記載の方法。
5. 【請求項５】 ステップ１の前に、 システム中の各スレーブごとに前記スレーブ要求の待ち
   行列サイズを判定するステップと、 前記各待ち行列サイズを表す値を前記システム相互接続
   機構中の少なくとも１つのレジスタに記憶するステップ
   とを含むことを特徴とする請求項２に記載の方法。
6. 【請求項６】 ステップ１の前に、 前記各相互接続要求待ち行列の待ち行列サイズを判定す
   るステップと、 前記各マスタ装置に結合された相互接続要求待ち行列の
   待ち行列サイズを表す値を前記各マスタ装置のレジスタ
   に記憶するステップとを含むことを特徴とする請求項２
   に記載の方法。
7. 【請求項７】 ステップ１の前に、 （８）前記第１の相互接続要求待ち行列がトランザクシ
   ョン要求を受け入れることができるかどうかを判定し、
   そうである場合、トランザクション要求を前記システム
   相互接続機構へ転送するステップを含むことを特徴とす
   る請求項２に記載の方法。
8. 【請求項８】 マスタ装置とスレーブ装置とを含むコン
   ピュータ・システム中のトランザクションのフローを制
   御する制御システムであって、 所定数のトランザクション要求を受信する前記スレーブ
   装置中のスレーブ受信待ち行列と、 前記マスタ装置からトランザクション要求を受信する受
   信待ち行列を含み、前記スレーブ受信待ち行列中の未処
   理要求のカウントを維持するカウンタを含むシステム相
   互接続機構と、 前記カウントが前記所定の最大数よりも小さいかどうか
   を判定する論理機構とを備えることを特徴とする制御シ
   ステム。
9. 【請求項９】 少なくとも第１のマスタ装置と、第１の
   スレーブ装置と、第２のスレーブ装置とを含むコンピュ
   ータ・システム中のトランザクションのフローを制御す
   る制御システムであって、 前記第１のマスタ装置によって発行された複数のトラン
   ザクション要求を記憶するように構成された相互接続受
   信待ち行列と、 前記第１のスレーブ装置に結合され、前記第１のスレー
   ブ装置へ送られる第１の所定数の前記トランザクション
   要求を記憶するように構成された第１の出力待ち行列
   と、 第２の所定数の前記トランザクション要求を受信するよ
   うに構成された第１のスレーブ受信待ち行列と、 前記第２のスレーブ装置に結合され、前記第２のスレー
   ブ装置へ送られる第３の所定数の前記トランザクション
   要求を記憶するように構成された第２の出力待ち行列
   と、 第４の所定数の前記トランザクション要求を受信するよ
   うに構成された第２のスレーブ受信待ち行列と、 前記相互接続受信待ち行列に記憶されている各トランザ
   クション要求ごとに、第１および第２のスレーブ装置の
   うちのどちらが所期の受信側スレーブ装置であるかを判
   定し、そのトランザクション用の前記判定された受信側
   スレーブ装置に結合された出力待ち行列へ前記各トラン
   ザクション要求を送信するようになされた論理機構とを
   含むことを特徴とする制御システム。
10. 【請求項１０】 さらに、 第１のスレーブ受信装置に存在するトランザクション要
    求の総数の第１のカウントを記憶する第１のカウンタと
    を含み、 論理機構がさらに、前記カウントが少なくとも前記第２
    の所定数に等しいときに、前記第１の出力待ち行列から
    前記第１のスレーブ待ち行列へのトランザクション要求
    の送信を抑制するようになされることを特徴とする請求
    項９に記載の制御システム。