JPH07105031A - 多重プロセッサ・コンピュータ・システム内で割込み情報を伝えるための方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 割込み要求と割込みリセットの両方のための
割込みパケット・プロトコルを提供すること。 【構成】 割込みを伝え、情報を転送するのにアドレス
・バス・パケットを使用する。割込みソースは、割込み
要求を有する時に、アドレス・バスの使用を要求する。
バスを認可された時、割込みソースは、割込み要求パケ
ットを送り出す。割込みコントローラが、その情報を処
理し、割込みをプロセッサに知らせる。多重処理システ
ムでは、割込みコントローラが、適当なプロセッサに割
込み情報を経路指定できる。プロセッサは、その割込み
の処理を終えた時に、割込みソースにリセット・パケッ
トを送るよう割込みコントローラに警告する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
関し、具体的には、割込みソース（元）とデータ処理シ
ステム内の割込みプロセッサの間で割込み情報を伝える
方法に関する。

【０００２】

【従来の技術】データ処理システムでは、割込みが、割
込み条件が所与のソースに存在することをプロセッサに
知らせるのに使用される。この割込みソースは、たとえ
ば、ある種のサービスを必要とするシステム・バス上の
アダプタ・カードである。必要なサービスとは、データ
転送の開始や、最近変化した状況レジスタの読取りであ
る可能性がある。

【０００３】プロセッサが、割込みを受け付けるように
条件付けられている（割込み可能と称する）時には、そ
のプロセッサは、割込みを受け取った時に割込み処理を
開始する。この割込み処理では、通常、プロセッサによ
る割込みソースの問い合わせ、割込みのタイプに基づく
機能の実行、および割込みのリセット（割込みをオフに
すること）が行われる。

【０００４】割込み優先順位も、従来のシステムに適応
されてきた。所与の時刻に複数の割込み信号が活動状態
になる場合、割込み優先順位を使用して、どの割込みを
最初に処理するかをプロセッサに指示する。

【０００５】割込みコントローラは、割込み信号のリセ
ットなど、必要な特定の割込みハンドシェーク機能を制
御するように設計されてきた。そのような割込みコント
ローラの典型が、Ｉｎｔｅｌ社の８２５９コントローラ
であり、これは、ＩｎｔｅｌＣｏｍｐｏｎｅｎｔ Ｄａ
ｔａ Ｃａｔａｌｏｇ， １９８１（ＩｎｔｅｌＣｏｒ
ｐ． Ｌｉｔｅｒａｔｕｒｅ Ｄｅｐａｒｔｍｅｎｔ，
米国３０６５ カリフォルニア州サンタ・クララから入
手可能）等に記載されている。これらの割込みコントロ
ーラは、複数の割込みソースを監視でき、単一の割込み
線だけを使用してプロセッサに割り込む。

【０００６】

【発明が解決しようとする課題】現在の割込み信号生成
方法は、主に、少数の割込みソースまたは少数の割込み
優先順位を有する単一プロセッサ・システム用に設計さ
れている。ほとんどのシステムは、プレーナ上に配線さ
れた１つまたは複数の割込み線を介して割込みを送る。
割込みをサービスできるプロセッサが複数存在する多重
プロセッサ環境では、このタイプの割込み信号生成技法
を用いると、バスの複雑さが増大する。各割込みソース
からの割込み信号を、そのような割込みをサービスでき
るプロセッサまたは割込みコントローラのそれぞれに配
線しなければならない。

【０００７】多重処理データ処理システムの必要を満足
しようとする試みには、システム内のプロセッサごとに
専用の割込みコントローラが必要であった。この手法
は、費用がかさむだけではなく、複数のソースが生成す
る、処理のため複数のプロセッサに経路指定されなけれ
ばならない割込みの首尾一貫した管理を行えない。

【０００８】拡張可能であり、多数の割込みソースと優
先レベルを許容する方法が求められている。さらに、複
数のプロセッサと複数の割込みコントローラを扱う多重
処理システムと共に使用するための、割込み情報を伝え
る方法が必要である。

【０００９】現在の割込みシステムは、ハードウェア固
有であり、ソフトウェア依存度がさまざまである。割込
みの数またはタイプを変更するには、特定のオペレーテ
ィング・システム・ソフトウェアに変更を加える必要が
ある。基礎となるハードウェア割込み構造からのソフト
ウェア独立性を提供する割込みサブシステムが必要であ
る。

【００１０】

【課題を解決するための手段】本発明は、データ処理シ
ステム内の割込みサブシステムである。この割込みサブ
システムは、ローエンド単一プロセッサ・システムから
ハイエンド多重プロセッサ・（ＭＰ）システムまでスケ
ーラブル（拡張可能）である。この割込みサブシステム
は、多数のソースからの割込みの待ち行列化と、ＭＰシ
ステム内の最適プロセッサへの割込みの待ち行列化を提
供する。これは、外部割込み機構を２つの層すなわち、
割込み経路指定層と割込み提示（プレゼンテーション）
層に分離することによって達成される。割込み経路指定
層は、割込み提示層内の割込み管理区域の適当な実体に
割込み条件を経路指定する。割込み経路指定層はスケー
ラブルであって、ローエンド・ローコスト・システムと
ハイエンド高性能システムの両方をサポートする。割込
み提示層は、割込みソースを、その割込みをサービスま
たは処理するシステム・ソフトウェアに通信する。この
ソフトウェアが、割込み条件を受け入れ、その割込み条
件をリセットする責任を負う。また、このソフトウェア
は、割込みの受け入れを示し、その割込みを処理し終え
たことを割込み提示層に通知する。

【００１１】割込みサブシステム内に２つの層を設ける
ことによって、割込みのタイプまたは割込みのソースか
ら独立であり、基礎となるシステム・ハードウェア構造
から独立なアプリケーション・ソフトウェアまたはシス
テム・ソフトウェアを記述できる。割込み経路指定層
は、特定のハードウェア実施態様の詳細をソフトウェア
から隠蔽する。割込み提示層は、システム・ソフトウェ
アまたはアプリケーション・ソフトウェアにインターフ
ェースし、ハードウェア独立の機能を提供する。

【００１２】本発明では、さらに、割込み要求と割込み
リセットの両方のための割込みパケット・プロトコルを
定義する。アドレス・バス・パケットを使用するが、こ
れには、配線方法に比べて多数の利点がある。割込みソ
ース（以下、入出力コントローラまたはＩＯＣと称す
る）が割込み要求を有する時、そのＩＯＣは、アドレス
・バスを要求する。バスを使用許可された時、ＩＯＣ
は、アドレス・バスを介して割込み要求パケットを送
る。割込みコントローラが、その情報を処理し、割込み
をプロセッサに知らせる。多重処理システムでは、割込
みコントローラが、適当なプロセッサに割込み情報を経
路指定できる。プロセッサは、その割込みの処理を終え
た時に、ＩＯＣにリセット・パケットを送るよう割込み
コントローラに警告する。その後、割込みコントローラ
が、アドレス・バスを要求する。アドレス・バスを使用
許可された時、割込みコントローラは、アドレス・バス
を介して割込みリセット・パケットを送る。

【００１３】通常はアドレスのそれぞれに関して複数サ
イクルのデータ転送があるので、データ・バスは、アド
レス・バスより頻繁に使用される。アドレス・バスを介
して割込み情報を送ることによって、使用頻度の高いデ
ータ・バスではなく、利用度の低い資源であるアドレス
・バスを使用することが可能になる。アドレス・バスを
使用することのもう１つの長所は、好ましい実施例で
は、システム・バス上のすべてのＩＣチップが、アドレ
ス・バス全体を使用することである。しかし、これらの
ＩＣチップは、すべてがデータ・バス全体を使用するわ
けではない。したがって、アドレス・バス上の割込みパ
ケットは、システム内に既に存在するアドレス線を、ピ
ンやワイヤのコストなしで使用する。これは、複数の別
個の割込み線を使用する従来の方法と大きく異なる。

【００１４】メモリ・マップ式入出力は、入出力動作の
実行に最も広く使用されている方法なので、割込みパケ
ットを送るための方法としてこれを使用する。これは入
出力を実行するための最も一般的な方法であるので、シ
ステム・バス上のすべてのチップが、既にメモリ・マッ
プ式入出力を行うための論理機構を有する。

【００１５】好ましい実施例では、割込みパケット定義
によって、５１２個のＩＯＣのそれぞれから１６個の割
込みソースが許容される。割込み優先レベルは、２５６
ある。各システムが、２５６個の割込みサーバを有する
ことができる。このため、広範囲の計算機でこのパケッ
ト定義が使用できる。割込み要求パケットと割込みリセ
ット・パケットの両方に、割込みパケット内の情報以上
の情報を送る必要のあるシステムが使用することのでき
る予約ビットがある。したがって、このパケット定義に
よって、将来のシステムに対する拡張性がもたらされ
る。

【００１６】以前のハードウェア配線式割込みシステム
は、割込みに関する直接情報をほとんど提供しなかっ
た。このバス・パケット方法では、割込みソース、ＩＯ
ＩＤ、優先順位およびサーバ情報を、すべて同時に同一
の場所で提供する。これによって、システムの柔軟性に
加えて、システム割込みのデバッグがはるかに簡単にな
る。割込みリセット・パケットの予約済みアドレス・ビ
ット０ないし２に情報を入れて、どの種類の割込みリセ
ットが送られているのかをＩＯＣに伝えることができ
る。

【００１７】割込みは、アドレス・バスを介して転送さ
れるので、他の割込みや他のシステム動作と共に順序付
けされる。これによって、システム・レベルで割込みを
観察しやすくなり、割込みがシステムに対してより非同
期でなくなるので、デバッグの間に有用である。

【００１８】割込み情報は、プレーナ上の配線ではなく
割込みパケット内のさまざまなフィールドで定義される
ので、この割込みシステムは、プログラム可能度が非常
に高い。割込み優先順位、サーバ番号、割込みソースお
よび入出力コントローラＩＤは、このパケット構造を使
用することによってすべてプログラム可能である。した
がって、この割込み構造は、ハードウェア配線式システ
ムの割込み構造より柔軟である。

【００１９】したがって、本発明の目的は、改良された
データ処理システムを提供することである。

【００２０】本発明のもう１つの目的は、データ処理シ
ステム内の改良された割込みサブシステムを提供するこ
とである。

【００２１】本発明のもう１つの目的は、多重プロセッ
サ・データ処理システム内の改良された割込みシステム
を提供することである。

【００２２】本発明のもう１つの目的は、改良された割
込み信号生成方法を提供することである。

【００２３】

【実施例】図１は、データ処理システム２０の論理図で
ある。システム相互接続２２によって、システムのさま
ざまな構成要素、すなわちプロセッサ２４、メモリ２
６、および、システム相互接続２２に直接接続される入
出力コントローラ（ＩＯＣ）３０を介して接続される入
出力２８の間でのデータ転送が可能になる。また、追加
の入出力やＩＯＣが接続される、プロセッサからの任意
指定のシステム・バス２９を設けることもできる。シス
テム相互接続２２は、複数の異なる構成（たとえば、シ
ステム・バス、スイッチなど）のうちのいずれかとする
ことができ、システム依存である。好ましい実施例で
は、システム相互接続が、システム・バスである。

【００２４】現代のシステムの外部割込み構造は、広範
囲のシステム要件、すなわち単純な単一ユーザ・パーソ
ナル・コンピュータから多重プロセッサの階層からなる
マルチユーザ・システムまでに及ぶ必要がある。以前の
技法では、このような範囲に有効に対処できない。割込
みシステムへのプログラミング・インターフェースと、
割込みシステムの論理的な外観は、一貫している必要が
ある。典型的な割込み構造を、図２に示す。割込みを生
成できる装置３２（図１の入出力２８とＩＯＣ３０を含
む）を、割込みコントローラ３４を介してサービスを行
うプロセッサ２４とインターフェースする。本発明は、
広範囲のシステムにわたってスケーラブルでありなが
ら、なおかつ一貫したプログラミング・モデルを維持す
る、改良された割込み制御構造を識別する。

【００２５】図３を参照すると、システム・ソフトウェ
アから見たこのシステムの論理的な外観は、事象のｎ個
（２５６まで）の待ち行列（キュー）である。ソフトウ
ェア待ち行列である待ち行列４２および４３のそれぞれ
の中には、事象の優先順位付きリストが存在する。これ
らの事象には、ハードウェア生成の割込み（たとえばＩ
ＯＣからの外部割込み）とソフトウェア生成の割込み
（たとえばプロセッサ間割込み）が含まれる。待ち行列
４２および４３のそれぞれに、論理サーバが関連する。
待ち行列０ないしｍは、論理サーバ＃０に関連し、待ち
行列ｍ＋１ないしｎは、論理サーバ＃１に関連する。追
加プロセッサを有する追加の論理サーバも、同様に構成
できる。単一プロセッサ・システムには、１つのサーバ
があり、したがって１つの待ち行列がある。多重プロセ
ッサ・システムには、各プロセッサに関連する１つの待
ち行列と、１つの論理サーバとみなされるプロセッサの
集まりに関連する少なくとも１つの大域（グローバル）
待ち行列がある。たとえば、図３には、プロセッサ４０
に関連するそれぞれの待ち行列４２と、プロセッサ０な
いしｍの集まりに関連する大域待ち行列４４が示されて
いる。プロセッサ４０の集まりは、符号３８の論理サー
バ＃０とみなされる。同様に、各待ち行列４３は、プロ
セッサ４１に関連し、大域待ち行列４５は、プロセッサ
ｍ＋１ないしｎの集まりに関連する。プロセッサ４１の
集まりは、符号３９の論理サーバ＃１とみなされる。多
重プロセッサ・システムの場合、各大域待ち行列による
使用のためにどのプロセッサが使用可能であるかを決定
するための機構が必要である。この機構は、使用可能プ
ロセッサ・レジスタ（ＡＰＲ）（後に図４を参照してさ
らに説明する）によって提供される。

【００２６】図３の説明を続けると、各待ち行列４２お
よび４３には、０ｘ００ないし０ｘｆｆの範囲内のサー
バ番号が関連する。この複合体内の個々のプロセッサ４
０および４１には、０ｘ００から昇順でサーバ番号が割
り当てられ、複数のプロセッサにサービスする待ち行列
（すなわち大域待ち行列）には、０ｘｆｆから降順でサ
ーバ番号が割り当てられる。待ち行列の長さ（すなわ
ち、待ち行列内の優先順位付きリストの長さ）は、実施
態様依存であるが、１の最少深さを有する。

【００２７】外部割込みは、ＩＯＣ、複合体内の他のプ
ロセッサ、およびシステム内の他のソース（たとえば、
緊急電源断警告割込み）から発する。異なるソースは、
異なる物理信号生成機構を必要とするが、サーバ（大域
待ち行列の場合は論理サーバ、他の待ち行列の場合はプ
ロセッサ）にとっての論理的な外観は、下記でさらに説
明するように、最優先の事象を先頭とする１つの待ち行
列である。優先順位の最も高い（すなわち最優先の）割
込みは、０ｘ００と定義され、優先順位の最も低い割込
みは、０ｘｆｆと定義される。したがって、割込みレベ
ル０ｘ５５は、割込みレベル０ｘｆｆより優先され、割
込みレベル０ｘ００より優先されない。

【００２８】本発明では、外部割込み機構（すなわち割
込みコントローラ）を、（ｉ）割込み提示層と（ｉｉ）
割込み経路指定層の２層に分離する。これらの層を、図
４、図６および図７に示す。図４を参照すると、割込み
提示層５０には、プロセッサまたはサーバに関連するレ
ジスタが含まれる。オペレーティング・システム・ソフ
トウェアは、これらのプロセッサまたはサーバとインタ
ーフェースして、個々の割込みを作成し、処理する。割
込み提示層５０は、システム内のプロセッサまたはサー
バの数によってのみ変化する定義を有する。割込み経路
指定層５２は、ソースから宛先へ割込みを経路指定する
が、その本質上はるかに実施態様固有である。システム
・ソフトウェアは、電源投入時に割込み経路指定層５２
の構成をセットアップしなければならない可能性がある
が、割込みごとにこの割込み経路指定層にインターフェ
ースする必要はない。

【００２９】割込みの管理に使用されるレジスタを、こ
こで簡単に説明し、後で詳細に説明する。

【００３０】・使用可能プロセッサ・レジスタ（ＡＰ
Ｒ）割込みの経路指定先の特定のサーバとしてどのプロ
セッサを使用できるかを知るために割込み経路指定層ハ
ードウェアが使用する、任意指定のレジスタ。ＡＰＲ
は、大域待ち行列と共に使用する目的のものであり、図
４の符号３９に示されている。

【００３１】・大域待機割込み要求レジスタ（Ｇ＿ＱＩ
ＲＲ） このレジスタは、１バイトまたは４バイト（３２ビット
語）として書き込むことができ、図４の符号７３に示さ
れている。 ・対称ＭＰ（ＳＭＰ）システムで、非プロセッサ固有サ
ーバ待ち行列として使用される。 ・下記の２つのレジスタからなる 大域最優先要求レジスタ（Ｇ＿ＭＦＲＲ）。これは１つ
のＭＦＲＲである。 割込みソース指定レジスタ（ＩＳＳＲ）。 ・ＳＭＰシステムで、Ｇ＿ＭＦＲＲ割込みのソース指定
を構成するのに使用される（ＸＩＳＲ参照）。

【００３２】・待機割込み要求レジスタ（ＱＩＲＲ） このレジスタは、１バイトまたは４バイト（３２ビット
語）として書き込むことができ、図４の符号６１に示さ
れている。プロセッサごとに少なくとも１つと、非プロ
セッサ固有サーバ待ち行列ごとに１つある 下記の２つのレジスタからなる ・最優先要求レジスタ（ＭＦＲＲ） 待ち行列上の最優先要求の優先順位を保持する このレジスタは、書込みが発生したことを検査するため
にソフトウェアによって読み戻すことができる。 ・割込みソース指定レジスタ（ＩＳＳＲ）

【００３３】・外部割込み要求レジスタ（ＸＩＲＲ） 図４の符号６０に示されるように、プロセッサごとに１
つあり、割込みに関してシステム・ソフトウェアに単一
のソース識別子を提供する。下記の２つのレジスタから
なる ・現プロセッサ優先順位レジスタ（ＣＰＰＲ） このレジスタは、現プロセッサ優先順位を格納するよう
にシステム・ソフトウェアによって更新される このレジスタは、特定のアドレスのＸＩＲＲへのロード
命令をソフトウェアが発行する時に、実行されたロード
命令によって配布されるＸＩＳＲデータが表す割込みの
優先順位に更新される。 ・外部割込みソース・レジスタ（ＸＩＳＲ） 保留中の割込みのソースを識別する（保留中の割込みが
ない場合は０）

【００３４】・外部割込みベクトル・レジスタ（ＸＩＶ
Ｒ） 各ＩＯＣ内の割込みレベルごとに１つあり、図４の符号
７０に示される。割込みレベルのそれぞれに優先順位を
付けるのに使用する 特定の割込みを特定のサーバにベクトル指定するのに使
用できる

【００３５】割込み経路指定層 割込み経路指定層の目標は、最優先の割込み要求を優先
順位の最も低いプロセッサすなわち最適プロセッサに向
けることである。可能なかぎり、割込み経路指定層は、
入ってくる要求よりも高い優先順位で走行中のプロセッ
サに割込みを送らないようにする。本発明を用いると、
割込み経路指定層を、システム要件に応じて異なる形で
実施できる。したがって、異なる実施態様は、異なるレ
ベルの精度で上記の目標に接近でき、これは、割込み要
求の経路指定の際の遅延の変化として現れる。割込みに
起因するシステム負荷の予期される値が大きければ大き
いほど、割込み経路指定ハードウェアは、正しいシステ
ム性能を達成するためにこの目標に近づかなければなら
ない。この目標を完全に達成するためには、割込み経路
指定ハードウェアが、システムの状態（すなわち、サイ
クルごとの正確なプロセッサ優先順位と、論理割込み要
求待ち行列のすべての内容）を完全に知っている必要が
生じるはずである。実際には、次の理由からこれが可能
にならない場合がある。すなわち（ｉ）潜在的に割込み
経路指定層内のハードウェア待ち行列より多数の割込み
要求が存在し得るか、（ii）プロセッサから割込み経路
指定ハードウェアまでプロセッサ優先順位が伝播するの
に複数のサイクルを要し、サイクルごとの正確なプロセ
ッサ優先順位に関して割込み経路指定層内にあるレベル
の不確実性があるからである。待ち行列の深さの問題
は、割込み経路指定ハードウェアによって拒絶された割
込み要求メッセージを要求しなおすようにＩＯＣに要求
することによって処理される。これによって、割込み経
路指定ハードウェアが、オーバーフローの場合を処理す
るのに割込み拒絶機構を使用して、予期される場合のう
ちのある程度の割合を満足する待ち行列深さ（最小値は
１）を実施できるようになる。システム・ソフトウェア
は、影響を受ける割込み要求に対して可変の待ち時間を
示すに過ぎない拒絶機構の存在を意識しない。割込み経
路指定ハードウェアは、初めて要求をプロセッサに経路
指定する時には真のプロセッサ優先順位を知らない可能
性があるので、経路指定ハードウェアは、割込み経路指
定ハードウェアが最初に要求を特定のプロセッサに割り
当てた後に、ソフトウェアがその動作優先順位を変更す
る場合に備えていなければならない。プロセッサ優先順
位の変更を考慮にいれないと、優先順位の逆転と深刻な
システム性能低下がもたらされる（優先順位の逆転は、
現プロセッサ優先順位より低い優先順位を有する割込み
が待ち行列に入れられ、その待機割込みが、そのプロセ
ッサより優先順位の高い割込みにそのプロセッサへ割り
込ませない場合に発生し得る）。待機割込みは、その待
機割込みの優先順位未満までプロセッサの優先順位が下
がらない限り、処理されない。この場合も、割込み拒絶
機構を使用して、待ち行列資源の問題から回復できる。
割込みを拒絶してＩＯＣに返すことによって、ＩＯＣ
が、割込み経路指定層の待ち行列化機構の拡張部分とし
て働く。

【００３６】割込みソースは通常、下記のいずれかが発
生しない限り、インターフェース７１（図４）を介して
割込み経路指定層に特定の割込みを１回だけ送る。例外
は（ｉ）割込み経路指定層によって割込みが拒絶された
か、（ii）ＸＩＳＲ値が割込みソースに等しくなるＸＩ
ＲＲへのソフトウェア書込みによって割込みがリセット
され、割込み中のソースの割込みがまだ保留中か（すな
わち、まだサービスされていない）のいずれかである。
これについては、下記で図６および図７を参照してさら
に説明する。

【００３７】割込み経路指定層５２は、（ｉ）ローエン
ド計算機用の、外部割込みの優先順位とソースからな
る、プロセッサごとの単一の要素待ち行列、または（i
i）ハイエンド計算機用の、複数の外部割込みソース待
ち行列レジスタを含めて、さまざまな実施態様が可能で
ある。ハードウェアは、割込み経路指定層内の正確なハ
ードウェア待ち行列化実施態様が、割込み提示層とイン
ターフェースするシステム・ソフトウェアに対して不可
視であることを保証する。当技術分野には、米国特許第
４８０７１１１号明細書に記載の、エンティティが優先
順位の順に保たれるハードウェア・レジスタ・ファイル
など、多数のタイプの使用可能な待ち行列化技法があ
る。本発明の主要な特徴は、割込み提示層によるそのよ
うな待ち行列の使用である。この割込み提示層は、割込
み経路指定層内の基礎となる待ち行列実施態様からのソ
フトウェアの不可視性を提供する。

【００３８】システム・セットアップ時に、セットアッ
プ・ソフトウェアは、サポートされる論理サーバの数、
どのプロセッサが論理サーバをサポートするか、どの割
込みがどのサーバに向けられるかを含めて、割込み経路
指定層の構成を決定しなければならない。これは、いく
つかの実施態様固有レジスタを読み取るか、構成情報を
ＲＯＭに格納させることによって行われる。ＡＰＲを使
用して、どのプロセッサがどの論理サーバ待ち行列に対
して動作するかを指定する。具体的なセットアップの決
定は、ハードウェア依存であり、ハードウェア実施態様
によって異なる。唯一の要件は、どのように決定された
ものであれ、上にリストしたセットアップ情報が、割込
み経路指定層が後でアクセスできるようにＡＰＲに置か
れることである。

【００３９】割込み提示層 プロセッサ間割込み機構は、図３の待ち行列４２および
４３のそれぞれに関連する、システム内の要求ブロック
の物理待ち行列（図５の５７）を有する。これらのソフ
トウェア管理される待ち行列のそれぞれは、ソフトウェ
アによって優先順位の順に維持される。待ち行列の実施
態様は、割込み機構内では定義されず、オペレーティン
グ・システム・ソフトウェアにゆだねられる。さまざま
な待ち行列の実施態様は、予想される使用頻度に応じて
異なることがある。各待ち行列に、最優先要求レジスタ
（ＭＦＲＲ）（システム・メモリ空間内）が関連付けら
れる。プログラムは、特定のプロセッサによって実行さ
れるサービスを必要とする時に、そのプロセッサの待ち
行列に要求ブロックを待機させ、この新要求の優先順位
が最高であるかどうかを判定し、そうであるならば、こ
の新要求の優先順位の値をＭＦＲＲに書き込む。プログ
ラムがサービスに関する要求を待機解除する場合、待ち
行列上の次の要求の優先順位値が、ＭＲＦＦにロードさ
れる。待機解除の後に待ち行列が空になる場合、最低の
優先順位値（０ｘｆｆ）がＭＦＲＲにロードされる。Ｍ
ＦＲＲ内の０ｘｆｆ以外の値によって、その優先順位の
割込みを、その待ち行列にサービスするプロセッサに伝
える（符号７２）必要があることが、割込み経路指定層
内の割込みハードウェアに示される。

【００４０】各プロセッサには、外部割込み要求レジス
タ（ＸＩＲＲ）６０を含むメモリ・マップ式の割込み管
理区域が関連付けられている。ＸＩＲＲは、４バイトの
機構であり、２つのフィールド、すなわち現プロセッサ
優先順位レジスタ（ＣＰＰＲ）と外部割込みソース・レ
ジスタ（ＸＩＳＲ）から構成される。

【００４１】ＣＰＰＲには、そのプロセッサの動作優先
順位が含まれる。ＣＰＰＲは、優先順位の低い要求から
の割込みを防ぐため、システム・ソフトウェアによって
書き込むことができる。割込み経路指定層は、ＣＰＰＲ
フィールドが割込み要求の優先順位より低い場合に限っ
て、そのプロセッサに割込み要求を向ける。システム・
ソフトウェアは、１バイト・レジスタとしてＣＰＰＲに
ストアして、割込み経路指定層内の割込みハードウェア
に、プロセッサの現動作優先順位について知らせる。

【００４２】割込みのソースを決定するため、システム
・ソフトウェアは、ＸＩＲＲに対するロード命令を発行
することによって、ＸＩＳＲを読み取る。ＸＩＳＲ内の
値が、割込みのソース（ＩＯＣの場合にはＩＯＩＤとレ
ベル、プロセッサの場合にはサーバ待ち行列）を示す。
この情報に基づいて、ソフトウェアは、その割込みを処
理するために呼び出すのに適切なプログラムまたはプロ
セスを決定できる。ＸＩＳＲは、割込み経路指定層から
のロード命令に関しては読取り専用レジスタの外観を提
示し、割込み経路指定層からのストア命令に関しては書
込み専用レジスタの外観を提示する。すなわち、書き込
まれた内容が、自動的に読み取られる内容になるわけで
はない。というのは、ＸＩＳＲへの書込みが、ハードウ
ェアによって、割込みソースへの割込みリセット送出の
信号（後に説明するように、ＸＩＳＲのビット自体への
直接書込みの信号ではない）と解釈されるからである。
ＸＩＳＲは、４バイト・アクセスをＸＩＲＲに向ける時
には、ＣＰＰＲと共に原子的にアクセスしなければなら
ない。ＩＯＣからの割込みの場合、ＸＩＳＲの上位ビッ
トが、そのＩＯＣのＩＯＩＤを示し、ＸＩＳＲの下位４
ビットが、ＩＯＣ内の１６個までのソース（またはレベ
ル）を示す。このレジスタのいくつかの値には、意味が
定義されている。ＸＩＳＲについては、下記でさらに説
明する。

【００４３】この割込み機構の割込み提示層は、下記の
表３に示されるように、システム内のプロセッサごとの
割込み管理区域を介して実施される。割込み管理区域
は、データ処理システムのメモリ空間内にある。以下で
は、プロセッサの割込み管理区域の開始アドレスを、そ
のベース・アドレス（ＢＡ）と称する。ＢＡは、プロセ
ッサごとに異なり（すなわち、プロセッサごとに別々の
割込み管理区域がある）、これらの区域には、どのプロ
セッサからでもアクセスできる（保護は存在しない）。
あるプロセッサ用のＢＡは、構成時にセットアップされ
る。割込み管理区域の配置は、次のとおりである。

【表１】

【００４４】待ち行列化 図５に、前に説明したさまざまな待ち行列の間の相互関
係を示す。一貫性のあるハードウェア独立のインターフ
ェースをシステム・ソフトウェアに提供する待ち行列４
２および４３を、符号５３の特定のプロセッサＸについ
て示す。待ち行列Ｘは、符号５４のＸＩＲＲレジスタを
介してプロセッサＸとインターフェースする。このＸＩ
ＲＲレジスタは、符号５５の割込み経路指定層５２によ
って修正できる。符号５５の経路指定層によって最高の
優先順位を選択するステップは、複数の割込みタイプを
考慮に入れたものでなければならない。符号５６のハー
ドウェア待ち行列で維持されるハードウェア割込みは、
符号５８で割込み経路指定層５２に提示される。これら
のハードウェア割込みは、符号５１の個々のＩＯＣハー
ドウェア待ち行列から発する。さらに、ソフトウェア生
成の割込みが、割込み経路指定層５２に提示される可能
性がある。これらのソフトウェア割込み（たとえばプロ
セッサ間割込み）は、符号５７のソフトウェア管理待ち
行列で維持され、ＭＦＲＲレジスタを介して符号５９で
割込み経路指定層に提示される。

【００４５】まとめると、システム・ソフトウェアに提
示される図４の待ち行列４２および４３は、ソフトウェ
ア管理待ち行列とハードウェア割込み待ち行列の組み合
わせである。したがって、ハードウェア待ち行列を、経
路指定層とＩＯＣの間で分散できる。さらに、ハードウ
ェア生成の待ち行列とソフトウェア生成の待ち行列が、
均一のインターフェース、すなわちＸＩＲＲレジスタを
使用してシステム・ソフトウェアに提示される。

【００４６】割込み処理 割込み処理全体の流れを、図６および図７に示す。ＩＯ
Ｃは、ステップ７４で、サービスの必要な割込みを有す
る時に、まず、これが提示を必要とする最高の優先順位
であるかどうかを判定する。まだ処理されていない、よ
り高い優先順位の割込みが存在する場合、ステップ７５
でまずその割込みを提示する。ステップ７６で、ＩＯＣ
は、提示される特定の割込みに関連するＸＩＶＲを選択
し、そのＸＩＶＲからのサーバ番号および優先順位と、
割込み経路指定層にサービスを要求しているＩＯＣのＩ
ＯＩＤと、そのＩＯＣ内のソースを示す番号とを送る。
割込み経路指定層は、ステップ７７で、この割込み情報
からのサーバ番号を使用して、その割込みを特定のプロ
セッサ（サーバ）に向ける（符号９８）が、サーバ番号
がそのシステム内の特定のプロセッサに対応しない場合
には、ステップ７８でその割込みを経路指定するプロセ
ッサを選択することができる。この後者の場合にハード
ウェアが割込みの経路指定先としてプロセッサを選択す
る方法は、実施態様に依存し、システム設計点（たとえ
ば、ローエンドの場合にはコスト、ハイエンドの場合に
は性能）に基づいて最適化できる。この経路指定決定ブ
ロック７８に入ってくる情報は、さまざまなプロセッサ
がどの優先順位で動作しているか（ＣＰＰＲ値）と、他
のどの優先順位が待ち行列に待機してそのプロセッサを
待っているか（たとえば、そのプロセッサのＭＦＲＲま
たはＧ＿ＭＦＲＲ）である。ステップ７９で、ＩＯＣか
ら受け取った割込みの優先順位が、待機中の既存の割込
みの優先順位以下の場合、ブロック９６でその割込みを
拒絶してＩＯＣに返し、ＩＯＣは、後に（たとえばある
一定時間が経過した後で）その割込みを再提示しなけれ
ばならない。ＩＯＣからの割込みが、目標プロセッサの
ＸＩＲＲ内に既に置かれている既存の待機割込みより優
先順位が高い場合（ステップ８０）、ステップ９５で、
前にＸＩＲＲに置かれた割込みを拒絶して、それが来た
元のＩＯＣに返し、ステップ８１で新しい割込みをその
割込みと入れ替える。割込み経路指定層機構の特定の実
施態様では、後に提示するため経路指定層内で割込みを
待ち行列化することを選択できるが、この好ましい実施
例では、経路指定層が割込みを拒絶してソースに返し、
ソースが後にその割込みを再提示する。ＸＩＳＲのロー
ドは原子的でなければならない。すなわち、システム・
ソフトウェアと割込み経路指定層がＸＩＳＲに同時にア
クセスしようとすること（たとえば、プロセッサがＸＩ
ＲＲを読み取ろうとするのと同時にハードウェアがＸＩ
ＲＲをより高い優先順位の要求に更新しようとする場
合）がないことを、ハードウェアが保証しなければなら
ない。

【００４７】ステップ８３で、ＸＩＳＲに非０値が格納
されている場合、プロセッサ・ハードウェアへの割込み
信号を介して、ハードウェアによってプロセッサに割込
みが伝えられる。ステップ８４で、割込みが伝えられ、
割込みがイネーブルされている時、ソフトウェアは、割
込み信号を受け取り、ステップ８５で割込み処理が始ま
る。ソフトウェアは、割込み処理のはじめに、ステップ
８６でＸＩＲＲを読み取り、その割込み処理が終わるま
でその値をセーブする。ソフトウェアがＸＩＲＲを読み
取る時、ハードウェアは、ステップ８６で、ＸＩＳＲ値
によって表される割込みの優先順位をＣＰＰＲに入れ、
ＸＩＳＲを０にセットする。ＣＰＰＲを割込みの優先順
位の値にセットすることで、ソフトウェアがそれを行う
必要がなくなる。その割込みのサービス開始時のプロセ
ッサ優先順位は、割込みの優先順位と等しくなり、その
結果、割込み経路指定層は、優先順位の低い割込みでそ
のサービスに割り込まなくなる。ＸＩＳＲを０にセット
することによって、プロセッサに対する割込み信号が非
活動化され、プロセッサが後にＸＩＲＲを読み取る場合
には、ＸＩＳＲの０の値によって、保留中の割込みがな
いことが伝えられる。プロセッサがＢＡ＋４のＸＩＲＲ
を読み取ることによってプロセッサに割込みが提示され
た後、これによって、ソフトウェアが割込み処理を開始
することがハードウェアに伝えられ、したがって、割込
み経路指定層は、要求の優先使用も取消しも行わなくて
よい。ＸＩＲＲを読み取った後、ソフトウェアは、ＸＩ
ＲＲのＸＩＳＲフィールドの値を使用して、どの割込み
サービス・ルーチンを呼び出すかを決定する。ステップ
８７で、ＸＩＳＲがＱＩＲＲを指している場合、ソフト
ウェアは、ステップ８８で、最優先の待ち行列項目をそ
の待ち行列から除去し、ＱＩＲＲ内のＭＦＲＲを、その
待ち行列の新しい最優先項目の優先順位の値か、その待
ち行列が空の場合には０ｘｆｆの値にセットする。ステ
ップ８９で、ＸＩＳＲがＧ＿ＱＩＲＲを指している場
合、ソフトウェアは、ステップ９０で、大域待ち行列か
ら最優先待ち行列項目を削除し、Ｇ＿ＱＩＲＲ内のＧ＿
ＭＦＲＲを、その待ち行列の新しい最優先項目の優先順
位の値に、またその待ち行列が空の場合には０ｘｆｆの
値にセットする。ＸＩＳＲがソフトウェア待ち行列を指
していない場合、ＸＩＳＲは外部割込みサービス・ルー
チンを指しており、ステップ９１で、ソフトウェアが、
適当な装置駆動プログラムを呼び出してその割込みを処
理する。外部割込みの場合、装置駆動プログラムは、割
込みを処理した後に、サービス・ルーチンの過程の間に
ＩＯＣ内の割込みをリセットする（たとえば、ほとんど
のハードウェアは、ＩＯＣのアドレス空間内の特定のア
ドレスへのストア命令を発行することによって、ＩＯＣ
内の割込みをリセットする）。割込みのソースが何であ
れ、そのサービスの終りに、ソフトウェアは、割込みサ
ービスの開始時にＸＩＳＲから読み取り、セーブした値
を、ステップ９２でＢＡ＋４のＸＩＲＲに書き込む。Ｂ
Ａ＋４のＸＩＲＲが書き込まれる時、ＣＰＰＲは、スト
ア・データの値（この場合、割込みサービス開始時のＣ
ＰＰＲの値）にセットされ、ステップ９３で割込み経路
指定層に、ステップ９４でＩＯＣに、書き込まれたＸＩ
ＳＲデータ（この場合、割込みの開始時のＸＩＳＲの
値）で指定されたＩＯＩＤとＩＯＣ内のソースを用いて
割込みリセットを発行する（したがって、処理されたば
かりの割込みがリセットされる）。ＩＯＣがリセットを
受け取る時、ステップ９７でまだ割込みが保留中である
とハードウェアが判断する場合（たとえば、ソフトウェ
アのサービスとＸＩＲＲへの書込みの後に割込みがもう
一度発生した場合）、ステップ７４からの割込み提示処
理をもう一度開始する。

【００４８】ＸＩＲＲ機能は、外部割込み管理区域に２
回登場する。アドレスＢＡ＋０は、割込みポーリングと
共に使用するように設計されている。アドレスＢＡ＋４
には、読み書きの際に副作用があり、割込み待ち行列化
処理の際にハードウェアにソフトウェアを援助させるこ
とによって、効率的な割込みハンドラ・ソフトウェアを
可能にするように設計されている。これらのレジスタと
その使用法は、下記でさらに説明する。

【００４９】プロセッサ間割込み 最優先要求レジスタ（ＭＦＲＲ）は、このプロセッサの
ソフトウェア管理待ち行列に待ち行列化された最優先要
求の優先順位を保持する。０ｘｆｆ以外の値を書き込ま
れた時、ＭＦＲＲは、プロセッサに割り込む権利を求め
て他の外部割込みと競争する。ＭＦＲＲの優先順位が、
そのプロセッサに向けられたすべての割込み要求のうち
で最優先である時には、ＸＩＳＲに適当な値がロードさ
れ（ＸＩＳＲレジスタの説明を参照）、プロセッサに割
込みが伝えられる。プロセッサがＢＡ＋４のＸＩＲＲを
読み取る時、ハードウェアによって、ＭＦＲＲ内の値が
ＣＰＰＲにロードされる。ＭＦＲＲをソフトウェアによ
って読み戻して、ＭＦＲＲ書込みが行われたことを確認
できる。

【００５０】プロセッサ間割込みの処理の間、最も優先
順位の高い要求が、ＭＦＲＲに関連するソフトウェア待
ち行列からソフトウェアによって待機解除され、次の優
先順位の要求の優先順位が、当技術分野で既知の従来の
待ち行列管理技法を使用して、ソフトウェアによってＭ
ＦＲＲにロードされる。

【００５１】大域待ち行列 ＭＰシステムでは、システム・メモリ空間に１つまたは
複数の大域待ち行列ＭＦＲＲが含まれ、これをシステム
・ソフトウェアが使用して、あるサーバ・グループ内の
プロセッサのどれかにプロセッサ間割込みを送る。大域
待ち行列のＭＦＲＲは、割込み経路指定層がそれ自体の
アルゴリズムに基づいて要求を受け取るプロセッサを決
定すること、およびＸＩＳＲにロードされた値が大域待
ち行列を示すＩＯＩＤであることを除いて、上記で説明
したプロセッサごとのＭＦＲＲと同様に動作する。この
経路指定アルゴリズムも、システム設計点に基づいて同
様に最適化できる。たとえば、コストに基づいて最適化
されるシステムでは、優先順位比較論理機構を実装する
必要をなくすために、ランダムなプロセッサに経路指定
することができ、その一方で、高性能を求めて実装され
るシステムでは、必ず最低の優先順位で走行しているプ
ロセッサに経路指定するように試みることになる。

【００５２】外部割込みベクトル・レジスタ（ＸＩＶ
Ｒ） 各ＩＯＣ３０には、それがサポートする外部割込みごと
に１つの外部割込みベクトル・レジスタ７０が含まれ
る。このレジスタのそれぞれのビットは、次のように定
義されている。

【表２】

【００５３】これらのレジスタは、ＩＯＣアドレス空間
内に存在し、これらのレジスタのアドレスは、ＩＯＣの
具体的な設計によって定義される。

【００５４】外部割込み要求レジスタ（ＸＩＲＲ） ＸＩＲＲは、アドレスＢＡ＋０およびＢＡ＋４にある４
バイト・レジスタである。アドレスＢＡ＋０のＸＩＲＲ
へのロード命令を発行すると、ＣＰＰＲとＸＩＳＲの内
容が、副作用なしでプロセッサに送られる。これは、外
部割込みをソフトウェア・ポーリングするための設計で
ある。アドレスＢＡ＋４のＸＩＲＲにロード命令を発行
すると、下記の原子的な副作用がある。ＸＩＲＲの内容
を返す前に、 ・そのＢＡがアクセスされているプロセッサへの割込み
信号７２が、図７の符号８６で割込み経路指定層によっ
て非活動化される。ＸＩＲＲの内容が要求元プロセッサ
に返されるのは、非活動化された割込み信号がそのプロ
セッサの内部割込み論理機構全体を伝播したことを保証
するのに十分な時間が経過した後に限られる。ＸＩＲＲ
からのデータがプロセッサに送られた後に、 ・ＣＰＰＲの内容が、ＸＩＳＲで送られた割込みの優先
順位にセットされる（ＸＩＳＲが０の場合、ＣＰＰＲフ
ィールドは変更されない） ・ＸＩＳＲを、０ｘ００００００にリセットする。より
高い優先順位を有する後続の割込み要求は、割込みを伝
えられ、ＸＩＲＲに提示されるようになる。

【００５５】システム・ソフトウェアが割込みの処理を
開始する時、プロセッサは、割込みを禁止する、すなわ
ち、後続の外部割込みをすべてマスクする。ソフトウェ
アは、この割込み処理シーケンスの間に、割込みを許可
して後続の割込みを提示できるようにしなければならな
い。割込み経路指定層の割込み信号生成終了との競争を
避けるために、割込みを可能にする前にＢＡ＋４のＸＩ
ＲＲの内容がプロセッサに返されていることを保証する
ように注意を払う必要がある。このような競争は、未定
義の結果を生ずる可能性がある。プロセッサが危険な命
令を実行する可能性に対抗してデータが返されているこ
とを保証する方法の１つが、コードのうちでＸＩＲＲ値
データに依存する部分を、割込みを可能にするコードの
前に置くことである。ＸＩＲＲ値を受け取ろうとするプ
ロセッサ・レジスタを、それ自体と比較し、この比較の
結果を使用して、次の命令の位置を分岐目標アドレスと
するｂｒａｎｃｈ−ｉｆ−ｅｑｕａｌ命令を実行する。

【００５６】このようにＸＩＲＲのロードの際にＣＰＰ
Ｒをセットすることによって、ソフトウェアがＸＩＲＲ
へのロード命令を発行した時点からＣＰＰＲへの新値の
ストア命令が発行されるまで、これ以下の優先順位の外
部割込みのすべてを拒絶するという効果が得られる。

【００５７】ＢＡ＋０のＸＩＲＲ機構に対するストア命
令の発行は、定義されていない（データは無視され
る）。アドレスＢＡ＋４のＸＩＲＲに対するストアに
は、原子的な副作用があり、この副作用は、１バイト・
ストアと４バイト・ストアで異なる。ストア命令が１バ
イト・ストアの時、これはＣＰＰＲへのストアになる
（ＣＰＰＲレジスタの説明を参照）。４バイト長のスト
ア命令がＸＩＲＲに発行される時、そのＸＩＳＲへのス
トアに含まれるデータで示されるソース（ストアの時点
でＸＩＳＲに示されているソースではない）に割込みリ
セットが送られる。ＸＩＳＲへのストアに含まれるデー
タは、ＸＩＳＲには書き込まれない（その後ロード命令
を用いて読み取る場合にもこのデータは得られない）。
そうではなくて、このデータは、リセットするソースを
割込み経路指定層に（プロセッサ間割込みと大域待ち行
列割込み以外の割込みの場合にはＩＯＣにも）示すのに
使用される。このアドレスのＸＩＳＲへのストアを発行
することによって、ソースが、そのストア命令に含まれ
るデータで示されたレベルの後続割込みを提示できるよ
うになる。４バイト・ストアの場合、バイト０がＣＰＰ
Ｒにストアされるが、システム・ソフトウェアは、この
ＣＰＰＲのストアが前のＣＰＰＲ値以下の優先順位であ
ることを保証する。というのは、この場合にハードウェ
アが二重リセットを処理する必要がなくなるからである
（二重リセットとは、これ以上の優先順位へのＣＰＰＲ
内の値の変更に関するリセットと、ＸＩＳＲへの書込み
に関するリセットである）。

【００５８】割込み経路指定層のハードウェアが、高い
レベルから低いレベルへのＣＰＰＲの変更の際の割込み
を拒絶することを選択する場合、ＸＩＲＲへの４バイト
・ストアの際に、割込み経路指定層のハードウェアが、
下記の２つのうちのいずれかを行うことができる。 １．２つの拒絶をソースに返す（１つはＣＰＰＲ変更に
関して、もう１つはＸＩＳＲ書込みに関して） ２．ＸＩＳＲ書込みに関する拒絶を送る（ＣＰＰＲの書
込みは前のＣＰＰＲ値より低い優先順位でなければなら
ないという事実を使用する。これはソフトウェアに対す
る要件である）。

【００５９】本明細書に記載の割込み機構を、潜在的に
異なるプロセッサを有する異なるシステムにわたって使
用するためには、割込み経路指定層が、特定のプロセッ
サの割込み信号制約条件をすべて満足することを保証し
なければならない。たとえば、プロセッサが割込み信号
を内部的にラッチせず、そのプロセッサの割込み提示サ
イクル中に割込み信号が非活動化された場合に正しい動
作を保証できない場合、割込み経路指定層は、割込み拒
絶の結果としてではなくＸＩＳＲの読取りを用いてラッ
チをリセットする割込み信号を、外部でラッチしなけれ
ばならない。

【００６０】割込みハンドラの終了時に、割込みハンド
ラの開始時に読み取った値をＢＡ＋４のＸＩＲＲに書き
込むことによって、明示的な割込みの終了をＩＯＣに発
行することと、プロセッサの動作優先順位を割込み以前
の値に戻すことの複合効果が得られる。

【００６１】ソフトウェアが割込みをポーリングしてい
る時、そのソフトウェアは、割込みを受け取ると決定し
た後に、ＢＡ＋４のＸＩＲＲへのロードを発行すること
によって、その割込みを受け取ることをハードウェアに
伝えなければならない。その後、ソフトウェアは、ＢＡ
＋０で読み取った値とＸＩＳＲを比較して、この２回の
ロードの間にハードウェアがＸＩＳＲを変更していない
ことを確認しなければならない。

【００６２】現プロセッサ優先順位レジスタ（ＣＰＰ
Ｒ） このレジスタは、１バイト・レジスタであり、関連する
プロセッサの現在の優先順位を格納するのに使用され
る。このレジスタは、アドレスＢＡ＋０とＢＡ＋４にあ
る。ＣＰＰＲ（ＢＡ＋０とＢＡ＋４のどちらでも）に１
バイト・ロードを発行しても、副作用はない。ＣＰＰＲ
は、ＸＩＲＲレジスタ内の１フィールドである。各プロ
セッサが、それ自体のＣＰＰＲを有する。プロセッサの
状態が変化する時、ソフトウェアは、そのプロセッサの
プロセス優先順位をＣＰＰＲに格納できる。割込み経路
指定層は、ＣＰＰＲ優先順位未満の優先順位である、あ
るプロセッサに対するすべての割込みを拒絶する。した
がって、ＣＰＰＲを現在値に保つことで、外部割込みが
それ以上の優先順位を有する処理に割り込めなくなる。

【００６３】ＣＰＰＲは、ＸＩＲＲ内の１フィールドで
あり、ＸＩＲＲの一部として読み書きできる。ＣＰＰＲ
の内容が変更される時、割込み経路指定層は、最優先レ
ベルの割込みだけがプロセッサに伝えられ、ＸＩＲＲに
提示されることを保証する。これは、ハードウェア比較
機構を使用して達成される。入ってくる割込みの優先順
位が現ＣＰＰＲ以下の場合、その割込みが拒絶され、ソ
ースに返される。ＣＰＰＲへのストアの後に提示される
最優先の割込みをハードウェアが再計算（おそらくは割
込みの拒絶によって）することは、優先順位が下がる方
向に変化する場合には許容可能であり、ＣＰＰＲへのス
トアが待機割込み以上の優先順位である場合には必須で
ある。ＣＰＰＲへのストアが原因で割込みがＸＩＲＲか
ら除去される時には、ＸＩＳＲ内でそれに置換されるの
を待っているより高い（新ＣＰＰＲ値より高い）優先順
位の割込みがない場合、割込み提示ハードウェアが、Ｘ
ＩＳＲを０の値にセット（ＣＰＰＲストアと共に原子的
に）して、保留中の割込みがないことを示し、そのプロ
セッサへの割込み要求線を下げる。

【００６４】外部割込みソース・レジスタ（ＸＩＳＲ） このレジスタは、３バイト・レジスタであり、割込みの
ソースのアドレスが格納される。各プロセッサは、それ
自体のＸＩＳＲを有する。このレジスタは、アドレスＢ
Ａ＋１とＢＡ＋５にある。しかし、このレジスタは、原
子性のためＸＩＲＲの一部としてアクセスしなければな
らない。アドレスＢＡ＋０のＸＩＲＲへのロード命令を
発行することによって、副作用なしにＸＩＳＲの内容が
プロセッサに返される。これは、外部割込みのソフトウ
ェア・ポーリングのための設計である。アドレスＢＡ＋
４のＸＩＲＲへのロード命令を発行すると、ＸＩＲＲの
内容がプロセッサに返された後にＸＩＳＲを原子的に０
ｘ００００００にリセットするという副作用が生じる。
その後、より高い優先順位の後続割込み要求が生じる
と、割込みが伝えられ、ＸＩＲＲに提示される。

【００６５】下の表３に示されるように、いくつかの値
は、ＸＩＳＲレジスタ内で特別な意味を持つ。

【表３】

【００６６】待機割込み要求レジスタ（ＱＩＲＲ） 待機割込み要求レジスタは、４バイト・レジスタであ
り、その第１バイトが最優先要求レジスタ（ＭＦＲ
Ｒ）、ＩＳＳＲが実装される場合には残りの下位３バイ
トがＩＳＳＲである。ソフトウェアは、１バイトすなわ
ちＭＦＲＲだけ、または４バイト全体のいずれかを書き
込むことができる。

【００６７】最優先要求レジスタ（ＭＦＲＲ） これは１バイト・レジスタである。このレジスタの内容
は、システム・ソフトウェアによって制御され、特定の
ＭＦＲＲが関連するプロセッサまたはサーバのプロセッ
サ間（ＩＰ）割込み待ち行列である待ち行列４２および
４３上の最優先ＩＰ割込みの優先順位を示す。あるプロ
セッサのＭＦＲＲが０ｘｆｆの値にセットされている場
合、そのプロセッサのＩＰ割込みの待ち行列４２および
４３には項目が存在せず、ハードウェアは、そのプロセ
ッサにＩＰ割込みを伝えない。システム・ソフトウェア
は、あるプロセッサのＩＰ待ち行列である待ち行列４２
または４３に何かを置く時に、このレジスタにＩＰ待ち
行列上の最優先項目の優先順位をセットする。このレジ
スタは、０ｘｆｆ以外の値である時に、割込み経路指定
層によって、ＸＩＲＲを介するプロセッサへの提示を求
めて競争するもう１つの割込み要求として扱われる。Ｍ
ＦＲＲ内の値が、そのプロセッサに向けられたすべての
割込み要求のうちで最優先である時には、適当な値がＸ
ＩＳＲに置かれ（ＸＩＳＲの説明を参照）、割込みがプ
ロセッサに伝えられる。他のすべての割込みソースと同
様に、ＭＦＲＲ割込みは、割込みが経路指定層によって
拒絶される時またはソフトウェアが割込みの終了を発行
する時に割込み条件がリセットされていない場合に限っ
て、再要求される。この割込み条件は、０ｘｆｆ以外の
ＭＦＲＲ値として受け取られる。したがって、ＭＦＲＲ
が０ｘｆｆ以外の値を有し、割込み経路指定層がその割
込みの経路指定を開始したならば、割込み経路指定層
は、ＭＦＲＲ内の値がその後に変化しても、そのために
割込み提示層に割込み要求を経路指定し直すことはしな
い。割込み経路指定層がＭＦＲＲ割込み要求を再経路指
定する唯一の方法は、割込みの拒絶または割込みリセッ
トに起因するものである（ＭＦＲＲが０ｘｆｆの値を有
しないと仮定する）。ＭＦＲＲの値は、ソフトウェアの
ストア動作によってのみ変更される。各プロセッサは、
少なくとも１つのＭＦＲＲを有する。ＭＰシステムに
は、１つまたは複数の大域ＭＦＲＲも存在する。特定の
プロセッサのＩＰ割込み機構に関連するＭＦＲＲは、Ｂ
Ａ＋１２、ＢＡ＋１６などのアドレスに置かれる。

【００６８】大域待機割込み要求レジスタ（Ｇ＿ＱＩＲ
Ｒ） 大域待機割込み要求レジスタ７３は、４バイト・レジス
タであり、その第１バイトは、１つのＭＦＲＲである大
域最優先要求レジスタ（Ｇ＿ＭＦＲＲ）、残りの下位３
バイトはＩＳＳＲである。ソフトウェアは、１バイトす
なわちＧ＿ＭＦＲＲだけ、または４バイト全体のいずれ
かを書き込むことができる。大域サーバの割込み管理区
域の開始アドレスを、そのベース・アドレス（ＢＡ）と
称する。大域サーバのＢＡは、それぞれ異なり、それぞ
れがセットアップ時に確立される。大域サーバ割込み管
理区域の配置は、次のとおりである。

【表４】

【００６９】ＩＳＳＲ（割込みソース指定レジスタ）に
は、対応するＭＦＲＲに関連する割込みがプロセッサに
伝えられる時にＸＩＳＲにロードされる値が含まれる。

【００７０】装置とコントローラの間での割込み信号生
成 表５に、ＩＢＭ社のＰｏｗｅｒＰＣ ６０１システム・
バス用に設計された割込みパケット・フォーマットの詳
細を示す。このシステム・バスは、参照により背景材料
として本明細書に組み込まれる"PowerPC 601 RISC Micr
oprocessor User's Manual"、１９９２年に詳細に説明
されている。同一のアドレス・ビット定義を、他のプロ
セッサを使用する他のデータ処理機に同様に使用できる
はずである。転送タイプ・ビットは、６０１バスに固有
であり、他のバス・アーキテクチャでは変更される可能
性がある。

【表５】

【００７１】転送タイプ・フィールドは、アドレス・バ
ス上で発生している転送のタイプ、たとえば割込み要求
や割込みリセットなどを識別するのに使用される。大域
（ＧＢＬ）ビットは、バス上のすべての装置がトランザ
クションを監視しなければならないことを示すのに使用
され、割込みパケット転送のために必ずイネーブルされ
る。アドレス・ビット線は、４つのサブセットにグルー
プ化される。アドレス・ビット０ないし２は、発生中の
転送のうち特定のタイプのための追加情報を提供するの
に使用される。割込み要求動作の場合、アドレス・ビッ
ト０ないし２が、これがある割込みの最初の提示と後続
の提示のどちらであるかを示し、したがって、この割込
みが前に拒絶され、再提示されているかどうかを示す。
割込みリセット動作の場合、アドレス・ビット０ないし
２は、割込みリセットの原因を示す。アドレス・ビット
３ないし１１は、要求元ＩＯＣのシステム・アドレスま
たは経路を示す。アドレス・ビット１２ないし１５は、
ＩＯＣ内の１６個までのソースのうちのどれがその要求
を行ったかを識別する。アドレス・ビット１６ないし２
３は、サーバ番号であり、割込みソースのＸＩＶＲレジ
スタから直接取り出される。サーバ・ビットは、各サー
バによって、その特定のサーバに関してセットアップ時
に構成レジスタに書き込まれたサーバ番号と比較され
る。要求パケット内のアドレス・ビット２４ないし３１
には、その割込みの優先順位が含まれ、これも割込みソ
ースのＸＩＶＲから取り出される。この優先順位ビット
は、割込み要求が受け入れられるかどうかを判定するた
め、ＣＰＰＲ内の現在値と比較される。リセット・パケ
ットのアドレス・ビット２４ないし３１は、予約済みで
あり、Ｘ'００'が格納される。

【００７２】図８および図９に、このデータ処理割込み
サブシステムのバス信号を示す。まず図８を参照する
と、ＩＯＣは、割込み要求を有する時に、そのバス要求
（ＢＲ）信号１００を活動化することによって、中央バ
ス・アービトレータからアドレス・バスを要求する。ア
ービトレータは、そのＩＯＣへの対応するバス使用許可
（ＢＧ）信号１０２を活動化することによってバスを使
用許可する。その後、このＩＯＣは、このアドレス・バ
スを介して割込み要求パケットを送る。これは、転送開
始（ＴＳ）信号１０４、バス・アドレス信号１１０およ
び転送タイプ（ＴＴ）信号１０８をあるレベル（表５に
定義されたとおり）に駆動して、あるソースと優先順位
の割込みが存在することを割込みコントローラに伝える
ことによって行われる。さらに、ＩＯＣがアドレス・バ
ス・ビジー（ＡＢＢ）信号１０６をローに駆動して、ア
ドレス・バスが使用中であることを示す。割込みコント
ローラは、この情報を処理し、割込みをプロセッサに知
らせる。多重処理システムでは、前に説明したように、
割込みコントローラが割込み情報を適当なプロセッサに
経路指定できる。バス・アービトレータが、アドレス肯
定応答（ＡＡＣＫ）信号をローに駆動して、そのトラン
ザクションのアドレス部分が完了したことを示す。

【００７３】次に図９を参照すると、プロセッサは、割
込みの処理を終えた時に、リセット・パケットをＩＯＣ
に送るように（前に説明したようにＸＩＲＲレジスタに
ストアすることによって）割込みコントローラに警告す
る。割込みコントローラは、そのバス要求（ＢＲ）信号
１００を活動化することによって、中央バス・アービト
レータからアドレス・バスを要求する。アービトレータ
は、そのＩＯＣへの対応するバス使用許可（ＢＧ）信号
１０２を活動化することによってバスを使用許可する。
ＩＯＣは、このアドレス・バスを介して割込みリセット
・パケットを送る。これは、ＴＳ信号１０４、バス・ア
ドレス信号１１０およびＴＴ信号１０８をあるレベル
（表５に定義されたとおり）に駆動して、割込みが処理
されたことをＩＯＣに伝えることによって行われる。さ
らに、ＩＯＣがアドレス・バス・ビジー（ＡＢＢ）信号
１０６をローに駆動して、アドレス・バスが使用中であ
ることを示す。バス・アービトレータが、アドレス肯定
応答（ＡＡＣＫ）信号をローに駆動して、そのトランザ
クションのアドレス部分が完了したことを示す。

【００７４】保有期間は、１つのアドレス転送と０サイ
クルから８サイクルまでの間のデータの転送からなる。
通常は、アドレスごとに４サイクルのデータ転送がある
ので、データ・バスは、アドレス・バスより頻繁に使用
される。アドレス・バスを介して割込み情報を送ること
によって、使用頻度の高いデータ・バスではなく、利用
度の低い資源であるアドレス・バスを使用することが可
能になる。アドレス・バスを使用することのもう１つの
長所は、好ましい実施例では、現在システム・バス上に
あるすべてのＩＯＣが、アドレス・バス全体を使用する
ことである。しかし、ＩＯＣは、すべてがデータ・バス
全体を使用するわけではない。アドレス・バス上を移動
する割込みパケットは、システム内に既に存在するアド
レス線を、ピンやワイヤのコストなしで使用する。これ
は、複数の別個の割込み線を使用する従来の方法と大き
く異なる。メモリ・マップ式入出力は、入出力に最も広
く使用されている方法なので、割込みパケットを送るた
めの方法としてこれを使用する。入出力の最も一般的な
方法であり、当技術分野で既知の従来の技法を使用する
ので、このシステム・バス上のすべてのチップが、既に
メモリ・マップ式入出力を行うための論理機構を有す
る。

【００７５】好ましい実施例では、割込みパケット定義
によって、５１２個のＩＯＣのそれぞれから１６個の割
込みソースが許容される。割込み優先レベルは、２５６
ある。各システムが、２５６個の割込みサーバを有する
ことができる。このため、広範囲の計算機でこのパケッ
ト定義を使用できる。割込み要求パケットと割込みリセ
ット・パケットの両方に、割込みパケット内の情報以上
の情報を送る必要のあるシステムが使用することのでき
る予約ビットがある。したがって、このパケット定義に
よって、将来のシステムに対する拡張性がもたらされ
る。

【００７６】以前のハードウェア配線式割込みシステム
は、割込みに関する直接情報をほとんど提供しなかっ
た。このバス・パケット方法では、割込みソース、ＩＯ
ＩＤ、優先順位およびサーバ情報を、すべて同時に同一
の場所で提供する。これによって、システムの柔軟性に
加えて、システム割込みのデバッグがはるかに簡単にな
る。割込みリセット・パケットの予約済みアドレス・ビ
ット０ないし２に情報を入れて、どの種類の割込みリセ
ットが送られているのかをＩＯＣに伝えることができ
る。

【００７７】２５６個の可能な割込みサーバが、この割
込みパケット定義で許容される。これは、システム内で
割込みを受け取るプロセッサが２５６個まで存在できる
ことを意味する。このパケット定義を用いると、異なる
プロセッサに割込みを簡単に経路指定できる。さらに、
２５６個の可能な割込みサーバは、システムごとに定義
でき、１システム内で２５６個までの割込みコントロー
ラが許容される。前に説明したように、割込みコントロ
ーラのそれぞれが１つのプロセッサだけにサービスする
か、あるいは一群のサーバが各プロセッサにサービスで
きる。

【００７８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００７９】（１）アドレス部分とデータ部分とを有す
るバスを含むデータ処理システムにおいて、前記アドレ
ス部分を使用して、装置と割込みサービス機構との間で
割込み情報を転送するステップを含む、割込み情報を転
送するための方法。 （２）前記装置が、割込みの生成を引き起こすことを特
徴とする、上記（１）の方法。 （３）前記装置が、前記割込み情報の前記割込みサービ
ス機構への転送を引き起こすことを特徴とする、上記
（１）の方法。 （４）前記割込み情報が、前記割込みサービス機構に割
込み要求コマンドを伝えることを特徴とする、上記
（３）の方法。 （５）前記割込みサービス機構が、前記割込み情報の前
記装置への転送を引き起こすことを特徴とする、上記
（１）の方法。 （６）前記割込み情報が、前記装置に割込みリセット・
コマンドを伝えることを特徴とする、上記（５）の方
法。 （７）装置からサービス機構へ、割込み情報を含む第１
割込みパケットを転送するステップと、前記サービス機
構から前記装置へ、割込み情報を含む第２割込みパケッ
トを転送するステップとを含む、データ処理システム内
での割込み情報の双方向転送の方法。 （８）前記装置が、割込みの生成を引き起こすことを特
徴とする、上記（７）の方法。 （９）前記装置が、前記第１割込みパケットの前記割込
みサービス機構への転送を引き起こすことを特徴とす
る、上記（７）の方法。 （１０）前記割込み情報が、前記割込みサービス機構に
割込み要求コマンドを伝えることを特徴とする、上記
（９）の方法。 （１１）前記割込みサービス機構が、前記第２割込みパ
ケットの前記装置への転送を引き起こすことを特徴とす
る、上記（７）の方法。 （１２）前記割込み情報が、前記装置に割込みリセット
・コマンドを伝えることを特徴とする、上記（１１）の
方法。 （１３）装置によって割込み要求を開始するステップ
と、前記装置に関する割込み情報を含む割込みパケット
を生成するステップと、データ処理システムのアドレス
・バスを介して割込みコントローラに前記割込みパケッ
トを送るステップとを含む、データ処理システム内で割
込みを処理するための方法。 （１４）装置と、機能的に前記装置に結合された割込み
サービス機構と、前記装置と前記割込みサービス機構と
の間で割込み情報を転送するためバスのアドレス部分を
使用するための手段とを含む、前記アドレス部分とデー
タ部分とを含む前記バスを有するデータ処理システム内
で割込み情報を転送するためのシステム。 （１５）前記装置が、割込みの生成を引き起こすことを
特徴とする、上記（１４）のシステム。 （１６）前記装置が、前記割込み情報の前記割込みサー
ビス機構への転送を引き起こすことを特徴とする、上記
（１４）のシステム。 （１７）前記割込み情報が、前記割込みサービス機構に
割込み要求コマンドを伝えることを特徴とする、上記
（１６）のシステム。 （１８）前記割込みサービス機構が、前記割込み情報の
前記装置への転送を引き起こすことを特徴とする、上記
（１４）のシステム。 （１９）前記割込み情報が、前記装置に割込みリセット
・コマンドを伝えることを特徴とする、上記（１８）の
システム。 （２０）装置からサービス機構へ、割込み情報を含む第
１割込みパケットを転送する手段と、前記サービス機構
から前記装置へ、割込み情報を含む第２割込みパケット
を転送する手段とを含む、データ処理システム内での割
込み情報の両方向転送のシステム。 （２１）前記装置が、前記第１割込みパケットの前記割
込みサービス機構への転送を引き起こすことを特徴とす
る、上記（２０）のシステム。 （２２）前記割込み情報が、前記割込みサービス機構に
割込み要求コマンドを伝えることを特徴とする、上記
（２１）のシステム。 （２３）前記割込みサービス機構が、前記第２割込みパ
ケットの前記装置への転送を引き起こすことを特徴とす
る、上記（２０）のシステム。 （２４）前記割込み情報が、前記装置に割込みリセット
・コマンドを伝えることを特徴とする、上記（２３）の
システム。 （２５）装置によって割込み要求を開始する手段と、前
記装置に関する割込み情報を含む割込みパケットを生成
する手段と、データ処理システムのアドレス・バスを介
して割込みコントローラに前記割込みパケットを送る手
段とを含む、データ処理システム内で割込みを処理する
ためのシステム。 （２６）前記割込み情報が、割込み要求コマンドを含む
ことを特徴とする、上記（２５）のシステム。 （２７）前記アドレス・バスを介して前記装置に、第２
割込みパケットを送るための手段をさらに含む、上記
（２５）のシステム。 （２８）前記第２割込みパケットが、割込みリセット・
コマンドを含むことを特徴とする、上記（２７）のシス
テム。

【発明の効果】

【００８０】割込みは、アドレス・バスを介して転送さ
れるので、他の割込みや他のシステム動作と共にシーケ
ンス化される。これによって、システム・レベルで割込
みを観察しやすくなり、割込みがシステムに対してより
非同期でなくなるので、デバッグの間に有用である。た
とえば、アドレス・バス上に提示される割込みを検出す
るために、システム・バスを監視できる。アドレス・パ
ケットは、順序付けされる（すなわち、オーバーラップ
せず、同時に提示されることもない）ので、どの処置が
呼び出されたか、もしくはどの処置が後続の処置の原因
となったかの判定が簡単である。

【００８１】割込み情報は、プレーナ上の配線ではなく
割込みパケット内のさまざまなフィールドで定義される
ので、この割込みシステムは、プログラム可能度が非常
に高い。割込み優先順位、サーバ番号、割込みソースお
よび入出力コントローラＩＤは、このパケット構造を使
用することによってすべてプログラム可能である。した
がって、この割込み構造は、ハードウェア配線式システ
ムの割込み構造より柔軟である。

【図面の簡単な説明】

【図１】データ処理システムのブロック図である。

【図２】割込みコントローラを介するデータ・プロセッ
サへの装置インターフェースのブロック図である。

【図３】ソフトウェア待ち行列へインターフェースする
論理サーバの構成要素を示す図である。

【図４】割込みコントローラの内部構造を示す図であ
る。

【図５】ハードウェア待ち行列とソフトウェア待ち行列
の構造を示す図である。

【図６】入出力コントローラ、割込み経路指定層および
割込み提示層を含む、割込みサブシステム全体の流れ図
である。

【図７】入出力コントローラ、割込み経路指定層および
割込み提示層を含む、割込みサブシステム全体の流れ図
である。

【図８】割込み要求に関するバス・タイミング図であ
る。

【図９】割込みリセットに関するバス・タイミング図で
ある。

【符号の説明】

４０ プロセッサ ４１ プロセッサ ４２ 待ち行列 ４３ 待ち行列 ４４ 大域待ち行列 ４５ 大域待ち行列 ５０ 割込み提示層 ５２ 割込み経路指定層 ６０ 外部割込み要求レジスタ（ＸＩＲＲ） ６１ 待機割込み要求レジスタ（ＱＩＲＲ） ７０ 外部割込みベクトル・レジスタ（ＸＩＶＲ） ７３ 大域待機割込み要求レジスタ（Ｇ＿ＱＩＲＲ） １００ バス要求（ＢＲ）信号 １０２ バス使用許可（ＢＧ）信号 １０４ 転送開始（ＴＳ）信号 １０６ アドレス・バス・ビジー（ＡＢＢ）信号 １０８ 転送タイプ（ＴＴ）信号 １１０ バス・アドレス信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・ブレント・チャンドラー アメリカ合衆国78660 テキサス州フルゲ ルヴィレ クリエフ・クロス・ドライブ 900 (72)発明者 ジョージ・ウィリアム・ダリー・ジュニア アメリカ合衆国78750 テキサス州オース チン ウェスターカーク・ドライブ 8901

Claims (28)

【特許請求の範囲】
1. 【請求項１】アドレス部分とデータ部分とを有するバス
   を含むデータ処理システムにおいて、 前記アドレス部分を使用して、装置と割込みサービス機
   構との間で割込み情報を転送するステップを含む、割込
   み情報を転送するための方法。
2. 【請求項２】前記装置が、割込みの生成を引き起こすこ
   とを特徴とする、請求項１の方法。
3. 【請求項３】前記装置が、前記割込み情報の前記割込み
   サービス機構への転送を引き起こすことを特徴とする、
   請求項１の方法。
4. 【請求項４】前記割込み情報が、前記割込みサービス機
   構に割込み要求コマンドを伝えることを特徴とする、請
   求項３の方法。
5. 【請求項５】前記割込みサービス機構が、前記割込み情
   報の前記装置への転送を引き起こすことを特徴とする、
   請求項１の方法。
6. 【請求項６】前記割込み情報が、前記装置に割込みリセ
   ット・コマンドを伝えることを特徴とする、請求項５の
   方法。
7. 【請求項７】装置からサービス機構へ、割込み情報を含
   む第１割込みパケットを転送するステップと、 前記サービス機構から前記装置へ、割込み情報を含む第
   ２割込みパケットを転送するステップとを含む、データ
   処理システム内での割込み情報の双方向転送の方法。
8. 【請求項８】前記装置が、割込みの生成を引き起こすこ
   とを特徴とする、請求項７の方法。
9. 【請求項９】前記装置が、前記第１割込みパケットの前
   記割込みサービス機構への転送を引き起こすことを特徴
   とする、請求項７の方法。
10. 【請求項１０】前記割込み情報が、前記割込みサービス
    機構に割込み要求コマンドを伝えることを特徴とする、
    請求項９の方法。
11. 【請求項１１】前記割込みサービス機構が、前記第２割
    込みパケットの前記装置への転送を引き起こすことを特
    徴とする、請求項７の方法。
12. 【請求項１２】前記割込み情報が、前記装置に割込みリ
    セット・コマンドを伝えることを特徴とする、請求項１
    １の方法。
13. 【請求項１３】装置によって割込み要求を開始するステ
    ップと、 前記装置に関する割込み情報を含む割込みパケットを生
    成するステップと、 データ処理システムのアドレス・バスを介して割込みコ
    ントローラに前記割込みパケットを送るステップとを含
    む、データ処理システム内で割込みを処理するための方
    法。
14. 【請求項１４】装置と、 機能的に前記装置に結合された割込みサービス機構と、 前記装置と前記割込みサービス機構との間で割込み情報
    を転送するためバスのアドレス部分を使用するための手
    段とを含む、前記アドレス部分とデータ部分とを含む前
    記バスを有するデータ処理システム内で割込み情報を転
    送するためのシステム。
15. 【請求項１５】前記装置が、割込みの生成を引き起こす
    ことを特徴とする、請求項１４のシステム。
16. 【請求項１６】前記装置が、前記割込み情報の前記割込
    みサービス機構への転送を引き起こすことを特徴とす
    る、請求項１４のシステム。
17. 【請求項１７】前記割込み情報が、前記割込みサービス
    機構に割込み要求コマンドを伝えることを特徴とする、
    請求項１６のシステム。
18. 【請求項１８】前記割込みサービス機構が、前記割込み
    情報の前記装置への転送を引き起こすことを特徴とす
    る、請求項１４のシステム。
19. 【請求項１９】前記割込み情報が、前記装置に割込みリ
    セット・コマンドを伝えることを特徴とする、請求項１
    ８のシステム。
20. 【請求項２０】装置からサービス機構へ、割込み情報を
    含む第１割込みパケットを転送する手段と、 前記サービス機構から前記装置へ、割込み情報を含む第
    ２割込みパケットを転送する手段とを含む、データ処理
    システム内での割込み情報の両方向転送のシステム。
21. 【請求項２１】前記装置が、前記第１割込みパケットの
    前記割込みサービス機構への転送を引き起こすことを特
    徴とする、請求項２０のシステム。
22. 【請求項２２】前記割込み情報が、前記割込みサービス
    機構に割込み要求コマンドを伝えることを特徴とする、
    請求項２１のシステム。
23. 【請求項２３】前記割込みサービス機構が、前記第２割
    込みパケットの前記装置への転送を引き起こすことを特
    徴とする、請求項２０のシステム。
24. 【請求項２４】前記割込み情報が、前記装置に割込みリ
    セット・コマンドを伝えることを特徴とする、請求項２
    ３のシステム。
25. 【請求項２５】装置によって割込み要求を開始する手段
    と、 前記装置に関する割込み情報を含む割込みパケットを生
    成する手段と、 データ処理システムのアドレス・バスを介して割込みコ
    ントローラに前記割込みパケットを送る手段とを含む、
    データ処理システム内で割込みを処理するためのシステ
    ム。
26. 【請求項２６】前記割込み情報が、割込み要求コマンド
    を含むことを特徴とする、請求項２５のシステム。
27. 【請求項２７】前記アドレス・バスを介して前記装置
    に、第２割込みパケットを送るための手段をさらに含
    む、請求項２５のシステム。
28. 【請求項２８】前記第２割込みパケットが、割込みリセ
    ット・コマンドを含むことを特徴とする、請求項２７の
    システム。