JP2007102447A - 演算処理装置 - Google Patents
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Abstract
【解決手段】 XCSC40は、他のCPUへ宛ててCPUコア部20により発行されるクロスコールの送信を制御する。このXCSC40に、当該クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とを直接対応付けて当該クロスコールのエントリ毎に保持するレジスタ41を設ける。
【選択図】図2
Description
まず、(1)の2つの矢印で示すように、CPUA1100のCPUコア部1110からクロスコールのデータ(太い矢印)とクロスコールリクエストの発行要求(細い矢印)とが送られてくると、(2)の矢印で示すように、XCSC1121はそれらをバッファリングしつつ、SC1300へとクロスコールリクエスト(クロスコール要求)を発行する。
このため、近年における大規模SMP(Symmetrical Multi-Processor)システムやマルチコアプロセサのように、計算機システム内においてクロスコールを発行するプロセサ又はプロセサコアの増加とともに、必然的にコマンドFIFOにおけるクロスコール用のエントリ数が増加するため、クロスコール制御に係るハードウェア資源が増大するという問題があった。
さらに、本発明の演算処理装置は、前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有する演算処理装置であることを特徴とする。
このように、従来は、上述したXCSC1121の動作において、ACKをSC1300から受信した後のデータ送信は常に固定した動作サイクルの後に行われており、また、このデータ送信はACK受信後直ちに可能であったので、データ送信用のリクエスト信号は不要であった。
図1は、本発明を実施するマルチCPUシステムの構成を示している。
同図において、CPUA10、CPUB110、及びメモリ400がSC300に接続されている。ここで、CPUA10とCPUB110との各々のCPUコア部20、120は、外部インタフェース部30、130を各々介してSC300に接続されている。この外部インタフェース部30、130には、XCSC40、140とXCRC50、150とが各々備えられている。ここで、同図におけるCPU間クロスコールは、例えばCPUA10及びCPUB110との間において、SC300を介することにより、実行される。
クロスコールの制御は外部インタフェース部30によって行われる。外部インタフェース部30は、XCSC40、XCRC50、及び調停部70を有している。ここで、XCSC40はクロスコールの送信制御を行うものであり、XCRC50はクロスコールの受信制御を行うものである。また、調停部70は、CPUコア部20とSC300との間のバス(信号線)の使用の権限(優先順位)を調停し、コマンドの発行を効率的に行えるように、且つ仕様に則って行うように、制御するものである。
レジスタ41は、各クロスコールのBUSY及びNACKの状態並びにコマンドの発行内容をクロスコールの管理のために一括して記憶しておく記憶部として機能する。
データレジスタ60は、CPUコア部20から送られてきたクロスコールのデータを一時的に格納しておくものである。
図3に示すように、このレジスタ41は、クロスコールに係る処理の処理状況、すなわち、クロスコールのBUSY(クロスコール発行中)及びNACK(クロスコールの発行失敗)の状態を、クロスコールのエントリ毎、ここではBUSYとNACKとのペア番号(BN番号)毎に保持して管理する。加えて、このレジスタ41は、クロスコールの発行履歴の管理のため、コマンドの発行の状況を管理するための各種のデータ(図3では「etc」と表示)を保持すると共に、SC300へ発行するクロスコールの相手先であるCPU等を示す識別子であるターゲットID(TID)をBN番号毎に保持して管理する。更に、レジスタ41にはHOLD_IDなる記憶領域がBN番号毎に用意されている。この記憶領域には、XCALL_REQ_ID、SWXC_REQ_ID、及びREQIDのいずれかが記憶されて管理される。
このように、クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とを直接対応付けて当該クロスコールのエントリ毎にレジスタ41で保持するようにしたことにより、これらを対応付けるための情報を保持しておくための専用の記憶領域が不要となる。また、従来は、上述した各識別子を別々の記憶領域で記憶して管理していたが、このように同一の記憶領域を共用することにより、記憶領域の節約となる。
まず図5について説明する。同図はID判定回路42の回路例を示している。ID判定回路42は、レジスタ41の各エントリのHOLD_IDに保持されている識別子が何についてのものであるかを、XCSC40による前述した制御動作の進捗状況を示すステータス情報に基づいて判定するものである。なお、このID判定回路42は、エントリ毎に別個に設けられる。
図6に示したID記憶制御回路43の動作について更に説明する。
調停部70では、XCALL_REQの発行要求とSWXC_REQの発行要求とが競合しても選択されるのはどちらか一方のみであり、同時に両方が発行されることはないことは明らかである。また、バスを介してデータ送信を行っている間は、XCALL_REQのような、他の情報を伴わないコマンドを発行することは可能であるが、CPUコア部20から送られてきたクロスコールに関するデータを含むSWXC_REQのような、他の情報を含むコマンドを発行することはできない。
図7において、OR回路101は、2つの入力のうちの少なくとも1つ以上が「H」レベルのとき、すなわち、2つのAND回路102a、102bの各々の出力のうちの少なくとも1つ以上が「H」レベルのときに、「H」レベルの出力を行う。
一方、AND回路102cは、当該BUSYビットが立っていない状態の下でSWXC_REQ_PREが「H」レベルとなった場合にのみ、つまり、バスを介したデータ送信を行っていない期間において、SWXC_REQ発行要求が生じた場合にのみ、SWXC_REQを「H」レベルとしてSWXC_REQ発行要求の調停部70への送信を許可する。
クロスコールの制御は外部インタフェース部530によって行われる。外部インタフェース部530は、XCSC540、XCRC550、及び調停部570を有している。ここで、XCSC540はクロスコールの送信制御を行うものであり、XCRC550はクロスコールの受信制御を行うものである。また、調停部570は、2つのCPUコア部520、521とSC300との間のバス(信号線)の使用の権限(優先順位)を調停し、コマンドの発行を効率的に行えるように、且つ仕様に則って行うように、制御するものである。
このように、複数のCPUコアを有しているCPUにおいても、従来はCPUコア毎に別個に設けられていたステータスレジスタとコマンドFIFOとをレジスタ541−1及び541−2として一体化してCPUコア毎に設けたことにより、従来はコマンドFIFOに設けられていたBN番号の記憶領域が削減される。また、ID判定回路542及びID記憶制御回路543を設けることで、前述した実施例と同様、レジスタ541−1及び541−2におけるXCALL_REQ_ID、REQID、SWXC_REQ_IDを保持しておくための記憶領域の共用化を可能にしたことにより、記憶領域を従来から増加させることなく、クロスコール制御における仕様の変更への対処が可能となる。
なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有することを特徴とする演算処理装置。
前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、
前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、
ことを特徴とする付記1に記載の演算処理装置。
前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを判定する判定部を更に有することを特徴とする付記2に記載の演算処理装置。
前記判定部は、前記制御部による前記制御の進捗状況を示す情報に基づいて、前記判定を行うことを特徴とする付記3に記載の演算処理装置。
前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする付記2に記載の演算処理装置。
複数の演算処理装置を備えた情報処理装置であって、
前記演算処理装置が、
前記情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有する
ことを特徴とする情報処理装置。
前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、
前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、
ことを特徴とする付記6に記載の情報処理装置。
前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを判定する判定部を更に有することを特徴とする付記7に記載の情報処理装置。
前記判定部は、前記制御部による前記制御の進捗状況を示す情報に基づいて、前記判定を行うことを特徴とする付記8に記載の情報処理装置。
前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする付記7に記載の情報処理装置。
複数の演算処理部を有する演算処理装置であって、
前記複数の演算処理部のいずれかから他の演算処理装置における演算処理部へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記演算処理部毎に設けられており、前記クロスコールに係る処理の処理状況と、前期処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有することを特徴とする演算処理装置。
前記制御部は、他の演算処理装置における演算処理部宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、
前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、
ことを特徴とする付記11に記載の演算処理装置。
前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを判定する判定部を更に有することを特徴とする付記12に記載の演算処理装置。
前記判定部は、前記制御部による前記制御の進捗状況を示す情報に基づいて、前記判定を行うことを特徴とする付記13に記載の演算処理装置。
前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする付記12に記載の演算処理装置。
演算処理装置から他の演算処理装置へ宛てて発行されるクロスコールの送信を前記演算処理装置で制御する方法であって、
前記クロスコールに係る処理の処理状況と、前記クロスコールの発行履歴とをクロスコールのエントリ毎に前記演算処理装置の記憶部で保持しておくステップ
を有することを特徴とするクロスコールの送信制御方法。
前記クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とをクロスコールのエントリ毎に前記演算処理装置の記憶部で保持しておくステップの後に、
前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを前記演算処理装置で判定するステップをさらに有することを特徴とする付記16に記載のクロスコールの送信制御方法。
前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを前記演算処理装置で判定するステップの後に、
前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、そのどちらか一方を前記調停部へ導く信号線へと出力するステップをさらに有することを特徴とする付記16に記載のクロスコールの送信制御方法。
他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、
前記クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを個々に識別する識別子の記憶領域と、前記発行要求を個々に識別する識別子の記憶領域と、前記送信要求を個々に識別する識別子の記憶領域とを有する記憶部と、
を有することを特徴とする演算処理装置。
複数の演算処理装置を備えた情報処理装置であって、
前記演算処理装置が、
前記情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を前記演算処理装置の外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、
前記クロスコールの発行履歴を保持するための記憶領域として、前記クロスコールを識別する識別子の記憶領域と、前記発行要求を個々に識別する識別子の記憶領域と、前記送信要求を識別する識別子の記憶領域とを共用している記憶部と、
を有する
ことを特徴とする情報処理装置。
複数の演算処理部を有する演算処理装置であって、
他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、
前記演算処理部毎に設けられており、前記クロスコールの発行履歴を保持するための記憶領域として、前記クロスコールを識別する識別子の記憶領域と、前記発行要求を識別する識別子の記憶領域と、前記送信要求を識別する識別子の記憶領域とを共用している記憶部と、
を有することを特徴とする演算処理装置。
演算処理装置から他の演算処理装置へ宛てて発行されるクロスコールの送信を前記演算処理装置で制御する方法であって、
信号を前記演算処理装置から外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求と、前記クロスコールに係る処理に関するデータの送信要求とを制御するステップと、
前記クロスコールを識別する識別子の記憶領域と、前記発行要求を識別する識別子の記憶領域と、前記送信要求を識別する識別子の記憶領域とを有する記憶部において、前記クロスコールの発行履歴を保持するステップとを有する、
ことを特徴とするクロスコールの送信制御方法。
20、120、1110、1210 CPUコア部
30、130、530、630、1120、1220 外部インタフェース部
40、140、540、640、1121、1221 XCSC
41、541、541−1、541−2 レジスタ
42、542 ID判定回路
43、543 ID記憶制御回路
44、544 発行要求切り替え回路
45、545 動作制御部
50、150、550、650、1122、1222 XCRC
60、560 データレジスタ
70、570 調停部
81a、81b、81c 一致回路
82a、82b、82c、91a、91b、91c、91d、102a、102b、102c AND回路
92a、92b、101 OR回路
93 記憶領域
110、610、1200 CPUB
300、1300 SC
400、1400 メモリ
520 CPUコア部AA
521 CPUコア部AB
620 CPUコア部BA
621 CPUコア部BB
Claims (10)
- 他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有することを特徴とする演算処理装置。 - 前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、
前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、
ことを特徴とする請求項1に記載の演算処理装置。 - 前記記憶部の前記記憶領域に保持されている識別子が何についてのものかを判定する判定部を更に有することを特徴とする請求項2に記載の演算処理装置。
- 前記判定部は、前記制御部による前記制御の進捗状況を示す情報に基づいて、前記判定を行うことを特徴とする請求項3に記載の演算処理装置。
- 前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする請求項2に記載の演算処理装置。
- 複数の演算処理装置を備えた情報処理装置であって、
前記演算処理装置が、
前記情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有する
ことを特徴とする情報処理装置。 - 前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、
前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、
ことを特徴とする請求項6に記載の情報処理装置。 - 複数の演算処理部を有する演算処理装置であって、
前記複数の演算処理部のいずれかから他の演算処理装置における演算処理部へ宛てて発行されるクロスコールの送信を制御する制御部と、
前記演算処理部毎に設けられており、前記クロスコールに係る処理の処理状況と、前期処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、
を有することを特徴とする演算処理装置。 - 演算処理装置から他の演算処理装置へ宛てて発行されるクロスコールの送信を前記演算処理装置で制御する方法であって、
前記クロスコールに係る処理の処理状況と、前記クロスコールの発行履歴とをクロスコールのエントリ毎に前記演算処理装置の記憶部で保持しておくステップ
を有することを特徴とするクロスコールの送信制御方法。 - 他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、
前記クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを個々に識別する識別子の記憶領域と、前記発行要求を個々に識別する識別子の記憶領域と、前記送信要求を個々に識別する識別子の記憶領域とを有する記憶部と、
を有することを特徴とする演算処理装置。
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