JP4947441B2 - マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 307
- 230000008569 process Effects 0.000 claims description 269
- 230000004888 barrier function Effects 0.000 claims description 28
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 7
- 230000005055 memory storage Effects 0.000 claims 14
- 238000001914 filtration Methods 0.000 claims 3
- 238000007726 management method Methods 0.000 description 349
- 230000006870 function Effects 0.000 description 171
- 238000010586 diagram Methods 0.000 description 163
- 230000007704 transition Effects 0.000 description 36
- 238000013500 data storage Methods 0.000 description 24
- 238000001994 activation Methods 0.000 description 10
- 238000007689 inspection Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 241000700605 Viruses Species 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
- G06F9/5077—Logical partitioning of resources; Management or configuration of virtualized resources
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1001—Protocols in which an application is distributed across nodes in the network for accessing one among a plurality of replicated servers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4405—Initialisation of multiprocessor systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Multi Processors (AREA)
Description
3、3A〜3n:OS
4、4−0〜4−n、4−k:CPU
41:ユーザ・スーパバイザ
42:ハイパーバイザ
43:記憶装置管理ユニット
5:記憶装置
51:ROM
52:RAM
521:
6:I/O装置
7:シングルOS
8:アプリケーション
10:実行環境主制御手段
11:OS主連携手段
12:実行環境主管理同期手段
13:実行環境スケジュール手段
20:実行環境副制御手段
21:OS副連携手段
22:実行環境管理同期副手段
23:同一実行環境スケジュール手段
30:実行環境管理手段
31:CPUフィルタ手段
32:CPU管理データ記憶装置
321:CPU管理データ
33:自動CPU切替手段
34:自動CPU切替データ記憶装置
341:自動CPU切替データ
35:実行環境フィルタ手段
36:実行環境管理データ記憶装置
361:実行環境管理データ
362:実行環境対応情報
37:自動実行環境切替手段
38:自動実行環境切替データ
90:コンテキスト
100、100−1〜100−n:実行環境
110:基本処理
120:追加処理
300−1〜300−n:マルチプロセッサシステム
501:CPU
502:主記憶部
503:通信制御部
504:インタフェース部
505:補助記憶部
506:システムバス
50:実行順序検査付き実行環境管理手段
51:実行順序検査手段
52:実行順序検査記憶装置
本発明の第1の実施の形態を図を用いて詳細に説明する。
図2は、本発明の第1の実施の形態によるマルチプロセッサシステムの構成を示すブロック図である。
図11〜図15は、本実施の形態による実行環境管理手段30の構成をCPUベースで説明する図である。
次いで、本実施の形態のCPUベースにおける実行環境管理手段30の機能を説明する。
図13は、本実施の形態による実行環境管理手段30のデータ更新機能を説明する図である。図13を参照すると、実行環境管理手段30のデータ更新機能は、ステップS1において、CPU管理データ321を更新する。なお、基本的には、基本処理実行中のCPUのみがCPU管理データ321に触ることができる。ただし、所定のエントリに関しては、追加処理実行中のCPUがCPU管理データ321に触ってもよい。
図14は、本実施の形態による実行環境管理手段30のアクセス許可機能を説明する図である。図14を参照すると、実行環境管理手段30のアクセス許可機能は、CPUフィルタ手段31が、ステップS1において、任意のCPUからのアクセスを受理し、ステップS2において、CPU管理データ321を読み出し、ステップS3において、前記読み出したCPU管理データ321に基づいて、当該受理したアクセスの許否を判定し、当該受理したアクセスを許可する。
図15は、本実施の形態による実行環境管理手段30のアクセス拒否機能を説明する図である。図15を参照すると、実行環境管理手段30のアクセス拒否機能は、CPUフィルタ手段31が、ステップS1において、任意のCPUからのアクセスを受理し、ステップS2において、CPU管理データ321を読み出し、ステップS3において、前記読み出したCPU管理データ321に基づいて、当該受理したアクセスの許否を判定し、当該受理したアクセスを拒否する。タイミング制約が厳しい場合には、この回路で拒否するのではなく、あえてアクセスアドレスをシステムに存在しないアドレスに変換して、そして、別の回路でそのような拒否をさせてもよい。
図16〜図21は、本実施の形態による実行環境管理手段30の構成を実行環境ベースで説明する図である。
図16は、本実施の形態による実行環境管理手段30の構成を実行環境ベースで説明するブロック図である。図16を参照すると、実行環境管理手段30は、システムバス及び周辺バスに接続する実行環境フィルタ手段35と、システムバス及び実行環境フィルタ手段35に接続する実行環境管理データ記憶装置36とを備える。
図19は、本実施の形態による実行環境管理手段30のデータ更新機能を説明する図である。図19を参照すると、実行環境管理手段30のデータ更新機能は、ステップS1において、実行環境管理データ361を更新する。なお、基本的には、基本処理実行中のCPUのみが実行環境管理データ361に触れる。ただし、所定のエントリに関しては、追加処理実行中のCPU4が実行環境管理データ361に触ってもよい。
図20は、本実施の形態による実行環境管理手段30のアクセス許可機能を説明する図である。図20を参照すると、実行環境管理手段30のアクセス許可機能は、実行環境フィルタ手段35が、ステップS1において、任意のCPUからのアクセスを受理し、ステップS2において、実行環境管理データ361を読み出し、ステップS3において、前記読み出した実行環境管理データ361に基づいて、当該受理したアクセスの許否を判定し、当該受理したアクセスを許可する。
図21は、本実施の形態による実行環境管理手段30のアクセス拒否機能を説明する図である。図21を参照すると、実行環境管理手段30のアクセス拒否機能は、実行環境フィルタ手段35が、ステップS1において、任意のCPUからのアクセスを受理し、ステップS2において、実行環境管理データ361を読み出し、ステップS3において、前記読み出した実行環境管理データ361に基づいて、当該受理したアクセスの許否を判定し、当該受理したアクセスを拒否する。タイミング制約が厳しい場合には、この回路で拒否するのではなく、あえてアクセスアドレスをシステムに存在しないアドレスに変換して、そして、別の回路でそのような拒否をさせてもよい。
図24〜図59は、本発明の第1の実施の形態によるマルチプロセッサシステムの動作を説明する図である。
実行停止処理は、実行環境副管理同期手段22が属する実行環境を停止する処理である。
図24は、本実施の形態による実行環境停止処理を共有メモリベース同期に基づいて説明する図である。
図25は、本実施の形態による実行環境停止処理を割込みベース同期に基づいて説明する図である。
図26は、本実施の形態による実行環境停止処理をバリア同期に基づいて説明する図である。
実行環境切替え処理は、実行環境主制御手段10または実行環境副制御手段20が属する実行環境を切り替える処理である。
図27は、本実施の形態による実行環境切替え処理を共有メモリベース同期に基づいて説明する図である。
図28は、本実施の形態による実行環境切替え処理を割込みベース同期に基づいて説明する図である。
図29は、本実施の形態による実行環境切替え処理をバリア同期に基づいて説明する図である。
図47は、本実施の形態による実行環境主制御手段10の主実行環境内CPU停止処理(自動切換え機能無し)を説明する図である。
次いで、実行環境スケジュール手段13が、ステップS9において、実行環境情報521を更新し、ステップS10において、AP8/OS3に当該要求の完了を通知する。
図48は、本実施の形態による実行環境主制御手段10の主実行環境内CPU停止処理及びコンテキスト保存処理(自動切換え機能無し)を説明する図である。
図49は、本実施の形態による実行環境主制御手段10の主実行環境内切替処理(自動切換え機能無し)を説明する図である。
図50は、本実施の形態による実行環境主制御手段10の初期状態の主実行環境内のCPU追加処理(自動切換え機能無し)を説明する図である。
図51は、本実施の形態による実行環境主制御手段10のコンテキスト設定処理付き主実行環境内のCPU追加処理(自動切換え機能無し)を説明する図である。
図52は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の別CPU上のOS停止処理(自動切換え機能無し)を説明する図である。
図53は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の別CPU上のOS停止処理及びコンテキスト保存処理(自動切換え機能無し)を説明する図である。
図54は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の別CPU上の実行環境切替処理(自動切換え機能無し)を説明する図である。
図55は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の初期状態の別CPU上のOS起動処理(自動切換え機能無し)を説明する図である。
図56は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20のコンテキスト設定処理付き別CPU上のOS起動処理(自動切換え機能無し)を説明する図である。
図57は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の実行環境副制御手段からの切替処理(自動切換え機能無し)を説明する図である。
図58は、本実施の形態による実行環境主制御手段10の別CPU上の実行環境副制御手段停止処理(自動切換え機能無し)を説明する図である。
次いで、ステップS9において、実行環境主管理同期手段12がOS主連携手段11に対して実行環境管理手段30の設定の完了を通知し、OS主連携手段11が当該CPUを停止する。
図59は、本実施の形態による実行環境主制御手段10の別CPU上の実行環境副制御手段起動処理(自動切換え機能無し)を説明する図である。
本実施の形態によれば、マルチプロセッサシステム上で実行する処理毎に安定性やセキュリティレベルを変えた実行環境100を構築することができる。
(第2の実施の形態の構成)
本発明の第2の実施の形態による実行環境管理手段30の構成を、(a)CPUベース、(b)実行環境ベースによって詳細に説明する。本実施の形態による実行環境管理手段30は、CPU4又は実行環境100を自動で切替える自動切替機能を有する点で第1の実施の形態と相違する。従って、第1の実施の形態との相違点を中心に説明する。
図60〜図64は、本実施の形態による実行環境管理手段30の構成をCPUベースで説明する図である。
図62は、本実施の形態による実行環境管理手段30のデータ更新機能を説明する図である。図62を参照すると、実行環境管理手段30のデータ更新機能は、ステップS1において、CPU管理データ321を更新する。なお、基本的には、基本処理実行中のCPUのみがCPU管理データ321に触ることができる。ただし、所定のエントリに関しては、追加処理実行中のCPUがCPU管理データ321に触ってもよい。
図63は、本実施の形態による実行環境管理手段30のリード(R)アクセスでの自動切替機能を説明する図である。
次いで、ステップS5において、CPUフィルタ手段31が前記リードアクセスの応答をCPUに返し、ステップS6において、自動CPU切替手段33がCPU管理データ321のトリガ条件に相当するエントリを更新する。
図64は、本実施の形態による実行環境管理手段30のライト(W)アクセスでの自動切替機能を説明する図である。
次いで、ステップS4において、自動CPU切替手段33が、CPU管理データ321のトリガ条件に相当するエントリを更新する。
本実施の形態による切替え後のCPU管理データ記憶装置32の構成を図65に示す。
図66〜図71は、本実施の形態による実行環境管理手段30の構成を実行環境ベースで説明する図である。
図68は、本実施の形態による実行環境管理手段30のデータ更新機能を説明する図である。
図69は、本実施の形態による実行環境管理手段30のリード(R)アクセスでの自動切替機能を説明する図である。
図70は、本実施の形態による実行環境管理手段30のライト(W)アクセスでの自動切替機能を説明する図である。
本実施の形態による実行環境主制御手段10が実行環境副制御手段20と連携して行う動作を詳細に説明する。
図72は、本実施の形態による実行環境主制御手段10及び実行環境副制御手段20の別CPU上の実行環境切替処理(自動切換え機能有り)を説明する図である。
本実施の形態によれば、実行環境管理手段30は、CPUフィルタ手段31がシステムバスを介してあるCPU4からのアクセス要求を受けると、自動CPU切替データ記憶装置34から読み出した自動CPU切替データ341(後述)に基づいて、当該アクセス要求が切替制御を要求する条件である切替トリガであるか否かを判定し、切替トリガである場合には自動的に切替制御を要求する自動CPU切替手段33を備えるため、実行環境主制御手段10の処理負担を軽減することができる。
(第3の実施の形態の構成)
図74は、本発明の第3の実施の形態による実行環境副制御手段20の構成を示すブロック図である。図74を参照すると、本実施の形態による実行環境副制御手段20は、実行環境スケジュール手段13と同様の機能(スケジュール機能)を有し、AP8/OS3、RAM、OS副連携手段21及び実行環境副管理同期手段22に接続する同一実行環境スケジュール手段23をさらに備える点で、第1の実施の形態における実行環境副制御手段20の構成と相違する。従って、第1の実施の形態との相違点を中心に説明する。
(同一信頼度(セキュリティレベル)実行環境切替処理(自動切換え機能無し))
図75は、本実施の形態による実行環境副制御手段20の同一信頼度実行環境切替処理(自動切換え機能無し)を説明する図である。
本実施の形態によれば、実行環境副制御手段20が、実行環境スケジュール手段13と同様の機能(スケジュール機能)を有する同一実行環境スケジュール手段23を備えるので、実行環境スケジュール手段13を備える実行環境主制御手段10だけでなく、実行環境副制御手段20においても、他の実行環境副制御手段20に対する実行環境の切り替え制御命令を単独で生成できる。
図77は、本発明の第4の実施の形態によるマルチプロセッサシステムの構成を示すブロック図である。
図78及び図79は、本発明の第5の実施の形態のマルチプロセッサシステムにおける一部の構成を示すブロック図である。
図80は、本発明の第6の実施の形態のマルチプロセッサシステムの構成を示すブロック図である。
本発明の実施例1は、第1の実施の形態のマルチプロセッサシステムの具体的動作例である。本実施例を、上記図34、図37及び図81を用いて説明する。図81は、本実施例のマルチプロセッサシステムの具体的動作例を示すフローチャートである。
Claims (73)
- 複数のCPUと、前記CPU上で実行される複数のOSを搭載し、
前記複数のCPUと前記複数のOSを組み合わせた実行環境のうち、システムに予め搭載されている基本処理を行うOSを実行するCPUの割り当てと、システム上で任意に追加または削除される追加処理を行う他のOSを実行するCPUの割り当てを、システム上で実行する処理に応じて変更するマルチプロセッサシステムであって、
前記複数のOSの少なくとも一つがマルチプロセッサOSであり、
システム上で実行する処理のうち、システムに予め搭載されている基本処理を前記マルチプロセッサOS上で実行し、
システム上で実行する処理のうち、システム上で任意に追加又は削除される追加処理を他のOS上で実行し、
前記システム上で実行する処理に応じて当該実行環境の切り替え制御を行う制御手段と、
基本処理用実行環境と追加処理用実行環境毎のメモリを含むシステムの共有資源に対する割り当て状態に基づいて、前記各実行環境による前記共有資源の利用を管理する実行環境管理手段とを備え、
前記制御手段は、
前記基本処理を実行する基本処理用実行環境を形成する前記CPUの割り当てを行い、
前記追加処理が存在する場合に前記追加処理を実行する追加処理用実行環境を形成する前記CPUの割り当てを行い、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段を含み、
前記メモリが、前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報をメモリ格納管理情報として保持し、
前記実行環境管理手段は、
前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報を、管理情報として保持し、
前記主制御手段が、
前記基本処理のアプリケーション若しくは前記OSからの要求に基づいて参照した前記メモリ格納管理情報に従って命令を生成し、当該命令が実行された後に前記メモリ格納管理情報を更新する実行環境スケジュール手段と、
前記実行環境スケジュール手段から通知された当該命令を前記OSに対して実行させるOS主連携手段と、
前記命令が実行された後の前記実行環境管理手段の設定情報を前記実行環境管理手段に対して設定する実行環境主管理同期手段とを備える
ことを特徴とするマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段と、
前記他のOS上で動作し、前記主制御手段からの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御手段と
から構成されることを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記主制御手段は、前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報を受信し、受信した前記副制御手段からのコンテンツ情報に基づいて前記実行環境間における処理の干渉を制御することを特徴とする請求項2に記載のマルチプロセッサシステム。
- 前記管理情報が、各実行環境を構成する各CPU毎に、前記共有資源としてのメモリの占有領域を設定した情報であり、
前記実行環境管理手段は、前記CPUからの前記メモリへのアクセス要求に対して前記管理情報を参照し、前記CPUに対して前記アクセス要求に対する可否を出力するフィルタ手段を備えることを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記実行環境管理手段は、
前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリの占有領域を切り替えるトリガ条件と、切り替え後のメモリの占有領域をCPU切替情報として有し、
前記CPUについて前記トリガ条件が成立した場合に、前記CPU切替情報から当該CPUのメモリの占有領域を読み出し、前記管理情報の対応するCPUのメモリの占有領域を更新する切替手段を備えることを特徴とする請求項4に記載のマルチプロセッサシステム。 - 前記実行環境管理手段は、
前記基本動作用実行環境と前記追加処理用実行環境毎に、割り当てられた前記CPUの対応情報と、共有資源に対する割り当て情報を、管理情報として保持することを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記管理情報が、各実行環境毎に、前記共有資源としてのメモリの占有領域を設定した情報であり、
前記実行環境管理手段は、前記各実行環境からの前記メモリへのアクセス要求に対して前記管理情報を参照し、前記実行環境に対して前記アクセス要求に対する可否を出力するフィルタ手段を備えることを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記フィルタ手段は、前記アクセス要求を拒否する場合に、前記アクセス要求のアクセスアドレスをシステムに存在しないアドレスに変換し、前記アクセス要求を出力することを特徴とする請求項2又は請求項7に記載のマルチプロセッサシステム。
- 前記実行環境管理手段は、
前記追加処理用実行環境に割り当てられた前記CPU毎に、割り当てる実行環境を切り替えるトリガ条件と、切り替え後の実行環境を実行環境切替情報として有し、
前記CPUについて前記トリガ条件が成立した場合に、前記CPU切替情報から当該CPUのメモリの占有領域を読み出し、前記管理情報の対応するCPUのメモリの占有領域を更新する切替手段を備えることを特徴とする請求項7に記載のマルチプロセッサシステム。 - 前記トリガ条件が、前記追加処理において前記CPUからアクセスされる最終アドレスであることを特徴とする請求項5又は請求項9に記載のマルチプロセッサシステム。
- 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段を含み、
前記主制御手段が、
前記実行環境の切り替えに応じて、前記実行環境管理手段の前記管理情報を更新することを特徴とする請求項1から請求項5の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段が生成する命令はCPU制御命令を含むことを特徴とする請求項1に記載のマルチプロセッサシステム。
- 前記実行環境スケジュール手段が生成する命令はCPU制御命令及び前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報の保存命令を含み、
前記OS主連携手段は、保存された前記コンテンツ情報を取得して前記実行環境スケジュール手段に渡し、
前記実行環境スケジュール手段は、前記コンテンツ情報に基づいて、当該命令が実行された後に前記メモリ格納管理情報を更新することを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対して前記実行環境の切り替え制御命令及び切り替え先の前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報を通知し、実行環境主管理同期手段に対して切り替え後の前記実行環境管理手段の設定情報を通知し、
前記OS主連携手段は、前記OSから、動作中の当該OSの前記コンテンツ情報を取得して前記実行環境スケジュール手段に渡し、前記命令が実行された後に、前記実行環境スケジュール手段から通知された切り替え先の前記コンテンツ情報を設定し、
前記実行環境主管理同期手段は、前記実行環境管理手段に対し、切り替え後の前記実行環境管理手段の設定情報を設定することを特徴とする請求項1から請求項13の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対してCPU制御命令を通知し、前記実行環境主管理同期手段に対してCPU制御後の前記実行環境管理手段の設定情報を通知し、CPU制御後に前記管理情報を更新し、
前記実行環境主管理同期手段は、前記実行環境管理手段に対し、CPU制御後の前記実行環境管理手段の設定情報を設定し、
前記OS主連携手段は、前記設定情報が設定された後に、前記実行環境スケジュール手段からの当該CPU制御命令を前記OSに対して実行させることを特徴とする請求項12又は請求項13に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対してCPU制御命令及び前回の前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報の設定命令を通知し、実行環境主管理同期手段に対してCPU制御後の前記実行環境管理手段の設定情報を通知し、CPU制御後に前記管理情報を更新し、
前記実行環境主管理同期手段は、前記実行環境管理手段に対し、CPU制御後の前記実行環境管理手段の設定情報を設定し、
前記OS主連携手段は、前記設定情報が設定された後に、前記実行環境スケジュール手段からの当該CPU制御命令及び前記前回のコンテンツ情報の設定命令を前記OSに対して実行させることを特徴とする請求項12又は請求項13に記載のマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段と、
前記他のOS上で動作し、前記主制御手段からの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御手段とから構成され、
前記副制御手段が、
前記OS主連携手段から前記実行環境スケジュール手段の当該命令を通知され、当該命令を前記他のOSに対して実行させるOS副連携手段と、
当該命令が実行されたことを前記実行環境主管理同期手段に通知する実行環境副管理同期手段と
を備えることを特徴とする請求項1から請求項16の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段が生成する命令は、前記他のOSの実行を制御するOS制御命令を含むことを特徴とする請求項17に記載のマルチプロセッサシステム。
- 前記実行環境スケジュール手段が生成する命令は前記他のOSを制御するOS制御命令及び前記他のOSの前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報の保存命令を含み、
前記OS副連携手段は、保存された前記他のOSの前記コンテンツ情報を取得して前記OS主連携手段に渡し、
前記OS主連携手段は、当該コンテンツ情報を前記実行環境スケジュール手段に渡し、
前記実行環境スケジュール手段は、当該コンテンツ情報に基づいて、前記管理情報を更新することを特徴とする請求項17に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対して他のCPU上の前記実行環境の切り替え制御命令及び切り替え先の前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報を通知し、実行環境主管理同期手段に対して切り替え後の前記実行環境管理手段の設定情報を通知し、前記命令が実行された後に、動作中の当該他のOSの前記コンテンツ情報に基づいて前記管理情報を更新し、
前記OS副連携手段は、前記OS主連携手段から通知された当該他の前記実行環境の切り替え制御命令及び当該切り替え先の前記コンテンツ情報に基づいて、当該他のOSから、動作中の当該他のOSの前記コンテンツ情報を取得して前記OS主連携手段に渡し、前記実行環境管理手段で前記設定情報が設定された後に、切り替え先の前記コンテンツ情報を設定し、
前記OS主連携手段は、前記実行環境スケジュール手段に対して動作中の当該他のOSの前記コンテンツ情報を渡し、
前記実行環境主管理同期手段は、前記命令が実行された後に、前記実行環境管理手段に対して切り替え後の前記実行環境管理手段の設定情報を設定することを特徴とする請求項17に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対して他のCPUを制御するCPU制御命令を通知し、前記実行環境主管理同期手段に対して他のCPU制御後の前記実行環境管理手段の設定情報を通知し、前記実行環境管理手段で前記設定情報が設定された後に前記管理情報を更新し、
前記実行環境主管理同期手段は、前記実行環境管理手段に対し、他のCPU制御後の前記実行環境管理手段の設定情報を設定し、
前記OS主連携手段は、前記設定情報が設定された後に、前記OS副連携手段に対して他のCPUを制御するCPU制御命令を通知することを特徴とする請求項17に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対して他のCPU制御命令及び前回の前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報の設定命令を通知し、実行環境主管理同期手段に対して他のCPU制御後の前記実行環境管理手段の設定情報を通知し、前記実行環境管理手段で前記設定情報が設定された後に前記管理情報を更新し、
前記実行環境主管理同期手段は、前記実行環境管理手段に対し、他のCPU制御後の前記実行環境管理手段の設定情報を設定し、
前記OS主連携手段は、前記設定情報が設定された後に、前記OS副連携手段に対して他のCPUを制御するCPU制御命令及び前回の前記コンテンツ情報を通知することを特徴とする請求項17に記載のマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段と、
前記他のOS上で動作し、前記主制御手段からの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御手段とから構成され、
前記実行環境スケジュール手段は、前記OS主連携手段に対して前記他のCPU上の前記実行環境の前記副制御手段制御命令を通知し、前記実行環境主管理同期手段に対して前記副制御手段制御後の前記実行環境管理手段の設定情報を通知し、前記実行環境主管理同期手段による当該設定情報の設定後に前記管理情報を更新し、
前記OS主連携手段は、前記管理情報の更新後に、前記副制御手段制御命令に基づいて前記他のCPUを制御することを特徴とする請求項17から請求項22の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境スケジュール手段は、前記OS主連携手段に対して他のCPU上の前記実行環境の切り替え制御命令及び切り替え先の前記コンテンツ情報を通知し、前記実行環境主管理同期手段に対して当該他のCPU制御後の前記実行環境管理手段の設定情報を通知し、前記OS主連携手段から渡された動作中の当該他のOSの前記コンテンツ情報に基づいて前記管理情報を更新し、
前記OS副連携手段は、前記OS主連携手段から通知された当該切り替え制御命令及び当該切り替え先の前記コンテンツ情報に基づいて、当該他のOSから、動作中の当該他のOSの前記コンテンツ情報を取得して前記OS主連携手段に渡し、当該切り替え制御命令が実行された後に、切り替え先の前記コンテンツ情報を設定し、
前記OS主連携手段は、前記実行環境スケジュール手段に対して動作中の当該他のOSの前記コンテンツ情報を渡すことを特徴とする請求項17から請求項23の何れか1項に記載のマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段を含み、
前記主制御手段が、前記実行環境の切り替えに際し、他のCPU上のOS停止処理及び前記コンテンツ情報の保存処理を行い、当該他のCPU上の前記OS副連携手段を再起動させることを特徴とする請求項17から請求項24の何れか1項に記載のマルチプロセッサシステム。 - 前記OS副連携手段は、前記追加処理の前記他のOSからの要求を前記OS主連携手段に通知し、
前記OS主連携手段は、当該要求を前記実行環境スケジュール手段に対して通知することを特徴とする請求項17から請求項23の何れか1項に記載のマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段と、
前記他のOS上で動作し、前記主制御手段からの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御手段とから構成され、
前記副制御手段が、
前記追加処理のアプリケーション若しくは前記他のOSからの要求を受理して参照した前記管理情報に基づいて、当該要求のスケジューリングの可否を判定し、スケジューリングできない場合に当該要求を前記OS副連携手段に通知する同一実行環境スケジュール手段を備えることを特徴とする請求項26に記載のマルチプロセッサシステム。 - 前記制御手段は、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御手段と、
前記他のOS上で動作し、前記主制御手段からの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御手段とから構成され、
前記副制御手段が、
前記追加処理のアプリケーション若しくは前記他のOSからの前記実行環境切り替え制御命令を受理して参照した前記管理情報に基づいて、当該命令のスケジューリングの可否を判定し、スケジューリングできる場合に、前記OS副連携手段に対して当該命令及び切り替え先の前記コンテンツ情報を通知し、前記OS副連携手段から通知された前記他のOSから受理した動作中の前記他のOSの前記コンテンツ情報に基づいて、切り替え後の前記実行環境管理手段の設定情報が前記実行環境管理手段で設定された後に、前記管理情報を更新する同一実行環境スケジュール手段を備え、
前記OS副連携手段は、当該通知後に前記他のOSから受理した動作中の前記他のOSの前記コンテンツ情報を前記同一実行環境スケジュール手段に渡し、前記設定情報が設定された後に、切り替え先の前記コンテンツ情報を設定し、
前記実行環境副管理同期手段は、前記実行環境管理手段に対し、切り替え後の前記実行環境管理手段の設定情報を設定することを特徴とする請求項17から請求項23の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境主管理同期手段は、前記実行環境の停止処理において、前記実行環境副管理同期手段が前記共有資源に記載した値が所定の値の場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとることを特徴とする請求項17から請求項26の何れか1項に記載のマルチプロセッサシステム。
- 前記実行環境主管理同期手段は、前記実行環境の停止処理において、前記実行環境副管理同期手段が送信した割り込み要求を受信した場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとることを特徴とする請求項17から請求項23の何れか1項に記載のマルチプロセッサシステム。
- 前記実行環境主管理同期手段は、前記実行環境の停止処理において、前記実行環境副管理同期手段との間でバリア同期が達成されている場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとることを特徴とする請求項17から請求項23の何れか1項に記載のマルチプロセッサシステム。
- 前記実行環境の切り替え制御において、
前記実行環境主管理同期手段は、前記実行環境副管理同期手段が前記共有資源に記載した値が第1の所定の値の場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとり、
前記実行環境副管理同期手段は、前記実行環境管理手段の設定後に、前記実行環境主管理同期手段が前記共有資源に記載した値が第2の所定の値の場合に前記実行環境を切り替えることによって前記実行環境主管理同期手段と同期をとることを特徴とする請求項17から請求項29の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境の切り替え制御において、
前記実行環境主管理同期手段は、前記実行環境副管理同期手段が送信した割り込み要求を受信した場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとり、
前記実行環境副管理同期手段は、前記実行環境管理手段の設定後に、前記実行環境主管理同期手段が送信した割り込み要求を受信した場合に前記実行環境を切り替えることによって前記実行環境主管理同期手段と同期をとることを特徴とする請求項17から請求項28及び請求項30の何れか1項に記載のマルチプロセッサシステム。 - 前記実行環境の切り替え制御において、
前記実行環境主管理同期手段は、前記実行環境副管理同期手段との間でバリア同期が達成されている場合に前記実行環境管理手段を設定することによって前記実行環境副管理同期手段と同期をとり、
前記実行環境副管理同期手段は、前記実行環境管理手段の設定後に、前記実行環境主管理同期手段との間でバリア同期が達成されている場合に前記実行環境を切り替えることによって前記実行環境主管理同期手段と同期をとることを特徴とする請求項17から請求項28及び請求項31の何れか1項に記載のマルチプロセッサシステム。 - 前記マルチプロセッサシステムが、対称型マルチプロセッサシステムであり、前記マルチプロセッサOSが、対称型マルチプロセッサOSであることを特徴とする請求項1から請求項34の何れか1項に記載のマルチプロセッサシステム。
- 前記システム上で実行する処理のうち、信頼度が最も高い第1の処理を前記マルチプロセッサOS上で実行し、前記システム上で実行する処理のうち、前記第1の処理とは相対的に信頼度の低い処理を他のOS上で実行し、前記制御手段は、前記システム上で実行する処理の信頼度のレベルに応じて前記CPUの割り当てを行うことを特徴とする請求項1から請求項35の何れか1項に記載のマルチプロセッサシステム。
- 前記フィルタ手段は、プログラムの実行状況に応じてアクセス可否を行うことを特徴とする請求項7に記載のマルチプロセッサシステム。
- 複数のCPUを搭載するマルチプロセッサシステムにおけるシステム構成方法において、
前記複数のOSの少なくとも一つがマルチプロセッサOSであり、
複数のOSを実行可能に搭載したシステム上で、前記複数のCPUと前記複数のOSを任意に組み合わせて少なくとも一つの実行環境を形成するステップと、
前記システム上で実行する処理のうち、前記システムに予め搭載されている基本処理を前記マルチプロセッサOS上で実行するステップと、
前記システム上で実行する処理のうち、システム上で任意に追加又は削除される追加処理を他のOS上で実行するステップと、
前記システム上で実行する処理に応じて当該実行環境の切り替え制御を行う制御ステップと、
基本処理用実行環境と追加処理用実行環境毎のメモリを含むシステムの共有資源に対する割り当て状態に基づいて、前記各実行環境による前記共有資源の利用を管理する実行環境管理ステップとを有し、
前記制御ステップにおいて、
前記基本処理を実行する基本処理用実行環境を形成する前記CPUの割り当てを行うステップと、
前記追加処理が存在する場合に前記追加処理を実行する追加処理用実行環境を形成する前記CPUの割り当てを行うステップと、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップとを含み、
前記メモリにおいて、
前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報をメモリ格納管理情報として保持するステップを有し、
前記実行環境管理ステップにおいて、
前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報を、管理情報として保持し、
前記主制御ステップにおいて、
前記基本処理のアプリケーション若しくは前記OSからの要求に基づいて参照した前記メモリ格納管理情報に従って命令を生成し、当該命令が実行された後に前記メモリ格納管理情報を更新する実行環境スケジュールステップと、
前記実行環境スケジュールステップによって通知された当該命令を前記OSに対して実行させるOS主連携ステップと、
前記命令が実行された後の設定情報を前記実行環境管理ステップにおいて設定させる実行環境主管理同期ステップとを含む
ことを特徴とするマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップと、
前記他のOS上で動作し、前記主制御ステップからの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御ステップと
を有することを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記主制御制御ステップにおいて、
前記追加処理用実行環境下の前記副制御ステップから前記追加処理の実行状況に関するコンテンツ情報を受信し、受信した前記副制御ステップからのコンテンツ情報に基づいて前記実行環境間における処理の干渉を制御することを特徴とする請求項39に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記管理情報が、各実行環境を構成する各CPU毎に、前記共有資源としてのメモリの占有領域を設定した情報であり、
前記実行環境管理ステップにおいて、
前記CPUからの前記メモリへのアクセス要求に対して前記管理情報を参照し、前記CPUに対して前記アクセス要求に対する可否を出力するフィルタステップを有することを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記フィルタステップは、前記アクセス要求を拒否する場合に、前記アクセス要求のアクセスアドレスをシステムに存在しないアドレスに変換し、前記アクセス要求を出力することを特徴とする請求項41に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境管理ステップにおいて、
前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリの占有領域を切り替えるトリガ条件と、切り替え後のメモリの占有領域をCPU切替情報として有し、
前記CPUについて前記トリガ条件が成立した場合に、前記CPU切替情報から当該CPUのメモリの占有領域を読み出し、前記管理情報の対応するCPUのメモリの占有領域を更新する切替ステップを有することを特徴とする請求項41に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境管理ステップにおいて、
前記基本動作用実行環境と前記追加処理用実行環境毎に、割り当てられた前記CPUの対応情報と、共有資源に対する割り当て情報を、管理情報として保持することを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記管理情報が、各実行環境毎に、前記共有資源としてのメモリの占有領域を設定した情報であり、
前記実行環境管理ステップにおいて、前記各実行環境からの前記メモリへのアクセス要求に対して前記管理情報を参照し、前記実行環境に対して前記アクセス要求に対する可否を出力するフィルタステップを有することを特徴とする請求項41に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境管理ステップにおいて、
前記追加処理用実行環境に割り当てられた前記CPU毎に、割り当てる実行環境を切り替えるトリガ条件と、切り替え後の実行環境を実行環境切替情報として有し、
前記CPUについて前記トリガ条件が成立した場合に、前記CPU切替情報から当該CPUのメモリの占有領域を読み出し、前記管理情報の対応するCPUのメモリの占有領域を更新する切替ステップを有することを特徴とする請求項45に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記追加処理において、前記トリガ条件に基づいて、前記CPUから最終アドレスにアクセスすることを特徴とする請求項41又は請求項46に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップを有し、
前記主制御ステップにおいて、
前記実行環境の切り替えに応じて、前記実行環境管理ステップで前記管理情報を更新することを特徴とする請求項38から請求項43の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて生成する命令はCPU制御命令を含むことを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境スケジュールステップにおいて生成する命令はCPU制御命令及び前記コンテンツ情報の保存命令を含み、
前記OS主連携ステップにおいて、保存された前記コンテンツ情報を取得して前記実行環境スケジュールステップに渡し、
前記実行環境スケジュールステップにおいて、前記コンテンツ情報に基づいて、当該命令が実行された後に前記メモリ格納管理情報を更新することを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して前記実行環境の切り替え制御命令及び切り替え先の前記コンテンツ情報を通知し、実行環境主管理同期ステップに対して切り替え後の設定情報を通知し、
前記OS主連携ステップにおいて、前記OSから、動作中の当該OSの前記コンテンツ情報を取得して前記実行環境スケジュールステップに渡し、前記命令が実行された後に、前記実行環境スケジュールステップによって通知された切り替え先の前記コンテンツ情報を設定し、
前記実行環境主管理同期ステップにおいて、前記実行環境管理ステップによって、切り替え後の設定情報を設定させることを特徴とする請求項38から請求項50の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対してCPU制御命令を通知し、前記実行環境主管理同期ステップに対してCPU制御後の設定情報を通知し、CPU制御後に前記管理情報を更新し、
前記実行環境主管理同期ステップにおいて、前記実行環境管理ステップによって、CPU制御後の設定情報を設定させ、
前記OS主連携ステップにおいて、前記設定情報が設定された後に、前記実行環境スケジュールステップによる当該CPU制御命令を前記OSに対して実行させることを特徴とする請求項49又は請求項50に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対してCPU制御命令及び前回の前記コンテンツ情報の設定命令を通知し、実行環境主管理同期ステップに対してCPU制御後の設定情報を通知し、CPU制御後に前記メモリ格納管理情報を更新し、
前記実行環境主管理同期ステップにおいて、前記実行環境管理ステップによって、CPU制御後の設定情報を設定させ、
前記OS主連携ステップにおいて、前記設定情報が設定された後に、前記実行環境スケジュールステップからの当該CPU制御命令及び前記前回のコンテンツ情報の設定命令を前記OSに対して実行させることを特徴とする請求項49又は請求項50に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップと、
前記他のOS上で動作し、前記主制御ステップからの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御ステップとを有し、
前記副制御ステップにおいて、
前記OS主連携ステップにより前記実行環境スケジュールステップによる当該命令を通知され、当該命令を前記他のOSに対して実行させるOS副連携ステップと、
当該命令が実行されたことを前記実行環境主管理同期ステップに通知する実行環境副管理同期ステップと
を有することを特徴とする請求項38から請求項53の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップで生成する命令は、前記他のOSの実行を制御するOS制御命令を含むことを特徴とする請求項54に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境スケジュールステップで生成する命令は前記他のOSを制御するOS制御命令及び前記他のOSの前記コンテンツ情報の保存命令を含み、
前記OS副連携ステップにおいて、保存された前記他のOSの前記コンテンツ情報を取得して前記OS主連携手段に渡し、
前記OS主連携ステップにおいて、当該コンテンツ情報を前記実行環境スケジュールステップに渡し、
前記実行環境スケジュールステップにおいて、当該コンテンツ情報に基づいて、前記管理情報を更新することを特徴とする請求項54に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して他のCPU上の前記実行環境の切り替え制御命令及び切り替え先の前記コンテンツ情報を通知し、実行環境主管理同期ステップに対して切り替え後の設定情報を通知し、前記命令が実行された後に、動作中の当該他のOSの前記コンテンツ情報に基づいて前記メモリ格納管理情報を更新し、
前記OS副連携ステップにおいて、前記OS主連携ステップによって通知された当該他の実行環境の切り替え制御命令及び当該切り替え先の前記コンテンツ情報に基づいて、当該他のOSから、動作中の当該他のOSの前記コンテンツ情報を取得して前記OS主連携ステップに渡し、前記実行環境管理ステップで前記設定情報が設定された後に、切り替え先の前記コンテンツ情報を設定し、
前記OS主連携ステップにおいて、前記実行環境スケジュールステップに対して動作中の当該他のOSの前記コンテンツ情報を渡し、
前記実行環境主管理同期ステップにおいて、前記命令が実行された後に、前記実行環境管理ステップに対して切り替え後の設定情報を設定することを特徴とする請求項54に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して他のCPUを制御させるCPU制御命令を通知し、前記実行環境主管理同期ステップに対して他のCPU制御後の設定情報を通知し、前記実行環境管理ステップで前記設定情報が設定された後に前記管理情報を更新し、
前記実行環境主管理同期ステップにおいて、前記実行環境管理ステップに対し、他のCPU制御後の設定情報を設定し、
前記OS主連携ステップにおいて、前記設定情報が設定された後に、前記OS副連携ステップに対して他のCPUを制御するCPU制御命令を通知することを特徴とする請求項54に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して他のCPU制御命令及び前回の前記追加処理用実行環境下の前記副制御手段から前記追加処理の実行状況に関するコンテンツ情報の設定命令を通知し、実行環境主管理同期ステップに対して他のCPU制御後の設定情報を通知し、前記実行環境管理ステップで前記設定情報が設定された後に前記管理情報を更新し、
前記実行環境主管理同期ステップにおいて、前記実行環境管理ステップに対し、他のCPU制御後の設定情報を設定し、
前記OS主連携ステップにおいて、前記設定情報が設定された後に、前記OS副連携ステップに対して他のCPUを制御するCPU制御命令及び前回の前記コンテンツ情報を通知することを特徴とする請求項54に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップと、
前記他のOS上で動作し、前記主制御ステップからの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御ステップとを有し、
前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して前記他のCPU上の前記実行環境の前記副制御ステップ制御命令を通知し、前記実行環境主管理同期ステップに対して前記副制御ステップ制御後の設定情報を通知し、前記実行環境主管理同期ステップによる当該設定情報の設定後に前記管理情報を更新し、
前記OS主連携ステップにおいて、前記管理情報の更新後に、前記副制御ステップ制御命令に基づいて前記他のCPUを制御することを特徴とする請求項54から請求項59の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境スケジュールステップにおいて、前記OS主連携ステップに対して他のCPU上の前記実行環境の切り替え制御命令及び切り替え先の前記コンテンツ情報を通知し、前記実行環境主管理同期ステップに対して当該他のCPU制御後の設定情報を通知し、前記OS主連携ステップにより渡された動作中の当該他のOSの前記コンテンツ情報に基づいて前記管理情報を更新し、
前記OS副連携ステップにおいて、前記OS主連携ステップにより通知された当該切り替え制御命令及び当該切り替え先の前記コンテンツ情報に基づいて、当該他のOSから、動作中の当該他のOSの前記コンテンツ情報を取得して前記OS主連携ステップに渡し、当該切り替え制御命令が実行された後に、切り替え先の前記コンテンツ情報を設定し、
前記OS主連携ステップにおいて、前記実行環境スケジュールステップに対して動作中の当該他のOSの前記コンテンツ情報を渡すことを特徴とする請求項54から請求項60の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップを有し、
前記主制御ステップにおいて、前記実行環境の切り替えに際し、他のCPU上のOS停止処理及び前記コンテンツ情報の保存処理を行い、当該他のCPUを再起動させることを特徴とする請求項54から請求項61の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記OS副連携ステップにおいて、前記追加処理の前記他のOSからの要求を前記OS主連携ステップに通知し、
前記OS主連携ステップにおいて、当該要求を前記実行環境スケジュール手ステップに対して通知することを特徴とする請求項54から請求項60の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップと、
前記他のOS上で動作し、前記主制御ステップからの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御ステップとを有し、
前記副制御ステップにおいて、
前記追加処理のアプリケーション若しくは前記他のOSからの要求を受理して参照した前記管理情報に基づいて、当該要求のスケジューリングの可否を判定し、スケジューリングできない場合に当該要求を前記OS副連携ステップに通知する同一実行環境スケジュールステップを有することを特徴とする請求項63に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記制御ステップにおいて、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御ステップと、
前記他のOS上で動作し、前記主制御ステップからの通知により前記追加処理用実行環境における前記追加処理の実行を制御する副制御ステップとを有し、
前記副制御ステップにおいて、
前記追加処理のアプリケーション若しくは前記他のOSからの前記実行環境切り替え制御命令を受理して参照した前記管理情報に基づいて、当該命令のスケジューリングの可否を判定し、スケジューリングできる場合に、前記OS副連携ステップに対して当該命令及び切り替え先の前記コンテンツ情報を通知し、前記OS副連携ステップにより通知された前記他のOSから受理した動作中の前記他のOSの前記コンテンツ情報に基づいて、切り替え後の設定情報が前記実行環境管理ステップで設定された後に、前記メモリ格納管理情報を更新する同一実行環境スケジュール手段を備え、
前記OS副連携手段は、当該通知後に前記他のOSから受理した動作中の前記他のOSの前記コンテンツ情報を前記同一実行環境スケジュールステップに渡し、前記設定情報が設定された後に、切り替え先の前記コンテンツ情報を設定し、
前記実行環境副管理同期ステップにおいて、前記実行環境管理ステップに対し、切り替え後の設定情報を設定することを特徴とする請求項54から請求項60の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境主管理同期ステップにおいて、前記実行環境の停止処理において、前記実行環境副管理同期ステップにより前記共有資源に記載した値が所定の値の場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとることを特徴とする請求項60から請求項65の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境主管理同期ステップにおいて、前記実行環境の停止処理において、前記実行環境副管理同期ステップにより送信した割り込み要求を受信した場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとることを特徴とする請求項54から請求項60の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境主管理同期ステップにおいて、前記実行環境の停止処理において、前記実行環境副管理同期ステップとの間でバリア同期が達成されている場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとることを特徴とする請求項54から請求項60の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 前記実行環境の切り替え制御において、
前記実行環境主管理同期ステップにおいて、前記実行環境副管理同期ステップにより前記共有資源に記載した値が第1の所定の値の場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとり、
前記実行環境副管理同期ステップにおいて、前記実行環境管理ステップの設定後に、前記実行環境主管理同期ステップにより前記共有資源に記載した値が第2の所定の値の場合に前記実行環境を切り替えることによって前記実行環境主管理同期ステップと同期をとることを特徴とする請求項54から請求項66の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境の切り替え制御において、
前記実行環境主管理同期ステップにおいて、前記実行環境副管理同期ステップにより送信した割り込み要求を受信した場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとり、
前記実行環境副管理同期ステップにおいて、前記実行環境管理ステップの設定後に、前記実行環境主管理同期ステップにより送信した割り込み要求を受信した場合に前記実行環境を切り替えることによって前記実行環境主管理同期ステップと同期をとることを特徴とする請求項54から請求項65及び請求項67の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記実行環境の切り替え制御において、
前記実行環境主管理同期ステップにおいて、前記実行環境副管理同期ステップとの間でバリア同期が達成されている場合に前記実行環境管理ステップを設定することによって前記実行環境副管理同期ステップと同期をとり、
前記実行環境副管理同期ステップにおいて、前記実行環境管理ステップの設定後に、前記実行環境主管理同期ステップとの間でバリア同期が達成されている場合に前記実行環境を切り替えることによって前記実行環境主管理同期ステップと同期をとることを特徴とする請求項54から請求項65及び請求項68の何れか1項に記載のマルチプロセッサシステムにおけるシステム構成方法。 - 前記フィルタステップにおいて、プログラムの実行状況に応じてアクセス可否を行うことを特徴とする請求項38に記載のマルチプロセッサシステムにおけるシステム構成方法。
- 複数のCPUを搭載するマルチプロセッサシステムにおける実行環境を構成するためのプログラムであって、
前記複数のOSの少なくとも一つがマルチプロセッサOSであり、
前記CPUに、
複数のOSを実行可能に搭載したシステム上で、前記複数のCPUと前記複数のOSを任意に組み合わせて少なくとも一つの実行環境を形成させる処理と、
前記システム上で実行する処理のうち、前記システムに予め搭載されている基本処理を前記マルチプロセッサOS上で実行させる処理と、
前記システム上で実行する処理のうち、前記システム上で任意に追加又は削除される追加処理を他のOS上で実行させる処理と、
前記システム上で実行する処理に応じて当該実行環境の切り替え制御を行う切り替え処理と、
基本処理用実行環境と追加処理用実行環境毎のメモリを含むシステムの共有資源に対する割り当て状態に基づいて、前記各実行環境による前記共有資源の利用を管理する実行環境管理処理とを実行させ、
前記切り替え処理において、
前記基本処理を実行する基本処理用実行環境を形成する前記CPUの割り当てを行う処理と、
前記追加処理が存在する場合に前記追加処理を実行する追加処理用実行環境を形成する前記CPUの割り当てを行う処理と、
前記マルチプロセッサOS上で動作し、前記基本処理用実行環境と前記追加処理用実行環境における前記CPUの割り当てを行い、前記基本処理用実行環境における前記基本処理の実行を制御すると共に、前記実行環境間における処理の干渉を制御する主制御処理とを含み、
前記メモリにおいて、
前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報をメモリ格納管理情報として保持する処理を実行させ、
前記実行環境管理処理において、
前記基本動作用実行環境と前記追加処理用実行環境に割り当てられた前記CPU毎に、メモリを含むシステムの共有資源に対する前記実行環境の割り当て情報を、管理情報として保持し、
前記主制御処理において、
前記基本処理のアプリケーション若しくは前記OSからの要求に基づいて参照した前記メモリ格納管理情報に従って命令を生成し、当該命令が実行された後に前記メモリ格納管理情報を更新する実行環境スケジュール処理と、
前記実行環境スケジュール処理によって通知された当該命令を前記OSに対して実行させるOS主連携処理と、
前記命令が実行された後の設定情報を前記実行環境管理処理において設定させる実行環境主管理同期処理とを含む
ことを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008545349A JP4947441B2 (ja) | 2006-11-02 | 2007-11-01 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006299019 | 2006-11-02 | ||
JP2006299019 | 2006-11-02 | ||
JP2007247491 | 2007-09-25 | ||
JP2007247491 | 2007-09-25 | ||
JP2008545349A JP4947441B2 (ja) | 2006-11-02 | 2007-11-01 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
PCT/JP2007/071323 WO2008062647A1 (en) | 2006-11-02 | 2007-11-01 | Multiprocessor system, system configuration method in multiprocessor system, and program thereof |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012009677A Division JP5370936B2 (ja) | 2006-11-02 | 2012-01-20 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008062647A1 JPWO2008062647A1 (ja) | 2010-03-04 |
JP4947441B2 true JP4947441B2 (ja) | 2012-06-06 |
Family
ID=39429585
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008545349A Expired - Fee Related JP4947441B2 (ja) | 2006-11-02 | 2007-11-01 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
JP2012009677A Expired - Fee Related JP5370936B2 (ja) | 2006-11-02 | 2012-01-20 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012009677A Expired - Fee Related JP5370936B2 (ja) | 2006-11-02 | 2012-01-20 | マルチプロセッサシステム、マルチプロセッサシステムにおけるシステム構成方法及びそのプログラム |
Country Status (4)
Country | Link |
---|---|
US (1) | US8935510B2 (ja) |
EP (1) | EP2085882A4 (ja) |
JP (2) | JP4947441B2 (ja) |
WO (1) | WO2008062647A1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6786420B1 (en) | 1997-07-15 | 2004-09-07 | Silverbrook Research Pty. Ltd. | Data distribution mechanism in the form of ink dots on cards |
US6618117B2 (en) | 1997-07-12 | 2003-09-09 | Silverbrook Research Pty Ltd | Image sensing apparatus including a microcontroller |
US7110024B1 (en) | 1997-07-15 | 2006-09-19 | Silverbrook Research Pty Ltd | Digital camera system having motion deblurring means |
US6690419B1 (en) | 1997-07-15 | 2004-02-10 | Silverbrook Research Pty Ltd | Utilising eye detection methods for image processing in a digital image camera |
US6879341B1 (en) | 1997-07-15 | 2005-04-12 | Silverbrook Research Pty Ltd | Digital camera system containing a VLIW vector processor |
US20040119829A1 (en) | 1997-07-15 | 2004-06-24 | Silverbrook Research Pty Ltd | Printhead assembly for a print on demand digital camera system |
US6624848B1 (en) | 1997-07-15 | 2003-09-23 | Silverbrook Research Pty Ltd | Cascading image modification using multiple digital cameras incorporating image processing |
AUPP702098A0 (en) | 1998-11-09 | 1998-12-03 | Silverbrook Research Pty Ltd | Image creation method and apparatus (ART73) |
AUPQ056099A0 (en) | 1999-05-25 | 1999-06-17 | Silverbrook Research Pty Ltd | A method and apparatus (pprint01) |
GB0809189D0 (en) | 2008-05-20 | 2008-06-25 | Aspex Semiconductor Ltd | Improvements relating to single instruction multiple data (SIMD) architectures |
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JP5316128B2 (ja) * | 2009-03-17 | 2013-10-16 | トヨタ自動車株式会社 | 故障診断システム、電子制御ユニット、故障診断方法 |
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JP6562744B2 (ja) * | 2015-07-13 | 2019-08-21 | キヤノン株式会社 | システム、及び制御方法 |
US10639550B2 (en) * | 2017-04-18 | 2020-05-05 | Bullguard Ltd | System and method for dynamically allocating resources to a game process |
US11599640B2 (en) | 2018-04-10 | 2023-03-07 | Mitsubishi Electric Corporation | Security device and embedded device |
JPWO2022264411A1 (ja) * | 2021-06-18 | 2022-12-22 | ||
JP7518954B1 (ja) | 2023-09-29 | 2024-07-18 | レノボ・シンガポール・プライベート・リミテッド | 情報処理装置、及び制御方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6647508B2 (en) | 1997-11-04 | 2003-11-11 | Hewlett-Packard Development Company, L.P. | Multiprocessor computer architecture with multiple operating system instances and software controlled resource allocation |
US6247109B1 (en) * | 1998-06-10 | 2001-06-12 | Compaq Computer Corp. | Dynamically assigning CPUs to different partitions each having an operation system instance in a shared memory space |
JP2001331333A (ja) * | 2000-05-18 | 2001-11-30 | Hitachi Ltd | 計算機システム及び計算機システムの制御方法 |
JP2002278778A (ja) | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 対称型マルチプロセッサシステムにおけるスケジュール装置 |
US6874014B2 (en) * | 2001-05-29 | 2005-03-29 | Hewlett-Packard Development Company, L.P. | Chip multiprocessor with multiple operating systems |
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EP1442372B1 (en) * | 2001-11-07 | 2015-03-04 | Sap Se | Providing isolation through process attachable virtual machines |
US7213065B2 (en) * | 2001-11-08 | 2007-05-01 | Racemi, Inc. | System and method for dynamic server allocation and provisioning |
US7346901B2 (en) * | 2001-12-18 | 2008-03-18 | Microsoft Corporation | Efficient generic code in a dynamic execution environment |
US20030217131A1 (en) * | 2002-05-17 | 2003-11-20 | Storage Technology Corporation | Processing distribution using instant copy |
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US7962545B2 (en) * | 2002-12-27 | 2011-06-14 | Intel Corporation | Dynamic service registry for virtual machines |
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JP4593078B2 (ja) * | 2003-02-28 | 2010-12-08 | 株式会社日立製作所 | 異なる計算機環境におけるジョブ実行方法及びそのプログラム |
US20060143617A1 (en) * | 2004-12-29 | 2006-06-29 | Knauerhase Robert C | Method, apparatus and system for dynamic allocation of virtual platform resources |
JP2006299019A (ja) | 2005-04-18 | 2006-11-02 | Three M Innovative Properties Co | 支持基材を有しない紫外線硬化型粘着テープまたはフィルム |
JP2007004595A (ja) * | 2005-06-24 | 2007-01-11 | Hitachi Ltd | コンピュータ制御方法、コンピュータ、情報処理システム、及びプログラム |
JP4853773B2 (ja) | 2006-03-15 | 2012-01-11 | 日産自動車株式会社 | 燃料供給装置及び燃料供給方法 |
-
2007
- 2007-11-01 JP JP2008545349A patent/JP4947441B2/ja not_active Expired - Fee Related
- 2007-11-01 US US12/447,513 patent/US8935510B2/en not_active Expired - Fee Related
- 2007-11-01 WO PCT/JP2007/071323 patent/WO2008062647A1/ja active Application Filing
- 2007-11-01 EP EP07831057A patent/EP2085882A4/en not_active Withdrawn
-
2012
- 2012-01-20 JP JP2012009677A patent/JP5370936B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2008062647A1 (en) | 2008-05-29 |
JPWO2008062647A1 (ja) | 2010-03-04 |
EP2085882A1 (en) | 2009-08-05 |
US20100100706A1 (en) | 2010-04-22 |
JP5370936B2 (ja) | 2013-12-18 |
US8935510B2 (en) | 2015-01-13 |
EP2085882A4 (en) | 2010-01-27 |
JP2012104151A (ja) | 2012-05-31 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |