JP5434942B2 - 制御装置 - Google Patents
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- 230000002159 abnormal effect Effects 0.000 claims description 110
- 230000015654 memory Effects 0.000 claims description 101
- 238000000034 method Methods 0.000 claims description 101
- 230000006870 function Effects 0.000 claims description 62
- 238000012545 processing Methods 0.000 claims description 28
- 230000003068 static effect Effects 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 description 52
- 230000005856 abnormality Effects 0.000 description 23
- 238000012544 monitoring process Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Description
第1の構成は、マルチコアマイコンの備える複数のCPUコアを用いて複数のシステムが構成された制御装置であって、複数のシステムの中から異常状態のシステムを検出し、異常状態のシステムを識別可能なリセット要求信号を出力するリセット手段を備える。また、各システムは複数の要素で構成され、複数の要素には、CPUコアと、複数のシステムで動的に共有される動的共有部と、が含まれ、動的共有部は、機能部及び動的調停部を備える。機能部は、複数のシステムによって利用されるとともに同時に利用可能なシステムが1つに制限され、リセット要求信号が入力されることでリセットされる。動的調停部は、機能部が複数のシステムのいずれかによって利用されている状態において、リセット手段によってリセット要求信号が出力された場合には、リセット要求信号に基づき識別される異常状態のシステムと機能部を利用しているシステムとが一致することを条件として、リセット要求信号が機能部に入力されるようにする。
[第1実施形態]
図1は、車両の制御装置として用いられるマルチコアマイコン1の構成を示すブロック図である。マルチコアマイコン1は、3つのCPUコア(第1CPUコア11、第2CPUコア12、第3CPUコア13)を備える。また、メモリ20、周辺機能部(ペリフェラル)30、異常監視部40及びリセット部50が、マルチコアマイコン1の内部に設けられている。なお、これらの一部がマルチコアマイコン1の外部に設けられた制御装置(マルチコアマイコン1及び外部回路を備える制御装置)として構成してもよく、また、例えばメモリ20や周辺機能部30が複数設けられた構成としてもよい。
第2実施形態は、第1実施形態と対比すると、リセット部50が各要素のリセットフラグを取得する構成が異なる。すなわち、第1実施形態では、各要素が、リセットフラグをリセット部50へ出力する例を示したが、第2実施形態では、リセット部50が、各要素のリセットフラグを定期的に読み出す例を示す。なお、マルチコアマイコン1の構成(図1)及び基本的な動作は第1実施形態と同様であるため説明を省略し、第1実施形態との相違点を中心に説明する。
第3実施形態は、第1実施形態と対比すると、異常状態のシステムを構成する各要素がリセット処理を開始するタイミングが異なる。すなわち、第1実施形態では、異常状態のシステムを構成する各要素が、リセット可能な状態となり次第リセット処理を開始する例を示したが、第3実施形態では、異常状態のシステムを構成するすべての要素がリセット可能な状態になるまで、各要素がウェイト(待機)する例を示す。なお、マルチコアマイコン1の構成(図1)及び基本的な動作は第1実施形態と同様であるため説明を省略し、第1実施形態との相違点を中心に説明する。
第4実施形態は、第1実施形態と対比すると、各要素がリセット処理を開始するタイミングが異なる。すなわち、第4実施形態では、すべての要素のリセット所要時間の最大値以上の幅に設定されたウィンドウ時間を、すべての要素で同期するように一定周期で設け、このウィンドウ時間中は動作要求信号をマスクし、リセット要求信号を必ず受け付けるようにする例を示す。なお、マルチコアマイコン1の構成(図1)及び基本的な動作は第1実施形態と同様であるため説明を省略し、第1実施形態との相違点を中心に説明する。
図6は、第5実施形態のマルチコアマイコン1の構成を示すブロック図である。第5実施形態は、第1実施形態(図1)と対比すると、メモリ20に記憶されている情報の一部をバックアップするバックアップメモリ60、及び、メモリ20及びバックアップメモリ60を制御するコントローラ70(更新手段に相当)を備えている点が異なる。その他、第1実施形態と共通する構成については説明を省略し、第1実施形態との相違点を中心に説明する。
(1)上記第1実施形態及び上記第2実施形態では、リセット部50が、すべての要素のリセットフラグのAND演算結果が真になることでリセット要求信号の出力を停止(リセット状態を解除)する例を示したが、これに限定されるものではなく、例えば次の[1A]又は[1B]のようにしてもよい。
Claims (15)
- マルチコアマイコンの備える複数のCPUコアを用いて複数のシステムが構成された制御装置であって、
前記複数のシステムの中から異常状態のシステムを検出し、前記異常状態のシステムを識別可能なリセット要求信号を出力するリセット手段を備え、
前記各システムは複数の要素で構成され、前記複数の要素には、前記CPUコアと、前記複数のシステムで動的に共有される動的共有部と、が含まれ、
前記動的共有部は、
前記複数のシステムによって利用されるとともに同時に利用可能なシステムが1つに制限され、前記リセット要求信号が入力されることでリセットされる機能部と、
前記機能部が前記複数のシステムのいずれかによって利用されている状態において、前記リセット手段によって前記リセット要求信号が出力された場合には、前記リセット要求信号に基づき識別される前記異常状態のシステムと前記機能部を利用しているシステムとが一致することを条件として、前記リセット要求信号が前記機能部に入力されるようにする動的調停部と、
を備えることを特徴とする制御装置。 - 請求項1に記載の制御装置であって、
前記リセット手段によって前記リセット要求信号が出力された場合に、前記異常状態のシステムを構成する前記複数の要素のそれぞれが、リセット可能な状態となり次第リセット処理を開始するように構成され、
前記複数の要素のそれぞれは、前記リセット処理の開始から、前記要素ごとに異なり得るリセット所要時間が経過することで前記リセット処理を完了し、
前記リセット手段は、前記異常状態のシステムを構成するすべての要素が前記リセット処理を完了したと判定した場合に、前記リセット要求信号の出力を停止する
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
前記複数の要素のそれぞれは、前記リセット処理が完了したか否かを示すリセット情報を前記リセット手段へ出力し、
前記リセット手段は、前記要素によって出力される前記リセット情報に基づいて、前記異常状態のシステムを構成するすべての要素が前記リセット処理を完了したか否かを判定する
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
前記複数の要素のそれぞれは、前記リセット処理が完了したか否かを示すリセット情報を、前記リセット手段が取得可能な状態で記憶し、
前記リセット手段は、前記要素が記憶する前記リセット情報を取得し、取得した前記リセット情報に基づいて、前記異常状態のシステムを構成するすべての要素が前記リセット処理を完了したか否かを判定する
ことを特徴とする制御装置。 - 請求項1に記載の制御装置であって、
前記リセット手段によって前記リセット要求信号が出力された場合に、前記異常状態のシステムを構成する前記複数の要素のそれぞれが、前記異常状態のシステムを構成するすべての要素がリセット可能な状態となり次第リセット処理を開始するように構成され、
前記複数の要素のそれぞれは、前記リセット処理の開始から、前記要素ごとに異なり得るリセット所要時間が経過することで前記リセット処理を完了し、
前記リセット手段は、前記異常状態のシステムを構成するすべての要素が前記リセット処理を開始してから、前記リセット所要時間の最大値以上の所定時間が経過したと判定した場合に、前記リセット要求信号の出力を停止する
ことを特徴とする制御装置。 - 請求項1に記載の制御装置であって、
前記複数の要素のそれぞれは、前記リセット要求信号を優先的に入力するためのウィンドウ時間を、前記複数の要素で同期するように設け、
前記リセット手段によって前記リセット要求信号が出力された場合に、前記異常状態のシステムを構成する前記複数の要素のそれぞれが、前記ウィンドウ時間内であることを条件にリセット処理を開始するように構成され、
前記複数の要素のそれぞれは、前記リセット処理の開始から、前記要素ごとに異なり得るリセット所要時間が経過することで前記リセット処理を完了し、
前記リセット手段は、前記異常状態のシステムを構成するすべての要素が前記リセット処理を完了したと判定した場合に、前記リセット要求信号の出力を停止する
ことを特徴とする制御装置。 - 請求項1から請求項6までのいずれか1項に記載の制御装置であって、
前記リセット手段は、前記異常状態のシステムの識別情報を前記リセット要求信号に付与して出力することで、前記異常状態のシステムを識別可能なリセット要求信号を出力する
ことを特徴とする制御装置。 - 請求項1から請求項6までのいずれか1項に記載の制御装置であって、
前記リセット手段は、前記異常状態のシステムの識別情報を、前記リセット要求信号を出力するための信号線とは異なる信号線で出力することで、前記異常状態のシステムを識別可能なリセット要求信号を出力する
ことを特徴とする制御装置。 - 請求項1から請求項8までのいずれか1項に記載の制御装置であって、
前記複数の要素には、前記複数のシステムで静的に共有される静的共有部が更に含まれ、
前記静的共有部は、
前記複数のシステムのそれぞれに割り当てられ、前記リセット要求信号が入力されることで独立してリセット可能な複数の部分と、
前記リセット手段によって前記リセット要求信号が出力された場合に、前記複数の部分の中から、前記リセット要求信号に基づき識別される前記異常状態のシステムに割り当てられた部分を特定し、特定した部分がリセットされるようにする静的調停部と、
を備えることを特徴とする制御装置。 - 請求項9に記載の制御装置であって、
前記静的共有部は、前記CPUコアの動作に必要な情報が記憶されたメモリであり、
前記複数の部分は、複数の記憶領域である
ことを特徴とする制御装置。 - 請求項10に記載の制御装置であって、
前記メモリのROM領域に記憶された情報が複製されるバックアップメモリを更に備え、
前記メモリは、前記ROM領域における前記異常状態のシステムに割り当てられた記憶領域に、前記バックアップメモリに複製されている情報が書き込まれることによってリセットされる
ことを特徴とする制御装置。 - 請求項11に記載の制御装置であって、
前記バックアップメモリには、前記ROM領域に記憶された情報のうちの一部の情報が複製される
ことを特徴とする制御装置。 - 請求項11又は請求項12に記載の制御装置であって、
前記バックアップメモリに複製されている情報を前記ROM領域に定期的に書き込む更新処理を行う更新手段を更に備える
ことを特徴とする制御装置。 - 請求項13に記載の制御装置であって、
前記更新手段は、前記バックアップメモリに複製されている情報と前記ROM領域に記憶されている情報とを比較し、一致している場合には前記更新処理を行わない
ことを特徴とする制御装置。 - 請求項13又は請求項14に記載の制御装置であって、
前記更新手段は、前記各CPUコアが動作を停止している状態で前記更新処理を行う
ことを特徴とする制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011063123A JP5434942B2 (ja) | 2011-03-22 | 2011-03-22 | 制御装置 |
DE102012204644.5A DE102012204644B4 (de) | 2011-03-22 | 2012-03-22 | Steuervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011063123A JP5434942B2 (ja) | 2011-03-22 | 2011-03-22 | 制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012198806A JP2012198806A (ja) | 2012-10-18 |
JP5434942B2 true JP5434942B2 (ja) | 2014-03-05 |
Family
ID=47180945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011063123A Active JP5434942B2 (ja) | 2011-03-22 | 2011-03-22 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5434942B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5545250B2 (ja) * | 2011-03-22 | 2014-07-09 | 株式会社デンソー | 制御装置 |
JP5985121B1 (ja) | 2015-07-30 | 2016-09-06 | 三菱電機株式会社 | プログラム実行装置及びプログラム実行システム及びプログラム実行方法 |
JP7518756B2 (ja) | 2020-12-23 | 2024-07-18 | 日立Astemo株式会社 | 電子制御装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8176302B2 (en) * | 2005-10-25 | 2012-05-08 | Nxp B.V. | Data processing arrangement comprising a reset facility |
JP2008041059A (ja) * | 2006-08-10 | 2008-02-21 | Toshiba Corp | マルチプロセッサ制御装置及び情報処理装置 |
US8782469B2 (en) * | 2009-09-01 | 2014-07-15 | Hitachi, Ltd. | Request processing system provided with multi-core processor |
JP5545250B2 (ja) * | 2011-03-22 | 2014-07-09 | 株式会社デンソー | 制御装置 |
-
2011
- 2011-03-22 JP JP2011063123A patent/JP5434942B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012198806A (ja) | 2012-10-18 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120808 |
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A977 | Report on retrieval |
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|
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