JPH113268A - 複数のメモリ・モデルを使用してメモリ・トランザクションの実行を並列化するシステムおよび装置 - Google Patents
複数のメモリ・モデルを使用してメモリ・トランザクションの実行を並列化するシステムおよび装置Info
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- JPH113268A JPH113268A JP9187284A JP18728497A JPH113268A JP H113268 A JPH113268 A JP H113268A JP 9187284 A JP9187284 A JP 9187284A JP 18728497 A JP18728497 A JP 18728497A JP H113268 A JPH113268 A JP H113268A
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- 230000015654 memory Effects 0.000 title claims abstract description 404
- 238000000034 method Methods 0.000 claims description 19
- 238000004590 computer program Methods 0.000 abstract description 2
- 239000000872 buffer Substances 0.000 description 17
- 230000007246 mechanism Effects 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 206010010071 Coma Diseases 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【課題】 コンピュータ・プログラムによる複数のメモ
リ・モデルの使用をサポートするデータ・プロセッサ。 【解決手段】 メモリ・コントローラ内の論理回路が、
最も最近に受け取ったメモリ・トランザクション要求に
関連づけられたメモリ・モデルと少なくとも１つの他の
保留メモリ・トランザクションに関連づけられたメモリ
・モデルとに基づいて、最も最近に受け取ったメモリ・
トランザクション要求に関連づけられたメモリ・トラン
ザクションを他の保留メモリ・トランザクションの前に
実行することができるかどうかを判断し、次にこの順序
づけ判断を表すデータをトランザクション・スコアボー
ドに格納する。メモリ・コントローラは保留メモリ・ト
ランザクションを、メモリ・トランザクション順序デー
タと整合性のある順序で実行する。その結果、保留メモ
リ・トランザクションのサブセットがデータ・プロセッ
サから受け取った順序とは異なる順序で実行される。
リ・モデルの使用をサポートするデータ・プロセッサ。 【解決手段】 メモリ・コントローラ内の論理回路が、
最も最近に受け取ったメモリ・トランザクション要求に
関連づけられたメモリ・モデルと少なくとも１つの他の
保留メモリ・トランザクションに関連づけられたメモリ
・モデルとに基づいて、最も最近に受け取ったメモリ・
トランザクション要求に関連づけられたメモリ・トラン
ザクションを他の保留メモリ・トランザクションの前に
実行することができるかどうかを判断し、次にこの順序
づけ判断を表すデータをトランザクション・スコアボー
ドに格納する。メモリ・コントローラは保留メモリ・ト
ランザクションを、メモリ・トランザクション順序デー
タと整合性のある順序で実行する。その結果、保留メモ
リ・トランザクションのサブセットがデータ・プロセッ
サから受け取った順序とは異なる順序で実行される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリへのアクセ
スを管理するためにメモリ・コントローラを使用し、変
化するメモリ・アクセス順序づけ要件を有するメモリ・
トランザクションを実行するコンピュータ・システムに
関し、具体的には、メモリ・コントローラが、メモリ・
コントローラにエクスポートされる各メモリ・トランザ
クションのメモリ・アクセス順序づけ要件と整合性のあ
る方式でメモリ・トランザクションを順序づけし直し、
並列して実行するシステムに関わる。
スを管理するためにメモリ・コントローラを使用し、変
化するメモリ・アクセス順序づけ要件を有するメモリ・
トランザクションを実行するコンピュータ・システムに
関し、具体的には、メモリ・コントローラが、メモリ・
コントローラにエクスポートされる各メモリ・トランザ
クションのメモリ・アクセス順序づけ要件と整合性のあ
る方式でメモリ・トランザクションを順序づけし直し、
並列して実行するシステムに関わる。
【０００２】
【従来の技術】 定義 本明細書では「相互接続機構」という用語は、データ・
プロセッサとデータ・プロセッサが使用するメモリ資源
との間の回路およびデータ経路を意味するものと定義す
る。また、相互接続機構は、データ・プロセッサをメモ
リ資源だけでなく様々な入出力チャネルにも接続するこ
とができる。
プロセッサとデータ・プロセッサが使用するメモリ資源
との間の回路およびデータ経路を意味するものと定義す
る。また、相互接続機構は、データ・プロセッサをメモ
リ資源だけでなく様々な入出力チャネルにも接続するこ
とができる。
【０００３】本明細書では、「強く順序づけされたトラ
ンザクション」の場合のような「強く順序づけされた」
という用語は、トランザクションをプログラム命令スト
リームで指定されているのと同じ順序で実行しなければ
ならないことを意味するものと定義する。
ンザクション」の場合のような「強く順序づけされた」
という用語は、トランザクションをプログラム命令スト
リームで指定されているのと同じ順序で実行しなければ
ならないことを意味するものと定義する。
【０００４】「メモリ・トランザクションを並列実行す
る」という用語は、多くのコンピュータ・システムにお
いて、相互接続機構で使用可能な並列メモリ・トランザ
クション経路を使用して、重なり合った期間中にいくつ
かのメモリ・トランザクションを並列して実行すること
ができることを指す。
る」という用語は、多くのコンピュータ・システムにお
いて、相互接続機構で使用可能な並列メモリ・トランザ
クション経路を使用して、重なり合った期間中にいくつ
かのメモリ・トランザクションを並列して実行すること
ができることを指す。
【０００５】本明細書の文脈では「並列処理」という用
語は、相互接続機構で使用可能な並列メモリ・トランザ
クション経路を使用して、重なり合った期間中にメモリ
・トランザクションを並列実行することを指す。プログ
ラム命令がそれに付随するメモリ・トランザクションの
並列実行により偶然に並列して実行される場合を除き、
データ・プロセッサによる命令の並列実行のことは指さ
ない。
語は、相互接続機構で使用可能な並列メモリ・トランザ
クション経路を使用して、重なり合った期間中にメモリ
・トランザクションを並列実行することを指す。プログ
ラム命令がそれに付随するメモリ・トランザクションの
並列実行により偶然に並列して実行される場合を除き、
データ・プロセッサによる命令の並列実行のことは指さ
ない。
【０００６】メモリ・トランザクションとは以下のいず
れかである。 ・ ストア：指定した記憶場所の値を置き換えるように
求めるプロセッサからの要求。プロセッサがストア・ト
ランザクションを開始する際、アドレスと新しい値がス
トア・トランザクションに結合される。ストアは新しい
値がシステム内のすべてのプロセッサに認識可能（グロ
バールに認識可能）になると完了する。 ・ ロード：指定した記憶場所の値を取り出すように求
めるプロセッサからの要求。プロセッサがロード・トラ
ンザクションを開始すると、アドレスがロード・トラン
ザクションに結びつけられる。ロードは、返される値が
他のプロセッサによって行われるストアによって変更す
ることができなくなると完了する。 ・ アトミック：他のメモリ・トランザクションがロー
ドとストアの間にメモリの状態を変更しないように保証
されたロード／ストアの対。アトミック・トランザクシ
ョンとは、ロードとストアの両方であるとみなされる。 ・ フラッシュ：命令空間にエイリアスされたデータ空
間の変更に強制的に整合性をもたせるように求めるプロ
セッサからの要求。フラッシュ・トランザクションはメ
モリ・モデルのためのストア操作とみなされる。 ・ 割込み：１つのプロセッサから直接他のプロセッサ
へのクロス呼出しトランザクション。割込みトランザク
ションはメモリ・モデルのためのストア操作のようなも
のと考えられる。 ・ プリフェッチ：メモリ・モデルのためのロード操作
と考えられる。
れかである。 ・ ストア：指定した記憶場所の値を置き換えるように
求めるプロセッサからの要求。プロセッサがストア・ト
ランザクションを開始する際、アドレスと新しい値がス
トア・トランザクションに結合される。ストアは新しい
値がシステム内のすべてのプロセッサに認識可能（グロ
バールに認識可能）になると完了する。 ・ ロード：指定した記憶場所の値を取り出すように求
めるプロセッサからの要求。プロセッサがロード・トラ
ンザクションを開始すると、アドレスがロード・トラン
ザクションに結びつけられる。ロードは、返される値が
他のプロセッサによって行われるストアによって変更す
ることができなくなると完了する。 ・ アトミック：他のメモリ・トランザクションがロー
ドとストアの間にメモリの状態を変更しないように保証
されたロード／ストアの対。アトミック・トランザクシ
ョンとは、ロードとストアの両方であるとみなされる。 ・ フラッシュ：命令空間にエイリアスされたデータ空
間の変更に強制的に整合性をもたせるように求めるプロ
セッサからの要求。フラッシュ・トランザクションはメ
モリ・モデルのためのストア操作とみなされる。 ・ 割込み：１つのプロセッサから直接他のプロセッサ
へのクロス呼出しトランザクション。割込みトランザク
ションはメモリ・モデルのためのストア操作のようなも
のと考えられる。 ・ プリフェッチ：メモリ・モデルのためのロード操作
と考えられる。
【０００７】「プログラム順序」とは、プロセッサｎが
命令を論理的に実行したシーケンスを示す、プロセッサ
単位の順序である。メモリ・トランザクションＡとメモ
リ・トランザクションＢがプログラム順であると言われ
るのは以下の場合に限られる。メモリ・トランザクショ
ンＡが、メモリ・トランザクションＢが行われる命令の
前に実行される命令によって行われる場合。
命令を論理的に実行したシーケンスを示す、プロセッサ
単位の順序である。メモリ・トランザクションＡとメモ
リ・トランザクションＢがプログラム順であると言われ
るのは以下の場合に限られる。メモリ・トランザクショ
ンＡが、メモリ・トランザクションＢが行われる命令の
前に実行される命令によって行われる場合。
【０００８】「メモリ・トランザクション順序づけモデ
ル」（簡潔にするために通常「メモリ・モデル」と短縮
される）とは、本明細書では、メモリ・トランザクショ
ンが生成された順序とは異なる順序で実行することがで
きる程度を規定する１組の規則を意味するものと定義す
る。相互接続機構から見た４つのメモリ・モデルの定義
は以下の通りである。 １）ＲＭＯ（緩いメモリ順序）。 ＲＭＯを使用するプ
ログラムおよびプログラム・セグメントでは、プロセッ
サの自己一貫性のために必要な制限以外には、相互接続
機構に対して出されるトランザクションに関する順序づ
け制限がない。 ２）ＰＳＯ（部分ストア順序）。 ＰＳＯを使用するプ
ログラムおよびプログラム・セグメントでは、ロードは
それ以降のすべてのメモリ・トランザクションに対する
ブロッキングであり、それ以前のロードに対して順序づ
けされる。アトミック・トランザクションは、ロード・
トランザクションに対して順序づけされる（すなわち、
アトミック・トランザクションとロード・トランザクシ
ョンは互いにバイパスすることができない）。ストアは
他のストアをバイパスすることができるが、後のストア
は前のロード・トランザクションをバイパスすることが
できない。視点を変えると、ＰＳＯの規定は、ＲＭＯの
規定に、ロード・セマンティクスを持つすべてのメモリ
・トランザクション（ロード・トランザクションとアト
ミック・トランザクションを含む）の後には暗黙のＭｅ
ｍｂａｒ ＬｏａｄＬｏａｄ ＬｏａｄＳｔｏｒｅが続
くという追加要件が付いたものである。 ３）ＴＳＯ（トータル・ストア順序）。 ＴＳＯを使用
するプログラムおよびプログラム・セグメントでは、ス
トアはストアをバイパスせず、ロードはそれ以降のスト
アおよびロードに対するブロッキングであり、ロードを
バイパスしない。ロードは前のストアをバイパスするこ
とができるが、ストアは前のロードをバイパスしてはな
らない。アトミック・トランザクションは、以降のトラ
ンザクションに対するブロッキングである。別の視点か
ら見ると、ＴＳＯの規定は、ＰＳＯの規定に、ストア・
セマンティクスを持つすべてのメモリ・トランザクショ
ン（ストア・トランザクションとアトミック・トランザ
クションを含む）の後に暗黙のＭｅｍｂａｒ Ｓｔｏｒ
ｅＳｔｏｒｅが続くという追加要件が付いたものであ
る。 ４） ＳＳＯ（強い順次順序）。ＳＳＯは通常、入出力
装置にアクセスするのに必要である。ＳＳＯは、順序が
一貫したハードウェアを前提とするプログラムでも使用
される。トランザクション発行順序、完了順序、および
プログラム順序はすべて同じである。プログラム順序の
ロードとストアは、プロセッサまたは相互接続機構で互
いにバイパスしない。
ル」（簡潔にするために通常「メモリ・モデル」と短縮
される）とは、本明細書では、メモリ・トランザクショ
ンが生成された順序とは異なる順序で実行することがで
きる程度を規定する１組の規則を意味するものと定義す
る。相互接続機構から見た４つのメモリ・モデルの定義
は以下の通りである。 １）ＲＭＯ（緩いメモリ順序）。 ＲＭＯを使用するプ
ログラムおよびプログラム・セグメントでは、プロセッ
サの自己一貫性のために必要な制限以外には、相互接続
機構に対して出されるトランザクションに関する順序づ
け制限がない。 ２）ＰＳＯ（部分ストア順序）。 ＰＳＯを使用するプ
ログラムおよびプログラム・セグメントでは、ロードは
それ以降のすべてのメモリ・トランザクションに対する
ブロッキングであり、それ以前のロードに対して順序づ
けされる。アトミック・トランザクションは、ロード・
トランザクションに対して順序づけされる（すなわち、
アトミック・トランザクションとロード・トランザクシ
ョンは互いにバイパスすることができない）。ストアは
他のストアをバイパスすることができるが、後のストア
は前のロード・トランザクションをバイパスすることが
できない。視点を変えると、ＰＳＯの規定は、ＲＭＯの
規定に、ロード・セマンティクスを持つすべてのメモリ
・トランザクション（ロード・トランザクションとアト
ミック・トランザクションを含む）の後には暗黙のＭｅ
ｍｂａｒ ＬｏａｄＬｏａｄ ＬｏａｄＳｔｏｒｅが続
くという追加要件が付いたものである。 ３）ＴＳＯ（トータル・ストア順序）。 ＴＳＯを使用
するプログラムおよびプログラム・セグメントでは、ス
トアはストアをバイパスせず、ロードはそれ以降のスト
アおよびロードに対するブロッキングであり、ロードを
バイパスしない。ロードは前のストアをバイパスするこ
とができるが、ストアは前のロードをバイパスしてはな
らない。アトミック・トランザクションは、以降のトラ
ンザクションに対するブロッキングである。別の視点か
ら見ると、ＴＳＯの規定は、ＰＳＯの規定に、ストア・
セマンティクスを持つすべてのメモリ・トランザクショ
ン（ストア・トランザクションとアトミック・トランザ
クションを含む）の後に暗黙のＭｅｍｂａｒ Ｓｔｏｒ
ｅＳｔｏｒｅが続くという追加要件が付いたものであ
る。 ４） ＳＳＯ（強い順次順序）。ＳＳＯは通常、入出力
装置にアクセスするのに必要である。ＳＳＯは、順序が
一貫したハードウェアを前提とするプログラムでも使用
される。トランザクション発行順序、完了順序、および
プログラム順序はすべて同じである。プログラム順序の
ロードとストアは、プロセッサまたは相互接続機構で互
いにバイパスしない。
【０００９】「同期コマンド」および「ｍｅｍｂａｒ」
命令という用語は両方とも、同期点の前の一部またはす
べてのタイプのメモリ・トランザクションが、同期点の
後のメモリ・トランザクションの実行の前に完了するよ
うにするために使用される命令を指す。本明細書では、
以下のように５種類のタイプのｍｅｍｂａｒ命令を定義
する。 １） ｍｅｍｂａｒ ｍｅｍｓｙｎｃ：このｍｅｍｂａ
ｒ命令の前の（すべてのタイプの）すべてのメモリ・ト
ランザクション命令は、このｍｅｍｂａｒ命令の後のメ
モリ・トランザクション命令の実行の前に完了しなけれ
ばならない。 ２） ｍｅｍｂａｒ ｓｔｏｒｅ−ｓｔｏｒｅ：このｍ
ｅｍｂａｒ命令の前のすべてのストア命令は、このｍｅ
ｍｂａｒ命令の後のストア命令の実行の前に完了しなけ
ればならない。 ３） ｍｅｍｂａｒ ｌｏａｄ−ｌｏａｄ：このｍｅｍ
ｂａｒ命令の前のすべてのロード命令は、このｍｅｍｂ
ａｒ命令の後のロード命令の実行の前に完了しなければ
ならない。 ４） ｍｅｍｂａｒ ｓｔｏｒｅ−ｌｏａｄ：このｍｅ
ｍｂａｒ命令の前のすべてのストア命令は、このｍｅｍ
ｂａｒ命令の後のロード命令の実行の前に完了しなけれ
ばならない。 ５） ｍｅｍｂａｒ ｌｏａｄ−ｓｔｏｒｅ：このｍｅ
ｍｂａｒ命令の前のすべてのロード命令は、このｍｅｍ
ｂａｒ命令の後のストア命令の実行の前に完了しなけれ
ばならない。
命令という用語は両方とも、同期点の前の一部またはす
べてのタイプのメモリ・トランザクションが、同期点の
後のメモリ・トランザクションの実行の前に完了するよ
うにするために使用される命令を指す。本明細書では、
以下のように５種類のタイプのｍｅｍｂａｒ命令を定義
する。 １） ｍｅｍｂａｒ ｍｅｍｓｙｎｃ：このｍｅｍｂａ
ｒ命令の前の（すべてのタイプの）すべてのメモリ・ト
ランザクション命令は、このｍｅｍｂａｒ命令の後のメ
モリ・トランザクション命令の実行の前に完了しなけれ
ばならない。 ２） ｍｅｍｂａｒ ｓｔｏｒｅ−ｓｔｏｒｅ：このｍ
ｅｍｂａｒ命令の前のすべてのストア命令は、このｍｅ
ｍｂａｒ命令の後のストア命令の実行の前に完了しなけ
ればならない。 ３） ｍｅｍｂａｒ ｌｏａｄ−ｌｏａｄ：このｍｅｍ
ｂａｒ命令の前のすべてのロード命令は、このｍｅｍｂ
ａｒ命令の後のロード命令の実行の前に完了しなければ
ならない。 ４） ｍｅｍｂａｒ ｓｔｏｒｅ−ｌｏａｄ：このｍｅ
ｍｂａｒ命令の前のすべてのストア命令は、このｍｅｍ
ｂａｒ命令の後のロード命令の実行の前に完了しなけれ
ばならない。 ５） ｍｅｍｂａｒ ｌｏａｄ−ｓｔｏｒｅ：このｍｅ
ｍｂａｒ命令の前のすべてのロード命令は、このｍｅｍ
ｂａｒ命令の後のストア命令の実行の前に完了しなけれ
ばならない。
【００１０】ＲＭＯモデルを使用する場合、適切なｍｅ
ｍｂａｒ命令を発行することによって２つのトランザク
ションの間の順序づけ要件が強制される。ＴＳＯモデル
を使用する場合、ロード・トランザクションの後に暗黙
的に「ｍｅｍｂａｒ ｌｏａｄ−ｌｏａｄ」命令と「ｍ
ｅｍｂａｒ ｌｏａｄ−ｓｔｏｒｅ」命令が続き、スト
ア・トランザクションの後には暗黙的に「ｍｅｍｂａｒ
ｓｔｏｒｅ−ｓｔｏｒｅ」命令が続く。
ｍｂａｒ命令を発行することによって２つのトランザク
ションの間の順序づけ要件が強制される。ＴＳＯモデル
を使用する場合、ロード・トランザクションの後に暗黙
的に「ｍｅｍｂａｒ ｌｏａｄ−ｌｏａｄ」命令と「ｍ
ｅｍｂａｒ ｌｏａｄ−ｓｔｏｒｅ」命令が続き、スト
ア・トランザクションの後には暗黙的に「ｍｅｍｂａｒ
ｓｔｏｒｅ−ｓｔｏｒｅ」命令が続く。
【００１１】データ・プロセッサ内でのメモリ・モデル
の使用 様々なトランザクションを処理し、メモリ・アクセス要
求（ストアおよびロード）をそれ自体のキャッシュ・メ
モリの外部にある場所にエクスポートする順序を決定す
るデータ・プロセッサ（ＣＰＵと呼ぶ場合がある）の関
係では、（Ａ）データ・プロセッサが実行中のトランザ
クションのタイプから、メモリ・アクセス要求の順序を
変更してもエラーが発生しないことを認識し、（Ｂ）エ
クスポートされたメモリ・アクセス要求の順序を変更す
ると様々なメモリ・アクセス・トランザクションの並列
実行が可能になることによってシステムの動作速度が向
上する可能性がある場合、データ・プロセッサは、メモ
リ・アクセス要求が生成されたプログラム実行順序とは
異なる順序でメモリ・アクセス要求をエクスポートする
ことができることは周知である。
の使用 様々なトランザクションを処理し、メモリ・アクセス要
求（ストアおよびロード）をそれ自体のキャッシュ・メ
モリの外部にある場所にエクスポートする順序を決定す
るデータ・プロセッサ（ＣＰＵと呼ぶ場合がある）の関
係では、（Ａ）データ・プロセッサが実行中のトランザ
クションのタイプから、メモリ・アクセス要求の順序を
変更してもエラーが発生しないことを認識し、（Ｂ）エ
クスポートされたメモリ・アクセス要求の順序を変更す
ると様々なメモリ・アクセス・トランザクションの並列
実行が可能になることによってシステムの動作速度が向
上する可能性がある場合、データ・プロセッサは、メモ
リ・アクセス要求が生成されたプログラム実行順序とは
異なる順序でメモリ・アクセス要求をエクスポートする
ことができることは周知である。
【００１２】大規模なスケーラブル・システムや、高パ
フォーマンスのマルチプロセッサ・システムでは、実行
されるソフトウェアはいくつかの異なる所定のメモリ・
モデルを使用することができる。上記ではこのようなメ
モリ・モデルを４種類定義している。このようなソフト
ウェアを設計するプログラマは、様々なメモリ・モデル
を暗黙的または明示的に使用するプログラム命令を使用
することによってプログラムの実行速度の向上を試みる
ことができる。すなわち、プログラム中の命令のうちの
少なくとも一部は、プログラムに付随するメモリ・トラ
ンザクションのうちの一部を並列実行することができる
ようにするメモリ・モデルを指定することができる。プ
ログラマは、プログラム内のあらゆる点で強力な順序の
一貫性を要求せずに、プログラム内の意味のある点で
「同期点」を明示的に指定することにより、プログラム
内のメモリ・トランザクションの実行の並列化を試みる
ことができる。このような同期点は、同期点の前にある
一部またはすべてのタイプのメモリ・トランザクション
が、同期点の後にあるメモリ・トランザクションの実行
の前に完了することを必要とする。
フォーマンスのマルチプロセッサ・システムでは、実行
されるソフトウェアはいくつかの異なる所定のメモリ・
モデルを使用することができる。上記ではこのようなメ
モリ・モデルを４種類定義している。このようなソフト
ウェアを設計するプログラマは、様々なメモリ・モデル
を暗黙的または明示的に使用するプログラム命令を使用
することによってプログラムの実行速度の向上を試みる
ことができる。すなわち、プログラム中の命令のうちの
少なくとも一部は、プログラムに付随するメモリ・トラ
ンザクションのうちの一部を並列実行することができる
ようにするメモリ・モデルを指定することができる。プ
ログラマは、プログラム内のあらゆる点で強力な順序の
一貫性を要求せずに、プログラム内の意味のある点で
「同期点」を明示的に指定することにより、プログラム
内のメモリ・トランザクションの実行の並列化を試みる
ことができる。このような同期点は、同期点の前にある
一部またはすべてのタイプのメモリ・トランザクション
が、同期点の後にあるメモリ・トランザクションの実行
の前に完了することを必要とする。
【００１３】複数のメモリ・モデルの使用、または緩い
メモリ・モデルとｍｅｍｂａｒ命令とを組み合わせた使
用によって、理論上、プログラマはそれらを使用しない
場合よりも多くの並列処理をプログラムで指定または実
行可能となる。しかし、データ・プロセッサは一般に相
互接続機構にメモリ・モデル情報を供給していない。実
際には、ほとんどのデータ・プロセッサは、発行したす
べてのメモリ・アクセス・トランザクションが強く順序
づけされることを求める。その結果、そのようなデータ
・プロセッサでは、データ・プロセッサはメモリ・トラ
ンザクションが相互接続機構に送られる順序をそれに対
応するメモリ・トランザクション要求がプログラム命令
によって生成された順序とは異なる順序に内部的に変更
することができるが、相互接続機構はメモリ・トランザ
クションを順序変更しない。
メモリ・モデルとｍｅｍｂａｒ命令とを組み合わせた使
用によって、理論上、プログラマはそれらを使用しない
場合よりも多くの並列処理をプログラムで指定または実
行可能となる。しかし、データ・プロセッサは一般に相
互接続機構にメモリ・モデル情報を供給していない。実
際には、ほとんどのデータ・プロセッサは、発行したす
べてのメモリ・アクセス・トランザクションが強く順序
づけされることを求める。その結果、そのようなデータ
・プロセッサでは、データ・プロセッサはメモリ・トラ
ンザクションが相互接続機構に送られる順序をそれに対
応するメモリ・トランザクション要求がプログラム命令
によって生成された順序とは異なる順序に内部的に変更
することができるが、相互接続機構はメモリ・トランザ
クションを順序変更しない。
【００１４】ＰｏｗｅｒＰＣマイクロプロセッサはこれ
とは異なる方法をとる。ＰｏｗｅｒＰＣは最も弱いメモ
リ・モデル（上記で定義したＲＭＯ）を採り、相互接続
機構がすべてのトランザクションを並列化することがで
きるようにする。したがって、ＰｏｗｅｒＰＣは、アプ
リケーションと、デバイス・ドライバなどのシステム・
ソフトウェアの両方のすべてのプログラムが適切なメモ
リ同期コマンドを確実に持つようにしなければならない
という負担をプログラマに負わせる。ハードウェアから
のより強力なメモリ・モデルを前提とするプログラム
は、多くの同期コマンドを組み込まなければＰｏｗｅｒ
ＰＣでは正常に実行されない。一般に、１９９６年の時
点で商業化されているソフトウェアは、相互接続機構が
ＳＳＯやＴＳＯなどの強力なメモリ・モデルを使用する
ことを前提とするものの方が、相互接続機構がＰＳＯや
ＲＭＯなどのより弱いメモリ・モデルを使用することを
前提とするソフトウェアよりもはるかに多い。
とは異なる方法をとる。ＰｏｗｅｒＰＣは最も弱いメモ
リ・モデル（上記で定義したＲＭＯ）を採り、相互接続
機構がすべてのトランザクションを並列化することがで
きるようにする。したがって、ＰｏｗｅｒＰＣは、アプ
リケーションと、デバイス・ドライバなどのシステム・
ソフトウェアの両方のすべてのプログラムが適切なメモ
リ同期コマンドを確実に持つようにしなければならない
という負担をプログラマに負わせる。ハードウェアから
のより強力なメモリ・モデルを前提とするプログラム
は、多くの同期コマンドを組み込まなければＰｏｗｅｒ
ＰＣでは正常に実行されない。一般に、１９９６年の時
点で商業化されているソフトウェアは、相互接続機構が
ＳＳＯやＴＳＯなどの強力なメモリ・モデルを使用する
ことを前提とするものの方が、相互接続機構がＰＳＯや
ＲＭＯなどのより弱いメモリ・モデルを使用することを
前提とするソフトウェアよりもはるかに多い。
【００１５】
【発明が解決しようとする課題】データ・プロセッサに
よっては、プロセッサ内で多くのメモリ・モデルをサポ
ートするものもある。たとえば、ＳＰＡＲＣプロセッサ
は、ＳＳＯ、ＴＳＯ、ＰＳＯ、およびＲＭＯをすべてサ
ポートする。このため、この種のデータ・プロセッサは
キャッシュ・メモリとの間のメモリ・トランザクション
を順序づけし直すことができる。しかし、この種のデー
タ・プロセッサは相互接続機構にメモリ・モデル情報を
提供しない。その結果、データ・プロセッサの相互接続
機構は単一のメモリ・モデルをサポートしなければなら
ず、ＳＰＡＲＣプロセッサの場合、この単一のメモリ・
モデルは従来、メモリ参照のために相互接続インタフェ
ースにあるＳＳＯであった。ＳＰＡＲＣプロセッサでは
入出力トランザクションは別個の非キャッシュ・トラン
ザクションによって記述され、相互接続機構はＳＳＯモ
デルだけを使用してそれを実行する。したがって、この
ようなシステムには、実行プログラムが使用する内部メ
モリ・モデルが相互接続機構が実施する単一のメモリ・
モデルよりも弱い場合（すなわちより多くの並列処理が
可能な場合）、メモリ・トランザクションを並列化する
柔軟性または機会がない。これは、メモリが恣意的に遠
くなることがあって相互接続ネットワークによって接続
されるＮＵＭＡアーキテクチャでは、さらに重大にな
る。このような場合、メモリ・モデル情報を相互接続ネ
ットワークコントローラが入手することができるように
した場合、相互接続ネットワークを介してトランザクシ
ョンを並列化する機会が多くなる。
よっては、プロセッサ内で多くのメモリ・モデルをサポ
ートするものもある。たとえば、ＳＰＡＲＣプロセッサ
は、ＳＳＯ、ＴＳＯ、ＰＳＯ、およびＲＭＯをすべてサ
ポートする。このため、この種のデータ・プロセッサは
キャッシュ・メモリとの間のメモリ・トランザクション
を順序づけし直すことができる。しかし、この種のデー
タ・プロセッサは相互接続機構にメモリ・モデル情報を
提供しない。その結果、データ・プロセッサの相互接続
機構は単一のメモリ・モデルをサポートしなければなら
ず、ＳＰＡＲＣプロセッサの場合、この単一のメモリ・
モデルは従来、メモリ参照のために相互接続インタフェ
ースにあるＳＳＯであった。ＳＰＡＲＣプロセッサでは
入出力トランザクションは別個の非キャッシュ・トラン
ザクションによって記述され、相互接続機構はＳＳＯモ
デルだけを使用してそれを実行する。したがって、この
ようなシステムには、実行プログラムが使用する内部メ
モリ・モデルが相互接続機構が実施する単一のメモリ・
モデルよりも弱い場合（すなわちより多くの並列処理が
可能な場合）、メモリ・トランザクションを並列化する
柔軟性または機会がない。これは、メモリが恣意的に遠
くなることがあって相互接続ネットワークによって接続
されるＮＵＭＡアーキテクチャでは、さらに重大にな
る。このような場合、メモリ・モデル情報を相互接続ネ
ットワークコントローラが入手することができるように
した場合、相互接続ネットワークを介してトランザクシ
ョンを並列化する機会が多くなる。
【００１６】
【課題を解決するための手段】コンピュータ・プログラ
ムによる複数のメモリ・トランザクション順序づけモデ
ル（メモリ・モデル）の使用をサポートするデータ・プ
ロセッサを有するコンピュータ・システムにおいて、メ
モリ・トランザクションを以下のように管理する。メモ
リおよび相互接続コントローラなどのデータ・プロセッ
サの外部にあるデバイスで、データ・プロセッサからの
メモリ・トランザクション要求を受け取る。各メモリ・
トランザクション要求には、事前定義された複数のメモ
リ・モデルの中から選択されたメモリ・モデルが関連づ
けられている。好ましい実施態様では、サポートされる
事前定義メモリ・モデルは、ＳＳＯ（強い順次順序）、
ＴＳＯ（トータル・ストア順序）、ＰＳＯ（部分ストア
順序）、およびＲＭＯ（緩いメモリ順序）である。
ムによる複数のメモリ・トランザクション順序づけモデ
ル（メモリ・モデル）の使用をサポートするデータ・プ
ロセッサを有するコンピュータ・システムにおいて、メ
モリ・トランザクションを以下のように管理する。メモ
リおよび相互接続コントローラなどのデータ・プロセッ
サの外部にあるデバイスで、データ・プロセッサからの
メモリ・トランザクション要求を受け取る。各メモリ・
トランザクション要求には、事前定義された複数のメモ
リ・モデルの中から選択されたメモリ・モデルが関連づ
けられている。好ましい実施態様では、サポートされる
事前定義メモリ・モデルは、ＳＳＯ（強い順次順序）、
ＴＳＯ（トータル・ストア順序）、ＰＳＯ（部分ストア
順序）、およびＲＭＯ（緩いメモリ順序）である。
【００１７】保留メモリ・トランザクションを表すデー
タが１つまたは複数の保留トランザクション・バッファ
と保留トランザクション状況アレイとに格納される。保
留トランザクション状況データには、どの保留メモリ・
トランザクションを他の保留メモリ・トランザクション
より前に実行することができるかを示すメモリ・トラン
ザクション順序データが含まれる。具体的には、メモリ
・コントローラ内の論理回路が、最も最近に受け取った
メモリ・トランザクション要求に関連づけられたメモリ
・モデルと、少なくとも１つの他の保留メモリ・トラン
ザクションに関連づけられたメモリ・モデルとに基づい
て、最も最近に受け取ったメモリ・トランザクション要
求に関連づけられたメモリ・トランザクションを他方の
保留メモリ・トランザクションの前に実行することがで
きるかどうかを判断し、次にその順序づけの決定を表す
データをトランザクション・スコアボードに格納する。
タが１つまたは複数の保留トランザクション・バッファ
と保留トランザクション状況アレイとに格納される。保
留トランザクション状況データには、どの保留メモリ・
トランザクションを他の保留メモリ・トランザクション
より前に実行することができるかを示すメモリ・トラン
ザクション順序データが含まれる。具体的には、メモリ
・コントローラ内の論理回路が、最も最近に受け取った
メモリ・トランザクション要求に関連づけられたメモリ
・モデルと、少なくとも１つの他の保留メモリ・トラン
ザクションに関連づけられたメモリ・モデルとに基づい
て、最も最近に受け取ったメモリ・トランザクション要
求に関連づけられたメモリ・トランザクションを他方の
保留メモリ・トランザクションの前に実行することがで
きるかどうかを判断し、次にその順序づけの決定を表す
データをトランザクション・スコアボードに格納する。
【００１８】メモリ・コントローラは、保留メモリ・ト
ランザクションをこのメモリ・トランザクション順序デ
ータと整合性のある順序で実行する。その結果、保留メ
モリ・トランザクションのサブセットは、データ・プロ
セッサから受け取った順序とは異なる順序で実行され
る。
ランザクションをこのメモリ・トランザクション順序デ
ータと整合性のある順序で実行する。その結果、保留メ
モリ・トランザクションのサブセットは、データ・プロ
セッサから受け取った順序とは異なる順序で実行され
る。
【００１９】
【発明の実施の形態】本発明の他の目的および特徴は、
図面を参照しながら以下の詳細な説明と特許請求の範囲
を読めばより容易にわかるであろう。
図面を参照しながら以下の詳細な説明と特許請求の範囲
を読めばより容易にわかるであろう。
【００２０】図１を参照すると、プロセッサ１０４のク
ラスタを備えるコンピュータ・システム１００が図示さ
れている。プロセッサ１０４は相互接続ネットワーク１
０６を介して一次メモリ（ランダム・アクセス・メモ
リ）１０８と二次メモリ１１０（磁気ディスク記憶装置
などの不発性メモリ）と入出力資源１１１とに結合され
ている。ネットワーク・インタフェース１１２によっ
て、他のプロセッサ・クラスタに関連づけられた遠隔場
所にあるメモリ１１３にアクセスすることができる。一
次メモリ１０８と二次メモリ１１０と入出力資源１１と
遠隔場所にあるメモリ１１３とへのアクセスは、相互接
続機構およびメモリ・コントローラ１１４によって管理
される。プロセッサ１０４の他のクラスタが、遠隔場所
のメモリ１１３へのアクセスおよび当該クラスタのロー
カル・メモリ資源へのアクセスをそれ自体の相互接続ネ
ットワーク１０６を介して共有する。
ラスタを備えるコンピュータ・システム１００が図示さ
れている。プロセッサ１０４は相互接続ネットワーク１
０６を介して一次メモリ（ランダム・アクセス・メモ
リ）１０８と二次メモリ１１０（磁気ディスク記憶装置
などの不発性メモリ）と入出力資源１１１とに結合され
ている。ネットワーク・インタフェース１１２によっ
て、他のプロセッサ・クラスタに関連づけられた遠隔場
所にあるメモリ１１３にアクセスすることができる。一
次メモリ１０８と二次メモリ１１０と入出力資源１１と
遠隔場所にあるメモリ１１３とへのアクセスは、相互接
続機構およびメモリ・コントローラ１１４によって管理
される。プロセッサ１０４の他のクラスタが、遠隔場所
のメモリ１１３へのアクセスおよび当該クラスタのロー
カル・メモリ資源へのアクセスをそれ自体の相互接続ネ
ットワーク１０６を介して共有する。
【００２１】本明細書では、「メモリ・コントローラ」
とは、データ・プロセッサの外部にあって、データ・プ
ロセッサからキャッシュ・ミス・トランザクションを受
け取るあらゆる制御論理回路を指す。これには、相互接
続コントローラ、遠隔メモリ・コントローラ、入出力コ
ントローラなどが含まれる。
とは、データ・プロセッサの外部にあって、データ・プ
ロセッサからキャッシュ・ミス・トランザクションを受
け取るあらゆる制御論理回路を指す。これには、相互接
続コントローラ、遠隔メモリ・コントローラ、入出力コ
ントローラなどが含まれる。
【００２２】クラスタ内の各プロセッサ１０４は、実装
されている共有メモリ・アーキテクチャのタイプに応じ
て、システム内の他のプロセッサのキャッシュ・メモリ
に記憶されている内容との一貫性（すなわち整合性）を
維持することができるそれ自体のローカル・キャッシュ
・メモリ１２０を備える。各プロセッサ１０４はメモリ
管理ユニット１２２も備え、メモリ管理ユニットは、デ
ータ・プロセッサ１０４によって実行されるプロセスに
よって使用される仮想アドレスを様々な記憶装置１０
８、１１０内の記憶場所に対応する物理アドレスに変換
するアドレス変換バッファ（ＴＬＢ）を含む。
されている共有メモリ・アーキテクチャのタイプに応じ
て、システム内の他のプロセッサのキャッシュ・メモリ
に記憶されている内容との一貫性（すなわち整合性）を
維持することができるそれ自体のローカル・キャッシュ
・メモリ１２０を備える。各プロセッサ１０４はメモリ
管理ユニット１２２も備え、メモリ管理ユニットは、デ
ータ・プロセッサ１０４によって実行されるプロセスに
よって使用される仮想アドレスを様々な記憶装置１０
８、１１０内の記憶場所に対応する物理アドレスに変換
するアドレス変換バッファ（ＴＬＢ）を含む。
【００２３】その結果の一次物理メモリ・アドレス内の
データのコピーがキャッシュ・メモリ１２０に記憶され
ている場合、プロセッサ１０４はそれ自体のキャッシュ
・メモリ１２０内のアドレス指定されたデータに直接ア
クセスする。アドレス指定されたデータがキャッシュ・
メモリ１２０内にない場合、相互接続およびメモリ・コ
ントローラ１１４はアドレス指定されたデータを一次メ
モリ１０８、二次メモリ１１０、または遠隔メモリ１１
２から取り出し、それをキャッシュ・メモリ１２０に格
納する。二次メモリ１１０（ディスクからのＤＭＡ）ま
たは遠隔メモリ１１３（ＣＯＭＡおよび単純ＣＯＭＡア
ーキテクチャなど）から取り出されたデータの場合、一
般にはソフトウェア制御の下でフル・ページのデータが
まず一次メモリ１０８にコピーされ、次にそこからキャ
ッシュ・ラインと呼ばれるより小さなブロックのデータ
がキャッシュ・メモリ１２０にコピーされる。ＮＵＭＡ
アーキテクチャでは、データは遠隔メモリ１１３からキ
ャッシュ・メモリ１２０に直接フェッチされる。次に、
プロセッサ１０４はそのプロセッサのキャッシュ・メモ
リ１２０からアドレス指定されたデータにアクセスす
る。
データのコピーがキャッシュ・メモリ１２０に記憶され
ている場合、プロセッサ１０４はそれ自体のキャッシュ
・メモリ１２０内のアドレス指定されたデータに直接ア
クセスする。アドレス指定されたデータがキャッシュ・
メモリ１２０内にない場合、相互接続およびメモリ・コ
ントローラ１１４はアドレス指定されたデータを一次メ
モリ１０８、二次メモリ１１０、または遠隔メモリ１１
２から取り出し、それをキャッシュ・メモリ１２０に格
納する。二次メモリ１１０（ディスクからのＤＭＡ）ま
たは遠隔メモリ１１３（ＣＯＭＡおよび単純ＣＯＭＡア
ーキテクチャなど）から取り出されたデータの場合、一
般にはソフトウェア制御の下でフル・ページのデータが
まず一次メモリ１０８にコピーされ、次にそこからキャ
ッシュ・ラインと呼ばれるより小さなブロックのデータ
がキャッシュ・メモリ１２０にコピーされる。ＮＵＭＡ
アーキテクチャでは、データは遠隔メモリ１１３からキ
ャッシュ・メモリ１２０に直接フェッチされる。次に、
プロセッサ１０４はそのプロセッサのキャッシュ・メモ
リ１２０からアドレス指定されたデータにアクセスす
る。
【００２４】本発明の好ましい実施形態では、相互接続
およびメモリ・コントローラ１１４に送られる各メモリ
・トランザクション（すなわちロード、ストア、または
アトミック・メモリ・トランザクション）には、２ビッ
ト・メモリ・モデル値ＭＭ［１：０］が関連づけられて
いる。その値は、ＳＳＯは１１、ＴＳＯは１０、ＰＳＯ
は０１、ＲＭＯは００である。プロセッサのＩＳＡ（命
令セット・アーキテクチャ）内のすべてのメモリ・トラ
ンザクションは、ロード、ストア、およびアトミックの
トランザクションのカテゴリのうちの１つにマップされ
る。たとえば、「割込み送信」は「ストア」トランザク
ション・カテゴリにマップされ、「ブロック・ストア」
は「ストア」トランザクション・カテゴリにマップさ
れ、プリフェッチは「ロード」トランザクション・カテ
ゴリにマップされるという具合である。
およびメモリ・コントローラ１１４に送られる各メモリ
・トランザクション（すなわちロード、ストア、または
アトミック・メモリ・トランザクション）には、２ビッ
ト・メモリ・モデル値ＭＭ［１：０］が関連づけられて
いる。その値は、ＳＳＯは１１、ＴＳＯは１０、ＰＳＯ
は０１、ＲＭＯは００である。プロセッサのＩＳＡ（命
令セット・アーキテクチャ）内のすべてのメモリ・トラ
ンザクションは、ロード、ストア、およびアトミックの
トランザクションのカテゴリのうちの１つにマップされ
る。たとえば、「割込み送信」は「ストア」トランザク
ション・カテゴリにマップされ、「ブロック・ストア」
は「ストア」トランザクション・カテゴリにマップさ
れ、プリフェッチは「ロード」トランザクション・カテ
ゴリにマップされるという具合である。
【００２５】これらのマッピングではメモリ・モデル情
報も指定することができる。たとえば、プリフェッチ・
ロードをメモリ・モデルＲＭＯと共に発行することがで
きる。割込みは、（Ａ）特にメモリに対する前のストア
操作の後に順序づけなければならない場合はメモリ・モ
デルＳＳＯ、または（Ｂ）前のメモリ操作に対する依存
関係がない場合はメモリ・モデルＲＭＯと共に発行する
ことができる。メモリ・モデル・ビットＭＭによって、
適切な場合にはより多くの並列処理を使用することがで
きるように割込みトランザクションに対する順序づけ制
約が指定されるため、これは割込みトランザクションが
相互接続機構で専用トランザクション・タイプを使用す
る場合であっても適用される。
報も指定することができる。たとえば、プリフェッチ・
ロードをメモリ・モデルＲＭＯと共に発行することがで
きる。割込みは、（Ａ）特にメモリに対する前のストア
操作の後に順序づけなければならない場合はメモリ・モ
デルＳＳＯ、または（Ｂ）前のメモリ操作に対する依存
関係がない場合はメモリ・モデルＲＭＯと共に発行する
ことができる。メモリ・モデル・ビットＭＭによって、
適切な場合にはより多くの並列処理を使用することがで
きるように割込みトランザクションに対する順序づけ制
約が指定されるため、これは割込みトランザクションが
相互接続機構で専用トランザクション・タイプを使用す
る場合であっても適用される。
【００２６】ＭＭ［１：０］ビットは、プロセッサ状態
レジスタによって供給するか、またはＭＭＵ１２２がメ
モリ・トランザクションに関連づけられたアドレスを物
理アドレスに変換するために使用するページ・テーブル
項目から供給することができる。すなわち、本発明のあ
る種の実施形態では、ＭＭＵが使用するページ・テーブ
ル内のページごとにメモリ・モデル特性を示すことがで
きる。相互接続機構（すなわち相互接続およびメモリ・
コントローラ１１４）に送られるメモリ・トランザクシ
ョン要求にＭＭ（メモリ・モデル）値を組み込むことに
より、相互接続およびメモリ・コントローラ１１４は、
データ・プロセッサから出されたトランザクションが複
数ある場合に、どのトランザクションがどのメモリ・モ
デルに従って発行されたかを追跡することができる。ま
た、これによってコントローラ１１４は、並列トランザ
クション処理が使用可能な場合により弱いメモリ・モデ
ルに従って発行されたメモリ・トランザクションを並列
化することができ、より強いメモリ・モデルに従って発
行されたトランザクションが強く順序づけされるように
保証することができる。
レジスタによって供給するか、またはＭＭＵ１２２がメ
モリ・トランザクションに関連づけられたアドレスを物
理アドレスに変換するために使用するページ・テーブル
項目から供給することができる。すなわち、本発明のあ
る種の実施形態では、ＭＭＵが使用するページ・テーブ
ル内のページごとにメモリ・モデル特性を示すことがで
きる。相互接続機構（すなわち相互接続およびメモリ・
コントローラ１１４）に送られるメモリ・トランザクシ
ョン要求にＭＭ（メモリ・モデル）値を組み込むことに
より、相互接続およびメモリ・コントローラ１１４は、
データ・プロセッサから出されたトランザクションが複
数ある場合に、どのトランザクションがどのメモリ・モ
デルに従って発行されたかを追跡することができる。ま
た、これによってコントローラ１１４は、並列トランザ
クション処理が使用可能な場合により弱いメモリ・モデ
ルに従って発行されたメモリ・トランザクションを並列
化することができ、より強いメモリ・モデルに従って発
行されたトランザクションが強く順序づけされるように
保証することができる。
【００２７】並列処理が最大限になるように（すなわち
可能な場合には常に並列メモリ・トランザクション経路
を使用するように）トランザクションのうちのいくつか
を順序外れで実行することができる場合、発行された複
数のメモリ・トランザクションを完了するための全体的
な待ち時間が大幅に短縮されることが多い。これによっ
て、相互接続機構の全体的なスループットも向上する。
可能な場合には常に並列メモリ・トランザクション経路
を使用するように）トランザクションのうちのいくつか
を順序外れで実行することができる場合、発行された複
数のメモリ・トランザクションを完了するための全体的
な待ち時間が大幅に短縮されることが多い。これによっ
て、相互接続機構の全体的なスループットも向上する。
【００２８】相互接続機構にエクスポートされる各メモ
リ・トランザクションと共にプロセッサのメモリ・モデ
ルを簡潔、一様かつ効率的な方法でコード化することに
よって、各メモリ・モデルにとって適切な並列メモリ・
トランザクション経路の使用が可能になるだけでなく、
順次順序で実行されなければならないメモリ・トランザ
クションの効率的なパイプライン化も可能になる。
リ・トランザクションと共にプロセッサのメモリ・モデ
ルを簡潔、一様かつ効率的な方法でコード化することに
よって、各メモリ・モデルにとって適切な並列メモリ・
トランザクション経路の使用が可能になるだけでなく、
順次順序で実行されなければならないメモリ・トランザ
クションの効率的なパイプライン化も可能になる。
【００２９】図２を参照すると、相互接続およびメモリ
・コントローラ１１４はメモリ・コントローラ制御回路
１３０を備え、メモリ・コントローラ制御回路１３０は
保留メモリ・トランザクションの追跡と保留トランザク
ション間のインタロックの決定とトランザクションの実
行の管理とを行ういくつかの状態機械を含む。メモリ・
トランザクション・インタフェースまたはポート１３１
でメモリ・トランザクション要求を受け取り、次に、そ
れぞれ順序づけされていない保留トランザクション、順
序づけされたロード・トランザクション、および順序づ
けされたストア・トランザクションを格納するために使
用されるいくつかのバッファ１３２、１３４、１３６の
うちの１つに格納される。あるいは、すべての保留メモ
リ・トランザクションを１つのバッファに格納すること
もできる。
・コントローラ１１４はメモリ・コントローラ制御回路
１３０を備え、メモリ・コントローラ制御回路１３０は
保留メモリ・トランザクションの追跡と保留トランザク
ション間のインタロックの決定とトランザクションの実
行の管理とを行ういくつかの状態機械を含む。メモリ・
トランザクション・インタフェースまたはポート１３１
でメモリ・トランザクション要求を受け取り、次に、そ
れぞれ順序づけされていない保留トランザクション、順
序づけされたロード・トランザクション、および順序づ
けされたストア・トランザクションを格納するために使
用されるいくつかのバッファ１３２、１３４、１３６の
うちの１つに格納される。あるいは、すべての保留メモ
リ・トランザクションを１つのバッファに格納すること
もできる。
【００３０】すべての保留メモリ・トランザクションに
関する状況情報がトランザクション・スコアボード１４
０に格納される。その一部について以下で詳述する。し
かし、基本的にはトランザクション・スコアボード１４
０には各保留メモリ・トランザクションごとに１つのレ
コード１４２が格納される。レコードはデータ・プロセ
ッサから受け取った順序と同じ順序で配置される。各レ
コードは、トランザクション要求が格納されているバッ
ファ場所を指すポインタと、状況情報と、インタロック
・マップと呼ぶトランザクション・インタロック情報と
を含む。
関する状況情報がトランザクション・スコアボード１４
０に格納される。その一部について以下で詳述する。し
かし、基本的にはトランザクション・スコアボード１４
０には各保留メモリ・トランザクションごとに１つのレ
コード１４２が格納される。レコードはデータ・プロセ
ッサから受け取った順序と同じ順序で配置される。各レ
コードは、トランザクション要求が格納されているバッ
ファ場所を指すポインタと、状況情報と、インタロック
・マップと呼ぶトランザクション・インタロック情報と
を含む。
【００３１】好ましい実施形態では、データ・プロセッ
サがｍｅｍｂａｒ命令を実行するとき、その命令は相互
接続およびメモリ・コントローラ１１４に渡され、相互
接続およびメモリ・コントローラ１１４はそのｍｅｍｂ
ａｒ命令の表現をｍｅｍｂａｒバッファ１４４に格納す
る。具体的には、ｍｅｍｂａｒバッファ１４４にはトラ
ンザクション・スコアボード１４０の各レコード１４２
に対応するレコードが含まれる。各ｍｅｍｂａｒレコー
ドに格納されたデータは、データ・プロセッサによるｍ
ｅｍｂａｒ同期命令の実行のために、どのタイプのトラ
ンザクションを対応する保留トランザクションの前に行
うことができないかを示す。ｍｅｍｂａｒトランザクシ
ョン順序づけ制約は、様々なメモリ・モデルに付随する
メモリ・トランザクション順序づけ制約を補足またはオ
ーバーライドする。
サがｍｅｍｂａｒ命令を実行するとき、その命令は相互
接続およびメモリ・コントローラ１１４に渡され、相互
接続およびメモリ・コントローラ１１４はそのｍｅｍｂ
ａｒ命令の表現をｍｅｍｂａｒバッファ１４４に格納す
る。具体的には、ｍｅｍｂａｒバッファ１４４にはトラ
ンザクション・スコアボード１４０の各レコード１４２
に対応するレコードが含まれる。各ｍｅｍｂａｒレコー
ドに格納されたデータは、データ・プロセッサによるｍ
ｅｍｂａｒ同期命令の実行のために、どのタイプのトラ
ンザクションを対応する保留トランザクションの前に行
うことができないかを示す。ｍｅｍｂａｒトランザクシ
ョン順序づけ制約は、様々なメモリ・モデルに付随する
メモリ・トランザクション順序づけ制約を補足またはオ
ーバーライドする。
【００３２】様々なメモリ・モデルに付随するメモリ・
トランザクション順序づけ制約は、１組のトランザクシ
ョン順序づけテーブル１４６によって表される。各テー
ブル１４６は、ＴＸＴ１（前のトランザクションのトラ
ンザクション・タイプ）、ＭＭ１（前のトランザクショ
ンに関連づけられたメモリ・モデル）、ＴＸＴ２（次の
トランザクションのトランザクション・タイプ）、およ
びＭＭ２（次のトランザクションに関連づけられたメモ
リ・モデル）の各軸を持つ四次元テーブルとみなすこと
ができる。後述する理由から、一実施形態では、相互接
続およびメモリ・コントローラ１１４はトランザクショ
ン順序づけテーブルのＮ個のコピーを記憶し、Ｎは可能
最大トランザクション順序づけ変更範囲である。たとえ
ばＮが３の場合、トランザクションは最高３つの直前の
メモリ・トランザクションに対して順序づけし直すこと
ができる。
トランザクション順序づけ制約は、１組のトランザクシ
ョン順序づけテーブル１４６によって表される。各テー
ブル１４６は、ＴＸＴ１（前のトランザクションのトラ
ンザクション・タイプ）、ＭＭ１（前のトランザクショ
ンに関連づけられたメモリ・モデル）、ＴＸＴ２（次の
トランザクションのトランザクション・タイプ）、およ
びＭＭ２（次のトランザクションに関連づけられたメモ
リ・モデル）の各軸を持つ四次元テーブルとみなすこと
ができる。後述する理由から、一実施形態では、相互接
続およびメモリ・コントローラ１１４はトランザクショ
ン順序づけテーブルのＮ個のコピーを記憶し、Ｎは可能
最大トランザクション順序づけ変更範囲である。たとえ
ばＮが３の場合、トランザクションは最高３つの直前の
メモリ・トランザクションに対して順序づけし直すこと
ができる。
【００３３】トランザクション順序づけテーブル１４６
のいくつかの部分を表１ないし４に示す。これらの各表
で、行見出しは前のトランザクションのトランザクショ
ン・タイプおよびメモリ・モデルを示し、列見出しは後
続のトランザクションのトランザクション・タイプとメ
モリ・モデルを示す。それぞれ「Ｍ」または「Ｐ」であ
るテーブル項目は以下のように定義される。 ・ Ｐ：２つのメモリ・トランザクションをプログラム
発行順序（すなわちメモリ・コントローラが受け取った
のと同じ順序）で実行する。 ・ Ｍ：２つのメモリ・トランザクションを任意の順序
で実行する。
のいくつかの部分を表１ないし４に示す。これらの各表
で、行見出しは前のトランザクションのトランザクショ
ン・タイプおよびメモリ・モデルを示し、列見出しは後
続のトランザクションのトランザクション・タイプとメ
モリ・モデルを示す。それぞれ「Ｍ」または「Ｐ」であ
るテーブル項目は以下のように定義される。 ・ Ｐ：２つのメモリ・トランザクションをプログラム
発行順序（すなわちメモリ・コントローラが受け取った
のと同じ順序）で実行する。 ・ Ｍ：２つのメモリ・トランザクションを任意の順序
で実行する。
【表１】
【表２】
【表３】
【表４】
【００３４】トランザクション順序づけテーブル１４６
で順序づけ制約によって表されるメモリ・トランザクシ
ョン・モデルの「作用」はある程度恣意的である。しか
し、トランザクション順序づけテーブル１４６に関連づ
けられる順序づけ制約が選択され、指定された後は、そ
れらの制約はコンピュータ・システムとプログラマの間
の契約と似ている。プログラマはその契約を使用して、
特定のプログラムによって実行されるタスクに関連づけ
られたメモリ・トランザクション順序づけ要件を守らせ
るためにｍｅｍｂａｒ命令（フェンス、バリヤ、または
同期命令とも呼ぶ）をどこに挿入しなければならないか
を判断する。
で順序づけ制約によって表されるメモリ・トランザクシ
ョン・モデルの「作用」はある程度恣意的である。しか
し、トランザクション順序づけテーブル１４６に関連づ
けられる順序づけ制約が選択され、指定された後は、そ
れらの制約はコンピュータ・システムとプログラマの間
の契約と似ている。プログラマはその契約を使用して、
特定のプログラムによって実行されるタスクに関連づけ
られたメモリ・トランザクション順序づけ要件を守らせ
るためにｍｅｍｂａｒ命令（フェンス、バリヤ、または
同期命令とも呼ぶ）をどこに挿入しなければならないか
を判断する。
【００３５】どの入出力トランザクションおよびメモリ
・トランザクションを順序づけ変更または並列化するこ
とができるかを判断する基準としてトランザクション順
序づけテーブル１４６を使用することによって、トラン
ザクション順序づけテーブル１４６を新しいメモリ・モ
デルを扱うように容易に拡張することができ、メモリ・
モデルの定義の変更に対応するように（選択した「Ｐ」
項目を「Ｍ」に置き換えたりその逆に置き換えたりする
ことによって）トランザクション順序づけテーブル１４
６を容易に修正することができるため、柔軟性が得られ
る。
・トランザクションを順序づけ変更または並列化するこ
とができるかを判断する基準としてトランザクション順
序づけテーブル１４６を使用することによって、トラン
ザクション順序づけテーブル１４６を新しいメモリ・モ
デルを扱うように容易に拡張することができ、メモリ・
モデルの定義の変更に対応するように（選択した「Ｐ」
項目を「Ｍ」に置き換えたりその逆に置き換えたりする
ことによって）トランザクション順序づけテーブル１４
６を容易に修正することができるため、柔軟性が得られ
る。
【００３６】メモリ・コントローラはトランザクション
・ディスパッチ論理回路１４８も備える。このトランザ
クション・ディスパッチ論理回路１４８は、他のメモリ
・トランザクションを受け入れることができる状態にな
っている各メモリ資源について実行する保留トランザク
ションがある場合にその保留トランザクションを選択す
る論理回路である。
・ディスパッチ論理回路１４８も備える。このトランザ
クション・ディスパッチ論理回路１４８は、他のメモリ
・トランザクションを受け入れることができる状態にな
っている各メモリ資源について実行する保留トランザク
ションがある場合にその保留トランザクションを選択す
る論理回路である。
【００３７】例示 図３ないし図７は、本発明の実施形態を示す図である。
その他の実施形態では、トランザクション間のさらに大
規模な並列処理を実現することもできる。
その他の実施形態では、トランザクション間のさらに大
規模な並列処理を実現することもできる。
【００３８】受け取ったトランザクションのインタロッ
ク・マップを生成するインタロック決定論理回路 図３を参照すると、相互接続およびメモリ・コントロー
ラ１１４の動作を説明するために、１データ・プロセッ
サ当たり最高７つの保留メモリ・トランザクションをス
トアすることができ、メモリ・トランザクションをその
トランザクションの前に受け取った最高３つのトランザ
クションまで順序づけ変更することができ、トランザク
ションを実行するために３つの並列メモリ・トランザク
ション経路を使用するコントローラ１１４について説明
する。他の実施形態では、最大記憶トランザクション
数、トランザクション順序づけ変更の深さ、および個別
メモリ資源の数は、これらの設計選定内容とは異なるこ
とがある。
ク・マップを生成するインタロック決定論理回路 図３を参照すると、相互接続およびメモリ・コントロー
ラ１１４の動作を説明するために、１データ・プロセッ
サ当たり最高７つの保留メモリ・トランザクションをス
トアすることができ、メモリ・トランザクションをその
トランザクションの前に受け取った最高３つのトランザ
クションまで順序づけ変更することができ、トランザク
ションを実行するために３つの並列メモリ・トランザク
ション経路を使用するコントローラ１１４について説明
する。他の実施形態では、最大記憶トランザクション
数、トランザクション順序づけ変更の深さ、および個別
メモリ資源の数は、これらの設計選定内容とは異なるこ
とがある。
【００３９】図３に示すように、各トランザクション・
スコアボードのレコード１４２には、関連づけられたト
ランザクションのメモリ・モデル（ＭＭ）と、トランザ
クション・タイプ（ＴＸＴ）（すなわちロード、スト
ア、またはアトミック）と、直前の３つのトランザクシ
ョンに関する順序づけ制約を示すインタロック・マップ
１５０とが格納される。
スコアボードのレコード１４２には、関連づけられたト
ランザクションのメモリ・モデル（ＭＭ）と、トランザ
クション・タイプ（ＴＸＴ）（すなわちロード、スト
ア、またはアトミック）と、直前の３つのトランザクシ
ョンに関する順序づけ制約を示すインタロック・マップ
１５０とが格納される。
【００４０】各保留トランザクションのインタロック・
マップの３ビットは、以下のように定義される。Ｉｎｔ
ｅｒｌｏｃｋＭａｐ（ｉ，０）は、ｉ番目の保留トラン
ザクションをその直前の保留トランザクションに関して
順序づけ変更することができない場合は１に等しく、ｉ
番目の保留トランザクションをその直前のトランザクシ
ョンに関して順序づけ変更することができる場合は０に
等しい。同様に、ＩｎｔｅｒｌｏｃｋＭａｐ（ｉ，１）
は、ｉ番目の保留トランザクションをｉ番目のトランザ
クションの２つ前のトランザクション（すなわちトラン
ザクション・スコアボードのｉ＋２番目の項目によって
表されるトランザクション）に関して順序づけ変更する
ことができない場合は１に等しく、ｉ番目の保留トラン
ザクションをｉ番目のトランザクションの２つ前のトラ
ンザクションに関して順序づけ変更することができる場
合は０に等しい。最後に、ＩｎｔｅｒｌｏｃｋＭａｐ
（ｉ，２）は、ｉ番目の保留トランザクションをｉ番目
のトランザクションの３つ前のトランザクション（すな
わちトランザクション・スコアボードのｉ＋３番目の項
目によって表されるトランザクション）に関して順序づ
け変更することができない場合は１に等しく、ｉ番目の
保留トランザクションをｉ番目のトランザクションの３
つ前のトランザクションに関して順序づけ変更すること
ができる場合は０に等しい。
マップの３ビットは、以下のように定義される。Ｉｎｔ
ｅｒｌｏｃｋＭａｐ（ｉ，０）は、ｉ番目の保留トラン
ザクションをその直前の保留トランザクションに関して
順序づけ変更することができない場合は１に等しく、ｉ
番目の保留トランザクションをその直前のトランザクシ
ョンに関して順序づけ変更することができる場合は０に
等しい。同様に、ＩｎｔｅｒｌｏｃｋＭａｐ（ｉ，１）
は、ｉ番目の保留トランザクションをｉ番目のトランザ
クションの２つ前のトランザクション（すなわちトラン
ザクション・スコアボードのｉ＋２番目の項目によって
表されるトランザクション）に関して順序づけ変更する
ことができない場合は１に等しく、ｉ番目の保留トラン
ザクションをｉ番目のトランザクションの２つ前のトラ
ンザクションに関して順序づけ変更することができる場
合は０に等しい。最後に、ＩｎｔｅｒｌｏｃｋＭａｐ
（ｉ，２）は、ｉ番目の保留トランザクションをｉ番目
のトランザクションの３つ前のトランザクション（すな
わちトランザクション・スコアボードのｉ＋３番目の項
目によって表されるトランザクション）に関して順序づ
け変更することができない場合は１に等しく、ｉ番目の
保留トランザクションをｉ番目のトランザクションの３
つ前のトランザクションに関して順序づけ変更すること
ができる場合は０に等しい。
【００４１】ｍｅｍｂａｒオーバーライド論理回路（Ｍ
ＯＬ）１５２をさし当たって無視すると、（メモリ・コ
ントローラ論理回路１３０の一部である）インタロック
決定論理回路１５４が現行トランザクションと直前のト
ランザクションに対応するトランザクション順序づけテ
ーブル１４６内の項目を参照するだけでＩｎｔｅｒｌｏ
ｃｋＭａｐ（０，０）が生成される。すなわち、現行ト
ランザクションのメモリ・モデルおよびトランザクショ
ン・タイプ（ＭＭ１，ＴＸＴ０）と直前のトランザクシ
ョンのメモリ・モデルおよびトランザクション・タイプ
（ＭＭ０，ＴＸＴ０）とに応じて順序づけ制約が生成さ
れる。テーブル項目が「Ｐ」の場合、論理「１」が出力
され、トランザクションを順次に順序づけなければなら
ないことを意味する。「Ｐ」でない場合は「０」が出力
され、その２つのトランザクションを並列して実行した
り、受け取った順序とは逆の順序で実行したりすること
ができることを意味する。
ＯＬ）１５２をさし当たって無視すると、（メモリ・コ
ントローラ論理回路１３０の一部である）インタロック
決定論理回路１５４が現行トランザクションと直前のト
ランザクションに対応するトランザクション順序づけテ
ーブル１４６内の項目を参照するだけでＩｎｔｅｒｌｏ
ｃｋＭａｐ（０，０）が生成される。すなわち、現行ト
ランザクションのメモリ・モデルおよびトランザクショ
ン・タイプ（ＭＭ１，ＴＸＴ０）と直前のトランザクシ
ョンのメモリ・モデルおよびトランザクション・タイプ
（ＭＭ０，ＴＸＴ０）とに応じて順序づけ制約が生成さ
れる。テーブル項目が「Ｐ」の場合、論理「１」が出力
され、トランザクションを順次に順序づけなければなら
ないことを意味する。「Ｐ」でない場合は「０」が出力
され、その２つのトランザクションを並列して実行した
り、受け取った順序とは逆の順序で実行したりすること
ができることを意味する。
【００４２】ＩｎｔｅｒｌｏｃｋＭａｐ（０，１）は、
トランザクション順序づけテーブル１４６で現行トラン
ザクションと現行トランザクションの２つ前に受け取っ
たトランザクションとの間に順次順序づけ要件がないか
どうかを調べることによって生成される。トランザクシ
ョン・タイプとメモリ・モデルに基づいてその２つのト
ランザクションの間に順次順序づけ要件がない場合で
も、（Ａ）現行トランザクションと直前のトランザクシ
ョンとの間に順次順序づけ要件があり、（Ｂ）直前のト
ランザクションとその直前のトランザクションとの間に
も順次順序づけ要件がある場合には、その２つのトラン
ザクションの間には間接的な順次順序づけ要件がある。
この間接的順次順序づけ要件を推移関係と呼ぶ。
トランザクション順序づけテーブル１４６で現行トラン
ザクションと現行トランザクションの２つ前に受け取っ
たトランザクションとの間に順次順序づけ要件がないか
どうかを調べることによって生成される。トランザクシ
ョン・タイプとメモリ・モデルに基づいてその２つのト
ランザクションの間に順次順序づけ要件がない場合で
も、（Ａ）現行トランザクションと直前のトランザクシ
ョンとの間に順次順序づけ要件があり、（Ｂ）直前のト
ランザクションとその直前のトランザクションとの間に
も順次順序づけ要件がある場合には、その２つのトラン
ザクションの間には間接的な順次順序づけ要件がある。
この間接的順次順序づけ要件を推移関係と呼ぶ。
【００４３】ＩｎｔｅｒｌｏｃｋＭａｐ（０，２）は、
トランザクション順序づけテーブル１４６で現行トラン
ザクションと現行トランザクションの３つ前に受け取っ
たトランザクションとの間に順次順序づけ要件がないか
どうか調べることによって生成される。この２つのトラ
ンザクションにトランザクション・タイプとメモリ・モ
デルに基づいて順次順序づけ要件がない場合でも、
（Ａ）現行トランザクションと現行トランザクションの
２つ前のトランザクションとの間に順次順序づけ要件が
あり、（Ｂ）２つ前のトランザクションと直前のトラン
ザクションとの間にも順次順序づけ要件がある場合は、
その２つのトランザクションの間に間接的な順次順序づ
け要件がある。
トランザクション順序づけテーブル１４６で現行トラン
ザクションと現行トランザクションの３つ前に受け取っ
たトランザクションとの間に順次順序づけ要件がないか
どうか調べることによって生成される。この２つのトラ
ンザクションにトランザクション・タイプとメモリ・モ
デルに基づいて順次順序づけ要件がない場合でも、
（Ａ）現行トランザクションと現行トランザクションの
２つ前のトランザクションとの間に順次順序づけ要件が
あり、（Ｂ）２つ前のトランザクションと直前のトラン
ザクションとの間にも順次順序づけ要件がある場合は、
その２つのトランザクションの間に間接的な順次順序づ
け要件がある。
【００４４】ｍｅｍｂａｒオーバーライド論理回路１５
２の動作を除き、３つのインタロック・マップ値のブー
ル論理式は以下のようになる。 InterlockMap(0,0)= Table0(MM0,MM1,TX0,TX1) InterlockMap(0,1)= Table1(MM0,MM2,TX0,TX2)OR(Inte
rlockMap(0,0)AND InterlockMap(1,0)) InterlockMap(0,2)= Table2(MM0,MM3,TX0,TX3)OR(Inte
rlockMap(0,1)AND InterlockMap(2,0))
２の動作を除き、３つのインタロック・マップ値のブー
ル論理式は以下のようになる。 InterlockMap(0,0)= Table0(MM0,MM1,TX0,TX1) InterlockMap(0,1)= Table1(MM0,MM2,TX0,TX2)OR(Inte
rlockMap(0,0)AND InterlockMap(1,0)) InterlockMap(0,2)= Table2(MM0,MM3,TX0,TX3)OR(Inte
rlockMap(0,1)AND InterlockMap(2,0))
【００４５】Ｔａｂｌｅ０、Ｔａｂｌｅ１およびＴａｂ
ｌｅ２は、トランザクション順序づけテーブル１４６の
同一のコピーである。テーブル１４６の並列コピーを備
えることにより、すべてのインタロック・マップ値の計
算を単一の状態機械クロック・サイクルで完了すること
ができる。
ｌｅ２は、トランザクション順序づけテーブル１４６の
同一のコピーである。テーブル１４６の並列コピーを備
えることにより、すべてのインタロック・マップ値の計
算を単一の状態機械クロック・サイクルで完了すること
ができる。
【００４６】ｍｅｍｂａｒオーバーライド論理回路１５
２は次のように機能する。ｉ番目のメモリ・トランザク
ション（すなわちトランザクション・スコアボードでｉ
番目の項目によって表されるトランザクション）の後に
データ・プロセッサによって相互接続機構にｍｅｍｂａ
ｒ命令がエクスポートされた場合、メモリ・コントロー
ラ論理回路は対応するｍｅｍｂａｒレコードをｍｅｍｂ
ａｒバッファ１４４のｉ番目の項目に格納し、前の各保
留トランザクションのｍｅｍｂａｒレコードも格納す
る。各ｍｅｍｂａｒバッファ・レコードは３つの項目を
持つことができ、その例を表５に示す。
２は次のように機能する。ｉ番目のメモリ・トランザク
ション（すなわちトランザクション・スコアボードでｉ
番目の項目によって表されるトランザクション）の後に
データ・プロセッサによって相互接続機構にｍｅｍｂａ
ｒ命令がエクスポートされた場合、メモリ・コントロー
ラ論理回路は対応するｍｅｍｂａｒレコードをｍｅｍｂ
ａｒバッファ１４４のｉ番目の項目に格納し、前の各保
留トランザクションのｍｅｍｂａｒレコードも格納す
る。各ｍｅｍｂａｒバッファ・レコードは３つの項目を
持つことができ、その例を表５に示す。
【表５】
【００４７】メモリ・トランザクションの後にｍｅｍｂ
ａｒ命令が相互接続機構にエクスポートされない場合、
対応するｍｅｍｂａｒレコードはすべてゼロに設定され
る。メモリ・トランザクションの後にｍｅｍｂａｒ命令
がエクスポートされた場合、対応するｍｅｍｂａｒレコ
ード（すなわち現行トランザクションと前の保留トラン
ザクションのｍｅｍｂａｒレコード）は、現行トランザ
クションが完了する前に実行してはならない後続の各タ
イプのトランザクション（すなわちロード、ストア、ま
たはアトミック）について１に設定される。すべての保
留ｍｅｍｂａｒ制約が一緒に（すなわち累積的に）適用
されるため、最も最近に受け取ったトランザクション要
求のｍｅｍｂａｒ制約値は、直前に受け取ったトランザ
クションのために生成されたｍｅｍｂａｒ制約値と、デ
ータ・プロセッサから受け取った新しいｍｅｍｂａｒ制
約値との論理和をとることによって生成することができ
る。
ａｒ命令が相互接続機構にエクスポートされない場合、
対応するｍｅｍｂａｒレコードはすべてゼロに設定され
る。メモリ・トランザクションの後にｍｅｍｂａｒ命令
がエクスポートされた場合、対応するｍｅｍｂａｒレコ
ード（すなわち現行トランザクションと前の保留トラン
ザクションのｍｅｍｂａｒレコード）は、現行トランザ
クションが完了する前に実行してはならない後続の各タ
イプのトランザクション（すなわちロード、ストア、ま
たはアトミック）について１に設定される。すべての保
留ｍｅｍｂａｒ制約が一緒に（すなわち累積的に）適用
されるため、最も最近に受け取ったトランザクション要
求のｍｅｍｂａｒ制約値は、直前に受け取ったトランザ
クションのために生成されたｍｅｍｂａｒ制約値と、デ
ータ・プロセッサから受け取った新しいｍｅｍｂａｒ制
約値との論理和をとることによって生成することができ
る。
【００４８】ｍｅｍｂａｒオーバーライド論理回路１５
２が特定のインタロック・マップ値についてｍｅｍｂａ
ｒバッファ１４４から「１」を受け取った場合、そのイ
ンタロック・マップ値は「１」に設定され、順次順序づ
け制約またはインタロックが課されることを意味する。
ｍｅｍｂａｒオーバーライド論理回路１５２が特定のイ
ンタロック・マップ値についてｍｅｍｂａｒバッファ１
４４から「０」を受け取った場合は、インタロック・マ
ップ値はトランザクション順序づけテーブル１４６から
受け取った値に設定される。
２が特定のインタロック・マップ値についてｍｅｍｂａ
ｒバッファ１４４から「１」を受け取った場合、そのイ
ンタロック・マップ値は「１」に設定され、順次順序づ
け制約またはインタロックが課されることを意味する。
ｍｅｍｂａｒオーバーライド論理回路１５２が特定のイ
ンタロック・マップ値についてｍｅｍｂａｒバッファ１
４４から「０」を受け取った場合は、インタロック・マ
ップ値はトランザクション順序づけテーブル１４６から
受け取った値に設定される。
【００４９】図４を参照すると、各保留トランザクショ
ンのトランザクション・スコアボード・レコード１４２
は、トランザクションの実行が順次順序づけ要件のため
にブロックされるかどうかを示す「ブロック・フラグ」
１６０を含む。具体的には、トランザクション・スコア
ボード１４０のすべてのレコード１４２について対応す
るトランザクション・ブロック決定論理回路１６２があ
る。（Ａ）まだ完了していないトランザクションについ
て保留トランザクションのインタロック・マップが順次
順序づけ要件を示すか、または（Ｂ）保留トランザクシ
ョンから４トランザクション以上前（すなわちインタロ
ック・マップ項目のあるトランザクションを超えるトラ
ンザクション数以上前）の保留トランザクションがある
場合、ブロック・フラグは「１」に設定されて、保留ト
ランザクションがブロックされることを示す。トランザ
クションの完了によって他の保留トランザクションをブ
ロック解除することができるため、メモリ・トランザク
ションが完了するたびにブロック・フラグ１６０は自動
的に再計算される。
ンのトランザクション・スコアボード・レコード１４２
は、トランザクションの実行が順次順序づけ要件のため
にブロックされるかどうかを示す「ブロック・フラグ」
１６０を含む。具体的には、トランザクション・スコア
ボード１４０のすべてのレコード１４２について対応す
るトランザクション・ブロック決定論理回路１６２があ
る。（Ａ）まだ完了していないトランザクションについ
て保留トランザクションのインタロック・マップが順次
順序づけ要件を示すか、または（Ｂ）保留トランザクシ
ョンから４トランザクション以上前（すなわちインタロ
ック・マップ項目のあるトランザクションを超えるトラ
ンザクション数以上前）の保留トランザクションがある
場合、ブロック・フラグは「１」に設定されて、保留ト
ランザクションがブロックされることを示す。トランザ
クションの完了によって他の保留トランザクションをブ
ロック解除することができるため、メモリ・トランザク
ションが完了するたびにブロック・フラグ１６０は自動
的に再計算される。
【００５０】図５を参照すると、トランザクション・デ
ィスパッチ論理回路１４８は各個別のメモリ資源または
メモリ・トランザクション経路ごとにトランザクション
選択論理回路１７０を備える。トランザクション選択論
理回路１７０の機能は、対応するメモリ資源にとって適
切な最も古い保留トランザクションを選択することであ
る。したがって、２つの別々のメモリ資源があり、その
うちの１つはロード・トランザクション用であり、１つ
はストア・トランザクションおよびアトミック・トラン
ザクション用である場合、ストア経路のトランザクショ
ン選択論理回路１７０は、最も古い保留ストア・トラン
ザクションまたはアトミック・トランザクションを選択
し、保留ロード・トランザクションは選択しないことに
なる。
ィスパッチ論理回路１４８は各個別のメモリ資源または
メモリ・トランザクション経路ごとにトランザクション
選択論理回路１７０を備える。トランザクション選択論
理回路１７０の機能は、対応するメモリ資源にとって適
切な最も古い保留トランザクションを選択することであ
る。したがって、２つの別々のメモリ資源があり、その
うちの１つはロード・トランザクション用であり、１つ
はストア・トランザクションおよびアトミック・トラン
ザクション用である場合、ストア経路のトランザクショ
ン選択論理回路１７０は、最も古い保留ストア・トラン
ザクションまたはアトミック・トランザクションを選択
し、保留ロード・トランザクションは選択しないことに
なる。
【００５１】トランザクション・ブロック決定論理回路
１６２とトランザクション選択論理回路１７０が組み合
わさって、１組のトランザクション・アクティブ化規則
を実施する。トランザクション・アクティブ化規則は、
どの保留トランザクションがブロックされるか、したが
ってまだアクティブ化するのに適格でないか、どの保留
トランザクションがブロック解除するか、したがってア
クティブ化するのに適格であるか、どのブロック解除保
留トランザクションをアクティブ化するかを示す。アク
ティブ・トランザクション（アクティブ化トランザクシ
ョン）とは、実行中のプロセスである。
１６２とトランザクション選択論理回路１７０が組み合
わさって、１組のトランザクション・アクティブ化規則
を実施する。トランザクション・アクティブ化規則は、
どの保留トランザクションがブロックされるか、したが
ってまだアクティブ化するのに適格でないか、どの保留
トランザクションがブロック解除するか、したがってア
クティブ化するのに適格であるか、どのブロック解除保
留トランザクションをアクティブ化するかを示す。アク
ティブ・トランザクション（アクティブ化トランザクシ
ョン）とは、実行中のプロセスである。
【００５２】図６を参照する。図には、データ・プロセ
ッサが相互接続機構にエクスポートしたメモリ・トラン
ザクション要求を扱うのに使われる相互接続およびメモ
リ・コントローラ１１４内の状態機械の動作を示すフロ
ーチャートが図示されている。フローチャートの各ステ
ップは、状態機械の連続的な状態を表す。ステップ１８
０で、トランザクション・スコアボード内のすべての項
目が１位置ずつシフトダウンされる。したがって、位置
０の項目は位置１にシフトされ、以下同様にシフトされ
る。あるいは、トランザクション・スコアボードを循環
バッファとして使用する場合は、最上位位置を指すポイ
ンタが更新される。トランザクション・スコアボードの
動作を説明するために、ステップ１８０でトランザクシ
ョン・レコードをシフトするものとする。次に（ステッ
プ１８２）、図３に示す論理回路を使用して、受け取っ
たトランザクションのインタロック・マップを生成し、
受け取ったトランザクションのトランザクション・スコ
アボード・レコードに格納する。このレコードはここで
はトランザクション・スコアボードの０番目の項目であ
るものとする。次に、図４に示す回路を使用して、受け
取ったトランザクションのブロック・フラグを計算し、
受け取ったトランザクションのトランザクション・スコ
アボード・レコードに格納する（ステップ１８４）。こ
のブロック・フラグは、受け取ったトランザクションの
実行が順次順序づけ要件によってブロックされるかどう
かを示す。受け取ったトランザクションに適用可能な順
次順序づけ要件に基づいて、または順次順序付け要件が
ないことに基づいて、そのトランザクションをトランザ
クション・バッファのうちの適切なバッファに格納し、
格納したトランザクションを指すポインタを対応するト
ランザクション・スコアボード・レコードに格納する
（ステップ１８６）。最後に、使用可能なメモリ資源に
ついてトランザクション選択値を計算し（ステップ１８
８）、受け取ったトランザクションをただちに処理する
ことができるかどうかを調べる。
ッサが相互接続機構にエクスポートしたメモリ・トラン
ザクション要求を扱うのに使われる相互接続およびメモ
リ・コントローラ１１４内の状態機械の動作を示すフロ
ーチャートが図示されている。フローチャートの各ステ
ップは、状態機械の連続的な状態を表す。ステップ１８
０で、トランザクション・スコアボード内のすべての項
目が１位置ずつシフトダウンされる。したがって、位置
０の項目は位置１にシフトされ、以下同様にシフトされ
る。あるいは、トランザクション・スコアボードを循環
バッファとして使用する場合は、最上位位置を指すポイ
ンタが更新される。トランザクション・スコアボードの
動作を説明するために、ステップ１８０でトランザクシ
ョン・レコードをシフトするものとする。次に（ステッ
プ１８２）、図３に示す論理回路を使用して、受け取っ
たトランザクションのインタロック・マップを生成し、
受け取ったトランザクションのトランザクション・スコ
アボード・レコードに格納する。このレコードはここで
はトランザクション・スコアボードの０番目の項目であ
るものとする。次に、図４に示す回路を使用して、受け
取ったトランザクションのブロック・フラグを計算し、
受け取ったトランザクションのトランザクション・スコ
アボード・レコードに格納する（ステップ１８４）。こ
のブロック・フラグは、受け取ったトランザクションの
実行が順次順序づけ要件によってブロックされるかどう
かを示す。受け取ったトランザクションに適用可能な順
次順序づけ要件に基づいて、または順次順序付け要件が
ないことに基づいて、そのトランザクションをトランザ
クション・バッファのうちの適切なバッファに格納し、
格納したトランザクションを指すポインタを対応するト
ランザクション・スコアボード・レコードに格納する
（ステップ１８６）。最後に、使用可能なメモリ資源に
ついてトランザクション選択値を計算し（ステップ１８
８）、受け取ったトランザクションをただちに処理する
ことができるかどうかを調べる。
【００５３】保留トランザクションがない場合、到着ト
ランザクションがただちにアクティブにされる。このよ
うな、高速経路トランザクション処理のための最適化に
よって、トランザクションのスコアボード値とｍｅｍｂ
ａｒ値の生成と記憶が行われている間に、同時にメモリ
・トランザクションを開始することができるようにな
る。
ランザクションがただちにアクティブにされる。このよ
うな、高速経路トランザクション処理のための最適化に
よって、トランザクションのスコアボード値とｍｅｍｂ
ａｒ値の生成と記憶が行われている間に、同時にメモリ
・トランザクションを開始することができるようにな
る。
【００５４】図７を参照すると、実行するトランザクシ
ョンを選択するために使用する相互接続およびメモリ・
コントローラ１１４内の状態機械の動作を示すフローチ
ャートが図示されている。この状態機械の動作は、相互
接続機構内のメモリ資源のいずれかがメモリ・トランザ
クションを完了させるたびに開始される。完了したトラ
ンザクションはトランザクション・スコアボードと該当
する保留トランザクション・バッファから削除される
（ステップ１９０）。次に、完了したトランザクション
が最も古い保留トランザクションではなかった場合、そ
の完了したトランザクション以外のすべてのトランザク
ションがトランザクション・スコアボード内で１位置シ
フトアップされる（ステップ１９２）。さらに、完了し
たトランザクションを参照していたインタロック・マッ
プを持つすべてのトランザクションのインタロック・マ
ップが、完了したトランザクションとのインタロックが
すべてなくなるようにそれらのインタロック・マップの
内容をシフトさせることによって更新される。さらに、
それに応じてｍｅｍｂａｒバッファ１４４の内容が更新
される（ステップ１９４）。次に、図４に示す回路を使
用してすべての保留トランザクションのブロック・フラ
グが再計算され、対応するトランザクション・スコアボ
ード・レコードに格納される（ステップ１９６）。最後
に使用可能なメモリ資源のトランザクション選択値が計
算され（ステップ１９８）、使用可能なメモリ資源によ
って保留トランザクションのいずれかを扱うことができ
ないかどうかを調べ、扱うことができる場合には選択し
たトランザクションの実行を開始する（ステップ２０
０）。
ョンを選択するために使用する相互接続およびメモリ・
コントローラ１１４内の状態機械の動作を示すフローチ
ャートが図示されている。この状態機械の動作は、相互
接続機構内のメモリ資源のいずれかがメモリ・トランザ
クションを完了させるたびに開始される。完了したトラ
ンザクションはトランザクション・スコアボードと該当
する保留トランザクション・バッファから削除される
（ステップ１９０）。次に、完了したトランザクション
が最も古い保留トランザクションではなかった場合、そ
の完了したトランザクション以外のすべてのトランザク
ションがトランザクション・スコアボード内で１位置シ
フトアップされる（ステップ１９２）。さらに、完了し
たトランザクションを参照していたインタロック・マッ
プを持つすべてのトランザクションのインタロック・マ
ップが、完了したトランザクションとのインタロックが
すべてなくなるようにそれらのインタロック・マップの
内容をシフトさせることによって更新される。さらに、
それに応じてｍｅｍｂａｒバッファ１４４の内容が更新
される（ステップ１９４）。次に、図４に示す回路を使
用してすべての保留トランザクションのブロック・フラ
グが再計算され、対応するトランザクション・スコアボ
ード・レコードに格納される（ステップ１９６）。最後
に使用可能なメモリ資源のトランザクション選択値が計
算され（ステップ１９８）、使用可能なメモリ資源によ
って保留トランザクションのいずれかを扱うことができ
ないかどうかを調べ、扱うことができる場合には選択し
たトランザクションの実行を開始する（ステップ２０
０）。
【００５５】トランザクション・スコアボード１４０と
ｍｅｍｂａｒバッファ１４４をより効率的な集積構造で
実装することによって他の最適化も行うことができる。
ｍｅｍｂａｒバッファ１４４をより効率的な集積構造で
実装することによって他の最適化も行うことができる。
【００５６】その他の考慮すべき点 相互接続アーキテクチャに応じて、ロード・ミス、スト
ア・ミス、および上記で定義したその他のメモリ・トラ
ンザクションによるキャッシュ・ミス動作を以下の相互
接続トランザクションのカテゴリにマップすることがで
きる。 ・ 読取り共有トランザクションがキャッシュのロード
・ミスによって起こることがある。 ・ 読取り所有トランザクションがキャッシュのストア
・ミスによって起こることがある。また、キャッシュで
行われるアトミック操作が読取り所有相互接続トランザ
クションにマップされることがある。 ・ メモリ・モデルのためにストア操作にマップされる
フラッシュ操作により、書込み無効化トランザクション
が生成されることがある。 割込みトランザクションはそれ自体の専用相互接続トラ
ンザクションにマップすることができるが、メモリ・モ
デルのためにストア操作にマップされる。
ア・ミス、および上記で定義したその他のメモリ・トラ
ンザクションによるキャッシュ・ミス動作を以下の相互
接続トランザクションのカテゴリにマップすることがで
きる。 ・ 読取り共有トランザクションがキャッシュのロード
・ミスによって起こることがある。 ・ 読取り所有トランザクションがキャッシュのストア
・ミスによって起こることがある。また、キャッシュで
行われるアトミック操作が読取り所有相互接続トランザ
クションにマップされることがある。 ・ メモリ・モデルのためにストア操作にマップされる
フラッシュ操作により、書込み無効化トランザクション
が生成されることがある。 割込みトランザクションはそれ自体の専用相互接続トラ
ンザクションにマップすることができるが、メモリ・モ
デルのためにストア操作にマップされる。
【００５７】データ・プロセッサがメモリ・モデルをＴ
ＳＯに設定した状態で連続ＲＤＳ（プロセッサのキャッ
シュにおけるロード・ミス時の読取り共有）トランザク
ションを行う場合、２つのトランザクションをプログラ
ム順序で行わなければならず、システムにおけるグロー
バル事象順序づけで互いにバイパスすることはできな
い。しかし、データ・プロセッサがメモリ・モデルをＲ
ＭＯに設定して連続ＲＤＳトランザクションを発行した
場合は、２つのトランザクションをプログラム順序とは
異なる順序で行うことができる。
ＳＯに設定した状態で連続ＲＤＳ（プロセッサのキャッ
シュにおけるロード・ミス時の読取り共有）トランザク
ションを行う場合、２つのトランザクションをプログラ
ム順序で行わなければならず、システムにおけるグロー
バル事象順序づけで互いにバイパスすることはできな
い。しかし、データ・プロセッサがメモリ・モデルをＲ
ＭＯに設定して連続ＲＤＳトランザクションを発行した
場合は、２つのトランザクションをプログラム順序とは
異なる順序で行うことができる。
【００５８】メモリ・モデル情報を相互接続機構にエク
スポートすることによって、相互接続機構はトランザク
ションのグローバル事象順序をプログラム順序とは異な
る順序にすることができる。
スポートすることによって、相互接続機構はトランザク
ションのグローバル事象順序をプログラム順序とは異な
る順序にすることができる。
【００５９】前述の機構以外に、（上記でｍｅｍｂａｒ
命令と呼んでいる）バリヤ命令を強制する他の機構は、
相互接続機構に、該当する保留トランザクションの実行
が完了するまでｍｅｍｂａｒ命令のデータ・プロセッサ
受信に対する肯定応答を遅延させることである。バリヤ
命令を強制する他の機構は、データ・プロセッサが後続
の命令のために相互接続機構にエクスポートしたメモリ
・モデル情報を修正して、バリヤ命令の前のトランザク
ションに関して順次順序づけを必要とするようにするこ
とである。バリヤ命令を強制する他の機構は、相互接続
機構に対する発行済みトランザクションが完了するま
で、バリヤ命令によってブロックされる他のトランザク
ションのエクスポートをプロセッサにブロックさせるこ
とである。
命令と呼んでいる）バリヤ命令を強制する他の機構は、
相互接続機構に、該当する保留トランザクションの実行
が完了するまでｍｅｍｂａｒ命令のデータ・プロセッサ
受信に対する肯定応答を遅延させることである。バリヤ
命令を強制する他の機構は、データ・プロセッサが後続
の命令のために相互接続機構にエクスポートしたメモリ
・モデル情報を修正して、バリヤ命令の前のトランザク
ションに関して順次順序づけを必要とするようにするこ
とである。バリヤ命令を強制する他の機構は、相互接続
機構に対する発行済みトランザクションが完了するま
で、バリヤ命令によってブロックされる他のトランザク
ションのエクスポートをプロセッサにブロックさせるこ
とである。
【００６０】本発明の相互接続メモリ・トランザクショ
ン管理方法はプリフェッチ・トランザクションもサポー
トする。プリフェッチ・トランザクションは、キャッシ
ュ・ミスによる遅延が生じないように必要よりも早期に
命令またはデータをデータ・プロセッサのキャッシュに
入れるのに一般的に使用される。プリフェッチは主とし
てキャッシュを「ウォーミング・アップ」するためのも
のであるため、メモリ・モデルは一般にはプリフェッチ
・トランザクションには適用されない。プリフェッチ・
トランザクションの効果は、ソフトウェアの正常な実行
には影響を与えない。したがって、プリフェッチ・トラ
ンザクションの順序外れ実行を可能にするために、デー
タ・プロセッサは相互接続機構に対してすべてのプリフ
ェッチ・トランザクションについてＲＭＯのメモリ・モ
デルを示すことができる。
ン管理方法はプリフェッチ・トランザクションもサポー
トする。プリフェッチ・トランザクションは、キャッシ
ュ・ミスによる遅延が生じないように必要よりも早期に
命令またはデータをデータ・プロセッサのキャッシュに
入れるのに一般的に使用される。プリフェッチは主とし
てキャッシュを「ウォーミング・アップ」するためのも
のであるため、メモリ・モデルは一般にはプリフェッチ
・トランザクションには適用されない。プリフェッチ・
トランザクションの効果は、ソフトウェアの正常な実行
には影響を与えない。したがって、プリフェッチ・トラ
ンザクションの順序外れ実行を可能にするために、デー
タ・プロセッサは相互接続機構に対してすべてのプリフ
ェッチ・トランザクションについてＲＭＯのメモリ・モ
デルを示すことができる。
【００６１】同様に、メモリ・モデル値ＲＭＯを使用し
てライトバック・トランザクションを相互接続機構にエ
クスポートすることができる。順序づけ変更による整合
性に関する問題を実施する適切な他の論理回路があれ
ば、ライトバック・トランザクションを、犠牲を引き起
こす関連するロード（すなわち読取り）トランザクショ
ンおよび前のすべてのトランザクションに関して並列ま
たは順序変更して実行することができる。
てライトバック・トランザクションを相互接続機構にエ
クスポートすることができる。順序づけ変更による整合
性に関する問題を実施する適切な他の論理回路があれ
ば、ライトバック・トランザクションを、犠牲を引き起
こす関連するロード（すなわち読取り）トランザクショ
ンおよび前のすべてのトランザクションに関して並列ま
たは順序変更して実行することができる。
【００６２】メモリ・モデルの作用範囲内にない他のタ
イプのトランザクションは割込みトランザクションであ
り、相互接続機構によって適切に順序変更することがで
きるように、その前にｍｅｍｂａｒ ｍｅｍｓｙｎｃ命
令またはその他の同等のバリヤ命令を使用してメモリ・
モデル値ＲＭＯと共に相互接続機構にエクスポートする
ことができる。
イプのトランザクションは割込みトランザクションであ
り、相互接続機構によって適切に順序変更することがで
きるように、その前にｍｅｍｂａｒ ｍｅｍｓｙｎｃ命
令またはその他の同等のバリヤ命令を使用してメモリ・
モデル値ＲＭＯと共に相互接続機構にエクスポートする
ことができる。
【００６３】本発明について２、３の特定の実施形態を
参照しながら説明したが、この説明は本発明を例示する
ものであって、本発明を限定するものと解釈すべきでは
ない。当業者なら特許請求の範囲によって規定されてい
る本発明の精神および範囲から逸脱することなく様々な
修正を考えつくことができるであろう。
参照しながら説明したが、この説明は本発明を例示する
ものであって、本発明を限定するものと解釈すべきでは
ない。当業者なら特許請求の範囲によって規定されてい
る本発明の精神および範囲から逸脱することなく様々な
修正を考えつくことができるであろう。
【００６４】ＰＳＯメモリ・モデルをサポートしないデ
ータ・プロセッサでは、相互接続機構にエクスポートさ
れるメモリ・モデル情報はＳＳＯ、ＴＳＯ、およびＲＭ
Ｏメモリ・モデルのうちの１つを示すことになる。ＳＳ
ＯおよびＲＭＯメモリ・モデルのみをサポートするデー
タ・プロセッサでは、各メモリ・トランザクション要求
と共に相互接続機構にエクスポートするメモリ・モデル
情報は１ビットだけでよい。
ータ・プロセッサでは、相互接続機構にエクスポートさ
れるメモリ・モデル情報はＳＳＯ、ＴＳＯ、およびＲＭ
Ｏメモリ・モデルのうちの１つを示すことになる。ＳＳ
ＯおよびＲＭＯメモリ・モデルのみをサポートするデー
タ・プロセッサでは、各メモリ・トランザクション要求
と共に相互接続機構にエクスポートするメモリ・モデル
情報は１ビットだけでよい。
【図１】 本発明の実施形態を組み込むコンピュータ・
システムを示すブロック図である。
システムを示すブロック図である。
【図２】 本発明の一実施形態によるメモリ・コントロ
ーラを示すブロック図である。
ーラを示すブロック図である。
【図３】 本発明の一実施形態で使用するトランザクシ
ョン・スコアボードとメモリ・コントローラ論理回路の
一部を示すブロック図である。
ョン・スコアボードとメモリ・コントローラ論理回路の
一部を示すブロック図である。
【図４】 本発明の一実施形態で使用するトランザクシ
ョン・スコアボードとメモリ・コントローラ論理回路の
他の一部を示すブロック図である。
ョン・スコアボードとメモリ・コントローラ論理回路の
他の一部を示すブロック図である。
【図５】 本発明の一実施形態で使用するトランザクシ
ョン・スコアボードとトランザクション・ディスパッチ
論理回路の一部を示すブロック図である。
ョン・スコアボードとトランザクション・ディスパッチ
論理回路の一部を示すブロック図である。
【図６】 本発明の一実施形態におけるデータ・プロセ
ッサからのメモリ・トランザクション要求の受信に応答
したメモリ・コントローラの動作を示すフローチャート
である。
ッサからのメモリ・トランザクション要求の受信に応答
したメモリ・コントローラの動作を示すフローチャート
である。
【図７】本発明の一実施形態におけるメモリ・トランザ
クションの完了に応答したメモリ・コントローラの動作
を示すフローチャートである。
クションの完了に応答したメモリ・コントローラの動作
を示すフローチャートである。
１０４ プロセッサ １０６ 相互接続ネットワーク １０８ 一次メモリ １１０ 二次メモリ １１１ 入出力資源 １１２ ネットワーク・インタフェース １１３ 遠隔場所メモリ １１４ 相互接続およびメモリ・コントローラ １２０ キャッシュ・メモリ １３０ メモリ・コントローラ論理回路 １３２ バッファ １４０ トランザクション・スコアボード １４６ トランザクション順序づけテーブル １４８ トランザクション・ディスパッチ論理回路 １５０ インタロック・マップ １５２ ｍｅｍｂａｒオーバライド論理回路 １６２ ブロック決定論理回路 １７０ トランザクション選択論理回路
【手続補正書】
【提出日】平成９年１０月２９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図５】
【図７】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (14)
- 【請求項１】 メモリ・トランザクションを管理する方
法であって、 データ・プロセッサの外部の装置において、事前定義さ
れた複数のメモリ・トランザクション順序づけモデルか
ら選択されたメモリ・トランザクション順序づけモデル
が各メモリ・トランザクション要求に関連づけられてい
るメモリ・トランザクション要求をデータ・プロセッサ
から受け取るステップと、 保留メモリ・トランザクション・データが保留メモリ・
トランザクションのうちのいずれを保留メモリ・トラン
ザクションのうちの他のトランザクションの前に実行す
ることができるかを示すメモリ・トランザクション順序
データを含んでおり、要求されたメモリ・トランザクシ
ョンはまだ完了しいないときに、前記保留メモリ・トラ
ンザクションの表現を含む前記保留メモリ・トランザク
ション・データを格納するステップと、 前記保留メモリ・トランザクションのサブセットが前記
データ・プロセッサからそれらが受け取られた順序とは
異なる順序で実行され、前記保留メモリ・トランザクシ
ョンを前記メモリ・トランザクション順序データと整合
する順序で実行するステップとを含む方法。 - 【請求項２】 前記格納ステップが、最も最近に受け取
ったメモリ・トランザクション要求に関連づけられたメ
モリ・トランザクション順序づけモデルと少なくとも１
つの他の保留メモリ・トランザクションに関連づけられ
たメモリ・トランザクション順序づけモデルとに基づい
て、最も最近に受け取ったメモリ・トランザクション要
求に関連づけられたメモリ・トランザクションを前記少
なくとも１つの他の保留メモリ・トランザクションの前
に実行することができるかどうかを判断し、前記順序づ
け判断の表現を前記メモリ・トランザクション順序づけ
データに格納するステップを含むことを特徴とする請求
項１に記載の方法。 - 【請求項３】 第１および第２のメモリ・トランザクシ
ョンのそれぞれに関連づけられたメモリ・トランザクシ
ョン・タイプとメモリ・トランザクション順序づけモデ
ルとに基づいて前記第１のメモリ・トランザクションと
第２のメモリ・トランザクションの事前定義された組合
せについて事前計算されたメモリ・トランザクション順
序づけ判断をテーブルに格納するステップを含み、 前記格納ステップにおける前記順序づけ判断が、少なく
とも部分的には、前記最も最近に受け取ったメモリ・ト
ランザクションと前記その他の保留メモリ・トランザク
ションに関連づけられたメモリ・トランザクション・タ
イプとメモリ・トランザクション順序づけモデルとに対
応する事前計算されたメモリ・トランザクション順序づ
け判断を前記テーブルから読み取ることによって生成さ
れることを特徴とする請求項２に記載の方法。 - 【請求項４】 第１および第２のメモリ・トランザクシ
ョンのそれぞれに関連づけられたメモリ・トランザクシ
ョン・タイプとメモリ・トランザクション順序づけモデ
ルとに基づいて前記第１のメモリ・トランザクションと
第２のメモリ・トランザクションの可能なすべての組合
せについて事前計算されたメモリ・トランザクション順
序づけ判断をテーブルに格納するステップを含み、 前記格納ステップにおける前記順序づけ判断が、少なく
とも部分的には、前記最も最近に受け取ったメモリ・ト
ランザクションと前記その他の保留メモリ・トランザク
ションに関連づけられたメモリ・トランザクション・タ
イプとメモリ・トランザクション順序づけモデルとに対
応する事前計算されたメモリ・トランザクション順序づ
け判断を前記テーブルから読み取ることによって生成さ
れることを特徴とする請求項２に記載の方法。 - 【請求項５】 前記格納ステップが、 最も最近に受け
取ったメモリ・トランザクション要求に関連づけられた
メモリ・トランザクション順序づけモデルと複数の他の
保留メモリ・トランザクションのそれぞれに関連づけら
れたメモリ・トランザクション順序づけモデルとに基づ
いて、最も最近に受け取ったメモリ・トランザクション
要求に関連づけられたメモリ・トランザクションを前記
他の保留メモリ・トランザクションのそれぞれの前に実
行することができるかどうかを判断し、前記順序づけ判
断の表現を前記メモリ・トランザクション順序づけデー
タに格納するステップを含むことを特徴とする請求項１
に記載の方法。 - 【請求項６】 前記事前定義された複数のメモリ・トラ
ンザクション順序づけモデルが、本質的にＳＳＯ（強い
順次順序）とＴＳＯ（トータル・ストア順序）とＰＳＯ
（部分ストア順序）とＲＭＯ（緩いメモリ順次）とから
成る１組から選択された１組のメモリ・トランザクショ
ン順序づけモデルを含むことを特徴とする請求項１に記
載の方法。 - 【請求項７】 前記メモリ・トランザクション要求のサ
ブセットが、ＳＳＯメモリ・トランザクション順序モデ
ルが関連づけられた割込みトランザクション要求を含
み、前記サブセット内の前記割込みトランザクション要
求の前にｍｅｍｂａｒトランザクションが先行しないこ
とを特徴とする請求項１に記載の方法。 - 【請求項８】 データ・プロセッサによって要求された
メモリ・トランザクションを管理するメモリ・コントロ
ーラであって、 各メモリ・トランザクション要求に事前定義された複数
のメモリ・トランザクション順序づけモデルから選択さ
れたメモリ・トランザクション順序づけモデルが関連づ
けられているメモリ・トランザクション要求をデータ・
プロセッサから受け取るポートと、 前記ポートに結合され、まだ完了していない要求された
メモリ・トランザクションを含む保留メモリ・トランザ
クションの表現を含む保留メモリ・トランザクション・
データを格納する保留メモリ・トランザクション記憶装
置であって、前記保留メモリ・トランザクション記憶装
置に記憶される前記保留メモリ・トランザクション・デ
ータは、保留メモリ・トランザクションのうちのいずれ
を保留メモリ・トランザクションのうちの他のトランザ
クションより前に実行することができるかを示すメモリ
・トランザクション順序データを含む、保留メモリ・ト
ランザクション記憶装置と、 前記保留メモリ・トランザクション記憶装置に結合さ
れ、前記保留メモリ・トランザクションのサブセットが
前記データ・プロセッサから受け取った順序とは異なる
順序で実行され、実行の順序が前記メモリ・トランザク
ション順序データと整合するように前記保留メモリ・ト
ランザクションの実行の前記順序を制御するトランザク
ション・ディスパッチ論理回路とを備えるメモリ・コン
トローラ。 - 【請求項９】 最も最近に受け取ったメモリ・トランザ
クション要求に関連づけられたメモリ・トランザクショ
ン順序づけモデルと少なくとも１つの他の保留メモリ・
トランザクションに関連づけられたメモリ・トランザク
ション順序づけモデルとに基づいて、最も最近に受け取
ったメモリ・トランザクション要求に関連づけられたメ
モリ・トランザクションを前記少なくとも１つの他の保
留メモリ・トランザクションの前に実行することができ
るかどうかを判断し、前記順序づけ判断の表現を前記メ
モリ・トランザクション順序づけデータとして前記保留
メモリ・トランザクション記憶装置に格納するインタロ
ック判断論理回路を備える請求項８に記載のメモリ・コ
ントローラ。 - 【請求項１０】 前記インタロック判断論理回路が、第
１および第２のメモリ・トランザクションのそれぞれに
関連づけられたメモリ・トランザクション・タイプとメ
モリ・トランザクション順序づけモデルとに基づく前記
第１のメモリ・トランザクションと前記第２のメモリ・
トランザクションの事前定義された組合せについて事前
計算されたメモリ・トランザクション順序づけ判断の記
憶テーブルに結合され、 前記インタロック判断論理回路が、前記最も最近に受け
取ったメモリ・トランザクションと前記他の保留メモリ
・トランザクションとのそれぞれのメモリ・トランザク
ションに関連づけられたメモリ・トランザクション・タ
イプとメモリ・トランザクション順序づけモデルとに対
応する事前計算されたメモリ・トランザクション順序づ
け判断を前記テーブルから読み取る論理回路を含むこと
を特徴とする請求項９に記載のメモリ・コントローラ。 - 【請求項１１】 前記インタロック判断論理回路が、第
１および第２のメモリ・トランザクションのそれぞれに
関連づけられたメモリ・トランザクション・タイプとメ
モリ・トランザクション順序づけモデルに基づく前記第
１のメモリ・トランザクションと第２のメモリ・トラン
ザクションの可能なすべての組合せについて事前計算さ
れたメモリ・トランザクション順序づけ判断の記憶テー
ブルに結合され、 前記インタロック判断論理回路が、前記最も最近に受け
取ったメモリ・トランザクションと前記他の保留メモリ
・トランザクションとのそれぞれのメモリ・トランザク
ションに関連づけられたメモリ・トランザクション・タ
イプとメモリ・トランザクション順序づけモデルとに対
応する事前計算されたメモリ・トランザクション順序づ
け判断を前記テーブルから読み取る論理回路を含むこと
を特徴とする請求項９に記載のメモリ・コントローラ。 - 【請求項１２】 前記インタロック判断論理回路が、最
も最近に受け取ったメモリ・トランザクション要求に関
連づけられたメモリ・トランザクション順序づけモデル
と複数のその他の保留メモリ・トランザクションのそれ
ぞれに関連づけられたメモリ・トランザクション順序づ
けモデルとに基づいて、最も最近に受け取ったメモリ・
トランザクション要求に関連づけられたメモリ・トラン
ザクションを前記その他の保留メモリ・トランザクショ
ンのそれぞれの前に実行することができるかどうかを判
断し、前記順序づけ判断の表現を前記メモリ・トランザ
クション順序づけデータとして前記保留メモリ・トラン
ザクション記憶装置に記憶することを特徴とする請求項
９に記載のメモリ・コントローラ。 - 【請求項１３】 前記事前定義された複数のメモリ・ト
ランザクション順序づけモデルが、本質的にＳＳＯ（強
い順次順序）とＴＳＯ（トータル・ストア・順序）とＰ
ＳＯ（部分ストア順序）とＲＭＯ（緩いメモリ順序）と
から成る１組のうちから選択された１組のメモリ・トラ
ンザクション順序づけモデルを含むことを特徴とする請
求項８に記載のメモリ・コントローラ。 - 【請求項１４】 前記メモリ・トランザクション要求の
サブセットにＳＳＯメモリ・トランザクション順序づけ
モデルが関連づけられ、前記サブセット内の前記割込み
トランザクション要求の前にｍｅｍｂａｒトランザクシ
ョンが先行しないことを特徴とする請求項８に記載のメ
モリ・コントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/671305 | 1996-07-01 | ||
| US08/671,305 US5893165A (en) | 1996-07-01 | 1996-07-01 | System and method for parallel execution of memory transactions using multiple memory models, including SSO, TSO, PSO and RMO |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113268A true JPH113268A (ja) | 1999-01-06 |
| JP3807460B2 JP3807460B2 (ja) | 2006-08-09 |
Family
ID=24693953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18728497A Expired - Lifetime JP3807460B2 (ja) | 1996-07-01 | 1997-06-30 | 複数のメモリ・モデルを使用してメモリ・トランザクションの実行を並列化するシステムおよび装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5893165A (ja) |
| EP (1) | EP0817091B1 (ja) |
| JP (1) | JP3807460B2 (ja) |
| DE (1) | DE69715328T2 (ja) |
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| EP0817091B1 (en) | 2002-09-11 |
| JP3807460B2 (ja) | 2006-08-09 |
| US5893165A (en) | 1999-04-06 |
| EP0817091A2 (en) | 1998-01-07 |
| DE69715328T2 (de) | 2003-04-17 |
| DE69715328D1 (de) | 2002-10-17 |
| EP0817091A3 (en) | 1998-09-09 |
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| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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