JPH09179818A - 非同期式シリアルデータ伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】ハードウェアの簡易化と伝送効率の向上を図っ
た非同期式シリアルデータ伝送装置の提供。 【解決手段】シフトレジスタ２は最下位ビットとして１
つ余分のビットを有する。ホスト装置１がライトストロ
ーブ信号６を出力して、３ビットデータをシフトレジス
タ２に書き込むときに、最下位ビットのインバータ４に
よる反転出力も最下位ビットに書き込まれ、伝送路８を
介して受信側に伝送される。スタートビット検出回路１
２は、これを検出してスタートビットとして認識する。
また、シフトレジス２の３ビットデータは、送信クロッ
ク７に応答して１ビットづつ右シフトされて伝送され、
受信クロックに応答するシフトレジスタ１０に受信され
る。３ビットデータに対応する送信クロック７の完了後
は、シフトレジスタの最下位ビットは、その時の出力状
態を維持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期式シリアルデ
ータ伝送装置に関する。

【０００２】

【従来の技術】従来、この種のデータ伝送では、通信デ
ータの１ワード毎に、データの前後にスタートビットと
ストップビットを追加する調歩同期式が用いられてい
る。

【０００３】

【発明が解決しようとする課題】上述した従来の非同期
式シリアルデータ伝送方式では、第１に、伝送データの
前後にスタートビットとストップビットを付加する手段
が必要であるため、回路構成が複雑になるという問題点
がある。特に、１ワードの大きさを可変とする場合に
は、データ伝送開始から何ビット目にストップビットを
送出するかを特に意識した回路構成としなければならな
いので、より複雑になる。第２に、１ワードのデータあ
たり、２ビットの付加情報が必要となるため、伝送効率
が低下するという問題点がある。

【０００４】本発明の目的は、伝送データの構成を、付
加情報を１ワードにつき１ビットすることができるよう
な装置構成を採用することにより、ハードウェアの簡易
化と伝送効率向上をはかることにある。

【０００５】

【課題を解決するための手段】本発明の非同期式シリア
ルデータ伝送装置は、送信側に、送信データの１ワード
毎の先頭にスタートビットを付加して送信する手段と、
１ワードの最終ビットを伝送路に出力し続ける手段と、
前記スタートビットを前記最終ビットと反対の極性の値
とする手段を有し、受信側に前記スタートビットを検出
する手段と、受信データからスタートビットを除去しデ
ータ部を抽出する手段を有することを特徴とする。

【０００６】［作用］本発明においては、送信データの
最終ビットを伝送路上に保持する構成としたため、伝送
路のマーク状態を兼ねることが出来、従って、従来の調
歩同期式で伝送路の状態をマーク状態に戻すためのスト
ップビットが不要となる。

【０００７】

【発明の実施の形態】次に、本発明の実施例について詳
細に説明する。

【０００８】図１に示す本発明の一実施例は、１ワード
が３ビットで構成されるデータを送信側ホスト装置１か
ら受信側ホスト装置９へデータ伝送を行うものである。

【０００９】まず、送信元であるホスト装置１側の構成
について説明する。ホスト装置１側には、パラレル−シ
リアル変換を行うシフトレジスタ２と、送信タイミング
クロックを生成する送信クロック生成回路３と、シフト
レジスタ２の最下位ビットの値を反転して再度シフトレ
ジスタ２の入力値として戻す回路と、伝送路へのドライ
バ５とを有する。

【００１０】シフトレジスタ２は、送信データの１ワー
ド長である３ビットより１ビット長い４ビット長で、送
信クロック７に応答して上位から下位方向にシフト動作
し、最下位ビットの値を伝送路８に出力する構成であ
る。

【００１１】また、ホスト装置１からの送信データは、
ライトストローブ信号６を契機に上位３ビットに書き込
まれ、同時に最下位ビットの値が反転する。

【００１２】送信クロック生成回路３は、シフトレジス
タ２のシフト動作を行う為のクロック源であり、ホスト
装置１からシフトレジスタ２に送信データを書き込みを
契機にクロック生成を開始し、１ワードのデータ送信
後、すなわち３クロック出力後は停止するものである。

【００１３】次に、受信側の構成を示す。受信側には、
シリアル−パラレルデータ変換を行う為のシフトレジス
タ１０と、受信クロック生成回路１１と、スタートビッ
ト検出回路１２およびレシーバ１３とを有する。

【００１４】シフトレジスタ１０は３ビット長であり、
送信側のシフトレジスタ２と同様に、上位ビットから下
位ビットにシフトするもので、最上位ビットのシフト入
力は伝送路８からの入力データである。

【００１５】スタートビット検出回路１２は、伝送路８
からの受信データの変化を検出する微分回路を有し、ス
タートビットを検出したら受信クロック生成回路１１を
起動する。その後、データ受信中は受信データの変化の
検出を抑止し、クロック生成回路１１からの受信完了通
知を受けた後、再度スタートビットの検出を開始する。

【００１６】受信クロック生成回路１１は、スタートビ
ット検出回路１２からのスタートビット検出の通知を契
機に、受信クロックは３クロック出力し、出力完了後、
ホスト装置９とスタートビット検出回路１２に受信完了
を通知する。

【００１７】次に、本実施例の動作について、図２のタ
イムチャートを参照しながら説明する。本タイムチャー
トは、２ワードのデータを送信する際の動作例に対する
ものである。

【００１８】１ワード目の値は２進数で１０１、２ワー
ド目は０１０とする。なお、タイムチャートは全て正論
理記述、シフトレジスタの初期値は全て０、伝送路８は
論理０のマーク状態とする。

【００１９】この状態で、まずホスト装置１から送信デ
ータをシフトレジスタ２に書き込む。これが、図２のタ
イムチャートのＴ２フェーズであり、ライトストローブ
信号６を契機に、シフトレジスタ２の値が最上位から１
０１１となる。シフトレジスタ２の最下位ビットは、Ｔ
１フェーズの論理０から論理１に変化し、これがスター
トビットとなり、伝送路８にも反映される。

【００２０】また、ライトストローブ信号６を契機に送
信クロック生成回路３は、送信クロック７をＴ３からＴ
５フェーズで３クロック出力し停止する。これにより、
スタートビットに続いて送信データが最下位ビットから
順に伝送路８に出力される。最終ビット送信後は、最終
ビットの値がそのまま保持され、これがマーク状態とな
る。この時の伝送路８の状態は、Ｔ１フェーズのマーク
状態とは逆に論理１となる。

【００２１】次に、このデータの受信動作を説明する。

【００２２】先に説明したように、ホスト装置１が送信
データをシフトレジスタ２に書き込んだ際に、伝送路８
のそれまでの値が論理０から論理１に変化する。スター
トビット検出回路１２は、Ｔ２フェーズでこの伝送路の
変化を検出し受信クロック生成回路１１を起動する。

【００２３】受信クロック生成回路１１は、これを契機
にＴ３からＴ５にかけて受信クロックを３クロック出力
し、シフトレジスタ１０の最上位から順に伝送路８のデ
ータが取り込まれていく。

【００２４】受信クロック生成回路１１は、３クロック
出力後、ホスト装置９とスタートビット検出回路１２に
受信完了を通知する。ホスト装置はこれを契機にシフト
レジスタ１０の値を読み出し、スタートビット検出回路
は、再度、伝送路８の状態変化監視を再開する。

【００２５】続いて、Ｔ６フェーズでホスト装置１が２
ワード目をシフトレジスタ２に書き込みと、シフトレジ
スタ２の最下位ビットは論理１から論理０となり、スタ
ートビットとなる。

【００２６】以後、１ワード目と同様に、Ｔ７フェーズ
からＴ９フェーズにかけて順次データが伝送されてい
く。

【００２７】このようにして、スタートビット１ビット
での、非同期データ伝送を行う。

【００２８】次に、本発明の第２の実施例について図３
を参照して説明する。本実施例は、伝送データの１ワー
ドのビット長を３ビットから５ビットの範囲で任意に設
定可能としたものである。

【００２９】送信側と受信側双方に、ビット数を保持す
るビット長レジスタ１１６、ビット長レジスタ１１７が
付加されており、送信クロック生成回路１０３と受信ク
ロック生成回路１１１は、これに設定された数のクロッ
クを出力する。

【００３０】シフトレジスタ１０２とシフトレジスタ１
１０は、伝送データの最大長に対応し、それぞれ６ビッ
ト長、５ビット長となり得る。

【００３１】さらに、送信側のホスト装置１０１は、伝
送データのビット長に拘らずシフトレジスタ１０２への
書き込みデータの最下位ビット位置を固定とする。逆
に、受信側のホスト装置１０９は、シフトレジスタ１１
０の最上位ビット位置を固定として読み出す回路構成と
する。

【００３２】以上の構成により、３から５ビットの任意
のデータを送受信することが出来る。さらに本実施例に
習って、データのビット長５以上に拡張する構成も容易
に実現できる。

【００３３】次に、本発明の第３の実施例として、従来
の調歩同期式の装置と相互に送受信を行うことができる
本発明の非同期式シリアルデータ伝送装置について説明
する。

【００３４】まず、送信側について説明すると、図１に
示した第１実施例において、送信側のシフトレジスタ２
の最上位ビットへのシフト入力を調歩同期方式における
ストップビットの極性をもつ値を固定的に入力し、かつ
送信クロックを１クロック追加し４クロックとする事
で、調歩同期方式のデータを送信する事が出来る。

【００３５】また、受信側においても、シフトレジスタ
を１ビット追加し、かつ受信クロックを４ビットとする
事で、調歩同期方式で送信されたデータを受信する事が
可能となる。

【００３６】

【発明の効果】本発明は、以上のような構成を採用した
結果、第１に従来の調歩同期方式のように、データ伝送
開始から何ビット目かにストップビットを送出する手段
を必要としないため、１ワード長さを可変とした場合で
も非常に簡単に送受信回路を構成出来るという効果を有
する。第２に、１ワードのデータあたりの付加情報が調
歩同期方式の２ワードに対し、１ビットで済むため、デ
ータ伝送効率が向上するという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】図１に示した実施例の動作を示すタイムチャー
トである。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【符号の説明】

１ ホスト装置 ２ シフトレジスタ ３ 送信クロック生成回路 ４ インバータ ５ ドライバ ６ ライトストローブ信号 ７ 送信クロック ８ 伝送路 ９ ホスト装置 １０ シフトレジスタ １１ 受信クロック生成回路 １２ スタートビット検出回路 １３ レシーバ １４ スタートビット検出信号 １５ 受信クロック １０１ ホスト装置 １０２ シフトレジスタ １０３ 送信クロック生成回路 １０４ インバータ １０５ ドライバ １０６ ライトストローブ １０７ 送信クロック １０８ 伝送路 １０９ ホスト装置 １１０ シフトレジスタ １１１ 受信クロック生成回路 １１２ スタートビット検出回路 １１３ レシーバ １１４ スタートビット検出信号 １１５ 受信クロック １１６ ビット長レジスタ １１７ ビット長レジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 送信側に、送信データの１ワード毎の先
   頭にスタートビットを付加して送信する手段と、１ワー
   ドの最終ビットを伝送路に出力し続ける手段と、前記ス
   タートビットを前記最終ビットと反対の極性の値とする
   手段を有し、受信側に前記スタートビットを検出する手
   段と、受信データからスタートビットを除去しデータ部
   を抽出する手段を有することを特徴とする非同期式シリ
   アルデータ伝送装置。
2. 【請求項２】 前記送信側のホスト装置から並列に書き
   込まれたデータを送信クロックに応答して上位から下位
   方向にビットシフトする送信側シフトレジスタからのビ
   ット出力を、受信クロックに応答して直列に受信側シフ
   トレジスタで受信し受信側のホスト装置に並列に書き込
   む非同期式シリアルデータ伝送装置であって、 前記送信側のシフトレジスタには、その反転出力が前記
   書込みと同期して書き込まれて前記スタートビットにな
   るとともに、前記送信クロックに応答して前記書き込ま
   れたデータを順次出力し、前記送信クロック停止後はそ
   の時の出力状態を維持し続けるビットを最下位に付加し
   たことを特徴とする請求項１記載の非同期シリアルデー
   タ伝送装置。
3. 【請求項３】 前記送信側と受信側には、それぞれのホ
   スト装置からデータ伝送のビット長を設定できるビット
   長レジスタを設け、前記送信クロックと受信クロックは
   該ビット長と同数だけ出力され、前記送信側シフトレジ
   スタは前記最下位ビット側に詰めて前記並列書込みが行
   われ、また前記受信側シフトレジスタは伝送路詰めに前
   記ビット長と同数だけ受信するようにしたことを特徴と
   する請求項２記載の非同期シリアルデータ伝送装置。
4. 【請求項４】 前記送信側シフトレジスタの最上位ビッ
   トへのシフト入力として調歩同期方式におけるストップ
   ビットの極性をもつ値を固定的に入力し、かつ前記クロ
   ックを１つだけ追加し、かつ、前記受信側シフトレジス
   タに１ビットを追加するとともに前記受信クロックを１
   つだけ追加することにより、調歩同期方式のデータ伝送
   装置と相互に送受信可能としたことを特徴とする請求項
   ２記載の非同期式シリアルデータ伝送装置。