JPH05282249A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH05282249A JPH05282249A JP4081908A JP8190892A JPH05282249A JP H05282249 A JPH05282249 A JP H05282249A JP 4081908 A JP4081908 A JP 4081908A JP 8190892 A JP8190892 A JP 8190892A JP H05282249 A JPH05282249 A JP H05282249A
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Abstract
(57)【要約】
【目的】 連続したデータの送受信、並びにシリアル入
出力装置のビット数に制限されることなく長いデータの
送受信を可能とする。 【構成】 レジスタ１の複数のメモリ領域1a〜1mを夫々
選択する送信アドレスを発生する送信アドレスデコーダ
3a、受信アドレスを発生する受信アドレスデコーダ3bを
夫々設け、またレジスタ１とシリアル入出力装置２との
間に専用の送信用データライン4a, 受信用データライン
4bを夫々設ける。
出力装置のビット数に制限されることなく長いデータの
送受信を可能とする。 【構成】 レジスタ１の複数のメモリ領域1a〜1mを夫々
選択する送信アドレスを発生する送信アドレスデコーダ
3a、受信アドレスを発生する受信アドレスデコーダ3bを
夫々設け、またレジスタ１とシリアル入出力装置２との
間に専用の送信用データライン4a, 受信用データライン
4bを夫々設ける。
Description
【０００１】
【産業上の利用分野】本発明は、シリアル入出力装置等
に設けられるファーストイン・ファーストアウトレジス
タ（FIFOという) を備えたデータ転送装置に関する。
に設けられるファーストイン・ファーストアウトレジス
タ（FIFOという) を備えたデータ転送装置に関する。
【０００２】
【従来の技術】図４は従来におけるデータ転送装置を示
すブロック図であり、図中１はレジスタ，２はシリアル
入出力装置を示している。レジスタ１は複数のメモリ領
域1a,1b 〜1mを備えており、各メモリ領域1a〜1mにはデ
コーダ３が発生したアドレス選択信号Ａ1 ，Ａ2 〜Ａn
と、シリアル入出力装置２から入力される送信データ送
出要求信号FIOUT とに基づきメモリ領域1a〜1mから選択
されたメモリ領域に記憶されているデータを送受信用デ
ータライン４を通じてシリアル入出力装置２へ送信する
ようになっている。
すブロック図であり、図中１はレジスタ，２はシリアル
入出力装置を示している。レジスタ１は複数のメモリ領
域1a,1b 〜1mを備えており、各メモリ領域1a〜1mにはデ
コーダ３が発生したアドレス選択信号Ａ1 ，Ａ2 〜Ａn
と、シリアル入出力装置２から入力される送信データ送
出要求信号FIOUT とに基づきメモリ領域1a〜1mから選択
されたメモリ領域に記憶されているデータを送受信用デ
ータライン４を通じてシリアル入出力装置２へ送信する
ようになっている。
【０００３】シリアル入出力装置２は受信データ書込み
信号FIINをレジスタ１へ出力すると共に、受信したデー
タを送受信用データライン４を通じてレジスタ１の同一
のメモリ領域に格納し、カウンタ５をインクリメントす
るための信号Ｃを出力する。カウンタ５はｎビットカウ
ンタとして構成されており、シリアル入出力装置２から
の信号Ｃによりインクリメントし、ｎビットのデータを
デコーダ３へ出力する。デコーダ３はカウンタ５からの
ｎビットのデータをデコードし、次のアドレス選択信号
Ａ1 〜Ａm を発生する。
信号FIINをレジスタ１へ出力すると共に、受信したデー
タを送受信用データライン４を通じてレジスタ１の同一
のメモリ領域に格納し、カウンタ５をインクリメントす
るための信号Ｃを出力する。カウンタ５はｎビットカウ
ンタとして構成されており、シリアル入出力装置２から
の信号Ｃによりインクリメントし、ｎビットのデータを
デコーダ３へ出力する。デコーダ３はカウンタ５からの
ｎビットのデータをデコードし、次のアドレス選択信号
Ａ1 〜Ａm を発生する。
【０００４】図５は上記した従来のデータ転送装置の動
作のタイミングチャートであり、所定数の転送クロック
TCLK毎に送信データ送出要求信号FIOUT が出力され、こ
の送信データ送出要求信号FIOUT から所定数の転送クロ
ックTCLK後にシリアル入出力装置２から受信データ書込
み信号FIINが出力され、そしてこの受信データ書込み信
号FIINの立下がりと同時に信号Ｃが立上がり、カウンタ
５がインクリメントする動作が反復される。
作のタイミングチャートであり、所定数の転送クロック
TCLK毎に送信データ送出要求信号FIOUT が出力され、こ
の送信データ送出要求信号FIOUT から所定数の転送クロ
ックTCLK後にシリアル入出力装置２から受信データ書込
み信号FIINが出力され、そしてこの受信データ書込み信
号FIINの立下がりと同時に信号Ｃが立上がり、カウンタ
５がインクリメントする動作が反復される。
【０００５】
【発明が解決しようとする課題】ところでこのような従
来装置にあっては、シリアル入出力装置２が受信データ
書込み信号FIINをレジスタ１へ出力して、受信データを
レジスタ１に書込みを行なった後、信号Ｃを出力してカ
ウンタ５をインクリメントすることとしているため、カ
ウンタ５のインクリメントに要する遅延時間と、デコー
ダ３の確定迄の遅延時間を考慮すると、連続するデータ
を送受信する場合においても、次の受信データ書込み信
号FIINと送信データ送出要求信号FIOUT との間に所定の
間隔を隔てなければならず、連続したデータの送受信に
際してのデータ間に時間的に間隔を隔てなければならな
い不都合を生じる他、転送時間が遅くなるという問題が
あった。
来装置にあっては、シリアル入出力装置２が受信データ
書込み信号FIINをレジスタ１へ出力して、受信データを
レジスタ１に書込みを行なった後、信号Ｃを出力してカ
ウンタ５をインクリメントすることとしているため、カ
ウンタ５のインクリメントに要する遅延時間と、デコー
ダ３の確定迄の遅延時間を考慮すると、連続するデータ
を送受信する場合においても、次の受信データ書込み信
号FIINと送信データ送出要求信号FIOUT との間に所定の
間隔を隔てなければならず、連続したデータの送受信に
際してのデータ間に時間的に間隔を隔てなければならな
い不都合を生じる他、転送時間が遅くなるという問題が
あった。
【０００６】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは連続するクロックでシ
リアル入出力データの送受信が可能で、迅速なデータ転
送を可能としたデータ転送装置を提供するにある。
あって、その目的とするところは連続するクロックでシ
リアル入出力データの送受信が可能で、迅速なデータ転
送を可能としたデータ転送装置を提供するにある。
【０００７】
【課題を解決するための手段】本発明に係るデータ転送
装置は、数列発生回路と、複数個のメモリ領域を有する
レジスタと、シリアル入出力装置と、送信データを前記
レジスタからシリアル入出力装置に転送する送信用デー
タライン及び受信データを前記シリアル入出力装置から
レジスタに転送するデータラインと、前記数列発生回路
からの信号に従ってメモリ領域のアドレスを逐次変更す
る送信アドレスデコーダ及び受信アドレスデコーダとを
有し、前記送信アドレスデコーダ，受信アドレスデコー
ダは前記レジスタからシリアル入出力装置に送出する送
信データが格納されていたメモリ領域と、シリアル入出
力装置からレジスタに書込まれる受信データを書込むメ
モリ領域とを同一とすべく、送信アドレスデコーダが発
生する送信アドレスと受信アドレスデコーダが発生する
受信アドレスとは１アドレス分ずらしてあることを具備
することを特徴とする。
装置は、数列発生回路と、複数個のメモリ領域を有する
レジスタと、シリアル入出力装置と、送信データを前記
レジスタからシリアル入出力装置に転送する送信用デー
タライン及び受信データを前記シリアル入出力装置から
レジスタに転送するデータラインと、前記数列発生回路
からの信号に従ってメモリ領域のアドレスを逐次変更す
る送信アドレスデコーダ及び受信アドレスデコーダとを
有し、前記送信アドレスデコーダ，受信アドレスデコー
ダは前記レジスタからシリアル入出力装置に送出する送
信データが格納されていたメモリ領域と、シリアル入出
力装置からレジスタに書込まれる受信データを書込むメ
モリ領域とを同一とすべく、送信アドレスデコーダが発
生する送信アドレスと受信アドレスデコーダが発生する
受信アドレスとは１アドレス分ずらしてあることを具備
することを特徴とする。
【０００８】
【作用】本発明にあっては、送信アドレスと受信アドレ
スは１アドレスずらしてあるから送信データをシリアル
入出力装置に送出した後に入力される信号により、送信
アドレス，受信アドレスが夫々１アドレス分変更されて
受信アドレスは送信データが格納されていたのと同じメ
モリ領域のアドレスとなる。
スは１アドレスずらしてあるから送信データをシリアル
入出力装置に送出した後に入力される信号により、送信
アドレス，受信アドレスが夫々１アドレス分変更されて
受信アドレスは送信データが格納されていたのと同じメ
モリ領域のアドレスとなる。
【０００９】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係るデータ転送装置
のブロック図であり、図中１はレジスタ，２はシリアル
入出力装置を示している。レジスタ１は複数のメモリ領
域1a,1b 〜1mを備えており、各メモリ領域1a〜1mには送
信アドレスデコーダ3aで発生したアドレス選択信号
Ａ1 ，Ａ2 〜Ａn 、又は受信アドレスデコーダ3bで発生
したアドレス選択信号Ｂ1 ，Ｂ2 〜Ｂn が選択的に入力
される外、シリアル入出力装置２から送信データ送出要
求信号FIOUT 及び受信データ書込み信号FIINが入力され
るようになっている。
具体的に説明する。図１は本発明に係るデータ転送装置
のブロック図であり、図中１はレジスタ，２はシリアル
入出力装置を示している。レジスタ１は複数のメモリ領
域1a,1b 〜1mを備えており、各メモリ領域1a〜1mには送
信アドレスデコーダ3aで発生したアドレス選択信号
Ａ1 ，Ａ2 〜Ａn 、又は受信アドレスデコーダ3bで発生
したアドレス選択信号Ｂ1 ，Ｂ2 〜Ｂn が選択的に入力
される外、シリアル入出力装置２から送信データ送出要
求信号FIOUT 及び受信データ書込み信号FIINが入力され
るようになっている。
【００１０】レジスタ１に送信アドレスデコーダ3aで発
生したアドレス選択信号Ａ1 〜Ａnと、シリアル入出力
装置２から送信データ送出要求信号FIOUT とが入力され
ると、該当するメモリ領域に格納されている送信データ
が送信用データライン4aを通じてシリアル入出力装置２
へ転送される。
生したアドレス選択信号Ａ1 〜Ａnと、シリアル入出力
装置２から送信データ送出要求信号FIOUT とが入力され
ると、該当するメモリ領域に格納されている送信データ
が送信用データライン4aを通じてシリアル入出力装置２
へ転送される。
【００１１】また、レジスタ１に受信アドレスデコーダ
3bで発生したアドレス選択信号Ｂ1〜Ｂm と、シリアル
入出力装置２から受信データ書込み信号FIINとが入力さ
れると、先に送信データの読出しが行なわれたメモリ領
域と同じメモリ領域に、シリアル入出力装置２からの受
信データが受信用データライン4bを通じて書込まれるよ
うになっている。
3bで発生したアドレス選択信号Ｂ1〜Ｂm と、シリアル
入出力装置２から受信データ書込み信号FIINとが入力さ
れると、先に送信データの読出しが行なわれたメモリ領
域と同じメモリ領域に、シリアル入出力装置２からの受
信データが受信用データライン4bを通じて書込まれるよ
うになっている。
【００１２】シリアル入出力装置２はレジスタ１に送信
データ送出要求信号FIOUT を出力すると共に、その直後
に信号Ｃをカウンタ５へ出力し、カウンタ５をインクリ
メントさせる。カウンタ５はｎビットカウンタとして構
成されており、シリアル入出力装置２から信号Ｃが入力
されるとインクリメントし、その都度、ｎビットのデー
タを送信アドレスデコーダ3a，受信アドレスデコーダ3b
へ出力するようになっている。
データ送出要求信号FIOUT を出力すると共に、その直後
に信号Ｃをカウンタ５へ出力し、カウンタ５をインクリ
メントさせる。カウンタ５はｎビットカウンタとして構
成されており、シリアル入出力装置２から信号Ｃが入力
されるとインクリメントし、その都度、ｎビットのデー
タを送信アドレスデコーダ3a，受信アドレスデコーダ3b
へ出力するようになっている。
【００１３】送信アドレスデコーダ3a，受信アドレスデ
コーダ3bは夫々カウンタ５からｎビットのデータが入力
されると、これに対応して送信時には送信アドレスデコ
ーダ3aが送信アドレスを、また受信時には受信アドレス
デコーダ3bが受信アドレスを夫々発生し、これをレジス
タ１のメモリ領域1a〜1mへ出力し、送信データの読出
し、または該当アドレスへのデータの書込みを行なわれ
るようになっている。
コーダ3bは夫々カウンタ５からｎビットのデータが入力
されると、これに対応して送信時には送信アドレスデコ
ーダ3aが送信アドレスを、また受信時には受信アドレス
デコーダ3bが受信アドレスを夫々発生し、これをレジス
タ１のメモリ領域1a〜1mへ出力し、送信データの読出
し、または該当アドレスへのデータの書込みを行なわれ
るようになっている。
【００１４】図２は本発明に係るデータ転送装置の動作
のタイミングチャートであり、図２(a) はシリアル入出
力装置２の転送クロックTCLK、図２(b) はシリアル入出
力装置２からレジスタ１への送信データ送出要求信号FI
OUT 、図２(c) は同じく受信データ書込み信号FIIN、図
２(d) はカウンタ５をインクリメントさせるべくシリア
ル入出力装置２からカウンタ５へ出力される信号Ｃであ
る。転送クロックTCLKは図５(a) に示す従来の転送クロ
ックTCLKと異なる所定ピッチの連続したパルス信号とな
っており、その１つのパルス信号に対応して送信データ
送出要求信号FIOUT が出力され、これから所定数の転送
クロックTCLKの後、受信データ書込み信号FIINが出力さ
れる。そして、受信データ書込み信号FIINの立下がりと
同期して次の送信データ送出要求信号が出力され、更に
この送信データ送出要求信号FIOUT の立下がりに同期し
てカウンタ５をインクリメントさせるための信号Ｃが立
上がる。
のタイミングチャートであり、図２(a) はシリアル入出
力装置２の転送クロックTCLK、図２(b) はシリアル入出
力装置２からレジスタ１への送信データ送出要求信号FI
OUT 、図２(c) は同じく受信データ書込み信号FIIN、図
２(d) はカウンタ５をインクリメントさせるべくシリア
ル入出力装置２からカウンタ５へ出力される信号Ｃであ
る。転送クロックTCLKは図５(a) に示す従来の転送クロ
ックTCLKと異なる所定ピッチの連続したパルス信号とな
っており、その１つのパルス信号に対応して送信データ
送出要求信号FIOUT が出力され、これから所定数の転送
クロックTCLKの後、受信データ書込み信号FIINが出力さ
れる。そして、受信データ書込み信号FIINの立下がりと
同期して次の送信データ送出要求信号が出力され、更に
この送信データ送出要求信号FIOUT の立下がりに同期し
てカウンタ５をインクリメントさせるための信号Ｃが立
上がる。
【００１５】図２(e),図２(f) は、図２(a) における
(i),(ii)時点でのレジスタ１における送信データの読出
し位置，受信データの書込み位置を夫々示している。
(i) の状態においては送信データＡi が格納されている
メモリ領域がＭ1 ，また受信データＢi+1 を格納すべき
メモリ領域がＭi+1 であるとすると、送信データ送出要
求信号FIOUT によってメモリ領域Ｍi から送信データＡ
i が読出され、送信用データライン4aを経てシリアル入
出力装置２へ送信データが転送される。
(i),(ii)時点でのレジスタ１における送信データの読出
し位置，受信データの書込み位置を夫々示している。
(i) の状態においては送信データＡi が格納されている
メモリ領域がＭ1 ，また受信データＢi+1 を格納すべき
メモリ領域がＭi+1 であるとすると、送信データ送出要
求信号FIOUT によってメモリ領域Ｍi から送信データＡ
i が読出され、送信用データライン4aを経てシリアル入
出力装置２へ送信データが転送される。
【００１６】信号Ｃがカウンタ５へ入力され、カウンタ
５がインクリメントされると、送信アドレスデコーダ3
a，受信アドレスデコーダ3bから発生した送信アドレ
ス，受信アドレスがレジスタ１に入力され、次に図２
(f) に示す如く、送信データＡi+1が格納されているメ
モリ領域Ｍi+1 が指定され、また受信データＢi を書込
むべきメモリ領域Ｍi が指定され、受信データ書込み信
号FIINが入力されると、シリアル入出力装置２が受信し
た受信データは受信用データライン4bを経てレジスタ１
のメモリ領域Ｍi へ書込みが行なわれる。
５がインクリメントされると、送信アドレスデコーダ3
a，受信アドレスデコーダ3bから発生した送信アドレ
ス，受信アドレスがレジスタ１に入力され、次に図２
(f) に示す如く、送信データＡi+1が格納されているメ
モリ領域Ｍi+1 が指定され、また受信データＢi を書込
むべきメモリ領域Ｍi が指定され、受信データ書込み信
号FIINが入力されると、シリアル入出力装置２が受信し
た受信データは受信用データライン4bを経てレジスタ１
のメモリ領域Ｍi へ書込みが行なわれる。
【００１７】而して連続したシリアル通信を行う場合に
は、受信データ書込み信号FIINの立下がりと、同時的に
次の送信データ送出要求信号FIOUT が立上がり、メモリ
領域Ｍi+1 から送信データＡi+1 が読出され、シリアル
入出力装置２へ転送されることとなる。即ち、シリアル
入出力装置２へ送出する送信データが格納されているメ
モリ領域と、シリアル入出力装置２から入力される受信
データを書込むべきメモリ領域とは同じであって、しか
もカウンタ５がインクリメントされる都度、送信アドレ
スと受信アドレスとが１アドレス分ずれた状態で送信ア
ドレス，受信アドレスを逐次変更して発生することとな
る。
は、受信データ書込み信号FIINの立下がりと、同時的に
次の送信データ送出要求信号FIOUT が立上がり、メモリ
領域Ｍi+1 から送信データＡi+1 が読出され、シリアル
入出力装置２へ転送されることとなる。即ち、シリアル
入出力装置２へ送出する送信データが格納されているメ
モリ領域と、シリアル入出力装置２から入力される受信
データを書込むべきメモリ領域とは同じであって、しか
もカウンタ５がインクリメントされる都度、送信アドレ
スと受信アドレスとが１アドレス分ずれた状態で送信ア
ドレス，受信アドレスを逐次変更して発生することとな
る。
【００１８】シリアル入出力装置２からカウンタ５への
信号Ｃは送信データ送出要求信号FIOUT の立下がりに同
期して立上がり、受信データ書込み信号FIINと送信デー
タ送出要求信号FIOUT との間に位置しないから、転送ク
ロックとして図５(a) に示す如き特別な波形が不要とな
り、また送信アドレスと受信アドレスとは１アドレス分
ずれており、しかも送信用データライン4a，受信用デー
タライン4bが夫々個別に専用ラインとして設けられてい
るから、受信データ書込み信号FIINが遅延して送信デー
タ送出要求信号FIOUT と重複することとなってもデータ
の送受に不都合を生じることはない。
信号Ｃは送信データ送出要求信号FIOUT の立下がりに同
期して立上がり、受信データ書込み信号FIINと送信デー
タ送出要求信号FIOUT との間に位置しないから、転送ク
ロックとして図５(a) に示す如き特別な波形が不要とな
り、また送信アドレスと受信アドレスとは１アドレス分
ずれており、しかも送信用データライン4a，受信用デー
タライン4bが夫々個別に専用ラインとして設けられてい
るから、受信データ書込み信号FIINが遅延して送信デー
タ送出要求信号FIOUT と重複することとなってもデータ
の送受に不都合を生じることはない。
【００１９】なお上述の実施例にあっては、カウンタ５
のインクリメントに専用の信号Ｃを用いる構成を示した
が、シリアル入出力装置２からレジスタ１への送信デー
タ送出要求信号FIOUT の立下がり信号によってカウンタ
５をインクリメントすることとしてもよい。
のインクリメントに専用の信号Ｃを用いる構成を示した
が、シリアル入出力装置２からレジスタ１への送信デー
タ送出要求信号FIOUT の立下がり信号によってカウンタ
５をインクリメントすることとしてもよい。
【００２０】図３は本発明の他の実施例における動作の
タイミングチャートである。この実施例は信号Ｃの立上
がりでカウンタ５がインクリメントする場合を示してお
り、信号Ｃの適正なタイミングの範囲は、図３(b) に示
す如く送信データ送出要求信号FIOUT の立下がり時点、
即ちレジスタ１が送信データをラッチする時点から、図
３(c) に示す如く受信データ書込み信号FIINが立上がる
時点よりも時間Ｔ、換言すればカウンタ５がインクリメ
ントされた後、受信アドレスデコーダ3bが確定する迄の
時間Ｔだけ先立つ時点迄の間であればよい。
タイミングチャートである。この実施例は信号Ｃの立上
がりでカウンタ５がインクリメントする場合を示してお
り、信号Ｃの適正なタイミングの範囲は、図３(b) に示
す如く送信データ送出要求信号FIOUT の立下がり時点、
即ちレジスタ１が送信データをラッチする時点から、図
３(c) に示す如く受信データ書込み信号FIINが立上がる
時点よりも時間Ｔ、換言すればカウンタ５がインクリメ
ントされた後、受信アドレスデコーダ3bが確定する迄の
時間Ｔだけ先立つ時点迄の間であればよい。
【００２１】
【発明の効果】以上の如く本発明装置にあっては、シリ
アル入出力装置とレジスタとの間に送信用及び受信用夫
々の専用のデータラインを設け、またレジスタ３からシ
リアル入出力装置に転送すべき送信データが格納されて
いるメモリ領域、又はシリアル入出力装置からレジスタ
へ転送すべき受信データを書込むメモリ領域を選択する
ための送信アドレス，受信アドレスを発生する送信アド
レスデコーダ, 受信アドレスデコーダを設けたから、連
続したデータをそのデータ間に時間的間隔を隔てること
なく連続して送受信することが出来て、最小のメモリ領
域を最大限に活用することが出来適用範囲が広く、また
データ転送に要する時間も短縮し得る等本発明は優れた
効果を奏するものである。
アル入出力装置とレジスタとの間に送信用及び受信用夫
々の専用のデータラインを設け、またレジスタ３からシ
リアル入出力装置に転送すべき送信データが格納されて
いるメモリ領域、又はシリアル入出力装置からレジスタ
へ転送すべき受信データを書込むメモリ領域を選択する
ための送信アドレス，受信アドレスを発生する送信アド
レスデコーダ, 受信アドレスデコーダを設けたから、連
続したデータをそのデータ間に時間的間隔を隔てること
なく連続して送受信することが出来て、最小のメモリ領
域を最大限に活用することが出来適用範囲が広く、また
データ転送に要する時間も短縮し得る等本発明は優れた
効果を奏するものである。
【図１】本発明に係るデータ転送装置のブロック図であ
る。
る。
【図２】本発明に係るデータ転送装置のタイミングチャ
ート及び動作説明図である。
ート及び動作説明図である。
【図３】本発明の他の実施例における動作のタイミング
チャートである。
チャートである。
【図４】従来装置のブロック図である。
【図５】従来装置の動作のタイミングチャートである。
１ レジスタ ２ シリアル入出力装置 3a 送信アドレスデコーダ 3b 受信アドレスデコーダ 4a 送信用データライン 4b 受信用データライン ５ カウンタ
Claims (1)
- 【請求項１】 数列発生回路と、複数個のメモリ領域を
有するレジスタと、シリアル入出力装置と、送信データ
を前記レジスタからシリアル入出力装置に転送する送信
用データライン及び受信データを前記シリアル入出力装
置からレジスタに転送する受信用データラインと、前記
数列発生回路からの信号に従ってメモリ領域のアドレス
を逐次変更する送信アドレスデコーダ及び受信アドレス
デコーダとを有し、前記送信アドレスデコーダ，受信ア
ドレスデコーダは前記レジスタからシリアル入出力装置
に送出する送信データが格納されていたメモリ領域と、
シリアル入出力装置からレジスタに書込まれる受信デー
タを書込むメモリ領域とを同一とすべく、送信アドレス
デコーダが発生する送信アドレスと受信アドレスデコー
ダが発生する受信アドレスとは１アドレス分ずらしてあ
ることを具備することを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081908A JPH05282249A (ja) | 1992-04-03 | 1992-04-03 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081908A JPH05282249A (ja) | 1992-04-03 | 1992-04-03 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282249A true JPH05282249A (ja) | 1993-10-29 |
Family
ID=13759549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081908A Pending JPH05282249A (ja) | 1992-04-03 | 1992-04-03 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493794B1 (en) | 1998-05-18 | 2002-12-10 | Nec Corporation | Large scale FIFO circuit |
-
1992
- 1992-04-03 JP JP4081908A patent/JPH05282249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493794B1 (en) | 1998-05-18 | 2002-12-10 | Nec Corporation | Large scale FIFO circuit |
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