JP2962498B2

JP2962498B2 - インサーキット・エミュレータ

Info

Publication number: JP2962498B2
Application number: JP4223617A
Authority: JP
Inventors: 一宏保坂
Original assignee: SOFUIA SHISUTEMUZU KK
Current assignee: SOFUIA SHISUTEMUZU KK
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1999-10-12
Anticipated expiration: 2014-10-12
Also published as: JPH0652009A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インサーキット・エミ
ュレータの代表的な一機能であるプログラムのダウンロ
ード及びアップロードを行うダイレクト・アクセス・コ
ントローラの制御を改良したインサーキット・エミュレ
ータに関するものである。

【０００２】

【従来の技術】従来より、インサーキット・エミュレー
タは、マイクロプロセッサの代わりにターゲット・シス
テムに接続することで、プログラムの任意の実行／停
止、メモリ等の資源の読み／書き、実行のトレース機能
等を有するマイクロプロセッサ開発支援装置として知ら
れている。

【０００３】図８は従来のインサーキット・エミュレー
タにおけるダイレクト・アクセス・コントローラの制御
を説明するブロック図である。

【０００４】同図において、中間制御マイクロプロセッ
サ１は、ホスト・コンピュータ２から与えられたプログ
ラムのダウンロードまたはアップロード等のコマンドを
インサーキット・エミュレータに適したコマンドにコー
ド化し、またその逆を行うとともに、インサーキット・
エミュレータの各部を制御し、エミュレーションＣＰＵ
３のバス開放により、ダイレクト・アクセス・コントロ
ーラ（以下ＤＡＣという）４を介して、ターゲット・シ
ステム５に直結し、ダイレクト・メモリ・アクセス（以
下ＤＭＡという）を行う。なお、本出願人は、特開昭６
４−１３６４０号公報に、エミュレーションＣＰＵの機
種の多様化に柔軟に対処できるとともに、アクセス処理
の多様化と迅速化を図ることができるインサーキット・
エミュレータに関する技術を開示している。

【０００５】

【発明が解決しようとする課題】すなわち、従来のイン
サーキット・エミュレータでは、ＤＡＣ４におけるダウ
ンロード及びアップロードは、全て中間制御プロセッサ
１が途中に関与していたため、その分処理が遅くなり、
また、システムの効率化を図ることができなかった。近
年、大容量のプログラムをデバッグする上で、ダウンロ
ード及びアップロードの遅延は、無視できないものとな
ってきており、この遅延を効率よく少なくすることが要
求されていた。

【０００６】そこで本発明は、ダウンロード及びアップ
ロードの高速化ができるとともに、システムの効率化を
図ることができるインサーキット・エミュレータを提供
することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のインサーキット・エミュレータは、ホスト
・コンピュータとターゲット・システムとの間でプログ
ラムのアップロード及びダウンロードを行うダイレクト
・アクセス・コントローラ部を有するインサーキット・
エミュレータにおいて、前記ホスト・コンピュータとダ
イレクト・アクセス・コントローラ部との間に設けら
れ、前記ホスト・コンピュータから送られるコマンド
を、ダイレクト・アクセス・コントローラ部のコマンド
に変換し送り込むとともに、該ホスト・コンピュータと
ダイレクト・アクセス・コントローラ部の速度差によ
る、お互いの待ち時間を制御するダイレクト・アクセス
・コントローラ制御回路を設けたものである。

【０００８】

【作用】本発明によれば、ホスト・コンピュータから送
られるコマンドを、ダウンロードとアップロードを行う
ＤＡＣ部のコマンドに変換し送り込むとともに、ホスト
・コンピュータの速度とＤＡＣ部の速度の差によるお互
いの待ち時間を省くように構成したことで、高速化を図
ることができ、また、ダウンロード及びアップロードの
コマンドに対してＥＣＰが関与する必要がなくなったた
め、システムとしての効率化が図られる。

【０００９】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図１は本発明実施例のインサーキット・エ
ミュレータを説明する全体ブロック図である。

【００１０】同図において、本実施例のインサーキット
・エミュレータは、ホスト・コンピュータ１１からホス
ト・インターフェースを構成するファースト・イン・フ
ァースト・アウト部（以下ＦＩＦＯ部という）１２を介
して送受信されるコマンドやデータに基づき、エミュレ
ータの各機能を制御するためのエミュレータ・コントロ
ール・プロセッサ（以下ＥＣＰという）１３と、エミュ
レーションＣＰＵ１４のバスを制御してターゲット・シ
ステム１５に直結しダイレクト・メモリ・アクセスを行
うＤＡＣ部１６との間にあって、ダウンロード及びアッ
プロードのコマンドの変換を行うとともに、ホスト・コ
ンピュータ１１とＤＡＣ部１６の速度差によるお互いの
待ち時間を省くためのＤＡＣ制御回路１７を備えてい
る。

【００１１】上記ホスト・コンピュータ１１は、例え
ば、市販されているパーソナル・コンピュータであり、
デバッガ（プログラム）が駆動し、また、オペレータに
よるコマンドをＥＣＰ１３へ通知（通信）するためのパ
ケットに変換するためのプログラムも備えている。

【００１２】上記ＥＣＰ１３は、エミュレータに代表さ
れる機能を制御するためのマイクロ・プロセッサであ
り、例えば、エミュレーションＣＰＵ１４の制御、トレ
ース制御、主に割り付けを行うエミュレーション・メモ
リ（図示せず）の制御、及びこれらの機能をホスト・コ
ンピュータ１１と通信するための制御等を行うものであ
る。

【００１３】ここでホスト・コンピュータ１１とＥＣＰ
１３がデータの送受信を行うための通信パケットは、デ
ータ構造体として予め定義されている。ホスト・コンピ
ュータ１１からのダウンロード及びアップロードに関す
るデータ長が１バイトのコマンドは、ＦＩＦＯ部１２よ
りＥＣＰ１３がリードする。このようなコマンドは、予
め通信上のフォーマットに沿った形で定義されており、
例えば、「４０」であれば、ＥＣＰ１３が制御するター
ゲット・システム１５上のデータリード・コマンド、
「４１」であれば、ＥＣＰ１３が制御するターゲット・
システム１５上のデータライト・コマンド、「４２」で
あれば、ＥＣＰ１３が介在しないターゲット・システム
１５上のデータリード・コマンド、「４３」であれば、
ＥＣＰ１３が介在しないターゲット・システム１５上の
単一データファイルアップ・コマンドである。なお、上
記コマンドの通信ソフトパケットの構造例の詳細につい
ては、後に説明する。

【００１４】上記ＤＡＣ制御回路１７は、ホスト・コン
ピュータ１１とＤＡＣ部１６との間で高速通信を実現す
るためにダウンロード（ライト）方向で使用するＤＦＩ
ＦＯ部２１と、ＤＡＣ部１６を制御するためのＤＡＣ制
御部２２と、ＥＣＰ１３の処理を軽減するために設けら
れたダイレクト・ＦＩＦＯ・アクセス・コントローラ
（以下ＤＦＡＣという）２３と、アップロード（リー
ド）方向で使用するＤＡＣデータ・リードレジスタ２４
と、ＤＡＣ部１６を制御するタイミング信号を発生する
ためのタイミング制御部２５等を備えている。ＤＦＡＣ
２４は、ＤＡＣ制御部２２等の内部に設けられたコント
ロール・レジスタへの設定により、その使用が可能にな
り、ＥＣＰ１３とはメインバス開放要求信号（ＭＨＯＬ
Ｄ）とそのアクノリッジ信号（ＭＨＬＤＡ）でつなが
り、ホスト・コンピュータ１１上に組み込まれた通信ソ
フトのＦＩＦＯ部１２間でＤＭＡを行うよう構成されて
いる。また、ＤＡＣ制御部２２は、ホスト・コンピュー
タ１１側から送られてくるデータの配列に関して、アド
レスに対してシフトさせる処理も行う。なお、本実施例
では、上記コントロール・レジスタへの設定により、Ｄ
ＦＡＣ２３を使用せずに、ＥＣＰ１３がダウンロードに
関わる処理を行うことができるように構成されている。
このとき、ＤＦＩＦＯ部２１は、ＦＩＦＯ構造をなした
ままであり、データの書き込みは、１６ビット長のＤＦ
ＩＦＯレジスタの窓口一つに順次設定されていくように
なっている。ただし、ＤＦＩＦＯ部２１のリード・アウ
トは、それ専用の領域が確保されており、アドレス指定
により必要とするデータの読み取りができるようになっ
ている。なお、この領域への書き込みは禁止されてお
り、ハード的にマスクされている。また、本実施例にお
いて、ホスト・コンピュータ１１とＤＡＣ部１６との通
信は、ＤＡＣ制御回路１７のＤＦＡＣ２３を使用して直
接通信する方式と、ＥＣＰ１３が通信データを読み、Ｄ
ＡＣ部１６に送り込むあるいはその逆の方式、つまり通
信に逐次ＥＣＰ１３が介在する２通りの方式が用意され
ている。ＤＦＡＣ２３による方式は、ダウンロード・コ
マンドにのみ使用される。

【００１５】図２は本発明実施例のダウンロードに関わ
るＤＡＣ制御回路部分を説明するブロック図である。な
お、図１に対応する部分は同一の符号を記す。

【００１６】同図において、ＤＦＩＦＯ部２１は、ホス
ト・コンピュータ１１側から送られるデータを一時的に
記録する６個の１６ビット長のデータ・レジスタから構
成されており、それぞれ内部バスでＤＡＣ部１６に接続
されている。これらのデータ・レジスタは、ＤＡＣ制御
部２２の一部を構成するリード／ライトＤＦＩＦＯセレ
クタ２６から与えられる信号により、いずれかが選択さ
れリードまたはライトが制御される。このリード／ライ
トＤＦＩＦＯセレクタ２６は、ＤＦＡＣ２３からのＤＦ
ＩＦＯライト信号（ＤＦＩＦＯＷＲ−）、ＤＡＣ部１
６からのＤＦＩＦＯリード要求信号（ＤＦＩＦＯＲＤ
−）が入力され、ＤＡＣ部１６に対してアクノリッジ信
号（ＤＦＩＦＯＲＤＹ）を出力する。また、ＤＦＡＣ
２３は、ホスト・コンピュータ１１側のＦＩＦＯ部１２
に対してリード要求信号（ＦＩＦＯＲＤ−）を出力す
る。

【００１７】図３は本発明実施例のダイレクト・アクセ
ス・コントローラの構成を示すブロック図である。

【００１８】同図において、ＤＡＣ部１６は、ダウンロ
ード時にＤＦＩＦＯ部２１から送られたきたデータをＤ
ＡＣ用に変換し、またアップロード時にＤＡＣデータ・
リード・レジスタへ出力するためにデータを用意するＤ
ＦＩＦＯ窓口部３１と、このＤＦＩＦＯ窓口部３１から
与えられるデータに基づきアドレスを生成しバス・コン
トローラに出力するアドレス生成部３２と、ＤＦＩＦＯ
窓口部３１とバス・コントローラとの間でデータの制御
を行うデータ部３３と、ＤＦＩＦＯ窓口部３１から与え
られる継続／終了及びレングス等のデータに基づき、エ
ミュレーションＣＰＵ１４側にバス開放要求信号（ＤＨ
ＯＬＤ）を出力しそのアクノリッジ信号（ＤＨＬＤＡ）
を受信し、またＤＦＩＦＯアクセス信号を出力してその
アクノリッジ信号（ＤＦＩＦＯＲＤＹ）を受信し、さ
らにＤＡＣ部１６の各部を制御する信号を出力するコン
トロール部３４と、クロック信号（ＥＣＬＫ）とＲＯＭ
アドレスを入力してタイミング信号を生成しコントロー
ル部３４に出力するタイミング生成部３５等から構成さ
れている。なお、このようなダイレクト・アクセス・コ
ントローラに関する構成及びその動作の詳細について
は、前述の特開昭６４−１３６４０号公報に開示されて
いるため、詳細な説明を省略する。

【００１９】図４は本発明実施例のパケットの構造例を
説明する図、図５は本発明実施例のパケットのスタート
アドレスの構造例を説明する図である。

【００２０】本実施例のパケット構造例は、前述のコマ
ンドが「４２」のダウンロードのプロトコルタイプであ
り、図４に示すように、ホスト・コンピュータ１１側か
ら送られるパケットのフォーマットは、継続コード（１
６ビット）、スタートアドレス（３２ビット）、レング
ス（３２ビット）に、転送する任意のデータ（レングス
分）が後続し、また、終了コード（１６ビット）に、５
ワードのダミーが後続する。スタートアドレスは、転送
先のベースアドレス、レングスは、転送データ長、デー
タは転送する任意のデータである。継続コードは、同一
のコマンドであることを認識し、再度新しい転送先のア
ドレスとレングスに従いダウンロードを行うコード、終
了コードは、データ転送の終了を行うコードである。ま
た、スタートアドレスの構造は、例えば、図５に示すよ
うに、５ワードから構成されており、ダミー、下位１６
ビット、上位１６ビットに、ダミー、ダミーが後続す
る。なお、その他のアップロードタイプのパケット構
造、及びＥＣＰ１３が通信データを読み、ＤＡＣ部１６
に送り込んだりあるいはその逆を行うパケット構造例の
説明は省略する。

【００２１】次に、上記構成のインサーキット・エミュ
レータの動作をタイミング図により説明する。図６は本
発明実施例のＤＦＡＣにおけるダウンロードの動作を説
明するタイミング図である。なお、このタイミング図
は、アドレス及びレングスに関するサイクルを除外して
いる。

【００２２】ホスト・コンピュータ１１から出力される
ＦＩＦＯ部１２への書き込みのタイミング信号（ＦＩＦ
ＯＷＲ−）と、リード可能信号（ＦＩＦＯＲＤＹ）
に基づきＦＩＦＯ１２へのコマンドまたはデータの書き
込みが行われる。次に、最初のコマンドがＥＣＰ１３で
認識されると、ＤＡＣ制御回路１７へ通知され、そのコ
ントロール・レジスタに設定されると、スタート信号
（ＳＴＡＲＴ−）が出力され、その使用が可能になる。

【００２３】次に、ＤＡＣ制御回路１７では、ＦＩＦＯ
部１２がリード可能（ＦＩＦＯＲＤＹが「ハイレベ
ル」）となってからバス開放要求信号（ＭＨＯＬＤが
「ハイレベル」で図のａ）を発生し、ＤＦＩＦＯ部２１
の全てのレジスタにデータが満たされていないとき（Ｄ
ＦＩＦＯＦＵＬＬ−またはＤＡＣＲＤＹが「ローレ
ベル」で図のｂ）、もしくはＦＩＦＯ部１２がリード可
能でなくなったとき（ＦＩＦＯＲＤＹが「ローレベ
ル」で図のｃ）に、ＥＣＰ１３にバス開放要求信号を出
力する（ＭＨＯＬＤが「ローレベル」）。すなわち、Ｆ
ＩＦＯ部１２に送信するデータが存在し、かつＤＦＩＦ
Ｏ部２１に書き込むことができる状態の場合に、ＥＣＰ
１３に対してバス開放要求信号が出力され、続いてＥＣ
Ｐ１３からそのアクノリッジ信号（ＭＨＬＤＡが「ハイ
レベル」）が出力され、続いてバスが解放されてＦＩＦ
Ｏ部１２にデータが書き込まれる。

【００２４】次に、ＤＡＣ部１６では、ＤＦＩＦＯ部２
１のリード要求信号（ＤＦＩＦＯＲＤ−が「ローレベ
ル」）は、ＤＦＩＦＯ部２１がリード可能信号（ＤＦＩ
ＦＯＲＤＹが「ハイレベル」で図のｄ）となって発生
し、続いて、同様にエミュレーションＣＰＵ１４に対す
るバス開放要求サイクル（ＤＨＯＬＤ及びＤＨＬＤＡ）
が発生する。すなわち、ＤＦＩＦＯ部２１に送信するデ
ータが存在し、かつＤＡＣ部１６がリード可能の場合
に、エミュレーションＣＰＵ１４に対してバス開放要求
信号（ＤＨＯＬＤが「ハイレベル」）が出力され、続い
てエミュレーションＣＰＵ１４からそのアクノリッジ信
号（ＤＨＬＤＡが「ハイレベル」）が出力され、続いて
バスが解放されてターゲット・システム１５にライト可
能（ＵＳＥＲＷＲ−が「ローレベル」）になる。ま
た、ＤＦＩＦＯ部２１のリード要求信号（ＤＦＩＦＯ
ＲＤ−が「ローレベル」）を出力したときには、ＤＡＣ
制御回路１７は、ＤＦＩＦＯ部２１に書き込み可能の状
態（ＤＦＩＦＯＦＵＬＬ−の「ローレベル」を「ハイ
レベル」で図のｅ）にする。

【００２５】図７は本発明実施例のＤＡＣ部の状態遷移
を説明する図である。

【００２６】まず、リセット信号によりスタンバイ状態
（Ａ）からスタートすると、ＤＡＣ制御回路１７または
ＥＣＰ１３からのアドレス待ちの状態（Ｂ）に移り、ア
ドレスに相当するデータが全てセットされたときに、次
のＤＡＣ制御回路１７またはＥＣＰ１３からのレングス
待ちの状態（Ｃ）に移る。次に、レングスに相当するデ
ータが全てセットされたときに、予め所定のレジスタに
設定されたアップロードまたはダウンロードに基づい
て、データライトまたはデータリードの状態（Ｄまたは
Ｅ）に移り、この状態で所定のアドレスに対しレングス
で与えられた長さのデータのライトまたはリードが行わ
れる。次に、ＤＡＣ制御回路１７またはＥＣＰ１３から
与えられる継続または終了の分岐状態（Ｅ）に移り、継
続の場合には、再びアドレス待ち（Ｂ）及びレングス待
ち（Ｃ）に移り、データのライトまたはリードが行われ
る。また、終了の場合には、エンドの状態（Ｇ）に移
り、割り込みを発生し、最初の状態に戻る。データライ
トまたはデータリードの状態（ＤまたはＥ）において、
ストップのときには、エンドの状態に移る。なお、スタ
ートまたはストップは、ＤＡＣ部１６のスタートレジス
タまたはストップレジスタで行われる。次に、データラ
イトまたはデータリードの状態（ＤまたはＥ）におい
て、何らかのエラーが発生したときには、緊急を要する
エラーの状態（Ｈ）に移り割り込みを発生するか、また
は、ホルトの状態（Ｉ）に移り、エラーが発生したこと
を通知し、ＤＡＣ制御回路１７またはＥＣＰ１３からの
指示で再び、データライトの状態（Ｄ）、データリード
の状態（Ｅ）またはエンドの状態（Ｇ）に移る。

【００２７】以上のように上記構成では、ホスト・コン
ピュータ１１からターゲット・システム１５にプログラ
ムデータをダウンロードさせるときには、図４に示すフ
ォーマットのパケットになり、最初のコマンドをＥＣＰ
１３が認識し、ＤＡＣ制御回路１７に通知する。この通
知により、ＤＡＣ制御回路１７は、ＥＣＰ１３に対して
バス開放要求を行い、ＥＣＰ１３のバス開放とともに、
ホスト・コンピュータ１１とＤＡＣ制御回路１７とが直
結される。ＤＡＣ制御回路１７は、ホスト・コンピュー
タ１１から与えられるコマンドをＤＡＣ部１６に合った
ものに変換し、ＤＡＣ部１６へコマンドとデータの送り
込みを行う。パケットには、継続及び終了コードがあ
り、継続のときには同一のコマンドであることを認識
し、再度新しい転送先のアドレスとレングスに従い、ダ
ウンロードを行う。また、終了のときにはＤＡＣ部１６
が最終のデータ転送が終了した時点で、ＥＣＰ１３にバ
スの明け渡しを行い終了する。また、アップロードにつ
いては、データの方向がＤＡＣ部１６からホスト・コン
ピュータ１１側に向くだけで同じ原理となる。従って、
コマンドによりＤＡＣ制御回路１７の使用が可能にな
り、ＥＣＰ１３の処理を軽減することができ、ダウンロ
ード及びアップロードの高速化ができるとともに、シス
テムの効率化を図ることができる。

【００２８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ホスト・コンピュータから送られるコマンドを、
ダウンロードとアップロードを行うＤＡＣ部のコマンド
に変換し送り込むとともに、ホスト・コンピュータの速
度とＤＡＣ部の速度の差によるお互いの待ち時間を省く
ように構成したことで、高速化を図ることができ、ま
た、ダウンロード及びアップロードのコマンドに対して
ＥＣＰが関与する必要がなくなったため、システムとし
ての効率化が図られる効果がある。

【図面の簡単な説明】

【図１】本発明実施例のインサーキット・エミュレータ
を説明する全体ブロック図である。

【図２】本発明実施例のダウンロードに関わるＤＡＣ制
御回路部分を説明するブロック図である。

【図３】本発明実施例のダイレクト・アクセス・コント
ローラの構成を示すブロック図である。

【図４】本発明実施例のパケットの構造例を説明する図
である。

【図５】本発明実施例のパケットのスタートアドレスの
構造例を説明する図である。

【図６】本発明実施例のＤＦＡＣにおけるダウンロード
の動作を説明するタイミング図である。

【図７】本発明実施例のＤＡＣ部の状態遷移を説明する
図である。

【図８】従来のインサーキット・エミュレータにおける
ダイレクト・アクセス・コントローラの制御を説明する
ブロック図である。

【符号の説明】

１１ホスト・コンピュータ１２ＦＩＦＯ部１３ＥＣＰ１４エミュレーションＣＰＵ１５ターゲト・システム１６ＤＡＣ部１７ＤＡＣ制御回路２１ＤＦＩＦＯ部２２ＤＡＣ制御部２３ＤＦＡＣ２４ＤＡＣデータ・リードレジスタ２５タイミング制御部

Claims

(57)【特許請求の範囲】

【請求項１】ホスト・コンピュータとターゲット・シ
ステムとの間でプログラムのアップロード及びダウンロ
ードを行うダイレクト・アクセス・コントローラ部を有
するインサーキット・エミュレータにおいて、前記ホスト・コンピュータとダイレクト・アクセス・コ
ントローラ部との間に設けられ、前記ホスト・コンピュ
ータから送られるコマンドを、ダイレクト・アクセス・
コントローラ部のコマンドに変換し送り込むとともに、
該ホスト・コンピュータとダイレクト・アクセス・コン
トローラ部の速度差による、お互いの待ち時間を制御す
るダイレクト・アクセス・コントローラ制御回路を設け
たことを特徴とするインサーキット・エミュレータ。