JPS62295166A - Ｍｐｕ間のデ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （発明の分野） 本発明はＭＰＵ　（マイクロ・プロセッサ・ユニット）
間のデータ伝送装置に係り、特に、別個のクロックで駆
動するＭＰＵを有するデータ伝送装置の改良に関する。

（発明の概要） 本発明は、汎用の第１のＭＰＵと第２のＭＰＬＩをデー
タバスで接続し、その第１のＭＰＵのアドレスバスにア
ドレスデコーダを接続し、そのアドレスデコーダの出力
を第２のＭＰｔＪの入力ポートに接続するとともにフリ
ップフロップのリセット端子に接続し、第２のＭＰＵの
出力ラッチ付きポートをそのフリップフロップのセット
端子に接続し、そのフリップフロップの出力を第２のＭ
ＰＵのメモリレディ端子に接続してなり、第１のＭＰＵ
のメモリレディ端子機能をデータ転送時に制御端子とし
て用いたもので、アドレスデコーダの出力に基づいてフ
リップフロップを介して第１のＭＰＵのメモリレディ端
子をアクティブ状態にしてクロックを停止状態にすると
ともに、第２のＭＰＵの出力ラッチ付きポートからの信
号によってフリップフロップを介してメモリレディ端子
をリセットするように構成されている。

そのため、異なるクロックで動作する第１．第２のＭＰ
Ｕ間のデータ伝送の簡略化、高速化が図れる。

（従来技術とその問題点） 従来、別個のクロックで駆動するＭＰＵ間でデータ伝送
を行なう場合、各ＭＰＵの動作が互いに非同期であるた
め、それらのデータバスを直接接続しても読み書きのタ
イミングが合わず、データ伝送できない。

そのため、いわゆるＤＭＡ方式やＲＡＭ方式等の構成を
用いて２個のＭＰＵ間を接続することが知られているが
、より簡便な構成としてそれらＭＰＵにバッファを介在
させる構成が提案されている。

この構成は、書込データをバッファに一時ラッチした復
、制御信号によって相手方ＭＰｔＪにデータの転送を知
らせる一方、相手方ＭＰＵではバッファにラッチされた
データを制御信号によって読出すことによってデータ転
送を行なうものである。

すなわち、第６図に示すように、所定のクロックで駆動
する汎用ＭＰＵ１とそのクロックと異なるクロックで駆
動された１チツプコントローラ（ＭＰＬＪ）３とをバッ
フ１５を介してスリーステートデータバス７．９で接続
し、汎用ＭＰＵ１とアドレスデコーダ１１とをアドレス
バス１３で接続し、アドレスデコーダ１１の２出力をＮ
ＯＲゲート１５を介してバッファ５のイネ−、プル端子
１７に接続し、アドレスデコーダ１１の一方の出力をバ
ッファ５の入力ポート１９に接続し、バッファ５の出力
ポート２１を１チツプコントローラ３の入力ポート２３
に接続するとともに、１チツプコントローラ３の出力ラ
ッチ付きポート２５を汎用ＭＰＵ１のインタラブド端子
２７に接続して構成されている。

図中符号２９．３１は汎用ＭＰＵ１とバッファ５間のデ
ータバス７に接続されたＲＡＭおよびＲＯＭである。

このように構成された従来のＭＰＵ間のデータ伝送装置
にあって、汎用ＭＰＵ１から１チツプコントローラ３ヘ
データを転送する場合には、第７図に示すような手順で
動作する。

すなわち、汎用ＭＰＵ１および１チツプコントローラ３
がスタートすると、第８図に示すように、タイミング（
２２）で汎用ＭＰＵ１からアドレスデコーダ１１を介し
て制御信＠Ｓ１０がバッファ５へ出力され、汎用ＭＰＵ
Ｉからバッファ５ヘデータが書込まれて一時的にラッチ
される。

次いで、タイミング（２３）でデータ送出信号Ｓ２０が
バッファ５の出力ポート２１から１チツプコントローラ
３へ出力され、１チツプコントローラ３でそのデータ送
出信号Ｓ２０が確認されてデータがバッファ５から１チ
ツプコントローラ３へ読取られる。

ざらに、１チツプコントローラ３へのデータの読取りが
終わると、タイミング（２４）にて１チツプコントロー
ラ３の出力ラッチ付きポート２５から汎用ＭＰＵ１のイ
ンタラブド端子２７ヘデータ読取り終了信号Ｓ３０が送
られ、汎用ＭＰＵ　１がその信号３３０を確認してそれ
ら汎用ＭＰＵ　１および１チツプコントローラ３の動作
が終了する。

このように汎用ＭＰＵＩにあってはバッファ５へのデー
タの書込み、バッファ５からのデータ送出信号Ｓ２０の
０Ｎ１０ＦＦの３つの動作を行なう。

一方、１チツプコントローラ３から汎用ＭＰＬ１１への
データを転送する場合には、第９図に示す動作手順で動
作する。

すなわち、汎用ＭＰＵ１＃よび１チツプコントローラ３
がスタートす把と、第１０図に示すように、タイミング
（３２）で１チツプコントローラ３からバッファ５ヘデ
ータが書込まれ、タイミング（３３）で１チツプコント
ローラ３から汎用ＭＰＬＪＩのインタラブド端子２７ヘ
データ送出信号Ｓ３０が送られる。

タイミング（３４）で汎用ＭＰＵ１がその信号３３０を
確認してバッファ５のデータが汎用ＭＰＵ１へ読取られ
、汎用ＭＰＵ１からの指示によってバッファ５からデー
タ読取り信号Ｓ１０が１チツプコントローラ３へ送られ
る。

タイミング（３５）で汎用ＭＰＵ１からデータ読取り終
了信号Ｓ２０が出力され、バイパスフィルタ２７がその
信号８２０を確認してそれら汎用ＭＰＵ１および１チツ
プコントローラ３の動作が終了する。

このように、１チツプコントローラ３から汎用ＭＰＵ１
ヘデータを転送する場合には、バッファ５からデータの
読取り、バッファ５からのデータ送出信号Ｓ３０の０Ｎ
１０ＦＦの３つの動作が汎用ＭＰＵ１で行なわれる。

しかしながら、このようにＭＰＵ間にバッフ１を介在さ
せる構成のデータ伝送装置は、バッファの分だけ部品点
数を多く必要とするし、例えば８ビツト伝送の場合には
バッファが１６本の入出力端子の他、電源端子、グラン
ド端子、イネーブル端子、方向制御端子等２０本以上の
端子を有するものとなり、スペースを節約できない難点
がある。

さらに、データ伝送のための種々の制御信号を必要とし
て、高速伝送の妨げとなっている。

（発明の目的） 本発明はこのような従来の欠点を解決するためになされ
たもので、ＭＰＵ間にバッファを介在させることなくデ
ータ転送可能で、小型で制御信号の簡素化された高速の
データ伝送装置を提供するものである。

（発明の構成と効果） このような目的を達成するために本発明は、データを送
受信するデータバスと、指示信号を出力するアドレスバ
スと、内部クロックを停止するアクティブ信号もしくは
その停止をリセットするリセット信号を入力するメモリ
レディ端子を有し、所定の手順でその送受信時に前記指
示信号を出力するとともに前記データバスに前記データ
を出力し、前記メモリレディ端子に入力されるアクティ
ブ信号もしくはリセット信号によって前記クロックを停
止もしくはリセットする汎用の第１のＭＰＵと、 前記アドレスバスに接続されて前記指示信号からデータ
セット信号を出力するアドレスデコーダと、 前記第１のＭＰＵのデータバスに接続されデータを送受
信するデータバスと、前記アドレスデコーダからの前記
データセット信号を入力する入力ボートと、前記データ
セット信号をラッチして前記クロックのリセットを指示
する指示信号を出力する出力ラッチ付きボートを有し、
前記第１のＭＰＵのクロックと異なるクロックで駆動さ
れた第２のＭＰＵと、 リセット端子を前記アドレスデコーダの出ツノ側に接続
し、セット端子を前記第２のＭＰＵの前記出力ラッチ付
きポートに接続し、前記アドレスデコーダからの前記デ
ータセット信号に基づくアクティブ信号もしくは前記第
２のＭＰＵからの前記指示信号に基づくリセット信号を
前記第１のＭＰＵのメモリレディ端子に出力するフリッ
プフロップと、 を具備してなることを特徴とする。

このような構成のＭＰＵ間のデータ伝送装置は、第１の
ＭＰＵのメモリレディ端子に第１のＭＰＵからのセット
信号を加えることによってそのＭＰＵ内のクロックで停
止状態となって伸長される一方、第２のＭＰＵからの信
号によってリセットざれるから、ＭＰＬＩ間にバッファ
を挿入することなく双方ＭＰＵ間の同期がとれ、そのバ
ッファの省略が可能となってスペースの減少化、１１御
信号の簡略化が図れる。

特に、第１のＭＰＵ側は書込みおよび読出し動作のみと
なり、制御が簡素化され、高速転送が可能となる。

（実施例の説明） 以下本発明の詳細な説明する。

第１図は本発明に係るＭＰｔＪ間のデータ伝送装置の一
実施例を示すブロック図である。なお、従来例と共通す
る部分には同一の符号を付す。

第１図において、汎用ＭＰＵ１は図示を省略した演算回
路、制御回路を有し、クロックジェネレータに接続され
た従来公知の構成となっており、所定のクロックの下で
予め記憶されたプログラムに従って駆動される。

この汎用ＭＰＵ１にスリーステートデータバス３３を介
して接続された１チツプコントローラ３も、図示しない
演算回路、制御回路を有し、クロックジェネレータに接
続され、ラッチ機能を備えた従来公知のＭＰＵ構成とな
っており、予め記憶されたプログラムに従って駆動され
るが、汎用ＭＰｔＪ１のクロックと異なるクロックで駆
動される。

データバス３３には汎用ＭＰｔＪ１や１チツプコントロ
ーラ３間で送受信されるデータ、演算途中のデータ、そ
の他のデータが記憶されるＲＡＭ２９や、汎用ＭＰＵ１
および１チツプコントローラ３を動作させるプログラム
等が記憶されたＲＯＭ３１が接続されている。

汎用ＭＰＵ１のアドレスバス１３には、このアドレスバ
ス１３の信号をデコードして制御信号を出力するアドレ
スデコーダ３５が接続されており、アドレスデコーダ３
５の出力は１チツプコントローラ３の入力ポート２３と
ともにフリップフロップ３７のリセット端子３９に接続
されている。

フリップフロップ３７のセット端子４１には１チツプコ
ントローラ３の出力ラッチ付きポート２５が接続されて
おり、フリップフロップ３７の出力が汎用ＭＰｔ、１１
のメモリレディ端子４３に接続されている。

従って、アドレスデコーダ３５から信号が出力されると
、フリップフロップ３７のリセット端子３９を介して汎
用ＭＰＵ１のメモリレディ端子４３にアクティブ信号が
加えられて汎用ＭＰＵ１のクロックが停止状態となる一
方、１チツプコントローラ３の入力ポート２３に加えら
れた信号がラッチされて出力ラッチ付きボート２５から
信号がフリップフロップ３７のセット端子４１に加えら
れ、汎用ＭＰｔＪ１のメモリレディ端子４３がリセット
状態となるように構成されている。

次に、上述した本発明のＭＰＵ間のデータ伝送装置の動
作を、まず汎用ＭＰＵ１から１チツプコントローラ３ヘ
データを転送する動作から説明する。

汎用ＭＰＵＩおよび１チツプコントローラ３がスタート
すると、第２図に示すような手順で動作する。

汎用ＭＰＵＩが１チツプコントローラ３に書込み動作を
行なうと、第３図に示すように、タイミング（１）にて
アドレスデコーダ３５からデータセット信号３１１が１
チツプコントローラ３へ送出され、１チツプコントロー
ラ３にデータ送出を知らせるとともにデータセット信号
３１１がフリップフロップ３７のリセット端子４１にも
入力され、汎用ＭＰｔＪ１のメモリレディ端子４３がア
クティブ状態となる。

そのため、汎用ＭＰＵ１のクロックが遅延し、汎用ＭＰ
Ｕ１は１チツプコントローラ３からフリップフロップ３
７のセット端子４３に制御信号Ｓ２１が出力され、メモ
リレディ端子４３がリセットされるタイミング（２）ま
で汎用ＭＰＵ１がデータを１チツプコントローラ３へ送
出し続ける。

この間、１チツプコントローラ３ではデータセット信号
Ｓ１１を確認してデータを読取り、その後データセット
信号３２１を送出してメモリレディ端子４３をリセット
し、汎用ＭＰＵＩ、１チップコントローラ３をス１〜ツ
ブさせて次のデータ進出信号を待つ。

次に、１チツプコントローラ３から汎用ＭＰＵ１ヘデー
タを転送する場合には、第４図に示す手順で動作する。

汎用ＭＰＵ１および１チツプコントローラ３が動作開始
されると、第５図に示すように、タイミング（１１）に
おいて汎用ＭＰＵＩは１チツプコントローラ３からの読
込み動作を行な、う。これによってアドレスデコーダ３
５からデータ要求信号としてのデータセット信号Ｓ１１
が１チツプコントローラ３へ送出されるとともに、フリ
ップフロップ３７のリセット端子３９にもデータ要求信
号Ｓ１１が入力され、汎用ＭＰＵ１のメモリレディ端子
４３をアクティブ状態にする。

この結果、汎用ＭＰＵＩのクロックが遅延して、汎用Ｍ
ＰＵＩは１チツプコントローラ３からフリップフロップ
３７のセット端子４１に制御信号Ｓ２１が入力され、メ
モリレディ端子４３がリセットされるタイミング（１３
）まで、読出しサイクルが続く。

この間、１チツプコントローラ３では、データセット信
号８１１を認識し、その後タイミング（１２）でデータ
を送出し、タイミング（１３）で汎用ＭＰＵ１のメモリ
レディ端子４３をリセットし、タイミング（１４）でデ
ータをリセットする。タイミング（１３）で汎用ＭＰＵ
１のクロックが動作して、データが読込まれる。

以上説明したように本発明のＭＰＵ間のデータ伝送装置
は、第１のＭＰＵのメモリレディ端子に第１のＭＰＵか
らの指示信号に基づくセット信号を加えることによって
そのＭ　Ｐ　ＬＪ内のクロックが停止状態となって伸長
される一方、第２のＭＰＵからの信号によってリセット
されるから、ＭＰＵ間にバッフ１を挿入することなく双
方のＭＰＵ間双方の同期がとれるから、ＭＰｔＪ間のバ
ッファの省略が可能となり、スペースの減少、制御信号
の簡略化を図ることが可能で、転送速度が高速となる。

【図面の簡単な説明】

第１図は本発明に係るＭＰＵ間のデータ伝送装置の一実
施例を示すブロック図、第２図は第１図の本発明の第１
の動作を説明する図、第３図は第１の動作時に得られる
タイムチャート、第４図は本発明の第２の動作を説明す
る図、第５図は第２の動作時に得られるタイムチャート
、第６図は従来のＭＰＵ間のデータ伝送装置に係るブロ
ック図、第７図は第６図の従来例の第１の動作を説明す
る図、第８図は第７図の動作時に得られるタイムチャー
ト、第９図は従来例の第２の動作を説明する図、第１０
図は第９図の動作時に得られるタイムチャートである。 １・・・汎用ＭＰＵ ３・・・ＭＰＵ（１チツプコントローラ）５・・・バッ
フ７ ７．９．３３・・・データバス １１・・・アドレスデコーダ １３・・・アドレスバス ２３・・・入力ポート ２５・・・出力ラッチ付きポート ３５・・・アドレスデコーダ ３７・・・フリップ７０ツブ ３９・・・リセット端子 ４１・・・セット端子 ４３・・・メモリレディ端子 第３図 デ°−タ　　　　　　　　　　　　／　　　　　　　　
　２　　　　　　　３正−一一−１７−−ビーー］Ｆ− 第５図 テ゛−タ　　　　　　　　　　　／　　　　　　　２　
　　　　　３ｆユがすし− 第６図 第７図 第８図 ヂ゛−タ　　　　　　　　　　　　／　　　　　　　　
　２　　　　　　　　Ｊ肺 ヨ 揚 データ轢も 第９図

Claims (1)

【特許請求の範囲】
1. （１）データを送受信するデータバスと、指示信号を出
   力するアドレスバスと、内部クロックを停止するアクテ
   ィブ信号もしくはその停止をリセットするリセット信号
   を入力するメモリレディ端子を有し、所定の手順でその
   送受信時に前記指示信号を出力するとともに前記データ
   バスに前記データを出力し、前記メモリレディ端子に入
   力されるアクティブ信号もしくはリセット信号によって
   前記クロックを停止もしくはリセットする汎用の第１の
   ＭＰＵと、 前記アドレスバスに接続されて前記指示信号からデータ
   セット信号を出力するアドレスデコーダと、 前記第１のＭＰＵのデータバスに接続されデータを送受
   信するデータバスと、前記アドレスデコーダからの前記
   データセット信号を入力する入力ポートと、前記データ
   セット信号をラッチして前記クロックのリセットを指示
   する指示信号を出力する出力ラッチ付きポートを有し、
   前記第１のＭＰＵのクロックと異なるクロックで駆動さ
   れた第２のＭＰＵと、 リセット端子を前記アドレスデコーダの出力側に接続し
   、セット端子を前記第２のＭＰＵの前記出力ラッチ付き
   ポートに接続し、前記アドレスデコーダからの前記デー
   タセット信号に基づくアクティブ信号もしくは前記第２
   のＭＰＵからの前記指示信号に基づくリセット信号を前
   記第１のＭＰＵのメモリレディ端子に出力するフリップ
   フロップと、 を具備してなることを特徴とするＭＰＵ間のデータ伝送
   装置。