JPH02190916A - データ処理装置のデータラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理装置のメモリデバイス及びインターフェース
デバイスが必要とするデータラッチ回路機能に係わるデ
ータ処理装置のデータラッチ回路に関し、 必要となるデータラッチ回路機能を小さな回路規模で実
装できるようにすることを目的とし、プロセッサユニッ
トと、プロセッサユニットにバスを介して接続されるメ
モリデバイス及びインターフェースデバイスとを備え、
プロセッサユニットがバスを介して、メモリデバイス及
びインターフェースデバイスに対してデータを書き込む
とともに、それらからデータを読み取るよう処理するデ
ータ処理装置において、バスの内のデータバスに接続さ
れて、データバス上に送出されるデータをラッチするデ
ータラッチ回路と、データラッチ回路にラッチされたデ
ータのデータバス上への送出を制御するデータラッチ回
路制御部とを備えることで、必要とされるデータラッチ
回路機能を共通化して備えるよう構成する。

〔産業上の利用分野〕

本発明は、データ処理装置を構成するメモリデバイス及
びインターフェースデバイスが備えなくてはならないデ
ータラッチ回路機能を、簡略化して実装できるようにす
るデータ処理装置のデータラッチ回路に関するものであ
る。

〔従来の技術〕

第４図に、データ処理装置の従来技術の構成を示す。図
中、１１ａはプロセッサユニットであるＭＰＵ、１２は
データバス及びアドレスバスからなるバス、１３は１つ
又は複数設けられるメモリデバイス、１４は１つ又は複
数設けられるインターフェースデバイス、１５はメモリ
デバイス１３及びインターフェースデバイス１４の各々
が備えるデータラッチ回路である。

次に、第５図に示すタイムチャートに従って、このよう
に構成される従来技術の動作処理について説明する。Ｍ
ＰＵ１１ａが、例えばインターフェースデバイス１４か
らデータを読み取るときには、第５図（ａ）に示すよう
に、ＭＰＵ１１ａは、アドレスバス上にアドレスデータ
を送出してから、インターフェースデバイス１４に対し
てリード信号を送出する。このリード信号を受は取ると
、インターフェースデバイス１４は、データラッチ回路
１５を介して、データバス上に要求のあったデータを送
出する。このようにして、データバス上にリードすべき
データが現れてくるので、ＭＰＵ１１ａは、ある時点で
このデータを読み取るとともに、この読取処理が終了し
た後に、リード信号のイネーブル状態を解除するよう処
理する。

一方、ＭＰＵ１１ａが、例えばインターフェースデバイ
ス１４に対してデータを書き込むときには、第５図（ｂ
）　に示すように、ＭＰＵ１１ａは、アドレスバス上に
アドレスデータを送出するとともに、データバス上にラ
イトするデータを送出してから、インターフェースデバ
イス１４に対してライト信号を送出する。このようにし
て、データバス上にライトすべきデータが現れてくるの
で、インターフェースデバイス１４は、ライト信号の立
下がりでこのデータをデータラッチ回路１５にランチし
て、ライト処理に入るよう処理する。

〔発明が解決しようとする課題〕

このように、従来技術では、メモリデバイス１３やイン
ターフェースデバイス１４の各々に、データラッチ回路
１５を備えるよう構成していた。

これから、回路規模が大きくなってしまうという問題点
があったのである。

本発明はかかる事情に鑑みてなされたものであって、メ
モリデバイス１３やインターフェースデバイス１４が必
要とするデータラッチ回路機能を小さな回路規模で実装
できるようにするデータ処理装置のデータラッチ回路の
提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１１はプロセッサユニットであり、１２．１３．
１４は、第４図で説明したように、それぞれバス、メモ
リデバイス、インターフェースデバイスである。２０は
バス１２のデータバスに接続されるデータラッチ回路で
あって、データバス上に送出されるデータをラッチする
もの、３０はプロセッサユニット１１からの指示に従っ
てデータラッチ回路２０を制御するデータラッチ回路制
御部であって、データラッチ回路２０のデータのラッチ
を制御するとともに、データラッチ回路２゜にラッチさ
れたデータのデータバス上への送出を制御するものであ
る。

（作用〕 本発明では、プロセッサユニット１１がメモリデバイス
１３やインターフェースデバイス１４からデータを読み
取るときには、データラッチ回路制御部３０は、データ
ラッチ回路２０に対してラッチの指示を与え、このラン
チの指示を受は取ると、データラッチ回路２０は、リー
ド信号に従って現れることになるデータバス上のデータ
のランチを実行する。続いて、データラッチ回路制御部
３０は、データラッチ回路２０に対して送出の指示を与
え、この送出の指示を受は取ると、データラッチ回路２
０は、ランチしているデータをデータバス上に送出する
。そして、プロセッサユニット１１は、このデータバス
上に送出されたデータの読取処理を実行する。

一方、プロセッサユニット１１がメモリデバイス１３や
インターフェースデバイス１４に対してデータを書き込
むときには、データラッチ回路制御部３０は、データラ
ッチ回路２０に対してラッチの指示を与え、このラッチ
の指示を受は取ると、データラッチ回路２０は、ライ１
号に従って現れることになるデータバス上のデータのラ
ンチを実行する。′ＩＩｔいて、データラッチ回路制御
部３０は、データラッチ回路２０に対して送出の指示を
与え、この送出の指示を受は取ると、データラッチ回路
２０は、ラッチしているデータをデータバス上に送出す
る。そして、メモリデバイス１３やインターフェースデ
バイス１４は、このデータバス上に送出されたデータの
書込処理を実行する。

このように、本発明では、メモリデバイス１３及びイン
ターフェースデバイス１４が必要とするデータラッチ回
路機能を、単一構成のデータラッチ回路２０により共通
的に実現するようにしたことから、従来に比べて回路規
模を著しく小さくできるようになるのである。

（実施例〕 以下、実施例に従って本発明の詳細な説明する。

第１図でも説明したように、本発明では、メモリデバイ
ス１３やインターフェースデバイス１４が必要とするデ
ータラッチ回路機能を、データバスに接続する単一のデ
ータラッチ回路２０と、このデータラッチ回路２０を制
御するデータラッチ回路制御部３０とで実装することを
提案するものである。第２図に、このデータラッチ回路
２０とデータラッチ回路制御部３０の実施例構成を示す
。

図中、■はデータバスに接続されるフリップフロップ回
路であって、データバス上のデータのランチを実行する
ものである。このフリップフロップ回路１は、データバ
スの本数に合わせられて設けられることになる。２はタ
イミング発生部であって、図示しないＭＰＵ１１ａから
の指示に従って、ラッチタイミング信号と出力タイミン
グ信号とを送出するもの、３は第１のＮＡＮＤゲートで
あって、図示しないＭＰＵ１１ａから出力されることに
なるラッチ条件の成立信号とタイミング発生部２からの
ラッチタイミング信号との論理積が成立したときに、フ
リップフロップ回路１に対してラッチ信号を送出するも
の、４は第２のＮＡＮＤゲートであって、図示しないＭ
ＰＵ１１ａから出力されることになる出力条件の成立信
号とタイミング発生部２からの出力タイミング信号との
論理積が成立したときに、バッファ５に対して出力コン
トロール信号を送出するもの、６は出カバソファであっ
て、バッファ５を介して出力コントロール信号が与えら
れたときに、フリップフロップ回路ｌがラッチしている
データをデータバス上に送出するものである。

次に、第３図に示すタイムチャートに従って、このよう
に構成される本発明の動作処理について説明する。最初
に、第３図（ａ）に従って、ＭＰＵ１ｌａが、例えばイ
ンターフェースデバイス１４からデータを読み取るとき
の動作処理について説明する。インターフェースデバイ
ス１４からデータを読み取るときには、ＭＰＬＩｌｌａ
は、アドレスバス上にアドレスデータを送出してから、
インターフェースデバイス１４に対してリード信号を送
出する。このリード信号を受は取ると、インターフェー
スデバイス１４は、データバス上に要求のあったデータ
を送出するので、フリソブフロツブ回路１は、第１のＮ
ＡＮＤゲート３から与えられるラッチ信号の立下がりで
、このリードデータをランチする。続いて、フリップフ
ロップ回路１は、出力バッファ６に与えられる出力コン
トロール信号の立下がりで、ラッチしているリードデー
タをデータバス上に送出する。そして、ＭＰＵ１１ａは
、この送出されてきたデータバス上のリードデータの読
取処理を実行する。このように、本発明では、ＭＰＵ１
１ａがデータバス上に現れたリードデータをあるタイミ
ングでラッチし、そして、読み取る時点になったら、Ｍ
ＰＵ１１ａがラッチしているリードデータをあるタイミ
ングで出力して読み取るよう処理するものである。

次に、第３図（ｂ）に従って、ＭＰＵ１１ａが、例えば
インターフェースデバイス１４に対してデータを書き込
むときの動作処理について説明する。

インターフェースデバイス１４にデータを書き込むとき
には、ＭＰＵＩ　１　ａは、アドレスバス上にアドレス
データを送出するとともに、データバス上にライトする
データを送出してから、インターフェースデバイス１４
に対してライト信号を送出する。フリップフロップ回路
１は、第１のＮＡＮＤゲート３から与えられるラッチ信
号の立下がりで、このライトデータのラッチを実行し、
続いて、フリップフロップ回路１は、出力バッファ６に
与えられる出力コントロール信号の立下がりで、ラッチ
しているライトデータをデータバス上に送出する。そし
て、インターフェースデバイス１４は、この送出されて
きたデータバス上のライトデータの書込処理を実行する
。このように、本発明では、データバス上に現れたライ
トデータをあるタイミングでラッチし、そして、書き込
む時点になったら、このラッチしているライトデータを
あるタイミングで出力することで書込処理を実現するの
である。

〔発明の効果〕

以上に説明したように、本発明によれば、メモリデバイ
ス１３及びインターフェースデバイス１４が必要とする
データラッチ回路機能を、単一構成のデータラッチ回路
により共通的に実現するようにしたことから、従来に比
べて回路規模を著しく小さくできるようになる。しかも
、データバス上にラッチされるデータが供給されること
になることから、例えば、データバスの本数より少ない
ビット数のインターフェースデバイス１４等が備えられ
るときにあって、ＭＰＵ１１ａやインターフェースデバ
イス１４等に対して、使用しないビット部分に関しても
安定なデータを与えられることになるという利点もある
。

ランチ回路、２０はデータラッチ回路、３ｏはデータラ
ッチ回路制御部である。

特許出願人　株式会社　ピーエフニー 化　理　人　　弁理士　　森１）寛（外２名）

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の実施例構成図、 第３図は本発明のタイムチャート、 第４図及び第５図は従来技術の説明図である。 図中、１はフリップフロップ回路、２はタイミング発生
部、１１はプロセッサユニット、ｔｔａはＭＰＵ、１２
はバス、１３はメモリデバイス、１４はインターフェー
スデバイス、１５はデータ、本発明の訓Ｕ里構成図 第１図 アトしスノＣス ラ・ノナイｉ号 一一一−ｔ−ｆ−一 テ゛−タパス　−（コｒ三工） ↑ ＭＰＵｅ＞１１５１χタイミンク （ａ） アｒレスノでス （ｂ） 本発明のグイ瓜チャート 第３図 テーヴノ（ス 木登日月の実方シ仔・ｊ構万虹図 第２図 従来技術の茗先明図（１） Ｍ４図

Claims (1)

1. 【特許請求の範囲】 プロセッサユニット（１１）と、該プロセッサユニット
   （１１）にバス（１２）を介して接続される１つ又は複
   数のメモリデバイス（１３）及び１つ又は複数のインタ
   ーフェースデバイス（１４）とを備え、該プロセッサユ
   ニット（１１）が該バス（１２）を介して、該メモリデ
   バイス（１３）及び該インターフェースデバイス（１４
   ）に対してデータを書き込むとともに、該メモリデバイ
   ス（１３）及び該インターフェースデバイス（１４）か
   らデータを読み取るよう処理するデータ処理装置におい
   て、 上記バス（１２）の内のデータバスに接続されて、該デ
   ータバス上に送出されるデータをラッチするデータラッ
   チ回路（２０）と、 該データラッチ回路（２０）にラッチされたデータの上
   記データバス上への送出を制御するデータラッチ回路制
   御部（３０）とを備えることで、上記メモリデバイス（
   １３）及び上記インターフェースデバイス（１４）が備
   えなくてはならないデータラッチ回路機能を共通化して
   備えるようにしたことを、特徴とするデータ処理装置の
   データラッチ回路。