JPS61182159A - インタフエ−ス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パラレルインタフェースで上位装置と下位装
置を制御するアダプタ回路とを接続する方式に係り、特
に前記上位装置から前記アダプタ回路へ伝達する処理手
順のセントを簡易な方法で迅速に行うインタフェース制
御方式に関する。

情報処理装置の利用範囲が拡大・発展し、あらゆる産業
分野で情報を迅速にしかも大量に処理し、提供する機器
として活用されるようになって来た。

このような情報処理装置でシステムを構成する場合、各
機器間のインタフェースを取り接続する必要があり、こ
のインタフェースとして高速データ転送に対応可能なパ
ラレルインタフェース、中低速データ転送用としてシリ
アルインタフェース、又リモート操作用としてモデム・
インタフェース等がある。

特に、パラレルインタフェースでは高速データ転送用と
して使用されることからパラレルインタフェースを通じ
て所定装置へデータをセットする方式も高速処理する方
式が望まれる。

〔従来の技術と発明が解決しようとする問題点〕従来技
術としてパラレルインタフェースで接続された情報処理
システムを例に取り説明する。

第３図はパラレルインタフェースで接続された情報処理
システム概要図を示す。

第３図に示す情報処理システムは下位装置３をアダプタ
２を経由して内部の主メモリ４に格納しているプログラ
ムで制御する制御装置１　（以下ＣＰ＋１１と称する）
と、 ＣＰＵＩとはデータ、アドレス、リード／ライト等から
なるパラレルインタフェース５ａ、５ｂを持ち、前記パ
ラレルインタフェース５ａ、５ｂ内の各回路に対してＣ
ＰＵＩがデータを順番にセットすることにより下位装置
３を制御するアダプタ２と、例えば高速データ処理を行
う装置等に当たり、アダプタ２にて制御される下位装置
３と、から構成されている。

従来、ＣＰＵがパラレルインタフェース５ａ、５ｂ　　
（但し、５ａは送信側に当たりＣＰＵＩ内にあり、５ｂ
は受信側に当たりアダプタ２内にある）を使用して接続
先のアダプタ２を制御する場合（これを間接制御方式と
言い、パラレルインタフェース５ａ、５ｂを経由させず
にＣＰｔ１ｌが直接にアダプタ２を制御する場合を直接
制御方式と言い区別している）　、ＣＰＵＩ内主メモリ
４に格納しているプログラムがパラレルインタフェース
５ａ内のアドレスレジスタ６ａ　（以下ＡＤＲ６ａと称
する）、データレジスタ７ａ　（以下ＤＴＰ７ａ　と称
する）、リード／ライト等のコントロールレジスタ８ａ
　（以下ＣＴＲ８ａと称する）等にアドレス、データ、
リード／ライト等のデータをそれぞれ順番にセットしな
ければならなかった。

従って、上記各データをアダプタ２内＾ＤＲ６ｂ、　Ｄ
ＴＲ７ｂ、　ＣＴＲ８ｂに転送（この転送は瞬時に実行
出来る）し、１つのデータのり一ド／ライト制御や“１
”、“０”の判定を行うまでに時間が掛り実質的には高
速処理を必要とする装置の制御には使用出来なかった。

又、例えばアダプタ２が動作実行後ストップした場合、
上記アドレス、データ、リード／ライト等を全部再度セ
ットしなければ再起動しない等の問題点があった。

〔問題点を解決するための手段］ 本発明は、上記問題点を解消した新規なインタフェース
制御方式を実現することを目的とするものであり、該問
題点は、アドレス指定によって所定プログラムを実行さ
せ、前記所定プログラムを実行することにより前記アダ
プタ回路を制御するシーケンサを前記アダプタ回路内に
設け、前記シーケンサが無条件ストップ又は条件不一致
ストップをした場合、前記上位装置側から前記シーケン
サのアドレスの下位部分をセントし、該セットアトレス
で前記所定プログラムを再起動させる本発明によるイン
タフェース制御方式により解決される。

〔作用］ 即ち、アダプタ内にＣＰＵからのスタートアドレスをセ
ットすることでアダプ、り内アドレスレジタ。

データレジスタ、コントロールレジタ等へのデータセッ
ト及びこれらデータの判定を実行する手段、例えばシー
ケンサを設け、前記シーケンサのスタートアドレスのみ
でアダプタの実行を開始し、実行開始後実行がストップ
している場合には前記スタートアドレスの下位ハイドを
セットすることによりアダプタを再起動させる。

このように、アダプタの実行開始及び再開始手順を単純
化し、全体の処理速度を迅速化することが可能となる。

〔実施例〕

以下本発明の要旨を第１図、第２図に示す実施例により
具体的に説明する。

第１図は本発明に係るインタフェース制御の一実施例を
示すブロック図、第２図はシーケンサのプログラム説明
図をそれぞれ示す。尚、全図を通じて同一符号は同一対
象物を示す。

次に、本実施例の動作を説明する。尚、本実施例はパラ
レルインタフェースを経由して所定装置を間接的に制御
する間接制御方式を行っている場合を前提とする。

本実施例は上位装置（即ち、ＣＰＵＩ）と、図示してな
いディスク装置等の下位装置を制御するアダプタ２との
間をパラレルインタフェース５ａ、５ｂで結び、アダプ
タ２内のシーケンサ制御回路１６をＣＰｕ１のＡＤＲ６
ａ、　ＤＴＲ７ａ等にセットするデータによって、シー
ケンサ１０内部を制御させるように構成させている。

本実施例の主メモリ４は６４にバイトで構成し、アドレ
スＦＤ７８〜ＦＤ７Ｂまでをパラレルインタフェース５
ａ、５ｂの制御用、即ちＦＤ７８をＡＤＲ６ａ用、ＦＤ
７９をＤＴＲＶａ用、ＦＤＴ＾をＣＴＲＢａ用、ＦＤ７
Ｂを５ＴＲＱａ用に各々割り当てている。尚、ＡＤＲ６
ａ、６ｂ、　ＤＴＲ７ａ、７ｂ、　ＣＴＲ８ａ、８ｂ、
　５ＴＲ９ａ、９ｂ　（但し、ステータスレジスタ）は
それぞれパラレルインタフェース５ａ、５ｂの送信側、
受信側用レジスタであり、８ビ・ノド構成となっている
。

又、これらの使用方法としては例えばＣＰＬＩＩのプロ
グラムにより、セットＣＴＲ８ａ、８ｂとするとＤＴＰ
７ａ。

７ｂをリードするかライトするかの指定とし、セットＡ
ＤＲ６ａ、　６ｂはアドレスを指定すること、セ・ソト
／リードＤＴＲ７ａ、７Ｂはデータをセット又はリード
すること、リード５ＴＲ９ａ、　９ｂはインタフェース
の状態をチェックすること等で使用する。

パラレルインタフェース５ａ、５ｂ間の接続はケーブル
で行い、この間のデータ転送のための信号線としてはア
ドレス信号線、データ信号線、イネーブル信号線、リー
ド信号線、セントパルス信号綿。

スティタス信号線等の２４本で接続している。

アドレスデコード回路１１はＡＤＲ６ｂの８ビツトをデ
コードするものであり、“Ｃ２”　（但し、１６進法で
表現）はシーケンサセレクト（シーケンサ動作開始）用
、Ｃ５”がアドレスカウンタ１２用、“ＥＯ〜ＦＦ”が
シーケンサプログラムメモリ　（ＲＡＭ）　１３用等に
割り当てられている。

アドレスカウンタ１２（以下ＡＤＬ１２と称する）は間
接的にＣＰ［１１よりセントされ、このアドレスはＡＤ
Ｒ６ｂアドレスの下位バイト用として使用される。

即ち、シーケンサ１０がレジスタ１５から出力されるシ
ーケンサセレクト信号■でセレクトされ動作中にはスタ
ートと同時にカウントアツプして行き、そのカウントア
ツプされたアドレスでシーケンサプログラムメモリ　（
ＲＡＭ）　１３をアクセスする。

又、シーケンサｌＯがセレクトされてない時には、シー
ケンサプログラムメモリ　（ＲＡＭ）　１３等のり一ド
／ライトの下位アドレスとして使用する。尚、シーケン
サ１０が動作中にストップ条件（データ比較回路２１か
ら一致・不一致ストップ信号■を出力する条件）が成立
するとカウントアンプは停止する。

シーケンサプログラムメモリ　（ＲＡＭ）　１３は８に
バイトのメモリ　（ＲＡＭ　）であり、電源投入後シー
ケンサｌＯ用プログラムをストアして置く。この詩、シ
ーケンサセレクト信号■の出力はオフにして１く。

又レジスタ１５はシーケンサ１０を動作させるか、或い
はシーケンサプログラムメモリ　（ＲＡＭ）　１３をセ
レクトするかの指定データを格納している。

シーケンサ制御回路１６はシーケンサ１０のコマンドを
制御するものであり、リード／ライトゲートの開閉、八
ＤＬ１２のセットカウントアツプ、ストップ等を制御す
る。

フリップフロップ１７（以下Ｆ、Ｆ１７と称する）はシ
ーケンサプログラムの実行中のコマンドの１バイト目を
セットするものである。即ち、セント内容は動作指定と
インタフェース制御回路２０（以下５ＰＣ２Ｑと称する
）アドレスである。

５ＰＣ２０は下位に接続される装置（図示してない）と
のインタフェースを制御するものであり、データ比較回
路２１はビットテスト用回路である。尚５ＤＧ１４．　
ＴＳＧ１８．５ＰＧ１９はデータゲートをそれぞれ示す
。

以上のような本実施例のシステムに電源を投入すると、
まずシーケンサプログラムメモリ　（ＲＡＭ）１３への
所定プログラムのロードから開始される。

即ち、シーケンサ１０を停止状態にして置き、ＭＰＩＩ
Ｉａは例えばフロッピィディスク等からリードした所定
プログラム（第２図で示すようなプログラム構成となっ
ている）をシーケンサプログラムメモリ　（ＲＡＭ）　
１３ヘロードする。

所定プログラムのロード後は、シーケンサ１０が使用状
態になるため？ｌＰ旧ａは必要に応じてシーケンサ１０
用所定プログラムのスタートアドレスをＡＤＬ１２及び
ＤＴＲ７ｂにセットすることにより所定の動作を実行さ
せることが出来る。

このアドレスのセントは下位バイトをＡＤＬ１２に、上
位ハイドをＤＴＲ７ｂにセットすることにより実現され
る。又、シーケンサ１０が処理実行中にストップした場
合には、ＭＰＵ１ａは５ＴＲ９ｂ　　（８ビツトで構成
されている）のビット６又はビット５をチェックする（
例えば、第２図で説明しているようにビット６が“ｌ”
となったこと等をチェックする）ことによりストップ状
態が判定出来る。尚、ＳＴＩ？９ｂのビット６にはシー
ケンサ１０のストップ状態が、ビット５にはビットテス
トの結果不一致状態が表示されている。

シーケンサ１０がストップした場合、ＭＰＵ１ａはＤＴ
Ｒ７ｂのアドレス（ＦＤ７９）にシーケンサ１０のスタ
ートアドレスの下位ハイドをセントすることにより、下
位ハイドのアドレス範囲で自由に任意のプログラムを再
スタートすることが可能である。尚、前回と同じアドレ
スをセットすれば、同一の制御を繰り返し実行出来る。

〔発明の効果〕

以上のような本発明によれば、アダプタの制御動作をパ
ラレルインタフェースの特徴を生かして、高速−に動作
させることが出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明に係るインタフェース制御の一実施例を
示すブロック図、 第２図はシーケンサのプログラム説明図、第３図はパラ
レルインタフェースで接続された情報処理システム概要
図、 をそれぞれ示す。 図において、 １はＣＰＵ　、　　　　　　　　ｌａはＭＰｔｌ、２は
アダプタ、　　　　３は下位装置、４は主メモリ、 ５ａ、５ｂはパラレルインタフェース、６ａ、６ｂはＡ
ＤＲ、７ａ、７ｂはＤＴＲ。 ８ａ、８ｂ　はＣＴＲ、９ａ、９ｂ　はＳＴＲ。 １０はシーケンサ、 １１はアドレスデコーダ回路、 １２は八ＤＬ　　。 １３はシーケンサプログラムメモリ（ＲＡＭ）、１４は
ＳＤＧ　、　　　　　　　１５はレジスタ、１６はシー
ケンサ制御回路、 １７はＦ、Ｆ　、　　　　　　　　１８はＴＳＧ　。 １９はＳＰＧ　、　　　　　　　　２０はｓｐｃ　。 ２１はデータ比較回路、 をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. 情報処理システムを構成する上位装置と、下位装置を制
   御するアダプタ回路とを並列にデータ転送が可能なパラ
   レルインタフェースで結び、前記上位装置からのデータ
   セットにより前記アダプタ回路内の各種レジスタ、カウ
   ンタ等の動作を制御する方式において、アドレス指定に
   よって所定プログラムを実行させ、前記所定プログラム
   を実行することにより前記アダプタ回路を制御するシー
   ケンサを前記アダプタ回路内に設け、前記シーケンサが
   無条件ストップ又は条件不一致ストップをした場合、前
   記上位装置側から前記シーケンサのアドレスの下位部分
   をセットし、該セットアドレスで前記所定プログラムを
   再起動させることを特徴とするインタフェース制御方式
   。