JPH0465739A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0465739A JPH0465739A JP17735390A JP17735390A JPH0465739A JP H0465739 A JPH0465739 A JP H0465739A JP 17735390 A JP17735390 A JP 17735390A JP 17735390 A JP17735390 A JP 17735390A JP H0465739 A JPH0465739 A JP H0465739A
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- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は複数バンクのメモリブロックを有するメモリの
制御装置に係わり、特にメモリブロック間でのデータの
転送を高速度で行うようにしたメモリ制御装置に関する
。
制御装置に係わり、特にメモリブロック間でのデータの
転送を高速度で行うようにしたメモリ制御装置に関する
。
「従来の技術」
第１３図は、従来における複数バンクのメモリブロック
を有するメモリとその制御装置を表わしたものである。
を有するメモリとその制御装置を表わしたものである。
この例では、２５６Ｋ（キロビット）の高速ページモー
ドＤＲＡＭ （ダイナミック・ランダム・アクセス・メ
モリ）が第１のメモリブロック１１−１から第２のメモ
リブロック１１−４まで配置されており、これらのそれ
ぞれに対してＤＲＡＭアクセスタイミング装置１２から
各種メモリ制御信号１３１〜１３４ とメモリアドレス
情報１４が供給されるようになっている。ここでメモリ
制御信号１３、〜１３．とは、この明細書でアスタリス
ク（＊）を負論理を表示する記号として用いると、ＲＡ
Ｓ” （ｒｏｗ ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）、
ＣＡ Ｓ” （ｃｏｌｕ＋ｒ＋ｎ ａｄｄｒｅｓｓ
５ｔｒｏｂｅ） 、ＯＥ”（ｏｕｔｐｕｔ ｅｎ
ａｂｌｅ） 、ＷＥ” （ｗｒｉｔｅ ｅｎａｂｌｅ
）の各信号を表わしている。
ドＤＲＡＭ （ダイナミック・ランダム・アクセス・メ
モリ）が第１のメモリブロック１１−１から第２のメモ
リブロック１１−４まで配置されており、これらのそれ
ぞれに対してＤＲＡＭアクセスタイミング装置１２から
各種メモリ制御信号１３１〜１３４ とメモリアドレス
情報１４が供給されるようになっている。ここでメモリ
制御信号１３、〜１３．とは、この明細書でアスタリス
ク（＊）を負論理を表示する記号として用いると、ＲＡ
Ｓ” （ｒｏｗ ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）、
ＣＡ Ｓ” （ｃｏｌｕ＋ｒ＋ｎ ａｄｄｒｅｓｓ
５ｔｒｏｂｅ） 、ＯＥ”（ｏｕｔｐｕｔ ｅｎ
ａｂｌｅ） 、ＷＥ” （ｗｒｉｔｅ ｅｎａｂｌｅ
）の各信号を表わしている。
それぞれのメモリブロック１１−１〜１１−４は、中央
演算処理装置１６との間にデータバス１７を接続してお
り、データの読み出しや書き込みが行われるようになっ
ている。この中央演算処理装置１６から出力されるアド
レス情報は、ロウアドレス１８Ｒ１カラムアドレス１８
Ｃおよびバンクアドレス１８Ｂから構成されている。こ
れらはＤＲＡＭアクセスタイミング装置１２に供給され
る。また、ロウアドレス１８Ｒとバンクアドレス１８Ｂ
ｉ；！ロウアドレスコンパレータ１９に供給され、ここ
でプリーピアス（ｐｒｅｖｉｏｕｓ）アドレスラッチ２
１から供給されるプリーピアスロウアドレス２２Ｒとプ
リーピアスバンクアドレス２２Ｂと比較されるようにな
っている。プリーピアスアドレスラッチ２１は、ＤＲＡ
Ｍアクセスタイミング装置１２から出力されるアドレス
ラッチ信号２３で中央演算処理装置１６から出力される
ロウアドレス１８Ｒおよびバンクアドレス１８Ｂをラッ
チし、１サイクル遅れた周期でプリーピアスロウアドレ
ス２２Ｒとプリーピアスバンクアドレス２２Ｂを出力す
るようになっている。
演算処理装置１６との間にデータバス１７を接続してお
り、データの読み出しや書き込みが行われるようになっ
ている。この中央演算処理装置１６から出力されるアド
レス情報は、ロウアドレス１８Ｒ１カラムアドレス１８
Ｃおよびバンクアドレス１８Ｂから構成されている。こ
れらはＤＲＡＭアクセスタイミング装置１２に供給され
る。また、ロウアドレス１８Ｒとバンクアドレス１８Ｂ
ｉ；！ロウアドレスコンパレータ１９に供給され、ここ
でプリーピアス（ｐｒｅｖｉｏｕｓ）アドレスラッチ２
１から供給されるプリーピアスロウアドレス２２Ｒとプ
リーピアスバンクアドレス２２Ｂと比較されるようにな
っている。プリーピアスアドレスラッチ２１は、ＤＲＡ
Ｍアクセスタイミング装置１２から出力されるアドレス
ラッチ信号２３で中央演算処理装置１６から出力される
ロウアドレス１８Ｒおよびバンクアドレス１８Ｂをラッ
チし、１サイクル遅れた周期でプリーピアスロウアドレ
ス２２Ｒとプリーピアスバンクアドレス２２Ｂを出力す
るようになっている。
ロウアドレスコンパレータ１９は、２系統のアドレスを
比較してこれらが一致しないとき、すなわちロウアドレ
スとバンクアドレスの少なくとも一方が異なった場合に
はミス（ＭＩＳＳ）信号２４を出力するようになってい
る。なお、ＤＲＡＭアクセスタイミング装置１２はリフ
レッシュタイマ２５を接続しており、所定のタイミング
で各メモリブロック１１−１〜１１−４をリフレッシュ
するタイミングを設定するようになっている。
比較してこれらが一致しないとき、すなわちロウアドレ
スとバンクアドレスの少なくとも一方が異なった場合に
はミス（ＭＩＳＳ）信号２４を出力するようになってい
る。なお、ＤＲＡＭアクセスタイミング装置１２はリフ
レッシュタイマ２５を接続しており、所定のタイミング
で各メモリブロック１１−１〜１１−４をリフレッシュ
するタイミングを設定するようになっている。
第１４図は、このような従来の装置にふけるメモリのア
クセス方法を説明するためのものである。
クセス方法を説明するためのものである。
この従来のメモリ制御装置では、通常のアクセスサイク
ルと、高速ページモードサイクルの２つのサイクルを採
用している。通常のアクセスサイクルハ、第１３８のロ
ウアドレスコンパレータ１９からミス信号２４が出力さ
れる場合に採用される。
ルと、高速ページモードサイクルの２つのサイクルを採
用している。通常のアクセスサイクルハ、第１３８のロ
ウアドレスコンパレータ１９からミス信号２４が出力さ
れる場合に採用される。
この場合には、ロウアドレス１８Ｒ（第１４図ａ）がＲ
ＡＳ信号（第１４図ｂ）によってラッチされ、ＣＡＳ”
信号（同図Ｃ）がラッチされた時点でデータのアクセス
（同図ｄ）が行われる。このとき、ロウアドレス１８Ｒ
とバンクアドレス１８Ｂがプリーピアスアドレスラッチ
２１にラッチされる。
ＡＳ信号（第１４図ｂ）によってラッチされ、ＣＡＳ”
信号（同図Ｃ）がラッチされた時点でデータのアクセス
（同図ｄ）が行われる。このとき、ロウアドレス１８Ｒ
とバンクアドレス１８Ｂがプリーピアスアドレスラッチ
２１にラッチされる。
第１４図で時間Ｔ、 は、通常のアクセスサイクルに
おけるデータのアクセスに要する時間である。
おけるデータのアクセスに要する時間である。
次に高速ページモードサイクルについて説明する。第１
３図のプリーピアスアドレスラッチ２１にラッチされた
プリーピアスロウアドレス２２Ｒとプリーピアスバンク
アドレス２２Ｂは、次のサイクルで中央演算処理装置ｆ
１６から出力されるロウアドレス１８Ｒおよびバンクア
ドレス１８Ｂと比較される。この結果、もし次のアクセ
スが同一メモリブロックの同一ロウアドレスのものであ
れば、ロウアドレスはすでに設定されているので、ＣＡ
Ｓ”信号（第１４図Ｃ）が単にラッチされた時点でデー
タのアクセス（同図ｄ）が行われる。
３図のプリーピアスアドレスラッチ２１にラッチされた
プリーピアスロウアドレス２２Ｒとプリーピアスバンク
アドレス２２Ｂは、次のサイクルで中央演算処理装置ｆ
１６から出力されるロウアドレス１８Ｒおよびバンクア
ドレス１８Ｂと比較される。この結果、もし次のアクセ
スが同一メモリブロックの同一ロウアドレスのものであ
れば、ロウアドレスはすでに設定されているので、ＣＡ
Ｓ”信号（第１４図Ｃ）が単にラッチされた時点でデー
タのアクセス（同図ｄ）が行われる。
すなわち高速ページモードサイクルでは、データのアク
セスに要する時間が第１４図のようにＴ２となり、大幅
な時間短縮が可能になる。
セスに要する時間が第１４図のようにＴ２となり、大幅
な時間短縮が可能になる。
「発明が解決しようとする課題」
このように高速ページモードを用いると、メモリブロッ
ク１１−１〜１１−４に対する中央演算処理装置１６の
アクセスに要する時間を短縮することができる。しかし
ながら、従来のメモリ制御装置ではロウアドレスコンパ
レータ１９でロウアドレス１８Ｒとバンクアドレス１８
Ｂを比較の対象としていたので、ロウアドレス１８Ｒが
前のサイクルのそれと一致していた場合でもバンクアド
レス１８Ｂが異なれば高速ページモードが中断され、ア
クセス時間を短縮することができないという問題があっ
た。すなわちバンク間でデータのコピーを行う場合には
、ロウアドレス１８Ｒが一致してもバンクアドレス１８
Ｂが異なるので、高速でアクセスを行うことができない
という問題があった。
ク１１−１〜１１−４に対する中央演算処理装置１６の
アクセスに要する時間を短縮することができる。しかし
ながら、従来のメモリ制御装置ではロウアドレスコンパ
レータ１９でロウアドレス１８Ｒとバンクアドレス１８
Ｂを比較の対象としていたので、ロウアドレス１８Ｒが
前のサイクルのそれと一致していた場合でもバンクアド
レス１８Ｂが異なれば高速ページモードが中断され、ア
クセス時間を短縮することができないという問題があっ
た。すなわちバンク間でデータのコピーを行う場合には
、ロウアドレス１８Ｒが一致してもバンクアドレス１８
Ｂが異なるので、高速でアクセスを行うことができない
という問題があった。
以上、高速ページモードのＤＲＡＭを用いるメモリ制御
装置について説胡したが、スタティックカラムモードの
ＤＲＡＭについても同様な問題があった。すなわち、ス
タティックカラムモードのＤＲＡＭを使用するメモリ制
御装置でも、従来から第１３図に示したブリーピアスア
ドレスラッチ２１と同様なブリーピアスアドレスラッチ
を備えており、これにロウアドレスを格納するようにな
っていた。そして、現行のバンクアドレスとロウアドレ
スとをコンパレータで比較し、一致した場合にはスタテ
ィックカラムモードでメモリをアクセスし、不一致の場
合には通常のメモリアクセスを行うようになっていた。
装置について説胡したが、スタティックカラムモードの
ＤＲＡＭについても同様な問題があった。すなわち、ス
タティックカラムモードのＤＲＡＭを使用するメモリ制
御装置でも、従来から第１３図に示したブリーピアスア
ドレスラッチ２１と同様なブリーピアスアドレスラッチ
を備えており、これにロウアドレスを格納するようにな
っていた。そして、現行のバンクアドレスとロウアドレ
スとをコンパレータで比較し、一致した場合にはスタテ
ィックカラムモードでメモリをアクセスし、不一致の場
合には通常のメモリアクセスを行うようになっていた。
しかし、この場合にも、前回のメモリアクセスと現行の
メモリアクセスにおいてバンクアドレスが変化した場合
にはスタティックカラムモードによるアクセスを中断す
る必要があり、メモリバンク間のデータ転送のオーバヘ
ッドが大きいという問題があった。
メモリアクセスにおいてバンクアドレスが変化した場合
にはスタティックカラムモードによるアクセスを中断す
る必要があり、メモリバンク間のデータ転送のオーバヘ
ッドが大きいという問題があった。
そこで本発明の第１の目的は、高速ページモードのＤＲ
ＡＭについてバンク間でデータの転送を行う場合にも高
速ページモードを実現することのできるメモリ制御装置
を提供することにある。
ＡＭについてバンク間でデータの転送を行う場合にも高
速ページモードを実現することのできるメモリ制御装置
を提供することにある。
本発明の第２の目的は、スタティックカラムモードのＤ
ＲＡＭについてバンク間でデータの転送を行う場合にも
スタティックカラムモードを実現することのできるメモ
リ制御装置を提供することにある。
ＲＡＭについてバンク間でデータの転送を行う場合にも
スタティックカラムモードを実現することのできるメモ
リ制御装置を提供することにある。
「課題を解決するための手段」
請求項１記載の発明では、メモリバンクごとにロウアド
レスを格納するロウアドレスタグメモリと、複数バンク
からなる高速ページモードのＤＲＡＭに対するバンクア
ドレスが指定されたときロウアドレスタグメモリから読
み出されたロウアドレスと、このＤＲＡＭのアクセスを
行うためのロウアドレスとを比較するコンパレータと、
このコンパレータの比較結果が一致しないときアクセス
を行うためのロウアドレスをロウアドレスタグメモリの
該当するバンクに格納すると共に該当するメモリバンク
にロウアドレスおよびカラムアドレスを与えて通常のア
クセスを行う一方、コンパレータの比較結果が一致した
とき高速ページモードでアクセスを行うメモリバンクア
クセス制御手段とをメモリ制御装置に具備させる。
レスを格納するロウアドレスタグメモリと、複数バンク
からなる高速ページモードのＤＲＡＭに対するバンクア
ドレスが指定されたときロウアドレスタグメモリから読
み出されたロウアドレスと、このＤＲＡＭのアクセスを
行うためのロウアドレスとを比較するコンパレータと、
このコンパレータの比較結果が一致しないときアクセス
を行うためのロウアドレスをロウアドレスタグメモリの
該当するバンクに格納すると共に該当するメモリバンク
にロウアドレスおよびカラムアドレスを与えて通常のア
クセスを行う一方、コンパレータの比較結果が一致した
とき高速ページモードでアクセスを行うメモリバンクア
クセス制御手段とをメモリ制御装置に具備させる。
そして、メモリバンク単位でロウアドレスを比較するこ
とにして、バンク間でデータの転送を行う場合にも高速
ページモードを実現できるようにする。
とにして、バンク間でデータの転送を行う場合にも高速
ページモードを実現できるようにする。
請求項２記載の発明では、メモリバンクごとにロウアド
レスを格納するロウアドレスタグメモリと、複数バンク
からなるスタティックカラムモードのＤＲＡＭに対する
バンクアドレスが指定されたときロウアドレスタグメモ
リから読み出されたロウアドレスと、このＤＲＡＭのア
クセスを行うためのロウアドレスとを比較するコンパレ
ータと、このコンパレータの比較結果が一致しないとき
アクセスを行うためのロウアドレスをロウアドレスタグ
メそりの該当するバンクに格納すると共に該当するメモ
リバンクにロウアドレスおよびカラムアドレスを与えて
通常のアクセスを行う一方、コンパレータの比較結果が
一致したときスタティックカラムモードでアクセスを行
うメモリバンクアクセス制御手段とをメモリ制御装置に
具備させる。
レスを格納するロウアドレスタグメモリと、複数バンク
からなるスタティックカラムモードのＤＲＡＭに対する
バンクアドレスが指定されたときロウアドレスタグメモ
リから読み出されたロウアドレスと、このＤＲＡＭのア
クセスを行うためのロウアドレスとを比較するコンパレ
ータと、このコンパレータの比較結果が一致しないとき
アクセスを行うためのロウアドレスをロウアドレスタグ
メそりの該当するバンクに格納すると共に該当するメモ
リバンクにロウアドレスおよびカラムアドレスを与えて
通常のアクセスを行う一方、コンパレータの比較結果が
一致したときスタティックカラムモードでアクセスを行
うメモリバンクアクセス制御手段とをメモリ制御装置に
具備させる。
そして、メモリバンク単位でロウアドレスを比較するこ
とにして、バンク間でデータの転送を行う場合にもスタ
ティックカラムモードを実現できるようにする。
とにして、バンク間でデータの転送を行う場合にもスタ
ティックカラムモードを実現できるようにする。
「実施例」
以下実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるメモリ制御装置とこ
れによって制御されるメモリを表わしたものである。こ
のｑＪ１図で第１３図と同一部分には同一の符号を付し
ており、これらの説明を適宜省略する。
れによって制御されるメモリを表わしたものである。こ
のｑＪ１図で第１３図と同一部分には同一の符号を付し
ており、これらの説明を適宜省略する。
この実施例のメモリ制御装置は、中央演算処理装置１６
と、これからバンクアドレス１８Ｂの供給を受けるロウ
アドレスタグメモリ３１と、ロウアドレスヲ比較スるロ
ウアドレスコンパレータ３２と、各メモリブロック１１
−１〜１１−４に対するアクセスタイミングを設定する
ＤＲＡＭアクセスタイミング装置３３と、リフレッシ二
のためのタイミングを設定するりフレッシニタイマ３４
によって構成されている。
と、これからバンクアドレス１８Ｂの供給を受けるロウ
アドレスタグメモリ３１と、ロウアドレスヲ比較スるロ
ウアドレスコンパレータ３２と、各メモリブロック１１
−１〜１１−４に対するアクセスタイミングを設定する
ＤＲＡＭアクセスタイミング装置３３と、リフレッシ二
のためのタイミングを設定するりフレッシニタイマ３４
によって構成されている。
以上のような構成のメモリ制御装置でメモリブロック１
１−１〜１１−４のアクセスが行われる場合、中央演算
処理装置１６からアドレス情報１８が出力される。
１−１〜１１−４のアクセスが行われる場合、中央演算
処理装置１６からアドレス情報１８が出力される。
第２図は、このアドレス情報の構成を表わしたものであ
る。アドレス情報１８は、上位から下位に向けて、バン
クセレクトのためのバンクアドレス１８Ｂ、ロウアドレ
ス１８Ｒおよびカラムアドレス１８Ｃの順に配置されて
いる。
る。アドレス情報１８は、上位から下位に向けて、バン
クセレクトのためのバンクアドレス１８Ｂ、ロウアドレ
ス１８Ｒおよびカラムアドレス１８Ｃの順に配置されて
いる。
このアドレス情報１８のうちのバンクアドレス１８Ｂと
ロウアドレス１８Ｒは、ロウアドレスタグメモリ３１に
供給される。ロウアドレスタグメモリ３１は、各メモリ
ブロック１１−１〜１１−４にそれぞれ対応する４つの
メモリ領域３１．〜３１４に区分けされている。そして
、バンクアドレス１８Ｂが入力されると、それに対応す
るメモリ領域に書き込まれたロウアドレスがタグメモリ
内ロウアドレス３６Ｒとして出力されるようになってい
る。ロウアドレスコンパレータ３２は、このタグメモリ
内ロウアドレス３６Ｒと中央演算処理装置１６から出力
されたロウアドレス１８Ｒとを比較する。この結果、両
者が一致しなかった場合には、高速ページモード以外の
モードとして通常のアクセスが行われるモードとなる。
ロウアドレス１８Ｒは、ロウアドレスタグメモリ３１に
供給される。ロウアドレスタグメモリ３１は、各メモリ
ブロック１１−１〜１１−４にそれぞれ対応する４つの
メモリ領域３１．〜３１４に区分けされている。そして
、バンクアドレス１８Ｂが入力されると、それに対応す
るメモリ領域に書き込まれたロウアドレスがタグメモリ
内ロウアドレス３６Ｒとして出力されるようになってい
る。ロウアドレスコンパレータ３２は、このタグメモリ
内ロウアドレス３６Ｒと中央演算処理装置１６から出力
されたロウアドレス１８Ｒとを比較する。この結果、両
者が一致しなかった場合には、高速ページモード以外の
モードとして通常のアクセスが行われるモードとなる。
第３図は、通常のアクセスが行われるこのモードを説明
するためのものである。
するためのものである。
中央演算処理装置１６からＤＲＡＭアクセスタイミング
装［３３に対してアドレスストローブ信号（ＡＳ）３５
（第２図ａ）が出力されてデータバス１７上におけるア
ドレス情報１８（第２図）が有効になると、前記したよ
うにロウアドレスコンパレータ３２がロウアドレス１８
Ｒとタグメモリ内ロウアドレス３６Ｒを比較する。この
結果、両者が一致しないと、ロウアドレスコンパレータ
３２かうＨ（ハイ）レベルのミス信号３７ （第３図ｂ
）が出力される。これにより、ＤＲＡＭアクセスタイミ
ング装置３３は、メモリ制御信号１３１〜１３．の一種
としてバンクアドレス１８Ｂで指定されたメモリブロッ
ク（以後、メモリブロック１１−１が選択されたものと
して説明する。）に対して第３図Ｃに示したようにＲＡ
Ｓ信号を出力する。
装［３３に対してアドレスストローブ信号（ＡＳ）３５
（第２図ａ）が出力されてデータバス１７上におけるア
ドレス情報１８（第２図）が有効になると、前記したよ
うにロウアドレスコンパレータ３２がロウアドレス１８
Ｒとタグメモリ内ロウアドレス３６Ｒを比較する。この
結果、両者が一致しないと、ロウアドレスコンパレータ
３２かうＨ（ハイ）レベルのミス信号３７ （第３図ｂ
）が出力される。これにより、ＤＲＡＭアクセスタイミ
ング装置３３は、メモリ制御信号１３１〜１３．の一種
としてバンクアドレス１８Ｂで指定されたメモリブロッ
ク（以後、メモリブロック１１−１が選択されたものと
して説明する。）に対して第３図Ｃに示したようにＲＡ
Ｓ信号を出力する。
また、このタイミングでＤＲＡＭアクセスタイミング装
置３３は、タグメモリ・リードライト信号３８（第３図
ｅ）をロウアドレスタグメモリ３１に対して出力し、選
択されたメモリブロック１１−１に対応するメモリ領域
３１１ にこのロウアドレス１８Ｒを書き込む。これに
よって、メモリ領域３１□の内容が最新のものに更新さ
れたことになる。
置３３は、タグメモリ・リードライト信号３８（第３図
ｅ）をロウアドレスタグメモリ３１に対して出力し、選
択されたメモリブロック１１−１に対応するメモリ領域
３１１ にこのロウアドレス１８Ｒを書き込む。これに
よって、メモリ領域３１□の内容が最新のものに更新さ
れたことになる。
更に次のタイミングで、ＤＲＡＭアクセスタイミング装
置３３は第３図ｄに示したようにＣＡＳ”信号をメモリ
ブロック１１−１〜１１−４に供給し、第３図ｆに示し
たようにメモリブロック１１−１に対するアドレスが確
定する。この状態で、ＤＲＡＭアクセスタイミング装置
３３はデータアクノリッジ信号（ＤＴＡＣＫ）３９ （
第３図ｇ）を中央演算処理装置１６に返してアドレス情
報の転送のためのバスサイクルを終了させる。
置３３は第３図ｄに示したようにＣＡＳ”信号をメモリ
ブロック１１−１〜１１−４に供給し、第３図ｆに示し
たようにメモリブロック１１−１に対するアドレスが確
定する。この状態で、ＤＲＡＭアクセスタイミング装置
３３はデータアクノリッジ信号（ＤＴＡＣＫ）３９ （
第３図ｇ）を中央演算処理装置１６に返してアドレス情
報の転送のためのバスサイクルを終了させる。
第４図は、ロウアドレスタグメモリと各メモリブロック
の関係を表わしたものである。第３図に示したＨレベル
のミス信号３７が出力される状態では、例えば１番目の
バンクのロウアドレス１８Ｒ１はメモリブロック１１−
１とメモリ領域３１゜の双方に与えられ、２番目のバン
クのロウアドレス１８Ｒ２はメモリブロック１１−２と
メモリ領域３１゜の双方に与えられることになる。以下
同様である。
の関係を表わしたものである。第３図に示したＨレベル
のミス信号３７が出力される状態では、例えば１番目の
バンクのロウアドレス１８Ｒ１はメモリブロック１１−
１とメモリ領域３１゜の双方に与えられ、２番目のバン
クのロウアドレス１８Ｒ２はメモリブロック１１−２と
メモリ領域３１゜の双方に与えられることになる。以下
同様である。
以上説明したようにロウアドレスタグメモリ３１（第１
図）の各メモリ領域３１．〜３１．には、各メモリブロ
ック１１−１〜１１−４に対応する最新のロウアドレス
１８Ｒが格納されることになる。そこで、今、メモリブ
ロック１１−１のこの最新のロウアドレス１８Ｒと同一
のロウアドレス１８Ｒがアドレス情報１８の一部として
パスライン１７上に送出されたものとする。この場合に
は、高速ページモードが実行される。
図）の各メモリ領域３１．〜３１．には、各メモリブロ
ック１１−１〜１１−４に対応する最新のロウアドレス
１８Ｒが格納されることになる。そこで、今、メモリブ
ロック１１−１のこの最新のロウアドレス１８Ｒと同一
のロウアドレス１８Ｒがアドレス情報１８の一部として
パスライン１７上に送出されたものとする。この場合に
は、高速ページモードが実行される。
第５図は、この高速ページモードを説明するためのもの
である。
である。
第５図ａに示したようにアドレス情報１８がパスライン
パスライン１７上に送出されると、先に説明したように
ロウアドレスコンパレータ３２がロウアドレス１８Ｒと
タグメモリ内ロウアドレス３６Ｒを比較し、この場合に
はその内容が一致する。したがって、ミス信号３７はＬ
（ロー）レベルに保持されたままであり（第５図ｂ）
、ＲＡＳ信号もＬレベルのままとなって（同図Ｃ）、タ
グメモリ・リードライト信号３８ （同図ｅ）はＨレベ
ルのままでメモリ領域３１、の更新は行われない。この
状態では、ＤＲＡＭアクセスタイミング装置３３から出
力されるＣＡＳ信号（第５図ｄ）によってカラムアドレ
ス（同図ｆ）がメモリアドレスとして取り込まれ、この
状態でデータアクノリッジ信号３９が中央演算処理装置
１６に返されてアドレス情報の転送のためのバスサイク
ルが終了する。
パスライン１７上に送出されると、先に説明したように
ロウアドレスコンパレータ３２がロウアドレス１８Ｒと
タグメモリ内ロウアドレス３６Ｒを比較し、この場合に
はその内容が一致する。したがって、ミス信号３７はＬ
（ロー）レベルに保持されたままであり（第５図ｂ）
、ＲＡＳ信号もＬレベルのままとなって（同図Ｃ）、タ
グメモリ・リードライト信号３８ （同図ｅ）はＨレベ
ルのままでメモリ領域３１、の更新は行われない。この
状態では、ＤＲＡＭアクセスタイミング装置３３から出
力されるＣＡＳ信号（第５図ｄ）によってカラムアドレ
ス（同図ｆ）がメモリアドレスとして取り込まれ、この
状態でデータアクノリッジ信号３９が中央演算処理装置
１６に返されてアドレス情報の転送のためのバスサイク
ルが終了する。
このように高速ページモードでは、カラムモードのみが
与えられるので、アクセスが高速化する。
与えられるので、アクセスが高速化する。
第６図は、通常のアクセスサイクルと高速ページモード
におけるアクセスサイクルを対比したものである。同図
ａはアドレス情報を、同図すはＲＡＳ”信号を、同図Ｃ
はＣＡＳ”信号を、同図ｅはデータをそれぞれ示してい
る。第１４図でも説明した通り、通常のアクセスサイク
ルにおけるアクセスの時間Ｔ１１よりも本実施例のリー
ド時における高速ページモードの時間Ｔ１□の方が格段
に短いことがわかる。
におけるアクセスサイクルを対比したものである。同図
ａはアドレス情報を、同図すはＲＡＳ”信号を、同図Ｃ
はＣＡＳ”信号を、同図ｅはデータをそれぞれ示してい
る。第１４図でも説明した通り、通常のアクセスサイク
ルにおけるアクセスの時間Ｔ１１よりも本実施例のリー
ド時における高速ページモードの時間Ｔ１□の方が格段
に短いことがわかる。
第７図は、このメモリ制御装置におけるリフレッシュサ
イクルを示したものである。
イクルを示したものである。
この第７図ａに示したりフレッシユ・リフニス） （Ｒ
ＥＦＲＥＱ）信号４１は、第１図に示したリフレッシュ
タイマ３４から出力されてＤＲＡＭアクセスタイミング
装［３３に入力される。本実施例のメモリ制御装置では
、第７図すおよびＣに示すようにＣＡＳビフォアＲＡＳ
・リフレッシュ方式を採用している。リフレッシュタイ
マ３４からは、リフレッシユ・リクエスト信号４１が出
力されるタイミングでタグフラッジ信号４２ （第７図
ｄ）がロウアドレスタグメモリ３１に供給され、その内
容を無効化する。これは、各メモリバンクのＤＲＡＭに
保持されていたロウアドレスが切り換わるためである。
ＥＦＲＥＱ）信号４１は、第１図に示したリフレッシュ
タイマ３４から出力されてＤＲＡＭアクセスタイミング
装［３３に入力される。本実施例のメモリ制御装置では
、第７図すおよびＣに示すようにＣＡＳビフォアＲＡＳ
・リフレッシュ方式を採用している。リフレッシュタイ
マ３４からは、リフレッシユ・リクエスト信号４１が出
力されるタイミングでタグフラッジ信号４２ （第７図
ｄ）がロウアドレスタグメモリ３１に供給され、その内
容を無効化する。これは、各メモリバンクのＤＲＡＭに
保持されていたロウアドレスが切り換わるためである。
「変形例」
以上、高速ページモードを用いたメモリ制御装置につい
て説明したが、本発明の技術思想はスタティックカラム
モードを用いたメモリ制御装置にも同様に適用すること
ができる。
て説明したが、本発明の技術思想はスタティックカラム
モードを用いたメモリ制御装置にも同様に適用すること
ができる。
この変形例のメモリ制御装置では、バンクアドレスごと
に前回のメモリアクセスのロウアドレスを保持すること
にして、バンク間でデータの転送を行う場合においても
スタティックカラムモードを中断する必要がないように
している。
に前回のメモリアクセスのロウアドレスを保持すること
にして、バンク間でデータの転送を行う場合においても
スタティックカラムモードを中断する必要がないように
している。
第８図は、この変形例におけるメモリ制御装置とこれに
よって制御されるメモリを表わしたものである。第８図
で第１図と同一部分には同一の符号を付しており、これ
らの説明を適宜省略する。
よって制御されるメモリを表わしたものである。第８図
で第１図と同一部分には同一の符号を付しており、これ
らの説明を適宜省略する。
この変形例のメモリ制御装置は、ＤＲＡＭアクセスタイ
ミング装置５１にスタティックカラムモードＤＲＡＭの
メモリブロック５２−１〜５２−４を接続している。
ミング装置５１にスタティックカラムモードＤＲＡＭの
メモリブロック５２−１〜５２−４を接続している。
このメモリ制御装置で各メモリブロック５２−１〜５２
−４のアクセスが行われる場合、先の実施例の第２図で
示したようなアドレス情報がパスラインパスライン１７
上に送出され、先の実施例と同様にロウアドレス１８Ｒ
によってロウアドレスタグメモリ３１がアドレッシング
される。以下、ロウアドレス１８Ｒによってメモリブロ
ック５２−１が選択された場合を説明する。
−４のアクセスが行われる場合、先の実施例の第２図で
示したようなアドレス情報がパスラインパスライン１７
上に送出され、先の実施例と同様にロウアドレス１８Ｒ
によってロウアドレスタグメモリ３１がアドレッシング
される。以下、ロウアドレス１８Ｒによってメモリブロ
ック５２−１が選択された場合を説明する。
この場合には、ロウアドレスコンパレータ３２がロウア
ドレス１８Ｒとタグメモリ内ロウアドレス３６Ｒを比較
し、比較結果が不一致の場合には通常のアクセスモード
でメモリブロック５２−１がアクセスされる。
ドレス１８Ｒとタグメモリ内ロウアドレス３６Ｒを比較
し、比較結果が不一致の場合には通常のアクセスモード
でメモリブロック５２−１がアクセスされる。
第９図は、通常のアクセスモードを説明するためのもの
である。先の実施例の第３図と異なるのは、スタティッ
クカラムモードＤＲＡＭが制御の対象となるので、第９
図ｄに示したＣＡＳ’″信号がＬレベルに変化した状態
でカラムアドレスが設定される。
である。先の実施例の第３図と異なるのは、スタティッ
クカラムモードＤＲＡＭが制御の対象となるので、第９
図ｄに示したＣＡＳ’″信号がＬレベルに変化した状態
でカラムアドレスが設定される。
ｉｉ ｏ図は、ロウアドレスコンパレータの比較結果が
一致した場合のスタティックカラムモードを説明するた
めのものである。先の実施例の第５図と比較して第１０
図ｄではＣＡＳ”信号がＬレベルに保持されたままで、
この状態でカラムアドレスの切り換えが行われる。
一致した場合のスタティックカラムモードを説明するた
めのものである。先の実施例の第５図と比較して第１０
図ｄではＣＡＳ”信号がＬレベルに保持されたままで、
この状態でカラムアドレスの切り換えが行われる。
第１１図は、通常のアクセスモードとスタティックカラ
ムモードを比較したものである。通常のアクセスモード
では、アドレス情報（第１１図ａ）としてロウアドレス
とカラムアドレスが与えられ、ＤＲＡＭアクセスタイミ
ング装置５１ （第８図）は、ロウアドレスに対してＬ
レベルのＲＡＳＭｉ号（第１１図ｂ）を出力し、カラム
アドレスに対して同じくＬレベルのＣＡＳ”信号（同図
Ｃ）を出力する。スタティックカラムモードでは、ＣＡ
Ｓ”信号がＬレベルのままで、それぞれのカラムアドレ
スがデータ（第１１図ｄ）として与えられてこれらのア
ドレスが切り換わることになる。
ムモードを比較したものである。通常のアクセスモード
では、アドレス情報（第１１図ａ）としてロウアドレス
とカラムアドレスが与えられ、ＤＲＡＭアクセスタイミ
ング装置５１ （第８図）は、ロウアドレスに対してＬ
レベルのＲＡＳＭｉ号（第１１図ｂ）を出力し、カラム
アドレスに対して同じくＬレベルのＣＡＳ”信号（同図
Ｃ）を出力する。スタティックカラムモードでは、ＣＡ
Ｓ”信号がＬレベルのままで、それぞれのカラムアドレ
スがデータ（第１１図ｄ）として与えられてこれらのア
ドレスが切り換わることになる。
第１２図は、このスタティックカラムモードのＤＲＡＭ
を使用するメモリ制御装置のリフレッシュサイクルを表
わしたものであり、先の実施例の第７図に対応する。こ
の変形例でも第１２図すおよびＣに示すようにＣＡＳビ
フォアＲＡＳ・リフレッシュ方式を採用している。リフ
レッシュタイマ３４からは、リフレッシュ・リクエスト
信号４１が出力されるのとほぼ同一タイミングでタグフ
ラッジ信号４２（第１１図ｄ）がロウアドレスタグメモ
リ３１に供給され、その内容を無効化する。
を使用するメモリ制御装置のリフレッシュサイクルを表
わしたものであり、先の実施例の第７図に対応する。こ
の変形例でも第１２図すおよびＣに示すようにＣＡＳビ
フォアＲＡＳ・リフレッシュ方式を採用している。リフ
レッシュタイマ３４からは、リフレッシュ・リクエスト
信号４１が出力されるのとほぼ同一タイミングでタグフ
ラッジ信号４２（第１１図ｄ）がロウアドレスタグメモ
リ３１に供給され、その内容を無効化する。
これは、先の実施例と同様に各メモリバンクのＤＲＡＭ
に保持されていたロウアドレスが切り替わるためである
。
に保持されていたロウアドレスが切り替わるためである
。
「発明の効果」
以上説明したように請求項１記載の発明によれば、複数
バンクからなる高速ページモードのＤＲＡＭについて、
バンクごとのロウアドレスを格納するロウアドレスタグ
メモリを用意して、ここから読み出されるロウアドレス
とアクセスの対象トするメモリバンクのロウアドレスを
比較することにしたので、バンクアドレスが一致しなく
ても高速ページモードでメモリをアクセスすることがで
き、メモリバンク間の転送を高速で行うことができると
いう利点がある。
バンクからなる高速ページモードのＤＲＡＭについて、
バンクごとのロウアドレスを格納するロウアドレスタグ
メモリを用意して、ここから読み出されるロウアドレス
とアクセスの対象トするメモリバンクのロウアドレスを
比較することにしたので、バンクアドレスが一致しなく
ても高速ページモードでメモリをアクセスすることがで
き、メモリバンク間の転送を高速で行うことができると
いう利点がある。
また、請求項２記載の発明によれば、複数バンクからな
るスタティックカラムモードのＤＲＡＭについて、バン
クごとのロウアドレスを格納するロウアドレスタグメモ
リを用意して、ここから読み出されるロウアドレスとア
クセスの対象となるメモリバンクのロウアドレスを比較
することにしたので、バンクアドレスが一致しなくても
スタティックカラムモードでメモリをアクセスすること
ができ、メモリバンク間の転送を高速で行うことができ
るという利点がある。
るスタティックカラムモードのＤＲＡＭについて、バン
クごとのロウアドレスを格納するロウアドレスタグメモ
リを用意して、ここから読み出されるロウアドレスとア
クセスの対象となるメモリバンクのロウアドレスを比較
することにしたので、バンクアドレスが一致しなくても
スタティックカラムモードでメモリをアクセスすること
ができ、メモリバンク間の転送を高速で行うことができ
るという利点がある。
第１図〜第７図は本発明の一実施例を説明するためのも
ので、このうち第１図はメモリ制御装置とこれによって
制御されるメモリを表わしたブロック図、第２図はアド
レス情報の構成を表わした説明図、第３図は通常のアク
セスモードを表わしたタイミング図、第４図はロウアド
レスタグメモリと各メモリブロックの関係を表わした説
明図、第５図は高速ページモードを表わしたタイミング
図、第６図は通常のアクセスサイクルと高速ページモー
ドにおけるアクセスサイクルを対比したタイミング図、
第７図はリフレッシュサイクルを表わしたタイミング図
、第８図〜第１２図は本発明の詳細な説明するためのも
ので、このうち第８図はこの変形例におけるメモリ制御
装置とこれによって制御されるメモリを表わしたブロッ
ク図、第９図は通常のアクセスモードを表わしたタイミ
ング図、第１０図はロウアドレスコンバレータノ比較結
果が一致した場合のスタティックカラムモードを説明す
るためのタイミング図、第１１図はスタティックカラム
モードにふける通常のアクセスモードとスタティックカ
ラムモードを比較したタイミング図、第１２図はリフレ
ッシュサイクルを表わしたタイミング図、第１３図は従
来における複数バンクのメモリブロックを有するメモリ
とその制御装置を表わしたブロック図、第１４図はこの
ような従来の装置におけるメモリのアクセス方法を説明
するためのタイミング図である。 １１・・・・・・メモリブロック（高速ベージモードの
ＤＲＡＭ）、 １６・・・・・・中央演算処理装置、 ３１・・・・・・ロウアドレスタグメモリ、３２・・・
・・・ロウアドレスコンパレータ、３３．５１・・・・
・・ＤＲＡＭアクセスタイミング装置、 ５２・・・・・・メモリブロック （スタティックカラ
ムモードのＤＲＡＭ）。 出 願 人 富士ゼロックス株式会社代 理 人
弁理士 山 内 梅 雄第３図 第２図 （ｇ） ３ｇ ＤＴＡＣＫ” 一通隼の アクゎスフイヮ、、−−−−、Ｑτ−ジモードプイワル
（ｈ） ＤＴＡＣＫ” （ｈ） ＤＴＡＣＫ” 第７図 （Ｃ） （ｄ） ＣＡＳ’ −１」＝ＷＴＡＧＦＬＵＳＨ
ので、このうち第１図はメモリ制御装置とこれによって
制御されるメモリを表わしたブロック図、第２図はアド
レス情報の構成を表わした説明図、第３図は通常のアク
セスモードを表わしたタイミング図、第４図はロウアド
レスタグメモリと各メモリブロックの関係を表わした説
明図、第５図は高速ページモードを表わしたタイミング
図、第６図は通常のアクセスサイクルと高速ページモー
ドにおけるアクセスサイクルを対比したタイミング図、
第７図はリフレッシュサイクルを表わしたタイミング図
、第８図〜第１２図は本発明の詳細な説明するためのも
ので、このうち第８図はこの変形例におけるメモリ制御
装置とこれによって制御されるメモリを表わしたブロッ
ク図、第９図は通常のアクセスモードを表わしたタイミ
ング図、第１０図はロウアドレスコンバレータノ比較結
果が一致した場合のスタティックカラムモードを説明す
るためのタイミング図、第１１図はスタティックカラム
モードにふける通常のアクセスモードとスタティックカ
ラムモードを比較したタイミング図、第１２図はリフレ
ッシュサイクルを表わしたタイミング図、第１３図は従
来における複数バンクのメモリブロックを有するメモリ
とその制御装置を表わしたブロック図、第１４図はこの
ような従来の装置におけるメモリのアクセス方法を説明
するためのタイミング図である。 １１・・・・・・メモリブロック（高速ベージモードの
ＤＲＡＭ）、 １６・・・・・・中央演算処理装置、 ３１・・・・・・ロウアドレスタグメモリ、３２・・・
・・・ロウアドレスコンパレータ、３３．５１・・・・
・・ＤＲＡＭアクセスタイミング装置、 ５２・・・・・・メモリブロック （スタティックカラ
ムモードのＤＲＡＭ）。 出 願 人 富士ゼロックス株式会社代 理 人
弁理士 山 内 梅 雄第３図 第２図 （ｇ） ３ｇ ＤＴＡＣＫ” 一通隼の アクゎスフイヮ、、−−−−、Ｑτ−ジモードプイワル
（ｈ） ＤＴＡＣＫ” （ｈ） ＤＴＡＣＫ” 第７図 （Ｃ） （ｄ） ＣＡＳ’ −１」＝ＷＴＡＧＦＬＵＳＨ
Claims (1)
- 【特許請求の範囲】 １、メモリバンクごとにロウアドレスを格納するロウア
ドレスタグメモリと、 複数バンクからなる高速ページモードのダイナミック・
ランダム・アクセス・メモリに対するバンクアドレスが
指定されたとき前記ロウアドレスタグメモリから読み出
されたロウアドレスと、このダイナミック・ランダム・
アクセス・メモリのアクセスを行うためのロウアドレス
とを比較するコンパレータと、 このコンパレータの比較結果が一致しないとき前記アク
セスを行うためのロウアドレスを前記ロウアドレスタグ
メモリの該当するバンクに格納すると共に該当するメモ
リバンクにロウアドレスおよびカラムアドレスを与えて
通常のアクセスを行う一方、コンパレータの比較結果が
一致したとき高速ページモードでアクセスを行うメモリ
バンクアクセス制御手段 とを具備することを特徴とするメモリ制御装置。 ２、メモリバンクごとにロウアドレスを格納するロウア
ドレスタグメモリと、 複数バンクからなるスタティックカラムモードのダイナ
ミック・ランダム・アクセス・メモリに対するバンクア
ドレスが指定されたとき前記ロウアドレスタグメモリか
ら読み出されたロウアドレスと、このダイナミック・ラ
ンダム・アクセス・メモリのアクセスを行うためのロウ
アドレスとを比較するコンパレータと、 このコンパレータの比較結果が一致しないとき前記アク
セスを行うためのロウアドレスを前記ロウアドレスタグ
メモリの該当するバンクに格納すると共に該当するメモ
リバンクにロウアドレスおよびカラムアドレスを与えて
通常のアクセスを行う一方、コンパレータの比較結果が
一致したときスタティックカラムモードでアクセスを行
うメモリバンクアクセス制御手段 とを具備することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17735390A JPH0465739A (ja) | 1990-07-06 | 1990-07-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17735390A JPH0465739A (ja) | 1990-07-06 | 1990-07-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465739A true JPH0465739A (ja) | 1992-03-02 |
Family
ID=16029488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17735390A Pending JPH0465739A (ja) | 1990-07-06 | 1990-07-06 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7174418B2 (en) | 2003-04-30 | 2007-02-06 | Hynix Semiconductor Inc. | Semiconductor memory device for enhancing refresh operation in high speed data access |
| US7363460B2 (en) | 2003-04-30 | 2008-04-22 | Hynix Semiconductor Inc. | Semiconductor memory device having tag block for reducing initialization time |
| USRE41589E1 (en) | 1993-09-08 | 2010-08-24 | Renesas Technology Corp. | Memory system performing fast access to a memory location by omitting the transfer of a redundant address |
-
1990
- 1990-07-06 JP JP17735390A patent/JPH0465739A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41589E1 (en) | 1993-09-08 | 2010-08-24 | Renesas Technology Corp. | Memory system performing fast access to a memory location by omitting the transfer of a redundant address |
| US7174418B2 (en) | 2003-04-30 | 2007-02-06 | Hynix Semiconductor Inc. | Semiconductor memory device for enhancing refresh operation in high speed data access |
| US7363460B2 (en) | 2003-04-30 | 2008-04-22 | Hynix Semiconductor Inc. | Semiconductor memory device having tag block for reducing initialization time |
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