JPH07230407A

JPH07230407A - 情報記憶媒体アクセス制御方法および該方法を用いた情報処理装置

Info

Publication number: JPH07230407A
Application number: JP6020468A
Authority: JP
Inventors: Takeshi Maeda; 武前田; Takeshi Shiobara; 毅塩原; Takeshi Kijima; 剛鬼島
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】大容量かつ高速動作が常時可能な情報記憶媒
体アクセス制御方法および回路規模の縮小および省電力
化を実現する情報処理装置を提供する。【構成】中央処理装置からのアドレスに応じてページ
アドレスおよびページ内アドレスを送出し、複数のメモ
リへアクセスする情報記憶媒体アクセス制御方法および
該方法を用いた情報処理装置であって、前記中央処理装
置からのアドレスを識別し、該アドレスのページが同一
である時は、前記複数のメモリのうち大容量のメモリの
同一ページへ高速ページモード動作でアクセスし、前記
アドレスのページが異なる時は、前記複数のメモリのう
ち高速動作のメモリへアクセスするようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報記憶媒体アクセス
制御方法および該方法を用いた情報処理装置に関し、特
に、大容量のメモリと、高速動作のメモリとを併用した
情報記憶媒体アクセス制御方法および該方法を用いた情
報処理装置に関するものである。

【０００２】

【従来の技術】従来、情報記憶媒体アクセス制御回路
（以下、メモリアクセス制御回路という）として、例え
ば、特開平２−１３０７９２号公報に開示されているよ
うに、プログラムのコード部とデータ部を独立した記憶
媒体（以下、メモリという）に配置し、各々を高速ペー
ジモード動作で制御することにより、コード部およびデ
ータ部メモリへのランダムアクセスに対して、情報の書
き込み／読み出しを高速で行う技術が知られている。

【０００３】図５は前記特開平２−１３０７９２号公報
に開示されているメモリアクセス制御回路のブロック構
成図である。

【０００４】図５において、１は中央処理装置（以下、
ＣＰＵという）である。

【０００５】２はコード部メモリ、３はレジスタＡ、４
はコンパレータＡ、５はロウ／カラムアドレス切替回路
Ａ（以下、Ｒ／Ｃ切替回路Ａ５という）、６はタイミン
グ制御回路Ａ、１２はロウアドレス（ページアドレ
ス）、１３はコードメモリアクセスストローブ信号（Co
de Memory Access Strobe Signal:以下、ＣＭＡＳ信号
１３という）、１４はレジスタ３の出力１Ａ、１５はコ
ンパレータ４の出力２Ａ、１６はロウ／カラムアドレス
切換タイミング信号Ａ（以下、Ｒ／Ｃ切換信号Ａ１６と
いう）、１７はメモリアドレスＡ、１８はコード部メモ
リ２へのロウアドレスストローブ信号（Row Adress Str
obe Signal-Negative:以下、ＲＡＳ−Ｎ信号１８とい
う）、１９はコード部メモリ２へのカラムアドレススト
ローブ信号（Column Adress Strobe Signal-Nagative:
以下、ＣＡＳ−Ｎ信号１９という）である。

【０００６】７はデータ部メモリ、８はレジスタＢ、９
はコンパレータＢ、１０はロウ／カラムアドレス切替回
路Ｂ（以下、Ｒ／Ｃ切替回路Ｂ１０という）、１１はタ
イミング制御回路Ｂ、２０はデータ部メモリ７へのアク
セスストローブ信号（以下、ＤＭＡＳ信号２０とい
う）、２１はレジスタ８の出力１Ｂ、２２はコンパレー
タ９の出力２Ｂ、２３はロウ／カラムアドレス切換タイ
ミング信号Ｂ（以下、Ｒ／Ｃ切換信号Ｂ２３という）、
２４はメモリアドレスＢ、２５はデータ部メモリ７への
ロウアドレスストローブ信号（Row Adress Strobe Sign
al-Negative:以下、ＲＡＳ−Ｎ信号２５という）、２６
はデータ部メモリ７へのカラムアドレスストローブ信号
（Column Adress Strobe Signal-Nagative:以下、ＣＡ
Ｓ−Ｎ信号２６という）、２７はカラムアドレスであ
る。

【０００７】以下、図５に示す従来技術によるメモリア
クセス制御回路の概略動作について説明する。

【０００８】まず、ＣＰＵ１からコード部メモリ２へペ
ージ内アドレスのアクセスが要求された場合について説
明する。

【０００９】まず、レジスタ３には、コード部メモリ２
への最後のアクセス時のロウアドレス（ページアドレ
ス）１２が記憶されているものとする。

【００１０】ＣＰＵ１がＣＭＡＳ信号１３を送出し、ロ
ウアドレス１２としてコード部メモリ２をアクセスする
と、コンパレータ４はレジスタ３に記憶されている前回
アクセス時のロウアドレス（出力１Ａ１４）と今回アク
セスされたロウアドレス１２とを比較し、一致（ヒッ
ト）を検出する。

【００１１】一致が検出された場合は、この検出結果で
ある出力２Ａ１５がタイミング制御回路Ａ６に与えられ
る。すると、タイミング制御回路Ａ６はロウアドレス１
２に変化がないため、ロウアドレッシングサイクルを省
略し、カラムアドレッシングサイクルのみを実行するよ
うにＲＡＳ−Ｎ信号１８、ＣＡＳ−Ｎ信号１９およびＲ
／Ｃ切換信号Ａ１６を送出する。

【００１２】次に、ＣＰＵ１がコード部メモリ２へのペ
ージ外アドレスを要求すると、不一致（ミスヒット）が
検出され、タイミング制御回路Ａ６は、ロウアドレッシ
ングサイクルおよびカラムアドレッシングサイクルの２
回のアドレッシングサイクルを実行するようにＲＡＳ−
Ｎ信号１８、ＣＡＳ−Ｎ信号１９およびＲ／Ｃ切換信号
Ａ１６をＲ／Ｃ切換回路Ａ５に送出し、ロウアドレス１
２およびカラムアドレス２７を時分割でメモリアドレス
Ａ１７として前記コード部メモリ２にアクセスを行う。

【００１３】同様に、ＣＰＵ１からデータ部メモリ７へ
のアクセスの場合も、ロウアドレス１２、カラムアドレ
ス２７、ＤＭＡＳ信号２０、レジスタＢ８の出力１Ｂ２
１、アドレス比較結果であるコンパレータＢ９の出力２
Ｂ２２、タイミング制御回路１１、ＲＡＳ−Ｎ信号２
５、ＣＡＳ−Ｎ信号２６、Ｒ／Ｃ切換信号Ｂ２３さらに
は、Ｒ／Ｃ切換回路Ｂ１０とその出力であるメモリアド
レスＢ２４により制御する。

【００１４】これにより、コード部とデータ部のように
アドレスの分散した領域へのランダムアクセスにおいて
も、高速ページモード動作を継続してアクセスを行うよ
うにしたものである。

【００１５】図６は前記従来技術におけるメモリアドレ
スマップを示す図である。図６に示すように、メモリア
ドレスマップ６０は、その内容の理解を容易にするため
アドレスを４ビット幅とし、上位２ビット（ｂ２，ｂ
３）をロウアドレス１２、下位２ビット（ｂ０，ｂ１）
をカラムアドレス２７に対応させるものとする。

【００１６】また、この１６通りの領域の下位８通り
（００００Ｂ〜０１１１Ｂ）の領域Ａ６１をコード部メ
モリ２に、上位８通り（１０００Ｂ〜１１１１Ｂ）の領
域Ｂ６２をデータ部メモリ７に、それぞれ割当てる。

【００１７】さらに、領域Ａ６１のうち下位４通り（０
０００Ｂ〜００１１Ｂ）をページ（１）６１１、上位４
通り（０１００Ｂ〜０１１１Ｂ）をページ（２）６１２
とし、領域Ｂ６２のうち下位４通り（１０００Ｂ〜１０
１１Ｂ）をページ（１’）６２１、上位４通り（１１０
０Ｂ〜１１１１Ｂ）をページ（２’）６２２とする。

【００１８】このように対応させたメモリアドレスマッ
プ６０において、前記従来技術が有効となる場合は、始
めに０００１Ｂ（コード部メモリ２のページ１）６１１
１にアクセスした後、１００１Ｂ（データ部メモリ７の
ページ（１’））６２１１にアクセスし、さらに、その
後００１０Ｂ（コード部メモリ２のページ１）６１１２
にアクセスしたような場合である。

【００１９】この場合、領域Ａ（コード部メモリ２）６
１→領域Ｂ（データ部メモリ７）６２→領域Ａ（コード
部メモリ２）６１とランダムアクセスとなるが、領域Ａ
（コード部メモリ２）６１へのアクセスが同一ページ
（同一のロウアドレス（００ＸＸＢ））へのアクセスの
ため、高速ページモード動作が継続されるので、アクセ
ス性能の低下を防ぐことができる。

【００２０】なお、上記文章中のビット表示、例えば、
「０００１Ｂ」の最後の「Ｂ」は、２進表示を示すもの
であり、以降の文章中の表示についても同様の意味を表
すものとする。

【００２１】図７は前記従来技術が有効となるタイミン
グチャートを示す図である。図７に示すように、１回目
のコード部メモリ２のページ（１）７１へのアクセスと
２回目のコード部メモリ２のページ（１）７２へのアク
セスが同一ページへのアクセスのため、高速ページモー
ド動作が継続され、２回目はＲＡＳ−Ｎ信号１８「図７
においては、ＲＡＳ（上部にバーが引いてある信号）１
８に変化がない」を必要とせず、ＣＡＳ−Ｎ信号１９
「図７においては、ＣＡＳ（上部にバーが引いてある信
号）１９のみ変化している」のみでコード部メモリ２ヘ
のアクセスを行うことができる。

【００２２】

【発明が解決しようとする課題】しかしながら、前記従
来技術では、図８に示すように、最初にコード部メモリ
２のページ（１）（０００１Ｂ）８１へのアクセス後、
データ部メモリ７のページ（１’）（１０１０Ｂ）８２
にアクセスし、さらに、その後コード部メモリ２のペー
ジ（２）（０１１１Ｂ）８３にアクセスするような場合
には、１回目（０００１Ｂ）と２回目（０１１１Ｂ）の
コード部メモリ２へのアクセスのページが異なる（ロウ
アドレスが異なる）（ＲＡＳの上部にバーが引いてある
信号１８が変化している）ために、高速ページモード動
作が中断され、アクセス性能の低下を招くという問題が
あった。

【００２３】さらに、前記従来技術では、プログラムの
コード部とデータ部を、各々独立したメモリに保持する
ために、複雑なＤＲＡＭ制御回路を２つ必要とし、回路
規模が大きくなると共に、複数のＤＲＡＭのリフレッシ
ュが必要となり、消費電力が増大するという問題があっ
た。

【００２４】本発明の目的は、メモリへのアクセス性能
の低下を招くことなく、大容量で、常に高速動作が可能
な情報記憶媒体アクセス制御方法を提供することにあ
る。

【００２５】本発明の他の目的は、前記情報記憶媒体ア
クセス制御方法を用いて回路規模の縮小および省電力化
を実現する情報処理装置を提供することにある。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２７】すなわち、前記中央処理装置からのアドレ
スを識別し、該アドレスのページが同一である時は、前
記複数のメモリのうち大容量のメモリの同一ページへ高
速ページモード動作でアクセスし、前記アドレスのペー
ジが異なる時は、前記複数のメモリのうち高速動作のメ
モリへアクセスするようにしたものである。

【００２８】また、中央処理装置と、該中央処理装置か
らのアドレスに応じてページアドレスおよびページ内ア
ドレスを送出するアドレス送出手段と、該アドレス送出
手段によって送出されるアドレスのページが同一である
時に使用する大容量のメモリと、前記アドレスのページ
が異なる時に使用する高速動作のメモリと、前記大容量
のメモリおよび前記高速動作のメモリが最後にアクセス
されたアドレスを保持する保持手段と、前記大容量のメ
モリおよび前記高速動作のメモリへのアクセス時に現在
アクセスされているアドレスと前記保持手段の保持出力
とを比較する比較手段と、該比較手段の比較結果に基づ
いて前記大容量のメモリおよび前記高速動作のメモリへ
のアクセスを制御するアクセス制御手段と、前記中央処
理装置からの指示に基づいて前記アクセス制御手段に前
記大容量のメモリおよび前記高速動作のメモリへの情報
の書き込み／読み出し信号を送出する信号送出手段とを
備えたものである。

【００２９】

【作用】前記手段によれば、前記中央処理装置からのア
ドレスが識別され、該アドレスのページが同一である時
は、前記複数のメモリのうち大容量のメモリの同一ペー
ジへ高速ページモード動作でアクセスが行われ、前記ア
ドレスのページが異なる時は、前記複数のメモリのうち
高速動作のメモリへアクセスが行われるので、複数のメ
モリへのアクセスを常に高速で行うことができる。

【００３０】

【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。

【００３１】図１は本発明を適用した一実施例の大容量
メモリと高速動作のメモリとを用いた情報処理装置の概
略構成を示すブロック図である。

【００３２】図１において、１０１は大容量のメモリ、
１０２は高速動作のメモリ、本実施例では、前記大容量
のメモリ１０１には、例えば、ダイナミック・ランダム
・アクセス・メモリ（以下、ＤＲＡＭ１０１という）を
用い、前記高速動作のメモリ１０２には、例えば、スタ
ティック・ランダム・アクセス・メモリ（以下、ＳＲＡ
Ｍという）を用いる。

【００３３】１０３は中央処理装置（以下、ＣＰＵ１０
３と略す）であり、ＤＲＡＭ１０１およびＳＲＡＭ１０
２へのアクセスなどの処理を行う。

【００３４】１０４はＣＰＵアドレスであり、メモリの
情報の書き込み／読みだし領域を示すものである。

【００３５】１０５はアドレスマルチプレクサであり、
ＣＰＵアドレス１０４を行アドレスまたは列アドレスに
変換する。

【００３６】１０６は本発明の主要部分のメモリアクセ
ス制御回路であり、ＤＲＡＭ１０１またはＳＲＡＭ１０
２の選択、メモリに対するリード（読みだし）／ライト
（書き込み）などの制御を行う。

【００３７】１０７はアドレス切替え信号（Row Select
Column Select-Positive:以下、ＲＳＣＳ−Ｐ信号１０
７と略す）であり、メモリアクセス制御回路１０６から
アドレスマルチプレクサ１０５に送出され、ＣＰＵアド
レス１０４から行アドレスまたは列アドレスへの切り換
えを指示するものである。

【００３８】１０８はメモリアドレスであり、アドレス
マルチプレクサ１０５によって変換された行または列の
アドレスを示すものである。

【００３９】１０９はＲＡＳ−Ｎ信号であり、１１０は
ＣＡＳ−Ｎ信号である。

【００４０】メモリアドレス１０８と前記ＲＡＳ−Ｎ信
号１０９および前記ＣＡＳ−Ｎ信号１１０により、ＤＲ
ＡＭ１０１内のメモリセルを確定する。

【００４１】１１１はアドレス比較回路であり、前回ア
クセスされたメモリアドレス１０８と現在アクセスされ
ているメモリアドレス１０８とを比較し、比較結果１１
４として出力する。

【００４２】１１２はロウアドレスラッチ回路であり、
過去に取り込んだロウアドレス１１３をラッチ（記憶）
しておくものである。

【００４３】１１５はチップセレクト信号（Chip Selec
t-Negative:以下、ＣＳ−Ｎ信号１１５と略す）であ
り、ＳＲＡＭ１０２へのアクセスを選択する信号であ
る。

【００４４】１１６はＳＲＡＭライト信号（SRAM Write
Enable-Negative:以下、ＳＷＥ−Ｎ信号１１６と略
す）であり、ＳＲＡＭ１０２へのライト（書き込み）を
指示する信号である。

【００４５】１１７はウェイト信号であり、ＳＲＡＭ１
０２へのアクセス開始後、ＤＲＡＭ１０１が待機状態で
あることをＣＰＵ１０３に通知するための信号であり、
メモリアクセス制御回路１０６からバス制御回路１１８
に送出される。

【００４６】１１９はレディ信号（Ready-Negative:以
下、ＲＤＹ−Ｎ信号１１９と略す）であり、前記ウェイ
ト信号１１７を受けて、ＤＲＡＭ１０１が待機状態であ
ることをＣＰＵ１０３に通知する。

【００４７】１２０はステータスであり、前記バス制御
回路１１８がＣＰＵ１０３から、この信号を受け、コマ
ンド１２１（ＤＲＡＭ１０１、およびＳＲＡＭ１０２に
共通なメモリリード／ライトコマンド）をメモリアクセ
ス制御回路１０６に送出する。

【００４８】１２２はＤＲＡＭライト信号（DRAM Write
Enable-Negative:以下、ＤＷＥ−Ｎ信号１２２と略
す）であり、ＤＲＡＭ１０１への書き込みを指示する信
号である。

【００４９】１２３はデータバスであり、ＤＲＡＭ１０
１、およびＳＲＡＭ１０２へのデータの伝送路である。

【００５０】本実施例における情報処理装置は以上の構
成からなり、特に、メモリとしてＤＲＡＭ１０１および
ＳＲＡＭ１０２を併用することにより、大容量であっ
て、かつ高速動作が常に可能なメモリ構成としている。

【００５１】以下、図１を用いて、本実施例の情報処理
装置の動作の概要について説明する。

【００５２】図１に示すように、まず、ＣＰＵ１０３が
メモリアクセスを要求すると、ＣＰＵアドレス１０４は
アドレスマルチプレクサ１０５で、メモリアクセス制御
回路１０６より出力されるアドレス切換え信号１０７に
よって、ロウ（行）およびカラム（列）のメモリアドレ
ス１０８に変換される。

【００５３】これをメモリアクセス制御回路１０６から
のＲＡＳ−Ｎ信号１０９、ＣＡＳ−Ｎ信号１１０により
取込むことにより、ＤＲＡＭ１０１内のメモリセルを確
定する。

【００５４】この時、ロウアドレス１０８は比較回路１
１１にも与え、ロウアドレスラッチ回路１１２に過去に
取込んだロウアドレス１１３と比較し、比較結果１１４
をメモリアクセス制御回路１０６に出力する。

【００５５】この結果、一致（ヒット）していればＤＲ
ＡＭ１０１へのアクセスを高速ページモード動作で継続
するためにＲＡＳ−Ｎ信号１０９はアサート（「有効」
を意味する：以後同様の意味として使用する）したまま
でＣＡＳ−Ｎ信号１１０のみでＤＲＡＭ１０１にアクセ
スを行う。

【００５６】この時、ＳＲＡＭ１０２は無効状態とする
ため、メモリアクセス制御回路１０６から出力するＣＳ
−Ｎ信号１１５およびＳＷＥ−Ｎ信号１１６はアサート
しないようにする。

【００５７】一方、不一致（ミスヒット）と判断された
場合には、ＲＡＳ−Ｎ信号１０９のネゲート（「無効」
を意味する：以後同様の意味として使用する）と同時
に、ＳＲＡＭ１０２をアクセスするためにＣＳ−Ｎ信号
１１５および、ライトサイクル（書き込み動作）であれ
ばＳＷＥ−Ｎ信号１１６をアサートし、ＳＲＡＭ１０２
に対してアクセスを行う。

【００５８】この時、ＳＲＡＭ１０２のアクセス先は、
メモリアドレス１０８によるＤＲＡＭ１０１のロウアド
レスで示されるメモリセルとなる（ミスヒット時なので
プリチャージ期間中ロウアドレスが選択されてい
る。）。

【００５９】ＳＲＡＭ１０２へのアクセス開始後、メモ
リアクセス制御回路１０６からのウェイト信号１１７を
解除し、これをバス制御回路１１８が受けてＲＤＹ−Ｎ
信号１１９をＣＰＵ１０３に出力する。

【００６０】この間にＲＡＳ−Ｎ信号１０９に対するプ
リチャージ時間は確保することができ、ＣＰＵ１０３が
次のメモリサイクルを開始すると、ＲＡＳ−Ｎ信号１０
９および、ＣＡＳ−Ｎ信号１１０によりロウ／カラムの
メモリアドレス１０８を即取込むことが可能となり、ミ
スヒット時のＲＡＳ−Ｎ信号１０９のプリチャージ時間
確保に伴うアクセス速度の低下を抑えることができる。

【００６１】ここで、リード（読み出し）もしくはライ
ト（書き込み）サイクルの判別は、ＣＰＵ１０３からの
ステータス信号１２０をバス制御回路１１８が受けて、
ＤＲＡＭ１０１および、ＳＲＡＭ１０２に共通なコマン
ド１２１をメモリアクセス制御回路１０６に出力する。

【００６２】これにより、ライトサイクルであれば、Ｄ
ＷＥ−Ｎ信号１２２もしくはＳＷＥ−Ｎ信号１１６を出
力する。

【００６３】また、本発明に係るメモリアクセス制御回
路１０６は、ＤＲＡＭ１０１とＳＲＡＭ１０２に対して
同時にアクセスすることがなく、必ずどちらかのメモリ
はハイ・インピーダンス状態となるため、データバス１
２３はＤＲＡＭ１０１およびＳＲＡＭ１０２間で直接接
続が可能である。

【００６４】図２は本実施例のメモリアクセス制御回路
１０６の構成を示すブロック図である。

【００６５】図２において、２０１はセレクタ２回路で
あり、前記アドレス比較回路１１１からの比較結果１１
４を受けて、メモリ選択信号２０２を出力する。

【００６６】２０３はＲＡＳ−Ｎ生成回路であり、前記
ＲＡＳ−Ｎ信号１０９、および前記ＲＳＣＳ−Ｐ信号１
０７の状態（アサート、またはネゲート）を制御する。

【００６７】２０４はＣＳ−Ｎ生成回路であり、前記Ｃ
Ｓ−Ｎ信号１１５の状態を制御するものである。

【００６８】２０６はメモリアクセス信号生成回路であ
り、メモリアクセス信号２０７を生成し、ＣＰＵアドレ
ス１０４に応じて、前記ＲＡＳ−Ｎ信号生成回路２０３
および前記ＣＳ−Ｎ信号生成回路２０４に出力する。

【００６９】２０８はＤＲＡＭ用ライトイネーブル信号
生成回路（DRAM Write Enable-Negative:以下、ＤＷＥ
−Ｎ生成回路２０８という）であり、ＤＲＡＭ１０１へ
の書き込み動作を許可する前記ＤＷＥ−Ｎ信号１２２を
生成する。

【００７０】２０９はＳＲＡＭ用ライトイネーブル信号
生成回路（SRAM Write Enable-Negativ:以下、ＳＷＥ−
Ｎ生成回路２０９という）であり、ＳＲＡＭ１０２への
書き込み動作を許可する前記ＳＷＥ−Ｎ信号１１６を生
成する。

【００７１】２１０はＣＡＳ−Ｎ生成回路であり、前記
ＣＡＳ−Ｎ信号１１０を生成し、ウェイト制御回路２１
１に出力する。

【００７２】２１２はフラグ生成回路であり、ＳＲＡＭ
１０２への書き込みが行われたことを示すフラグデータ
２１３を生成する。

【００７３】フラグ生成回路２１２は、ＯＲ回路２０５
と、ＮＯＲ回路２１６と、ラッチ回路２１８とから構成
される。

【００７４】２０５はＯＲ回路であり、前記メモリ選択
信号２０２、前記ＣＳ−Ｎ信号１１５、および前記コマ
ンド１２１のＯＲ（論理和）をとり、リセット信号２２
４（後述する）を出力する。

【００７５】２１６はＮＯＲ回路であり、前記デコード
出力２１５、および前記ＳＷＮ−Ｎ信号１１６、さらに
前記ＣＳ−Ｎ信号１１５を入力として、その出力をクロ
ック２１７とする。

【００７６】２１８はラッチ回路であり、前記クロック
２１７、およびリセット信号２２４（後述する）を入力
とし、前記フラグデータ２１３の「Ｈ」、「Ｌ」レベル
を記憶しておくものである。

【００７７】２１４はデコーダ回路であり、前記フラグ
データ２１３をセットするために前記ＣＰＵアドレス１
０４をデコードし、デコード出力２１５として出力す
る。

【００７８】２１９はマルチプレクス回路であり、前記
ＣＰＵアドレス１０４により、該当する前記フラグデー
タ２１３を選択し、セレクタ１回路切換え信号２２０と
して、セレクタ１回路２２１に出力する。

【００７９】２２２は固定データであり、前記セレクタ
１回路２２１によって、前記比較結果１１４またはこの
固定データ２２２を選択し、出力データ２２３として前
記セレクタ２回路２０１に出力する。

【００８０】２２４はリセット信号であり、この信号の
アサートにより、前記ラッチ回路２１８がリセットされ
る。

【００８１】以下、本実施例のメモリアクセス制御回路
１０６の動作について説明する。

【００８２】本実施例によるメモリアクセスの動作には
次のものがある。

【００８３】（１）メモリライトサイクルがヒットであ
ればＤＲＡＭ１０１に書込む。

【００８４】（２）メモリライトサイクルがミスヒット
であればＳＲＡＭ１０２に書込む。ここで前記ＳＲＡＭ
１０２にデータが書込まれた場合、該当するアドレスの
ＳＲＡＭデータが有効であることを示すフラグをセット
する。

【００８５】（３）メモリリードサイクルにおいて該当
アドレスのフラグがセットされていればデータをＳＲＡ
Ｍ１０２より読み出す。

【００８６】（４）メモリリードサイクルにおいて該当
アドレスのフラグがリセットされていればデータをＤＲ
ＡＭ１０１より読み出す。

【００８７】まず、上記（１）の場合、図２に示すよう
に、高速ページモード動作がヒット状態であるため比較
結果１１４がヒット情報としてメモリアクセス制御回路
１０６内のセレクタ２回路２０１に出力される。

【００８８】このセレクタ２回路２０１は、メモリリー
ド／ライトコマンド１２１によって切換えられ、ここで
は比較結果１１４を選択し、メモリ選択信号２０２とし
て、ＲＡＳ−Ｎ生成回路２０３、ＣＳ−Ｎ生成回路２０
４およびＯＲ回路２０５に出力する。

【００８９】このメモリ選択信号２０２とＣＰＵアドレ
ス１０４により、メモリアクセス信号生成回路２０６で
生成されるメモリアクセス信号２０７によって、ＲＡＳ
−Ｎ生成回路２０３は高速ページモード動作を継続する
ために、ＲＡＳ−Ｎ信号１０９をアサートのままとし、
ＲＳＣＳ−Ｐ信号１０７もカラムアドレス選択のままと
する。

【００９０】また、ＣＳ−Ｎ生成回路２０４では高速ペ
ージモード動作がヒット時には、ＳＲＡＭ１０２へのア
クセスを禁止するために、ＣＳ−Ｎ信号１１５をネゲー
ト状態にする。

【００９１】さらに、ＣＳ−Ｎ信号１１５は、ＤＷＥ−
Ｎ生成回路２０８およびＳＷＥ−Ｎ生成回路２０９にも
出力する。

【００９２】このＣＳ−Ｎ信号１１５と、コマンド１２
１のライト情報により、ＤＷＥ−Ｎ信号１２２をアサー
トし、ＳＷＥ−Ｎ信号１１６はアサートしない。

【００９３】また、アクセスの終了はＣＡＳ−Ｎ生成回
路２１０より出力されるＣＡＳ−Ｎ信号１１０のアサー
ト状態をウェイト制御回路２１１が受けて、ウェイト信
号１１７を解除する。

【００９４】次に、上記（２）の場合、継続中の高速ペ
ージモード動作に対し比較結果１１４がミスヒットを示
す。このミスヒット情報が、セレクタ２回路２０１によ
ってＲＡＳ−Ｎ生成回路２０３に与えられ、ＲＡＳ−Ｎ
信号１０９をネゲートする。

【００９５】これと同時にＣＳ−Ｎ生成回路２０４は、
比較結果１１４のミスヒット情報によりＳＲＡＭ１０２
へのアクセスを行うために、ＣＳ−Ｎ信号１１５をアサ
ートする。

【００９６】また、ＳＲＡＭ１０２への書き込み動作を
許可するＳＷＥ−Ｎ信号１１６については、ＣＳ−Ｎ信
号１１５のアサートにより、ＳＷＥ−Ｎ信号１１６がア
サートとなる。

【００９７】さらに、本アクセスのＳＲＡＭ１０２に対
する書き込みのあったことを示すためにフラグ生成回路
２１２のフラグデータ２１３をセットする必要がある。
そのためＣＳ−Ｎ信号１１５とＣＰＵアドレス１０４を
デコーダ回路２１４でデコードしたデコード出力２１
５、さらにＳＷＥ−Ｎ信号１１６をＮＯＲ回路２１６の
入力とし、その出力をクロック２１７としてラッチ回路
２１８に与える。

【００９８】このラッチ回路２１８のデータ端子は論理
レベル「Ｈ」に固定してあるため、ＳＲＡＭ１０２への
書き込みがある場合には、ＤＲＡＭ１０１のアドレスに
対応したフラグデータ２１３を「Ｈ」レベルにする。

【００９９】ここで、ＤＲＡＭ１０１のアドレスに対応
したフラグを設定することは、ＳＲＡＭ１０２のアドレ
スがＤＲＡＭ１０１のロウアドレスとなっているため、
同じロウアドレスの中のどのカラムアドレスにアクセス
したか記憶しておく必要があるためである。

【０１００】次に、上記（３）の場合、ＣＰＵアドレス
１０４によりマルチプレクス回路２１９が該当するフラ
グデータ２１３を選択し、セレクタ１回路切換え信号２
２０としてセレクタ１回路２２１に出力する。

【０１０１】このセレクタ１回路２２１の入力は、比較
結果１１４もしくは固定データ２２２（固定データはＳ
ＲＡＭ１０２をアクセスするために、比較結果１１４の
ミスヒット時の論理と同一にし、ここでは「Ｌ」レベル
とする）であり、この場合、フラグデータ２１３がセッ
トされているため、固定データ２２２を選択する。

【０１０２】この選択された固定データ２２２は、セレ
クタ１回路２２１の出力データ２２３としてセレクタ２
回路２０１に与えられ、メモリリード／ライトコマンド
１２１によりここでも選択される。

【０１０３】以下の動作については、前述の（２）と同
様にしてＳＲＡＭ１０２に対するメモリリードサイクル
が行われる。アクセスの終了は、ＣＳ−Ｎ信号１１５の
アサート状態をウェイト制御回路２１１が受けて、ウェ
イト信号１１７を解除することにより行う。

【０１０４】このように、フラグがセットされた領域へ
のリードサイクルの場合、高速ページモード動作が継続
中であっても、それを中断し、ＳＲＡＭ１０２に対する
メモリリード動作を行うが、ＳＲＡＭ１０２のサイクル
時間は、ＤＲＡＭ１０１のヒット時のサイクル時間と同
等とすることができるためにアクセス性能の低下は招か
ない。

【０１０５】次に、上記（４）の場合、フラグデータ２
１３がリセット状態であるため、ＤＲＡＭ１０１へのリ
ードサイクルとなり、セレクタ１回路２２１は、比較結
果１１４を選択し、比較結果１１４によって高速ページ
モード動作の継続もしくは中断を行う。

【０１０６】また、上記（２）によってＳＲＡＭ１０２
に書き込み、これに対するフラグをセットした後、同じ
アドレスに高速ページモード動作でＤＲＡＭ１０１に書
き込み、その後さらに同じアドレスに対してメモリリー
ドサイクルを行った場合、有効なデータは、ＤＲＡＭ１
０１に設定されているが、フラグがセットされているた
めにＳＲＡＭ１０２よりデータを読み込もうとし、正し
いデータが得られないことになる。

【０１０７】そこで、メモリライトサイクルにおいて、
高速ページモード動作がヒット状態でアクセス対象がＳ
ＲＡＭ１０２である場合には、ＯＲ回路２０５の出力で
あるリセット信号２２４がアサートされ、ラッチ回路２
１８をリセットし、フラグデータ２１３をクリアする。

【０１０８】さらに、連続してミスヒットが発生し、い
ずれのアクセスもＳＲＡＭ１０２へのアドレスが対象の
場合、最初のミスヒットサイクルでは、ＳＲＡＭ１０２
へのアクセスが行われ、この間にＤＲＡＭ１０１のＲＡ
Ｓ−Ｎ信号１０９のプリチャージが行われる。

【０１０９】そして、次のミスヒットサイクルではＣＳ
−Ｎ生成回路２０４は、ＲＡＳ−Ｎ信号１０９がネゲー
ト状態であることを検出し、ＣＳ−Ｎ信号１１５のアサ
ートを禁止し、ＲＡＳ−Ｎ信号１０９をアサートし、Ｄ
ＲＡＭ１０１の高速ページモード動作を再開する。

【０１１０】このようにＤＲＡＭ１０１とＳＲＡＭ１０
２の制御を共通の信号（ここではメモリ選択信号２０
２）で制御することで、メモリアクセス制御回路１０６
を１つにまとめることができる。

【０１１１】次に、前記従来技術に対する優位性を明確
にするため、アドレスを従来例と同じ４ビット幅とし、
上位２ビットをロウアドレス、下位２ビットをカラムア
ドレスに対応させるものとし、ページ間を跨ぐ連続アク
セスとして（０００１Ｂ）→（１０１０Ｂ）→（０１１
１Ｂ）の順に従来例のミスヒットサイクル発生（図８参
照）と同じアクセスを行うものとする。

【０１１２】図３は本実施例のアドレスマップを示す図
である。

【０１１３】図３において、３０はメモリアドレスマッ
プ、３１はＤＲＡＭ領域、３１１はページ（１）、３１
２はページ（２）、３１３はページ（３）、および３１
４はページ（４）を示しており、斜線で示した部分がＳ
ＲＡＭ１０２へのアクセスを示すＳＲＡＭ領域３２であ
る。

【０１１４】図３に示すように、ＤＲＡＭ１０１への高
速ページモード動作が継続されているものとして、まず
ページ（１）３１１の「０００１Ｂ」３１１１へのアク
セスがヒット状態で行われ、続いてページ（３）３１３
のＳＲＡＭ領域３２（「１０１０Ｂ」）へのアクセスが
行われた場合、ミスヒットであると同時に、ＳＲＡＭ１
０２をＤＲＡＭ１０１に代りにアクセスする。

【０１１５】次に、ページ（２）３１２の「０１１１
Ｂ」３１２２へのアクセスではミスヒットであるが、Ｒ
ＡＳ−Ｎ信号１０９がネゲート状態であるため、ＲＡＳ
−Ｎ信号１０９をアサートしＤＲＡＭ１０１に対するア
クセスを行う。

【０１１６】これに続いてページ（２）３１２の「０１
０１Ｂ」３１２１に対するアクセスが発生した場合は、
同一ページ内であるので、ＤＲＡＭ１０１への高速ペー
ジモード動作を継続する。

【０１１７】図４は実施例におけるライトサイクルのタ
イミングチャートを示す図である。

【０１１８】図４において、４１１はページ（１）を示
しており、図３における「０００１Ｂ」３１１１に相当
し、４１２はページ（３）を示しており、図３における
ＳＲＡＭ領域（「１０１０Ｂ」）３２に相当し、４１３
はページ（２）を示しており、図３における「０１１１
Ｂ」３１２２に相当し、４１４は同じくページ（２）を
示しているが、図３における「０１０１Ｂ」３１２１に
相当するものである。

【０１１９】前記従来技術では、プログラムのコード部
とデータ部に分けてチップを構成し、バンクインターリ
ーブ（単独で読み出し／書き込み可能なバンクと呼ばれ
るメモリのグループ単位に、読み出し／書き込みを行う
ことにより、読み出し／書き込み時間を短縮する方式）
によりメモリアクセスの高速化を図っていたが、同一チ
ップに対しページの異なる領域へのアクセスが生じると
ミスヒットとなり、ＲＡＳ−Ｎ信号１０９のプリチャー
ジ時間が必要となるため、アクセス性能の低下を招いて
いた。

【０１２０】しかし、本実施例によれば、図４に示すよ
うに、ＤＲＡＭ１０１に対しミスヒットが発生した場合
には、ＤＲＡＭ１０１の代りに高速アクセス可能なＳＲ
ＡＭ１０２をメモリとして使用し、この間にＤＲＡＭ１
０１のＲＡＳ−Ｎ信号１０９のプリチャージを行い、次
のアクセスをＤＲＡＭ１０１で直ちに実行可能とするこ
とができる。

【０１２１】以上、本実施例の説明から分かるように、
ＤＲＡＭ１０１によるメモリの大容量化に加え、ＤＲＡ
Ｍ１０１への高速ページモード動作実行中のミスヒット
時のアクセス性能の低下をＳＲＡＭ１０２へのアクセス
を行うことにより抑えることができる。

【０１２２】また、ＤＲＡＭ１０１およびＳＲＡＭ１０
２へのアクセスを１つのメモリアクセス制御回路１０６
で行うことにより、回路規模の縮小化を実現することが
できる。

【０１２３】さらに、複数のＤＲＡＭ１０１によるバン
クインターリーブを構成する必要がないため、ＤＲＡＭ
１０１のリフレッシュサイクルの発生頻度が軽減され、
消費電力を抑えることができる。

【０１２４】なお、本実施例においては、大容量のメモ
リとしてＤＲＡＭを用いたが、大容量であれば他のメモ
リ、例えば、磁気バブルメモリでもよい。同様に、高速
動作のメモリとしてＳＲＡＭを用いたが、高速動作が可
能な他のメモリ、例えば、ＥＣＬ−ＲＡＭ(Emitter Cou
pled Logic - RAM)でもよい。

【０１２５】

【発明の効果】以上、説明したように、本発明によれ
ば、以下の効果を得ることができる。

【０１２６】（１）中央処理装置からのアドレスを識別
し、該アドレスのページが同一である時は、前記複数の
メモリのうち大容量のメモリの同一ページへ高速ページ
モードでアクセスし、前記アドレスのページが異なる時
は、前記複数のメモリのうち高速動作のメモリへアクセ
スするので、メモリへのアクセスを常に高速で行うこと
ができる。

【０１２７】（２）前記大容量のメモリにＤＲＡＭを用
い、前記高速動作のメモリにＳＲＡＭを用いることによ
り、メモリの大容量化およびアクセスの高速化を同時に
実現することができる。

【０１２８】（３）前記ＤＲＡＭおよび前記ＳＲＡＭへ
の情報の書き込み／読み出しを制御するアクセス制御手
段を１つにまとめることにより、メモリアクセス制御回
路の小型化を実現することができる。

【０１２９】（４）前記アクセス制御手段が、前記ＤＲ
ＡＭへのアクセスを高速ページモード動作で行い、前記
ＤＲＡＭの異ページ間へのアクセス時には前記ＤＲＡＭ
の代りに前記ＳＲＡＭへアクセスするので、メモリアク
セスの高速化のために、バンクインターリーブのよう
に、メモリを複数個のＤＲＡＭを用いたバンク構成にす
る必要がなく、ＤＲＡＭのリフレッシュサイクルの発生
頻度が軽減されることにより、情報処理装置全体の省電
力化を実現することができる。

【図面の簡単な説明】

【図１】本発明を適用した情報処理装置の一実施例の構
成を示すブロック図である。

【図２】実施例のメモリアクセス制御回路の構成のブロ
ック図である。

【図３】実施例のメモリアドレスマップを示す図であ
る。

【図４】実施例の動作タイミングチャートを示す図であ
る。

【図５】従来技術による情報記憶媒体制御回路の一実施
例の構成を示すブロック図である。

【図６】従来技術のメモリアドレスマップを示す図であ
る。

【図７】従来技術が有効となる動作タイミングチャート
を示す図である。

【図８】従来技術が無効となる動作タイミングチャート
を示す図である。

【符号の説明】

１０１…ＤＲＡＭ、１０２…ＳＲＡＭ、１０３…ＣＰ
Ｕ、１０４…ＣＰＵアドレス、１０５…アドレスマルチ
プレクサ、１０６…メモリアクセス制御回路、１０７…
アドレス切替え信号、１０８…メモリアドレス、１０９
…ＲＡＳ−Ｎ信号、１１０…ＣＡＳ−Ｎ信号、１１１…
アドレス比較回路、１１２…ロウアドレスラッチ回路、
１１３…過去に取り込んだロウアドレス、１１４…比較
結果信号、１１５…ＣＳ−Ｎ信号、１１６…ＳＷＥ−Ｎ
信号、１１７…ウェイト信号、１１８…バス制御回路、
１１９…ＲＤＹ−Ｎ信号、１２０…ステータス、１２１
…コマンド、１２２…ＤＷＥ−Ｎ信号、１２３…データ
バス、２０１…セレクタ２回路、２０２…メモリ選択信
号、２０３…ＲＡＳ−Ｎ生成回路、２０４…ＣＳ−Ｎ生
成回路、２０５…ＯＲ回路、２０６…メモリアクセス信
号生成回路、２０７…メモリアクセス信号、２０８…Ｄ
ＲＡＭ用ライトイネーブル信号生成回路、２０９…ＳＲ
ＡＭ用ライトイネーブル信号生成回路、２１０…ＣＡＳ
−Ｎ生成回路、２１１…ウェイト制御回路、２１２…フ
ラグ生成回路、２１３…フラグデータ、２１４…デコー
ダ回路、２１５…デコード出力、２１６…ＮＯＲ回路、
２１７…クロック、２１８…ラッチ回路、２１９…マル
チプレクス回路、２２０…セレクタ１回路切換え信号、
２２１…セレクタ１回路、２２２…固定データ、２２３
…セレクタ１回路２２１の出力データ、２２４…リセッ
ト信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鬼島剛神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】中央処理装置からのアドレスに応じてペ
ージアドレスおよびページ内アドレスを送出し、複数の
メモリへアクセスする情報記憶媒体アクセス制御方法で
あって、前記中央処理装置からのアドレスを識別し、該アドレス
のページが同一である時は、前記複数のメモリのうち大
容量のメモリの同一ページへ高速ページモード動作でア
クセスし、前記アドレスのページが異なる時は、前記複
数のメモリのうち高速動作のメモリへアクセスすること
を特徴とする情報記憶媒体アクセス制御方法。
【請求項２】前記大容量のメモリはダイナミック・ラ
ンダム・アクセス・メモリであり、前記高速動作のメモ
リはスタティック・ランダム・アクセス・メモリである
ことを特徴とする請求項１記載の情報記憶媒体アクセス
制御方法。
【請求項３】中央処理装置と、該中央処理装置からの
アドレスに応じてページアドレスおよびページ内アドレ
スを送出するアドレス送出手段と、該アドレス送出手段
によって送出されるアドレスのページが同一である時に
使用する大容量のメモリと、前記アドレスのページが異
なる時に使用する高速動作のメモリと、前記大容量のメ
モリおよび前記高速動作のメモリが最後にアクセスされ
たアドレスを保持する保持手段と、前記大容量のメモリ
および前記高速動作のメモリへのアクセス時に現在アク
セスされているアドレスと前記保持手段の保持出力とを
比較する比較手段と、該比較手段の比較結果に基づいて
前記大容量のメモリおよび前記高速動作のメモリへのア
クセスを制御するアクセス制御手段と、前記中央処理装
置からの指示に基づいて前記アクセス制御手段に前記大
容量のメモリおよび前記高速動作のメモリへの情報の書
き込み／読み出し信号を送出する信号送出手段とを備え
たことを特徴とする情報処理装置。
【請求項４】前記アクセス制御手段は、前記信号送出
手段から送出される信号に基づいて前記大容量のメモリ
または前記高速動作のメモリへの情報の書き込み／読み
出しを指示する指示手段と、前記アクセス送出手段から
送出されるアドレスが同一ページであるか異なるページ
であるかを識別する識別手段と、該識別手段の識別結果
に基づいて前記大容量のメモリまたは前記高速動作のメ
モリへアクセスを切り替えるアクセス切替手段と、前記
大容量のメモリと前記高速動作のメモリのうちアクセス
されないメモリへのアクセスを禁止する信号を生成送出
する禁止信号生成送出手段とを有することを特徴とする
請求項２記載の情報処理装置。
【請求項５】前記大容量のメモリはダイナミック・ラ
ンダム・アクセス・メモリであり、前記高速動作のメモ
リはスタティック・ランダム・アクセス・メモリである
ことを特徴とする請求項３または４記載の情報処理装
置。