DE102018204341A1 - Multi-rank-sdram-steuerverfahren und sdram-controller - Google Patents

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Abstract

Es werden ein Multi-Rank-SDRAM-Steuerverfahren und ein SDRAM-Controller bereitgestellt, die eine Leistungsfähigkeitsverschlechterung verhindern und eine Zunahme der Teileanzahl sogar in einer Multi-Rank-SDRAM-Ausgestaltung minimieren. Ein Multi-Rank-SDRAM-Steuerverfahren steuert ein Multi-Rank-SDRAM, das gebildet ist durch Verbinden von Datenbussen mehrerer SDRAM-Vorrichtungen. In jeder der mehreren SDRAM-Vorrichtungen wird nur ein Datenmaskierungssignal für einen Rank der SDRAM-Vorrichtung, auf den zugegriffen werden soll, negiert, wodurch ein Zugriff auf den Rank ausgeführt wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen SDRAM-Controller und ein Steuerverfahren für ein Multi-Rank synchrones dynamisches RAM (SDRAM). Die vorliegende Erfindung betrifft im Besonderen einen SDRAM-Controller und ein Steuerverfahren, die eine Rank-Steuerung nicht nur für Daten, sondern auch für eine Parität oder einen Fehlerkorrekturcode (ECC, Error Correction Code) zulassen.
  • Verwandte Technik
  • Wenn ein SDRAM mit großer Kapazität benötigt wird, ist in manchen Fällen eine Ausgestaltung eingesetzt worden, die eine Multi-Rank-Ausgestaltung genannt wird. Die Multi-Rank-Ausgestaltung meint eine Ausgestaltung, wo mehrere SDRAM-Vorrichtungen mit einer (Engl.: one) Busleitung für Daten in einem SDRAM verbunden sind. Das hierin erwähnte „SDRAM“ ist typischerweise ein Einzeldatenrate- (SDR, Single Data Rate) SDRAM in einem engen Sinn.
  • 19A ist eine erläuternde Ansicht, die eine beispielhafte Ausgestaltung eines konventionellen Einzel-Rank- (Ein-Rank) Speichers und eine beispielhafte Ausgestaltung eines gewöhnlichen Dual-Rank- (Zwei-Rank) Speichers zeigt. Wie durch Einzel-Rank von 19A gezeigt, erstrecken sich in dem Einzel-Rank-Speicher Datenleitungen 16 von einem Prozessor 10, und eine SDRAM-Vorrichtung 12 ist mit jeder der Datenleitungen 16 verbunden. Genauer genommen sind der Prozessor 10, ein SDRAM-Controller 14 und eine SDRAM-Vorrichtung 12 mit einer Datenleitung 16 verbunden.
  • Wie durch Dual-Rank von 19A gezeigt, erstrecken sich in dem Dual-Rank-Speicher die Datenleitungen 16 von dem Prozessor 10, und zwei SDRAM-Vorrichtungen 12 sind mit jeder der Datenleitungen 16 verbunden. Genauer genommen sind der Prozessor 10, der SDRAM-Controller 14 und zwei SDRAM-Vorrichtungen 12 mit einer Datenleitung 16 verbunden.
  • Wie oben beschreiben, zeigt 19A eine Verbindung zwischen dem Prozessor 10, den SDRAM-Vorrichtungen 12 und dem SDRAM-Controller 14. Der Prozessor 10 kann ferner als der SDRAM-Controller 14 agieren, und eine derartige Ausgestaltung ist in 19B gezeigt. Ein Datenbus für den Prozessor 10 und ein Datenbus für den SDRAM-Controller 14 können separiert sein, und eine derartige Ausgestaltung ist in 19C gezeigt.
  • Eine Multi-Rank-Ausgestaltung für ein SDRAM ist konventionell im Allgemeinen erreicht worden mittels Separieren von CS# (Chipauswahlsignal) durch einen Rank und Geltendmachen bzw. Aktivieren nur eines CS# eines Rank, auf den zugegriffen werden soll. 20 zeigt eine Schaltkreisausgestaltung, die zum Steuern eines Rank mit Verwendung eines derartigen CS# eingesetzt wird. 20 zeigt ein Beispiel einer Dual-Rank-Ausgestaltung mit einer SDRAM-Vorrichtung 20a in einem ersten Rank und einer SDRAM-Vorrichtung 20b in einem zweiten Rank. Datenleitungen sind mit Datenleitungen (D0 bis D15) jeder der SDRAM-Vorrichtungen 20a und 20b verbunden. Eine Rank-Auswahl in dieser Schaltkreisausgestaltung ist derart, dass einer des ersten Rank oder des zweiten Rank ausgewählt wird mittels Geltendmachen bzw. Aktivieren entweder eines Chipauswahlsignals CS0#22a oder eines Chipauswahlsignals CS1#22b. Diese Chipauswahlsignale CS0#22a und CS1#22b werden exklusiv in Übereinstimmung mit beispielsweise einem hochwertigen Bit einer Adresse geltend gemacht bzw. aktiviert.
  • In vielen Fällen, wo eine hohe Zuverlässigkeit erforderlich ist, sind Parität oder ein ECC den Daten hinzugefügt worden. Typischerweise wird beispielsweise eine Acht-Bit-Parität zu 64-Bit-Daten hinzugefügt. Um eine derartige Acht-Bit-Parität oder einen Acht-Bit-ECC mit Verwendung einer SDRAM-Vorrichtung mit einem 16-Bit-Datenport zu realisieren, werden acht Bits des 16-Bit-Datenports der SDRAM-Vorrichtung zur Parität/ECC verwendet für die Parität oder den ECC, und die anderen acht Bits des 16-Bit-Datenports verbleiben ohne Verwendung.
  • 21 zeigt eine Schaltkreisausgestaltung einer derartigen SDRAM-Vorrichtung für eine Parität/ECC, die zum Steuern eines Rank eingesetzt wird, mit Verwendung des oben beschriebenen CS#. 21 zeigt ein Beispiel einer Dual-Rank- (Zwei-Rank) Ausgestaltung mit einer SDRAM-Vorrichtung 20c für eine Parität in einem ersten Rank und einer SDRAM-Vorrichtung 20d für eine Parität in einem zweiten Rank. Acht Bits in einer Datenleitung (Parität: DP0 bis DP7) sind mit acht Bits jedes 16-Bit-Datenports der SDRAM-Vorrichtungen 20c und 20d verbunden. Eine Rank-Auswahl in dieser Schaltkreisausgestaltung ist derart, dass einer des ersten Rank und des zweiten Rank ausgewählt wird durch Geltendmachen entweder des Chipauswahlsignals CS0#22a oder des Chipauswahlsignals CS1#22b. Wie in dem Fall von 20 werden diese Chipauswahlsignale CS0#22a und CS1#22b exklusiv in Übereinstimmung mit beispielsweise einem hochwertigen Bit einer Adresse geltend gemacht bzw. aktiviert. Wie in 21 gezeigt, werden nur die acht niederwertigen Bits jedes 16-Bit-Datenports der SDRAM-Vorrichtungen 20c und 20d als Parität verwendet, wohingegen die acht höherwertigen Bits jedes 16-Bit-Datenports der SDRAM-Vorrichtungen 20c und 20d ohne Verwendung verbleiben und zu einer Versorgungsspannung VDD hochgezogen werden. In diesem Beispiel werden die acht niederwertigen Bits als Parität verwendet. Diese Bits sind auch als ein ECC auf dieselbe Weise verwendbar.
  • In Multi-Rank-Ausgestaltungen sind SDRAM-Vorrichtungen, so wie 20c und 20d mit acht Bits ohne Verwendung, in einer Anzahl erforderlich, die der Anzahl von Ranks entspricht. Dies hat zur Verschwendung geführt.
  • Ob Daten oder Parität, ein Zugreifen auf einen Rank unmittelbar nach einem Zugreifen auf einen anderen Rank erfordert eine gewisse Wartezeit in manchen Fällen, um einen Konflikt zwischen den Ranks zu vermeiden. Dies hat eine mögliche Leistungsfähigkeitsstrafe verursacht, im Vergleich zu einer Ein-Rank-Ausgestaltung
  • <Dokumente des Standes der Technik>
  • Gemäß der Offenbarung des unten erwähnten Patentdokuments 1 enthält beispielsweise eine Speichereinrichtung 2 (mit einem Dateneingabe/Ausgabe-Anschluss mit einer 64-Bit-Breite) eines Speichermoduls 1 Dateneingänge/Ausgänge DQ0 bis DQ7, DQ8 bis DQ15, ... unterteilt in Acht-Bit-Segmente entsprechend Maskierungssignalen (DQMO bis DQM7) (1 und Absätze [0012] und [0013] von Patentdokument 1). Die Maskierungssignale (DQMO bis DQM7) werden auf Grundlage von drei niederwertigen Bits einer Adresse erzeugt ([0017] und 2).
  • Gemäß Patentdokument 2 maskiert ein Dateneingabe/Ausgabe-Schaltkreis 20 ein Schreiben von Daten und ein Lesen von Daten in und von einer Speicherzelle MC in Ansprechen auf die Logik eines Datenmaskierungssignals BDM0-7 (1, Absätze [0018] und [0027] von Patentdokument 2). Die Speicherzelle MC ist ein Pseudo-SRAM mit einer SDRAM-Schnittstelle (Absatz [0009]). Genauer genommen offenbart Patentdokument 2 eine Operation zum Lesen und Schreiben von Daten, indem nur ein DQM-Signal negiert wird, das einem Byte eines SDRAM entspricht, auf das zugegriffen werden soll.
  • Patentdokument 3 offenbart eine Verwendung eines niederwertigen Datenmaskierungssignals während eines Lesens (Absatz [0046] von Patentdokument 3).
    • Patentdokument 1: Veröffentlichung der ungeprüften japanischen Patentanmeldung Nr. 2008-293413
    • Patentdokument 2: Veröffentlichung der ungeprüften japanischen Patentanmeldung Nr. 2008-021364
    • Patentdokument 3: Veröffentlichung der ungeprüften japanischen Patentanmeldung Nr. 2008-276343
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Wie oben beschrieben, wählt die konventionelle Multi-Rank-Technik einen Rank mit Verwendung eines CS# (Chipauswahlsignal) aus. Daher ist es erforderlich gewesen, in manchen Fällen eine Wartezeit einzufügen, um einen Konflikt zwischen Ranks zu vermeiden, und dies kann die Leistungsfähigkeit verschlechtern. Wenn eine Parität/ECC-Bitbreite schmaler als eine Datenportbreite einer SDRAM-Vorrichtung ist, verbleiben außerdem nicht verwendete Datenbits in SDRAM-Vorrichtungen, und dies ist nichts anderes als eine Verschwendung.
  • Die vorliegende Erfindung ist angesichts der oben beschriebenen Probleme gemacht worden. Die vorliegende Erfindung soll ein Multi-Rank-SDRAM-Steuerverfahren ohne Leistungsfähigkeitsverschlechterung selbst in einer Multi-Rank-SDRAM-Ausgestaltung bereitstellen. Die vorliegende Erfindung soll ferner ein Multi-Rank-SDRAM-Steuerverfahren mit weniger verschwenderischen nicht verwendeten Datenbits sogar in einer Multi-Rank-SDRAM-Ausgestaltung bereitstellen. Die vorliegende Erfindung soll einen SDRAM-Controller zum Ausführen dieser Multi-Rank-SDRAM-Steuerverfahren bereitstellen.
  • Um die oben beschriebenen Probleme zu lösen, basiert die vorliegende Erfindung auf dem Prinzip, das ein Rank bzw. eine Bank (Engl.: rank), auf den/die zugegriffen werden soll, ausgewählt wird mit Verwendung von DQM (Datenmaskierungssignal), ohne Verwendung von CS# (Chipauswahlsignal). Genauer genommen wird DQM Ranksepariert, und die DQM eines Rank, auf den zugegriffen werden soll, wird negiert. Das Signal DQM bietet eine Byteweises-Datenmaskieren-Fähigkeit für Lesedaten oder Schreibdaten. Wenn ein Speicher in einem Leerlaufzustand ist, wird DQM geltend-gemacht bzw. aktiviert gehalten (d.h. Daten sind maskiert). In dem Fall eines Doppeldatenrate-(DDR, Double Data Rate) SDRAM wird ein DQM entsprechendes Signal durch den Namen DM identifiziert. Dieses Signal kann nur zu schreibende Daten maskieren. Die vorliegende Erfindung ist typischerweise für ein Einzeldatenrate- (SDR, Single Data Rate) SDRAM beabsichtigt.
  • 1 und 2 zeigen das Prinzip zum Lösen der Probleme. 1 zeigt ein Beispiel der Ausgestaltung eines Dual-Rank- (Zwei-Rank) SDRAM hinsichtlich Daten. 1 zeigt ein Beispiel einer Zwei-Rank-Speicherausgestaltung mit einer SDRAM-Vorrichtung 100a in Rank 0 und einer SDRAM-Vorrichtung 100b in Rank 1 mit gemeinsam verbundenen Datenleitungen. Jede der SDRAM-Vorrichtungen 100a und 100b ist ein 16-Bit- (x16) Speicher und enthält einen Datenmaskierungssignal-Anschluss DQMH, der den acht höherwertigen Bits entspricht, und einen Datenmaskierungssignal-Anschluss DQML, der den acht niederwertigen Bits entspricht.
  • In dem Beispiel von 1 ist DQMO-114a mit DQML und DQMH der SDRAM-Vorrichtung 100a in Rank 0 verbunden. Zum Auswählen von Rank 0 wird DQMO-114a negiert, werden DQMH und DQML beide negiert, und die Datenleitungen der SDRAM-Vorrichtung 100a werden aktiviert, wodurch auf Rank 0 zugegriffen wird. Ferner ist DQM1-114b mit DQML und DQMH der SDRAM-Vorrichtung 100b in Rank 1 verbunden. Zum Auswählen von Rank 1 wird DQM1-114b negiert, werden DQMH und DQML beide negiert, und die Datenleitungen der SDRAM-Vorrichtung 100b werden aktiviert, wodurch auf Rank 1 zugegriffen wird. In diesen Fällen wird jedes CS# geltend gemacht bzw. aktiviert, und die SDRAM-Vorrichtungen 100a und 100b sind beide in Betriebszuständen.
  • 2 zeigt ein Beispiel der Ausgestaltung eines Zwei-Rank-SDRAM hinsichtlich Parität/ECC. 2 zeigt eine einzelne SDRAM-Vorrichtung 100c und zeigt einen Speicher für Parität/ECC mit einer Zwei-Rank-Ausgestaltung, die aus höherwertigen Bytes und niederwertigen Bytes der SDRAM-Vorrichtung 100c konstruiert ist. Diese Ausgestaltung nimmt eine Parität oder einen ECC einer Acht-Bit-Breite an. Die SDRAM-Vorrichtung 100c ist ein 16-Bit- (x16) Speicher und enthält einen den acht höherwertigen Bits entsprechenden Datenmaskierungssignal-Anschluss DQMH und einen den acht niederwertigen Bits entsprechenden Datenmaskierungssignal-Anschluss DQML.
  • In dem Beispiel von 2 ist DQMO-114a mit DQML der SDRAM-Vorrichtung 100c verbunden. Zum Auswählen von Rank 0 wird DQMO-114a der SDRAM-Vorrichtung 100c negiert und DQML wird negiert. Als ein Ergebnis werden die acht niederwertigen Bits der SDRAM-Vorrichtung 100c aktiviert, um einen Zugriff auf die Parität/ECC in Rank 0 zuzulassen. Genauer genommen fungieren die acht niederwertigen Bits der SDRAM-Vorrichtung 100c als die Parität/ECC in Rank 0.
  • Ferner ist DQM1-114b mit DQMH der SDRAM-Vorrichtung 100c verbunden. Zum Auswählen von Rank 1 wird DQM1-114a der SDRAM-Vorrichtung 100c negiert und DQMH wird negiert. Als ein Ergebnis werden die acht höherwertigen Bits der SDRAM-Vorrichtung 100c aktiviert, um einen Zugriff auf die Parität/ECC in Rank 1 zuzulassen. Genauer genommen fungieren die acht höherwertigen Bits der SDRAM-Vorrichtung 100c als die Parität/ECC in Rank 1.
  • Das Prinzip der vorliegenden Erfindung wird mit Verweis auf ein Zeitablaufdiagramm beschrieben werden. 3 ist ein Zeitablaufdiagramm, das eine Operation zum Zugreifen auf ein konventionelles Multi-Rank-SDRAM mit Verwendung von CS# zeigt. Die vertikale Achse zeigt vielfältige Signaltypen. Die folgenden Signale sind beginnend von oben aufgeführt:
    • Rank0-Befehl: Ein Befehl für Rank 0
    • Rankl-Befehl: Ein Befehl für Rank 1
    • DQM: Ein Rank 0 und Rank 1 gemeinsames Datenmaskierungssignal
    • Rank0-Daten: Daten in Rank 0
    • Rankl-Daten: Daten in Rank 1
  • Die horizontale Achse von 3 zeigt die Zeit, und die Zeit soll von einer Periode P1 bis zu einer Periode P10 verstreichen. Das Zeitablaufdiagramm von 3 zeigt ein Lesen von einem Rank unmittelbar nach einem Lesen von einem anderen Rank mit der Annahme, dass die CAS-Latenz zwei ist und eine Burst-Länge vier ist.
  • Mit Verweis zuerst auf die Periode P1 in 3 wird DQM geltend gemacht, und deshalb werden Daten in irgendeinem Rank maskiert. In einer Periode P2 wird ein LESEN-Befehl (LESEN a) für Rank 0 ausgestellt. In der Periode P2 wird DQM negiert, um einen Zugriff auf Daten zuzulassen. Diese Erläuterung nimmt an, dass die CAS-Latenz zwei ist. In einer Periode P4 gibt somit ein SDRAM in Rank 0 Daten Daten a0 auf einen Datenbus aus. In einer Periode P3 wird DQM geltend gemacht. Somit gibt das SDRAM in Rank 0 nicht Daten in einer Periode P5 aus und geht in einen Hi-Z-Zustand. In der Periode P4 wird DQM fortgesetzt geltend gemacht. Somit gibt das SDRAM in Rank 0 nicht Daten in einer Periode P6 aus und verbleibt in dem Hi-Z-Zustand. In der Periode P5 wird DQM negiert. Somit gibt in einer Periode P7 das SDRAM in Rank 0 Daten Daten a3 auf den Datenbus aus. Diese Erläuterung nimmt an, dass die SDRAMs mit einer Burst-Länge von vier arbeiten. Somit ist ein LESEN-Zyklus (LESEN a) in Rank 0 in der Periode P7 beendet.
  • Auch in der Periode P5 wird ein neuer LESEN-Befehl (LESEN b) für Rank 1 ausgestellt. Diese Erläuterung nimmt an, dass die CAS-Latenz zwei ist. Somit gibt in der Periode P7 ein SDRAM in Rank 1 Daten Daten bO auf den Datenbus aus. In der Periode P6 wird DQM fortgesetzt negiert. Somit gibt in einer Periode P8 das SDRAM in Rank 1 Daten Daten b1 auf den Datenbus aus.
  • Wie oben beschrieben, gibt in der Periode P7 das SDRAM in Rank 0 die Daten Daten a3 auf den Datenbus aus. Zu derselben Zeit gibt das SDRAM in Rank 1 die Daten Daten b0 auf den Datenbus aus. Dies verursacht unglücklicherweise einen Konflikt auf dem Datenbus. Auch in der Periode P7 wird DQM fortgesetzt negiert. In einer Periode P9 gibt somit das SDRAM in Rank 1 Daten Daten b2 auf den Datenbus aus. Auch in der Periode P8 wird DQM fortgesetzt negiert. In der Periode P10 gibt somit das SDRAM in Rank 1 Daten Daten b4 auf den Datenbus aus. Diese Erläuterung nimmt an, dass die SDRAMs mit einer Burst-Länge von vier arbeiten. Somit wird ein LESEN-Zyklus (LESEN b) in Rank 1 in der Periode P10 beendet. Das SDRAM in Rank 0 beendet seinen Lesezyklus in der Periode P7 und gibt deshalb nicht Daten in der Periode P8 und später aus und geht in den Hi-Z-Zustand.
  • Als ein Ergebnis der oben beschriebenen Operation wird, falls ein Befehl für Rank 0 und ein Befehl für Rank 1 aufeinanderfolgend in einer kurzen Zeit ausgestellt werden, der in 3 gezeigte Konflikt 104 unvermeidbar. Um einen Konflikt zu vermeiden, sollte ein festes Zeitintervall zwischen Befehlen über Ranks bereitgestellt sein. Dies kann durch ein Verfahren wie beispielsweise eine Einfügung einer Wartezeit erreicht werden. Dies verursacht eine unerwünschte Verzögerung beim Speicherzugriff und verschlechtert die Leistungsfähigkeit. Um den in 3 gezeigten Konflikt 104 zu vermeiden, sollte LESEN in Rank 1 weiter um zwei Perioden verzögert werden.
  • Als Nächstes wird eine Operation gemäß der durch die vorliegende Erfindung vorgeschlagenen DQM-Steuerung beschrieben werden. 4 ist ein Zeitablaufdiagramm, das eine Operation zum Zugreifen auf ein Multi-Rank-SDRAM mit Verwendung einer in der vorliegenden Erfindung beschriebenen DQM-Steuerung zeigt. Die vertikale Achse zeigt vielfältige Signaltypen. Die folgenden Signale sind beginnend von oben aufgeführt:
    • Befehl: Ein für Rank 0 und Rank 1 gemeinsamer Befehl
    • Rank0-DQM: Ein Datenmaskierungssignal für Rank 0
    • Rank1-DQM: Ein Datenmaskierungssignal für Rank 1
    • Rank0-Daten: Daten in Rank 0
    • Rank1-Daten: Daten in Rank 1
  • Wie bei 3 zeigt die horizontale Achse von 4 die Zeit, und die Zeit soll von einer Periode P1 bis zu einer P10 verstreichen. Das Zeitablaufdiagramm von 4 zeigt außerdem ein Lesen von einem Rank unmittelbar nach einem Lesen von einem anderen Rank mit der Annahme, dass die CAS-Latenz zwei ist.
  • Mit Verweis zuerst auf die Periode P1 in 4 wird DQM für Rank 0 und Rank 1 geltend gemacht bzw. aktiviert, und deshalb werden Daten in beiden Ranks maskiert. In einer Periode P2 wird ein LESEN-Befehl (LESEN a) für beide Ranks ausgestellt. Ferner wird DQM in Rank 0 negiert. Diese Erläuterung nimmt an, dass die CAS-Latenz zwei ist. In einer Periode P4 gibt somit ein SDRAM in Rank 0 Daten Daten a0 auf einen Datenbus aus. In der Periode P2 wird DQM in Rank 1 geltend gemacht und deshalb gibt ein SDRAM in Rank 1 nicht Daten in der Periode P4 aus und verbleibt in einem Hi-Z-Zustand. In einer Periode P3 wird DQM in Rank 0 geltend gemacht. Somit gibt das SDRAM in Rank 0 nicht Daten in einer Periode P5 aus und geht in den Hi-Z-Zustand. Auch in der Periode P3 wird DQM in Rank 0 fortgesetzt geltend gemacht. Somit gibt das SDRAM in Rank 0 nicht Daten in der Periode P5 aus und verbleibt in dem Hi-Z-Zustand.
  • In der Periode P4 wird DQM in jedem Rank fortgesetzt geltend gemacht. In einer Periode P6 gibt somit das SDRAM in jedem Rank nicht Daten aus und verbleibt in dem Hi-Z-Zustand. In der Periode P5 wird ein LESEN-Befehl (LESEN b) für beide Ranks ausgestellt. Ferner wird DQM in Rank 1 negiert. Selbst obwohl der vorhergehende LESEN-Zyklus (LESEN a) unbeendet ist, geben die SDRAMs eine Priorität dem später ausgestellten LESEN-Befehl (LESEN b). Diese Erläuterung nimmt an, dass die CAS-Latenz zwei ist. In einer Periode P7 gibt somit das SDRAM in Rank 1 Daten Daten b0 auf den Datenbus aus. Unterdessen wird DQM in Rank 0 fortgesetzt geltend gemacht in der Periode P5. In der Periode P7 gibt deshalb das SDRAM in Rank 0 nicht Daten aus und verbleibt in dem Hi-Z-Zustand.
  • In der Periode P6 wird DQM in Rank 0 fortgesetzt geltend gemacht. Somit gibt in einer Periode P8 das SDRAM in Rank 0 nicht Daten aus und verbleibt in dem Hi-Z-Zustand. Auch in der Periode P6 wird DQM in Rank 1 fortgesetzt negiert. Somit gibt in der Periode P8 das SDRAM in Rank 1 Daten Daten b1 auf den Datenbus aus. Wie oben beschrieben, gibt in der Periode P7 das SDRAM in Rank 1 die Daten Daten b0 auf den Datenbus aus. Unterdessen gibt das SDRAM in Rank 0 nicht Daten aus und verbleibt in dem Hi-Z-Zustand. Auf diese Weise wird ein Konflikt auf dem Datenbus vermieden. Auch in der Periode P7 wird DQM in Rank 0 fortgesetzt geltend gemacht. In einer Periode P9 gibt somit das SDRAM in Rank 0 nicht Daten aus und verbleibt in dem Hi-Z-Zustand. Auch in der Periode P7 wird DQM in Rank 1 fortgesetzt negiert. Somit gibt in der Periode P9 das SDRAM in Rank 1 Daten Daten b2 auf den Datenbus aus.
  • Auch in der Periode P8 wird DQM in Rank 0 fortgesetzt geltend gemacht. Somit gibt in der Periode P10 das SDRAM in Rank 0 nicht Daten aus und verbleibt in dem Hi-Z-Zustand. Auch in der Periode P8 wird DQM in Rank 1 fortgesetzt negiert. Somit gibt in der Periode P10 das SDRAM in Rank 1 Daten Daten b3 auf den Datenbus aus. Diese Erläuterung nimmt an, dass die SDRAMs mit einer Burst-Länge von vier arbeiten. Somit werden LESEN-Zyklen (LESEN b) in beiden Ranks in der Periode P10 beendet. Als ein Ergebnis der oben beschriebenen Operation kann, selbst falls ein Befehl für Rank 0 und ein Befehl für Rank 1 aufeinanderfolgend ausgestellt werden, ein Zeitintervall zwischen diesen Befehlen verkürzt werden, im Vergleich zu dem in der konventionellen CS#-Steuerung. Dies trägt zur Verbesserung der Leistungsfähigkeit im Vergleich zu der konventionellen CS#-Steuerung bei.
  • <Rank-Auswahl>
  • Das Prinzip der vorliegenden Erfindung ist oben auf Grundlage von 1 bis 4 beschrieben. Ein Rank wird vorzugsweise mittels Adresse ausgewählt. Ferner kann ein Rank durch irgendein bzw. irgendwelche Bit(s) einer Adresse repräsentiert sein. Im Prinzip kann eine Beziehung zwischen einer Adresse und einem Rank frei definiert sein. Beispielsweise kann eine Beziehung zwischen einer Adresse und einem Rank wie folgt definiert sein.
  • Falls die Anzahl von Ranks irgendeine Zweierpotenz ist, kann ein Rank mit Verwendung eines niedrigwertigen Bits (Engl.: low-order bit) einer Adresse ausgewählt werden. Mit der Annahme, dass eine Zugriffsgröße bei einer maximalen Burst-Länge 2m Bytes ist, kann beispielsweise ein Rank mit Verwendung von Bits [m+r-1:m] einer N-Bit-Adresse [N-1:0] in einer 2r-Rank-Ausgestaltung ausgewählt werden. Hier sind m und r nicht-negative ganze Zahlen, und N ist eine natürliche Zahl. Beispiel 1: Falls m fünf ist, r eins ist, und N 32 ist, ist eine Zugriffsgröße bei einer maximalen Burst-Länge 32 Bytes (25). In diesem Fall wird ein Rank bezeichnet mit Verwendung eines Bits [5] einer 32-Bit-Adresse [31:0] in einer Zwei-Rank- (21-Rank) Ausgestaltung.
  • Beispiel 2: Falls m fünf ist, r zwei ist, und N 32 ist, wird ein Rank bezeichnet mit Verwendung von Bits [6:5] einer 32-Bit-Adresse [31:0] in einer Vier-Rank-Ausgestaltung. Beispiel 3: Falls m fünf ist, r vier ist, und N 32 ist, wird ein Rank bezeichnet mit Verwendung von Bits [7:5] einer 32-Bit-Adresse [31:0] in einer Acht-Rank-Ausgestaltung. Genauer genommen bedeutet ein hierin erwähntes „niedrigwertiges Bit einer Adresse“ ein niedrigstwertiges Bit am nächsten zu einem Bit, das eine maximale Burst-Zugriffslänge repräsentiert. Es ist rational, eine maximale Burst-Länge in einem SDRAM mit einer Cache-Leitungsgröße in einem Prozessor abzugleichen. Eine typische maximale Burst-Zugriffsgröße ist 32 Bytes, 64 Bytes, 128 Bytes oder ähnliches.
  • <Position einer Spaltenadresse>
  • Ein Bitgruppe in einem Ort ein Bit höher als das/die Bit(s), welche(s) den Rank ausdrückt/ausdrücken (eine Bitgruppe in einem Ort am nächsten zu und höher als das/die Bit(s), welche(s) den Rank ausdrückt/ausdrücken), kann eine Spaltenadresse (Engl.: column address) sein. Eine minimale Anzahl von Bits in einer Spaltenadresse, die unterstützt werden soll, ist als k Bits definiert. Hier ist k eine ganze Zahl. In diesem Fall wird, wie oben beschrieben, ein Rank mit Verwendung von Bits [m+r-1:m] einer N-Bit-Adresse [N-1:0] ausgewählt. Ferner sind höherwertige Bits [m+r+k-1:m+r] der N-Bit-Adresse [N-1:0] eine Spaltenadresse. Spaltenadressen mit unterschiedlichen Werten von r sind unten angegeben.
  • Beispiel 4: In dem Fall einer Zwei-Rank-Ausgestaltung (r ist eins) sind Bits [m+k:m+1] der N-Bit-Adresse [N-1:0] eine Spaltenadresse. Beispiel 5: In dem Fall einer Vier-Rank-Ausgestaltung (r ist zwei) sind Bits [m+k+1:m+2] der N-Bit-Adresse [N-1:0] eine Spaltenadresse. Beispiel 6: In dem Fall einer Acht-Rank-Ausgestaltung (r ist drei) sind Bits [m+k+2:m+3] der N-Bit-Adresse [N-1:0] eine Spaltenadresse. Falls diese Ausgestaltungen eingesetzt werden, können Bitgruppen in einer höheren Ordnung als die Spaltenadresse als eine Bankadresse (Engl.: bank address) und eine Zeilenadresse (Engl.: row address) verwendet werden.
  • Die oben beschriebene Adresszuteilung kann zu einer Leistungsfähigkeitsverbesserung eines Speichers beitragen, der mit Verwendung eines Multi-Rank-SDRAM gebildet ist. Genauer genommen kann diese Adresszuteilung zu einer Zunahme in einer Seitengröße in einem schnellen Seitenmodus (Engl.: fast page mode) beitragen. Genauer genommen kann eine scheinbare bzw. sichtbare Seitengröße um ein Vielfaches der Anzahl von Ranks erweitert werden. In dem Fall eines SDRAM kann auf dieselbe Zeilenadresse schnell zugegriffen werden. Dies bedeutet, dass die in diesem Fall erzielte Wirkung vergleichbar ist zu der Wirkung, die durch Erhöhen eines Adressbereichs für dieselbe Zeilenadresse erreicht wird.
  • <Adresszuteilung>
  • Drei spezifische Beispiele der Adresszuteilung werden gegeben werden. 5 ist eine erläuternde Ansicht, die eine Beziehung zwischen Adressen in dem Fall einer Einzel-Rank-Ausgestaltung erläutert. In dem beispielhaften Fall von 5 ist eine Datenbusbreite 64 Bits, ist eine Burst-Länge vier, und jede SDRAM-Vorrichtung hat eine Kapazität von 128 Mbits oder mehr. In 5 besteht eine Prozessoradresse 106 aus 32 Bits. Die niedrigwertigen 12 Bits dieser Adresse repräsentieren eine Seitengröße, die 4 KB ist.
  • Eine Aktiv-Befehl-Adresse 108 ist eine 15-Bit-Adresse, die mit einem Aktiv-Befehl verwendet wird. Die niederwertigen 12 Bits dieser Adresse repräsentieren eine Zeilenadresse und entsprechen Bits [23:12] der Prozessoradresse 106. Die höherwertigen zwei Bits der Aktiv-Befehl-Adresse 108 repräsentieren eine Bankadresse und entsprechen Bits [25:24] der Prozessoradresse 106. Das verbleibende eine Bit [12] der Aktiv-Befehl-Adresse 108 repräsentiert das höchstwertige Bit der Zeilenadresse und entspricht Bit [26] der Prozessoradresse 106.
  • Eine Lesen/Schreiben-Befehl-Adresse 110 ist eine 15-Bit-Adresse, die mit einem LESEN-Befehl oder einem SCHREIBEN-Befehl verwendet wird. Die niederwertigen 10 Bits dieser Adresse entsprechen Bits [11:3] der Prozessoradresse 106. Ein Bit [10] höher als diese Bits dieser Adresse repräsentiert Auto-Precharge (AP). Die höherwertigen zwei Bits der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Bankadresse. Wie die Bits der Aktiv-Befehl-Adresse 108 entsprechen diese Bits Bits [25:24] der Prozessoradresse 106. Die verbleibenden zwei Bits [12:11] der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Spaltenadresse und entsprechen Bits [29:28] der Prozessoradresse 106.
  • 6 ist eine erläuternde Ansicht, die eine Beziehung zwischen Adressen in dem Fall einer Dual-Rank-Ausgestaltung erläutert. In dem beispielhaften Fall von 6 ist eine Datenbusbreite auch 64 Bits, ist eine Burst-Länge auch vier, und hat jede SDRAM-Vorrichtung auch eine Kapazität von 128 Mbits oder mehr. In 6 ist eine Prozessoradresse 106 eine Adresse mit 32 Bits. Die niederwertigen 13 Bits dieser Adresse repräsentieren eine Seitengröße, die 8 KB ist.
  • Eine Aktiv-Befehl-Adresse 108 ist eine 15-Bit-Adresse, die mit einem Aktiv-Befehl verwendet wird. Die niederwertigen 12 Bits dieser Adresse repräsentieren eine niederwertige Zeilenadresse und entsprechen Bits [24:13] der Prozessoradresse 106. Die höherwertigen zwei Bits der Aktiv-Befehl-Adresse 108 repräsentieren eine Bankadresse und entsprechen Bits [26:25] der Prozessoradresse 106. Das verbleibende eine Bit [12] der Aktiv-Befehl-Adresse 108 repräsentiert das höchstwertige Bit der Zeilenadresse und entspricht Bit [27] der Prozessoradresse 106.
  • Eine Lesen/Schreiben-Befehl-Adresse 110 ist eine 15-Bit-Adresse, die mit einem LESEN-Befehl oder einem SCHREIBEN-Befehl verwendet wird. Die niederwertigen neun Bits dieser Adresse entsprechen Bits [12:3] der Prozessoradresse 106. Ein Bit [5] der Prozessoradresse 106 wird als ein Rank-Bit 112 zur Auswahl eines Rank verwendet, und deshalb wird dieses Bit nicht als die Lesen/Schreiben-Befehl-Adresse 110 verwendet. Ein höherwertiges eines Bit [9] der Lesen/Schreiben-Befehl-Adresse 110 entspricht Bit [28] der Prozessoradresse 106. Ein noch höherwertiges eines Bit [10] der Lesen/Schreiben-Befehl-Adresse 110 repräsentiert Auto-Precharge (AP).
  • Die höchstwertigen zwei Bits der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Bankadresse. Wie die Bits der Aktiv-Befehl-Adresse 108 entsprechen diese Bits Bits [26:25] der Prozessoradresse 106. Die verbleibenden zwei Bits [12:11] der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Spaltenadresse und entsprechen Bits [30:29] der Prozessoradresse 106. In einer in 6 gezeigten Zwei-Rank-Ausgestaltung ist eine Seitengröße im Vergleich zu 5 auf 8 KB verdoppelt.
  • 7 ist eine erläuternde Ansicht, die eine Beziehung zwischen Adressen in dem Fall einer Vier-Rank-Ausgestaltung bzw. Quad-Rank-Ausgestaltung erläutert. In dem beispielhaften Fall von 7 ist eine Datenbusbreite auch 64 Bits, ist eine Burst-Länge auch vier, und hat jede SDRAM-Vorrichtung auch eine Kapazität von 128 Mbits oder mehr. In 7 besteht eine Prozessoradresse 106 aus 32 Bits. Die niederwertigen 14 Bits dieser Adresse repräsentieren eine Seitengröße, die 16 KB ist.
  • Wie die Aktiv-Befehl-Adresse 108 in jeder von 5 und 6 ist eine Aktiv-Befehl-Adresse 108 in 7 eine 15-Bit-Adresse. Die niederwertigen 12 Bits dieser Adresse repräsentieren eine niederwertige Zeilenadresse und entsprechen Bits [25:14] der Prozessoradresse 106. Die höherwertigen zwei Bits der Aktiv-Befehl-Adresse 108 repräsentieren eine Bankadresse und entsprechen Bits [27:26] der Prozessoradresse 106. Das verbleibende eine Bit [12] der Aktiv-Befehl-Adresse 108 repräsentiert das höchstwertige Bit der Zeilenadresse und entspricht Bit [28] der Prozessoradresse 106.
  • Wie die Lesen/Schreiben-Befehl-Adresse 110 in jeder von 5 und 6 ist eine Lesen/Schreiben-Befehl-Adresse 110 in 7 eine 15-Bit-Adresse. Die niederwertigen neun Bits dieser Adresse entsprechen Bits [13:3] der Prozessoradresse 106. Bits [6:5] der Prozessoradresse 106 werden als Rank-Bits 112 zur Auswahl eines Rank verwendet, und deshalb werden diese nicht als die Lesen/Schreiben-Befehl-Adresse 110 verwendet. Ein höherwertiges eines Bit [9] der Lesen/Schreiben-Befehl-Adresse 110 entspricht einem Bit [29] der Prozessoradresse 106. Ein noch höherwertiges eines Bit [10] der Lesen/Schreiben-Befehl-Adresse 110 repräsentiert Auto-Precharge (AP). Die höchstwertigen zwei Bits der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Bankadresse. Wie die Bits der Aktiv-Befehl-Adresse 108 entsprechen diese Bits Bits [27:26] der Prozessoradresse 106. Die verbleibenden zwei Bits [12:11] der Lesen/Schreiben-Befehl-Adresse 110 repräsentieren eine Spaltenadresse und entsprechen Bits [31:30] der Prozessoradresse 106.
  • In einer in 7 gezeigten Vier-Rank-Ausgestaltung ist eine Seitengröße im Vergleich zu 5 auf 16 KB vervierfacht. Die Rank-Bits 112 sind zwei Bits. Diese zwei Bits werden zum Bezeichnen irgendeines Rank in der Vier-Rank-Ausgestaltung verwendet. Ein spezifischer Aspekt der vorliegenden Erfindung wird im Detail in der folgenden Beschreibung von Ausführungsformen später gegeben werden. Das Folgende beschreibt durch die vorliegende Erfindung eingesetzte spezifische Einrichtungen.
    1. (1) Ein Multi-Rank-SDRAM-Steuerverfahren gemäß der vorliegenden Erfindung ist ein Verfahren zum Steuern eines Multi-Rank-SDRAM, das gebildet ist durch Verbinden von Datenports mehrerer SDRAM-Vorrichtungen (beispielsweise später beschriebene SDRAM-Vorrichtungen 100). In jeder der mehreren SDRAM-Vorrichtungen wird nur ein Datenmaskierungssignal (beispielsweise später beschriebenes DQM0) für SDRAM-Vorrichtungen eines Ziel-Rank bzw. einer Ziel-Bank negiert, wodurch ein Zugriff auf den Rank bzw. die Bank ausgeführt wird.
    2. (2) In dem in (1) beschriebenen Multi-Rank-SDRAM-Steuerverfahren kann das Multi-Rank-SDRAM so viele Ranks bzw. Bänke wie irgendeine Zweierpotenz haben, und der Rank bzw. die Bank wird mit Verwendung eines niedrigwertigen Bits einer Adresse des SDRAM ausgewählt.
    3. (3) In dem in (2) beschriebenen Multi-Rank-SDRAM-Steuerverfahren kann eine Adressbitgruppe an einem Ort ein Bit höher als das zum Auswählen des Rank verwendete niedrigwertige Bit als eine Spaltenadresse des Multi-Rank-SDRAM verwendet werden.
    4. (4) In dem in irgendeinem von (1) bis (3) beschriebenen Multi-Rank-SDRAM-Steuerverfahren kann das Datenmaskierungssignal ein Signal zum Maskieren von Daten sein, die gelesen oder geschrieben werden sollen, bezüglich jedes Byte-Strangs bzw. jeder Byte-Spur (Engl.: byte lane).
    5. (5) In dem in irgendeinem von (1) bis (4) beschriebenen Multi-Rank-SDRAM-Steuerverfahren können eine oder mehr SDRAM-Vorrichtungen der mehreren SDRAM-Vorrichtungen SDRAM-Vorrichtungen für eine Parität oder einen ECC oder für eine Parität und einen ECC sein.
    6. (6) Ein SDRAM-Controller gemäß der vorliegenden Erfindung führt das in irgendeinem von (1) bis (5) beschriebene Multi-Rank-SDRAM-Steuerverfahren aus.
  • Gemäß der vorliegenden Erfindung kann eine mögliche Leistungsfähigkeitsstrafe mittels Vermeiden eines Konfliktes zwischen Ranks eliminiert werden.
  • Figurenliste
    • 1 ist eine erläuternde Ansicht, die Mittel zum Lösen der Probleme (Daten) gemäß der vorliegenden Erfindung erläutert.
    • 2 ist eine erläuternde Ansicht, die Mittel zum Lösen der Probleme (Parität/ECC) gemäß der vorliegenden Erfindung erläutert.
    • 3 ist ein Zeitablaufdiagramm, das ein Beispiel einer SDRAM-Steuerung mit Verwendung eines CS#-Signals zeigt.
    • 4 ist ein Zeitablaufdiagramm, das ein Beispiel einer SDRAM-Steuerung mit Verwendung eines DQM-Signals zeigt.
    • 5 ist eine erläuternde Ansicht, die ein Beispiel einer Adresszuteilung in dem Fall einer Einzel-Rank-Ausgestaltung erläutert.
    • 6 ist eine erläuternde Ansicht, die ein Beispiel einer Adresszuteilung in dem Fall einer Dual-Rank-Ausgestaltung erläutert.
    • 7 ist eine erläuternde Ansicht, die ein Beispiel einer Adresszuteilung in dem Fall einer Vier-Rank-Ausgestaltung erläutert.
    • 8 zeigt eine Schaltkreisausgestaltung einer ersten Ausführungsform.
    • 9 zeigt eine Schaltkreisausgestaltung einer zweiten Ausführungsform.
    • 10A zeigt eine Schaltkreisausgestaltung einer dritten Ausführungsform.
    • 10B zeigt die Schaltkreisausgestaltung der dritten Ausführungsform.
    • 11A zeigt eine Schaltkreisausgestaltung einer vierten Ausführungsform.
    • 11B zeigt die Schaltkreisausgestaltung der vierten Ausführungsform.
    • 12A zeigt eine Schaltkreisausgestaltung einer fünften Ausführungsform.
    • 12B zeigt die Schaltkreisausgestaltung der fünften Ausführungsform.
    • 12C zeigt die Schaltkreisausgestaltung der fünften Ausführungsform.
    • 12D zeigt die Schaltkreisausgestaltung der fünften Ausführungsform.
    • 13A zeigt die Schaltkreisausgestaltung einer sechsten Ausführungsform.
    • 13B zeigt die Schaltkreisausgestaltung der sechsten Ausführungsform.
    • 13C zeigt die Schaltkreisausgestaltung der sechsten Ausführungsform.
    • 13D zeigt die Schaltkreisausgestaltung der sechsten Ausführungsform.
    • 14A zeigt eine Schaltkreisausgestaltung einer siebten Ausführungsform.
    • 14B zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14C zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14D zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14E zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14F zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14G zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 14H zeigt die Schaltkreisausgestaltung der siebten Ausführungsform.
    • 15A zeigt eine Schaltkreisausgestaltung einer achten Ausführungsform oder einer zehnten Ausführungsform.
    • 15B zeigt die Schaltkreisausgestaltung der achten Ausführungsform oder zehnten Ausführungsform.
    • 15C zeigt die Schaltkreisausgestaltung der achten Ausführungsform oder zehnten Ausführungsform.
    • 16A zeigt eine Schaltkreisausgestaltung einer neunten Ausführungsform oder einer elften Ausführungsform.
    • 16B zeigt die Schaltkreisausgestaltung der neunten Ausführungsform oder elften Ausführungsform.
    • 16C zeigt die Schaltkreisausgestaltung der neunten Ausführungsform oder elften Ausführungsform.
    • 16D zeigt die Schaltkreisausgestaltung der neunten Ausführungsform oder elften Ausführungsform.
    • 16E zeigt die Schaltkreisausgestaltung der neunten Ausführungsform oder elften Ausführungsform.
    • 17A zeigt eine Schaltkreisausgestaltung der zehnten Ausführungsform.
    • 17B zeigt die Schaltkreisausgestaltung der zehnten Ausführungsform.
    • 18A zeigt eine Schaltkreisausgestaltung der elften Ausführungsform.
    • 18B zeigt die Schaltkreisausgestaltung der elften Ausführungsform.
    • 18C zeigt die Schaltkreisausgestaltung der elften Ausführungsform.
    • 18D zeigt die Schaltkreisausgestaltung der elften Ausführungsform.
    • 19A ist eine erläuternde Ansicht, die eine Einzel-Rank-Ausgestaltung und eine Dual-Rank-Ausgestaltung erläutert.
    • 19B ist eine erläuternde Ansicht, die eine Ausgestaltung erläutert, wo ein Prozessor im Vergleich zu der Ausgestaltung von 19A ferner als ein SDRAM-Controller fungiert.
    • 19C ist eine erläuternde Ansicht, die eine Ausgestaltung erläutert, wo der Prozessor nicht direkt mit einer SDRAM-Vorrichtung, sondern mit dem SDRAM-Controller durch einen im Vergleich zu der Ausgestaltung von 19A unterschiedlichen Bus verbunden ist.
    • 20 ist eine erläuternde Ansicht, die eine Steuerung über Daten mit Verwendung eines CS#-Signals in einer Dual-Rank-SDRAM-Ausgestaltung erläutert.
    • 21 ist eine erläuternde Ansicht, die eine Steuerung über Parität oder einen ECC mit Verwendung eines CS#-Signals in einer Dual-Rank-SDRAM-Ausgestaltung erläutert.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Bevorzugte Beispiele von Ausführungsformen der vorliegenden Erfindung werden unten auf Grundlage der Zeichnungen beschrieben werden.
  • <Erste Ausführungsform>
  • 8 zeigt eine Schaltkreisausgestaltung eines Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung. 8 zeigt ein Beispiel einer Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 16 Bits. Parität/ECC hat eine Bitbreite, die nicht acht Bits überschreitet. Diese Ausgestaltung verwendet eine 16-Bit-(x16) SDRAM-Vorrichtung 100d-1, eine 16-Bit- (x16) SDRAM-Vorrichtung 100d-2 und eine 16-Bit- (x16) SDRAM-Vorrichtung 100d-3.
  • Wie in 8 gezeigt, entspricht die SDRAM-Vorrichtung 100d-1 den acht niederwertigen Bits von Daten, und die SDRAM-Vorrichtung 100d-2 ist für die acht höherwertigen Bits der Daten verantwortlich. Die SDRAM-Vorrichtungen 100d-1 und 100d-2 fungieren zusammen zum Realisieren von 16-Bit-Daten. Jede der SDRAM-Vorrichtungen 100d-1 und 100d-2 enthält zwei Typen von Datenmaskierungssignal-Anschlüssen DQML und DQMH. Die folgenden zwei Typen von Datenmaskierungssignalen werden an DQML und DQMH angelegt bzw. angewendet: ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an DQML angelegt; und ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an DQMH angelegt.
  • Falls in dieser Ausgestaltung DQMO-114a negiert wird, werden die acht niederwertigen Bits jeder der SDRAM-Vorrichtungen 100d-1 und 100d-2 ausgegeben (oder eingegeben), wodurch Rank 0 repräsentiert wird. Falls DQM1-114b negiert wird, werden die acht höherwertigen Bits jeder der SDRAM-Vorrichtungen 100d-1 und 100d-2 ausgegeben (oder eingegeben), wodurch Rank 1 repräsentiert wird.
  • Die vorhergehende Operation trifft auch für die für Parität/ECC verantwortliche SDRAM-Vorrichtung 100d-3 zu. Falls DQMO-114a negiert wird, werden die acht niederwertigen Bits der SDRAM-Vorrichtung 100d-3 ausgegeben (oder eingegeben), wodurch Parität/ECC in Rank 0 repräsentiert wird. Falls DQM1-114b negiert wird, werden die acht höherwertigen Bits der SDRAM-Vorrichtung 100d-3 ausgegeben (oder eingegeben), wodurch Parität/ECC in Rank 1 repräsentiert wird. Parität/ECC hat eine Bitbreite von acht Bits (oder weniger). Somit kann die 16-Bit- (×16) SDRAM-Vorrichtung 100d-3 für beide des Rank 0 und des Rank 1 verantwortlich sein.
  • <Zweite Ausführungsform>
  • 9 zeigt eine Schaltkreisausgestaltung eines Speichers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Wie die erste Ausführungsform ist das in 9 gezeigte Beispiel eine Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 16 Bits. Parität/ECC hat eine Bitbreite, die nicht acht Bits überschreitet. Diese Ausgestaltung verwendet eine 16-Bit- (x16) SDRAM-Vorrichtung 100e-1, eine 16-Bit- (x16) SDRAM-Vorrichtung 100e-2 und eine 16-Bit-(x16) SDRAM-Vorrichtung 100e-3. Wie in 9 gezeigt, enthält die SDRAM-Vorrichtung 100e-1 zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH: ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an beide dieser Anschlüsse angelegt. Genauer genommen ist die SDRAM-Vorrichtung 110e-1 für Daten in Rank 0 verantwortlich.
  • Die SDRAM-Vorrichtung 100e-2 enthält auch zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an beide dieser Anschlüsse angelegt. Genauer genommen ist die SDRAM-Vorrichtung 110e-2 für Daten in Rank 1 verantwortlich. Jede der SDRAM-Vorrichtungen 100e-1 und 100e-2 ist auch eine Vorrichtung mit einer Datenbreite von 16 Bits (x16) und kann alleine für eine 16-Bit-Datenbusbreite verantwortlich sein.
  • Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 100e-3 wird nicht beschrieben werden, da sie dieselbe wie die der SDRAM-Vorrichtung 100d-3 der ersten Ausführungsform (8) ist. In der zweiten Ausführungsform kann ein Multi-Rank-SDRAM-Speicher mit einer Zwei-Rank-Ausgestaltung gebildet sein mit Verwendung von drei SDRAM-Vorrichtungen 100e. Ein Entfernen der SDRAM-Vorrichtungen 100e-2 aus dieser Ausgestaltung resultiert offensichtlich in einem Ein-Rank-SDRAM-Speicher. Somit können ein Zwei-Rank-Speicher und ein Ein-Rank-Speicher frei gebildet werden mit Verwendung einer Leiterplatine, die zum Realisieren der Ausgestaltung von 9 entworfen worden ist. Ein Ein-Rank-Speicher und ein Zwei-Rank-Speicher können mit anderen Worten durch ein einzelnes Leiterplatinendesign realisiert werden.
  • <Dritte Ausführungsform>
  • Fig. 10A und 10B zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Fig. 10A und 10B zeigen ein Beispiel einer Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 32 Bits. Parität/ECC hat eine Bitbreite, die nicht acht Bits überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 100f-1, eine SDRAM-Vorrichtung 100f-2, eine SDRAM-Vorrichtung 100f-3, eine SDRAM-Vorrichtung 100f-4 und eine SDRAM-Vorrichtung 100f-5, die jeweils eine Datenbreite von 16 Bits (x16) haben.
  • Kurz dargestellt ist die Ausgestaltung der dritten Ausführungsform gebildet mittels Verdoppeln eines Schaltkreises, der dem Datenabschnitt in der Ausgestaltung der ersten Ausführungsform entspricht, und Verdoppeln einer Datenbusbreite in der Ausgestaltung der ersten Ausführungsform auf 32 Bits. Genauer genommen hat jede SDRAM-Vorrichtung 100f die acht niederwertigen Bits, die Rank 0 entsprechen, und die acht höherwertigen Bits, die Rank 1 entsprechen. Jede der vier SDRAM-Vorrichtungen 100f-1, 100f-2, 100f-3 und 100f-4 ist für acht Bits verantwortlich, und diese vier SDRAM-Vorrichtungen fungieren zusammen zum Realisieren der 32-Bit-Datenbusbreite.
  • Wie in Fig. 10A und 10B gezeigt, entspricht die SDRAM-Vorrichtung 100f-1 den acht niedrigstwertigen Bits von Daten, und die SDRAM-Vorrichtung 100f-2 entspricht den nächsten acht Bits der Daten von unten. Die SDRAM-Vorrichtung 100f-4 entspricht den acht höchstwertigen Bits der Daten, und die SDRAM-Vorrichtung 100f-3 entspricht den nächsten acht Bits der Daten von oben. Jede der vier SDRAM-Vorrichtungen 100f enthält zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Die folgenden zwei Typen von Datenmaskierungssignalen werden an DQML und DQMH angelegt: ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an DQML angelegt; und ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an DQMH angelegt.
  • Falls in dieser Ausgestaltung DQMO-114a negiert wird, werden die acht niederwertigen Bits jeder der SDRAM-Vorrichtungen 100f-1, 100f-2, 100f-3 und 100f-4 ausgegeben (oder eingegeben), wodurch Rank 0 repräsentiert wird. Falls DQM1-114b negiert wird, werden die acht höherwertigen Bits jeder der SDRAM-Vorrichtungen 100f-1, 100f-2, 100f-3 und 100f-4 ausgegeben (oder eingegeben), wodurch Rank 1 repräsentiert wird. Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 100f-5 wird nicht beschrieben werden, da sie dieselbe wie die der SDRAM-Vorrichtung 100d-3 der ersten Ausführungsform und die der SDRAM-Vorrichtung 100e-3 der zweiten Ausführungsform ist.
  • <Vierte Ausführungsform>
  • Fig. 11A und 11B zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Fig. 11A und 11B zeigen ein Beispiel einer Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 32 Bits. Parität/ECC haben eine Bitbreite, die nicht acht Bits überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 100g-1, eine SDRAM-Vorrichtung 100g-2, eine SDRAM-Vorrichtung 100g-3, eine SDRAM-Vorrichtung 100g-4 und eine SDRAM-Vorrichtung 100g-5, die jeweils eine Datenbreite von 16 Bits (x16) haben.
  • Kurz dargestellt ist die Ausgestaltung der vierten Ausführungsform gebildet durch Anwenden der Ausgestaltung der zweiten Ausführungsform auf die dritte Ausführungsform. Genauer genommen ist eine einzelne SDRAM-Vorrichtung für beide des Rank 0 und des Rank 1 in der dritten Ausführungsform verantwortlich. Unterdessen sind in der vierten Ausführungsform (und auch in der zweiten Ausführungsform) eine SDRAM-Vorrichtung als eine für Rank 0 verantwortliche Vorrichtung und eine SDRAM-Vorrichtung als eine für Rank 1 verantwortliche Vorrichtung separat bereitgestellt. Bei Vorliegen der auf diese Weise separat bereitgestellten Vorrichtungen kann die Anzahl von Ranks durch einfaches Reduzieren der Anzahl von Vorrichtungen reduziert werden, was es möglich macht, eine flexible Schaltkreisausgestaltung zu realisieren.
  • Genauer genommen enthält jede der SDRAM-Vorrichtungen 100g-1 und 100g-3 mit einer Datenbreite von 16 Bits (×16) zwei Typen von Datenmaskierungssignal-Anschlüssen DQML und DQMH. Ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 0 verantwortlich zu machen. Die SDRAM-Vorrichtung 100g-1 ist für die 16 niederwertigen Bits von Daten verantwortlich, und die SDRAM-Vorrichtung 100g-3 ist für die 16 höherwertigen Bits der Daten verantwortlich.
  • Ähnlich enthält jede der SDRAM-Vorrichtungen 100g-2 und 100g-4 mit einer Datenbreite von 16 Bits (x16) zwei Typen von Datenmaskierungssignal-Anschlüssen DQML und DQMH. Ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 1 verantwortlich zu machen. Die SDRAM-Vorrichtung 100g-2 ist für die 16 niederwertigen Bits von Daten verantwortlich, und die SDRAM-Vorrichtung 100g-4 ist für die 16 höherwertigen Bits der Daten verantwortlich.
  • Falls in dieser Ausgestaltung DQMO-114a negiert wird, werden Daten in Rank 0 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100g-1 und 100g-3. Falls DQM1-114b negiert wird, werden Daten in Rank 1 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100g-2 und 100g-4. Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 100g-5 wird nicht beschrieben werden, da sie dieselbe wie die der SDRAM-Vorrichtung 100f-5 der dritten Ausführungsform ist.
  • <Fünfte Ausführungsform>
  • Fig. 12A, Fig. 12B, Fig. 12C und 12D zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Fig. 12A bis 12D zeigen ein Beispiel einer Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 64 Bits. Parität/ECC hat eine Bitbreite, die acht Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 100h-1, eine SDRAM-Vorrichtung 100h-2, eine SDRAM-Vorrichtung 100h-3, eine SDRAM-Vorrichtung 100h-4, eine SDRAM-Vorrichtung 100h-5, eine SDRAM-Vorrichtung 100h-6, eine SDRAM-Vorrichtung 100h-7, eine SDRAM-Vorrichtung 100h-8 und eine SDRAM-Vorrichtung 100h-9, die jeweils eine Datenbreite von 16 Bits (16x) haben.
  • Kurz dargestellt ist die Ausgestaltung der fünften Ausführungsform gebildet durch Verdoppeln eines Schaltkreises, der dem Datenabschnitt in der Ausgestaltung der dritten Ausführungsform entspricht, und Verdoppeln einer Datenbusbreite in der Ausgestaltung der dritten Ausführungsform auf 64 Bits. Genauer genommen ist ein Schaltkreisausgestaltungsabschnitt der fünften Ausführungsform mit den SDRAM-Vorrichtungen 100h-1, 100h-2, 100h-3, 100h-4 und 100f-5 derselbe wie die Schaltkreisausgestaltung der dritten Ausführungsform mit den SDRAM-Vorrichtungen 100f-1, 100f-2, 100f-3, 100f-4 und 100f-5.
  • Die fünfte Ausführungsform enthält ferner die SDRAM-Vorrichtungen 100h-6, 100h-7, 100h-8 und 100h-9, die eine Schaltkreisausgestaltung bilden, die dieselbe wie die Schaltkreisausgestaltung für den Datenabschnitt in der dritten Ausführungsform mit den SDRAM-Vorrichtungen 100f-1, 100f-2, 100f-3 und 100f-4 ist. Die Datenmaskierungssignale DQMO-114a und DQM1-114b werden auch an die SDRAM-Vorrichtungen 100h-6, 100h-7, 100h-8 und 100h-9 angelegt, um jede SDRAM-Vorrichtung 100h zum Ausgeben (oder Eingeben) von Daten in Rank 0 und Daten in Rank 1 zu bringen.
  • Die fünfte Ausführungsform mit der oben beschriebenen Ausgestaltung verdoppelt eine Datenbusbreite auf 64 Bits. Die Operation in der fünften Ausführungsform ist dieselbe wie die der ersten Ausführungsform oder 3. Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 100h-5 wird nicht beschrieben werden, da sie dieselbe wie die der SDRAM-Vorrichtung 100d-3 der ersten Ausführungsform und die der SDRAM-Vorrichtung 100f-5 der dritten Ausführungsform ist.
  • <Sechste Ausführungsform>
  • Fig. 13A, Fig. 13B, Fig. 13C und 13D zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Fig. 13A bis 13D zeigen ein Beispiel einer Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 64 Bits. Parität/ECC hat eine Bandbreite, die acht Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 100i-1, eine SDRAM-Vorrichtung 100i-2, eine SDRAM-Vorrichtung 100i-3, eine SDRAM-Vorrichtung 100i-4, eine SDRAM-Vorrichtung 100i-5, eine SDRAM-Vorrichtung 100i-6, eine SDRAM-Vorrichtung 100i-7, eine SDRAM-Vorrichtung 100i-8 und eine SDRAM-Vorrichtung 100i-9, die jeweils eine Datenbreite von 16 Bits (x16) haben.
  • Kurz dargestellt ist die Ausgestaltung der sechsten Ausführungsform gebildet durch Anwenden der Ausgestaltung der zweiten Ausführungsform (vierten Ausführungsform) auf die fünfte Ausführungsform. Genauer genommen ist eine einzelne SDRAM-Vorrichtung verantwortlich für beide des Rank 0 und des Rank 1 in der fünften Ausführungsform. In der sechsten Ausführungsform (und auch in der zweiten Ausführungsform (vierten Ausführungsform)) sind unterdessen eine SDRAM-Vorrichtung als eine für Rank 0 verantwortliche Vorrichtung und eine SDRAM-Vorrichtung als eine für Rank 1 verantwortliche Vorrichtung separat bereitgestellt. Bei der Präsenz der auf diese Weise separat bereitgestellten Vorrichtungen kann die Anzahl von Ranks reduziert werden durch einfaches Reduzieren der Anzahl von Vorrichtungen, was es möglich macht, eine flexible Schaltkreisausgestaltung zu realisieren.
  • Genauer genommen enthält jede der SDRAM-Vorrichtungen 100i-1, 100i-3, 100i-6 und 100i-8 mit einer Datenbreite von 16 Bits (×16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 0 verantwortlich zu machen. Ähnlich enthält jede der SDRAM-Vorrichtungen 100i-2, 100i-4, 100i-7 und 100i-9 mit einer Datenbreite von 16 Bits (×16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen verantwortlich für Rank 1 zu machen.
  • Falls in dieser Ausgestaltung DQMO-114a negiert wird, werden Daten in Rank 0 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100i-1, 100i-3, 100i-6 und 100i-8. Falls DQM1-114b negiert wird, werden Daten in Rank 1 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100i-2, 100i-4, 100i-7 und 100i-9.
  • Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 100i-5 wird nicht beschrieben werden, da sie dieselbe wie die der SDRAM-Vorrichtung 100g-5 der vierten Ausführungsform ist. In dieser Ausgestaltung kann ein Speicher eines Multi-Rank-SDRAM mit einer Zwei-Rank-Ausgestaltung mit Verwendung der neun SDRAM-Vorrichtungen 100i gebildet werden. Ein Ein-Rank-Speicher kann einfach gebildet werden durch Entfernen von vier SDRAM-Vorrichtungen (100i-2, 4, 7 und 9) aus dieser Ausgestaltung. Somit kann ein Ein-Rank-Speicher einfach aus einem Zwei-Rank-Speicher gebildet werden, indem nur die Anzahl von SDRAM-Vorrichtungen 100i reduziert wird und eine Leiterplatine verwendet wird, die dieselbe wie eine Leiterplatine zum Realisieren der Ausgestaltung der sechsten Ausführungsform ist.
  • <Siebte Ausführungsform>
  • Fig. 14A, Fig. 14B, Fig. 14C, Fig. 14D, Fig. 14E, Fig. 14F, Fig. 14G und 14H zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer siebten Ausführungsform der vorliegenden Erfindung. Fig. 14A bis 14H zeigen ein Beispiel einer Vier-Rank-Ausgestaltung mit einer Datenbusbreite von 64 Bits. Parität/ECC hat eine Bitbreite, die acht Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 100j-1, eine SDRAM-Vorrichtung 100j-2, eine SDRAM-Vorrichtung 100j-3, eine SDRAM-Vorrichtung 100j-4, eine SDRAM-Vorrichtung 100j-5, eine SDRAM-Vorrichtung 100j-6, eine SDRAM-Vorrichtung 100j-7, eine SDRAM-Vorrichtung 100j-8, eine SDRAM-Vorrichtung 100j-9, eine SDRAM-Vorrichtung 100j-10, eine SDRAM-Vorrichtung 100j-11, eine SDRAM-Vorrichtung 100j-12, eine SDRAM-Vorrichtung 100j-13, eine SDRAM-Vorrichtung 100j-14, eine SDRAM-Vorrichtung 100j-15, eine SDRAM-Vorrichtung 100j-16, eine SDRAM-Vorrichtung 100j-17 und eine SDRAM-Vorrichtung 100j-18, die jeweils eine Datenbreite von 16 Bits (×16) haben.
  • Anders als in den Beispielen 1 bis 6 ist die Anzahl der Ranks in der siebten Ausführungsform vier. Die Ausgestaltung der siebten Ausführungsform ist im Grunde genommen gebildet durch Expandieren der oben beschriebenen Ausgestaltung der sechsten Ausführungsform (wo die Anzahl der Ranks zwei ist) zu einer Vier-Rank-Ausgestaltung. Für eine derartige Expansion werden vier Typen von Datenmaskierungssignalen einschließlich DQM0-114a, DQM1-114b, DQM2-114c und DQM3-114d verwendet. Diese Signale entsprechen Rank 0, Rank 1, Rank 2 bzw. Rank 3.
  • Genauer genommen enthält jede der SDRAM-Vorrichtungen 100j-1, 100j-7, 100j-11 und 100j-15 mit einer Datenbreite von 16 Bits (x16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Das Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 0 verantwortlich zu machen. Ähnlich enthält jede der SDRAM-Vorrichtungen 100j-2, 100j-8, 100j-12 und 100j-16 mit einer Datenbreite von 16 Bits (x16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Das Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 1 verantwortlich zu machen.
  • Ähnlich enthält jede der SDRAM-Vorrichtungen 100j-3, 100j-9, 100j-13 und 100j-17 mit einer Datenbreite von 16 Bits (x16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Das Datenmaskierungssignal DQM2-114c, das Rank 2 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 2 verantwortlich zu machen. Ähnlich enthält jede der SDRAM-Vorrichtungen 100j-4, 100j-10, 100j-14 und 100j-18 mit einer Datenbreite von 16 Bits (x16) zwei Typen von Datenmaskierungssignal-Anschlüssen, DQML und DQMH. Das Datenmaskierungssignal DQM3-114d, das Rank 3 repräsentiert, wird an beide dieser Anschlüsse angelegt, um diese SDRAM-Vorrichtungen für Rank 3 verantwortlich zu machen.
  • Falls in dieser Ausgestaltung DQMO-114a negiert wird, werden Daten in Rank 0 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100j-1, 100j-7, 100j-11 und 100j-15. Falls in dieser Ausgestaltung DQM1-114b negiert wird, werden Daten in Rank 1 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100j-2, 100j-8, 100j-12 und 100j-16.
  • Falls in dieser Ausgestaltung DQM2-114c negiert wird, werden Daten in Rank 2 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100j-3, 100j-9, 100j-13 und 100j-17. Falls DQM3-114d negiert wird, werden Daten in Rank 3 ausgegeben (eingegeben) durch jede der SDRAM-Vorrichtungen 100j-4, 100j-10, 100j-14 und 100j-18. Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtungen 100j-5 und 100j-6 ist ziemlich ähnlich zu der der SDRAM-Vorrichtung 100i-5 der sechsten Ausführungsform. Unterdessen erfordert die siebte Ausführungsform vier Ranks, anders als die erste bis sechste Ausführungsform mit dem Merkmal der Zwei-Rank-Ausgestaltung, und ist nicht nur mit SDRAM-Vorrichtung 100j-5, sondern auch mit der SDRAM-Vorrichtung 100j-6 versehen, die kein Gegenstück in den Beispielen 1 bis 6 hat.
  • In der sechsten Ausführungsform ist die einzelne SDRAM-Vorrichtung 100i-5 verantwortlich für Rank 0 und Rank 1. Unterdessen ist die SDRAM-Vorrichtung 100j-5 für Parität/ECC in Rank 0 und Parität/ECC in Rank 1 in der siebten Ausführungsform verantwortlich, und die Datenmaskierungssignale DQM0-114a und DQM1-114b werden an die SDRAM-Vorrichtung 100j-5 angelegt. Ferner ist die SDRAM-Vorrichtung 100j-6 verantwortlich für Rank 2 und Rank 3 in der siebten Ausführungsform, und die Datenmaskierungssignale DQM2-114c und DQM3-114d werden an die SDRAM-Vorrichtung 100j-6 angelegt.
  • In dieser Ausgestaltung kann ein Multi-Rank-SDRAM-Speicher mit einer Vier-Rank-Ausgestaltung mit Verwendung der 18 SDRAM-Vorrichtungen 100j gebildet werden. Die Anzahl der Ranks kann einfach um eins reduziert werden, indem vier SDRAM-Vorrichtungen (100j-4, 10, 14 und 18) aus dieser Ausgestaltung entfernt werden. Genauer genommen kann ein Drei-Rank-Speicher gebildet werden mit Verwendung der 14 SDRAM-Vorrichtungen 100j (100j-1, 2, 3, 5, 6, 7, 8, 9, 11, 12, 13, 15, 16 und 17). Ähnlich kann ein Zwei-Rank-Speicher gebildet verwendet werden mit Verwendung der neun SDRAM-Vorrichtungen 100j (100j-1, 2, 5, 7, 8, 11, 12, 15 und 16) (wie in der sechsten Ausführungsform). Wie bereits in der sechsten Ausführungsform beschrieben, kann ähnlich ein Ein-Rank-Speicher gebildet werden mit Verwendung der fünf SDRAM-Vorrichtungen 100j (100j-1, 5, 7, 11 und 15). Wie in den oben beschriebenen Fällen kann ein Ein-Rank-Speicher einfach aus einem Vier-Rank-Speicher gebildet werden, indem nur die Anzahl von SDRAM-Vorrichtungen 100j reduziert wird und eine Leiterplatine verwendet wird, die dieselbe wie eine Leiterplatine zum Realisieren der Ausgestaltung der siebten Ausführungsform ist.
  • <Achte Ausführungsform>
  • Fig. 15A, Fig. 15B und 15C zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer achten Ausführungsform der vorliegenden Erfindung. Ähnlich zu der Ausgestaltung der sechsten Ausführungsform ist die in dem Beispiel von Fig. 15A bis 15C gezeigte Ausgestaltung eine Zwei-Rank-Ausgestaltung mit drei SDRAM-Vorrichtungen 200a-1, 200a-2 und 200a-3. Anders als in der zweiten Ausführungsform ist eine Datenbusbreite auf 32 Bits verdoppelt. Ferner ist auch die Breite von Parität/ECC auf 16 Bits oder weniger verdoppelt. Kurz dargestellt ist in dem Speicher der achten Ausführungsform eine Bitbreite (eine Obergrenze der Bitbreite) für jedes von Daten und Parität/ECC verdoppelt von der Bitbreite der zweiten Ausführungsform. Anders als in der zweiten Ausführungsform ist in der achten Ausführungsform die Bitbreite verdoppelt mittels Verwendung der SDRAM-Vorrichtungen 200a-1, 200a-2 und 200a-3, die jeweils die Anzahl von Bits auf 32 (x32) verdoppelt haben.
  • Wie in Fig. 15A bis 15C gezeigt, enthält jede der SDRAM-Vorrichtungen 200a-1 bis 200a-3 vier Typen von Datenmaskierungssignal-Anschlüssen, DQM0 bis DQM3. Diese Datenmaskierungssignal-Anschlüsse bieten eine Byte-Weises-Datenmaskieren-Fähigkeit für 32-Bit-Daten. In der achten Ausführungsform wird ein Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, an sämtliche der Anschlüsse DQM0 bis DQM3 der SDRAM-Vorrichtung 200a-1 angelegt, um diese SDRAM-Vorrichtung verantwortlich für Rank 0 zu machen.
  • Die SDRAM-Vorrichtung 200a-2 enthält auch die vier Typen von Anschlüssen, DQM0 bis DQM3. Ein Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an sämtliche dieser Anschlüsse angelegt, um die SDRAM-Vorrichtung 200a-2 für Daten in Rank 1 verantwortlich zu machen. Eine Ausgestaltung zum Verbinden der für Parität/ECC verantwortlichen SDRAM-Vorrichtung 200a-3 ist dieselbe wie die der SDRAM-Vorrichtung 100e-3 der zweiten Ausführungsform (9) mit der Ausnahme, dass die Bitbreite der Parität/ECC von 16 Bits auf 32 Bits verdoppelt ist. Wie die oben beschriebene SDRAM-Vorrichtung 200a-1 etc., enthält die SDRAM-Vorrichtung 200a-3 die vier Typen von Datenmaskierungssignal-Anschlüssen, DQM0 bis DQM3, an welche Datenmaskierungssignale angelegt werden. Das Datenmaskierungssignal DQM0-114a, das Rank 0 repräsentiert, wird an die niederwertigen Anschlüsse DQM0 und DQM1 angelegt, um die niederwertigen 16 Bits dazu zu bringen, als Bits für Parität/ECC in Rank 0 zu fungieren. Das Datenmaskierungssignal DQM1-114b, das Rank 1 repräsentiert, wird an die höherwertigen Anschlüssen DQM2 und DQM3 angelegt, um die höherwertigen 16 Bits dazu zu bringen, als Bits für Parität/ECC in Rank 1 zu fungieren.
  • In der achten Ausführungsform kann ein Multi-Rank-SDRAM-Speicher mit einer Zwei-Rank-Ausgestaltung gebildet werden mit Verwendung der drei SDRAM-Vorrichtungen 200a. Ein Entfernen der SDRAM-Vorrichtung 200a-2 aus dieser Ausgestaltung resultiert offensichtlich in einem Ein-Rank-SDRAM-Speicher. Somit können ein Zwei-Rank-Speicher (mit den drei SDRAM-Vorrichtungen 200a) und ein Ein-Rank-Speicher (mit den zwei SDRAM-Vorrichtungen 200a-1 und 200a-3) frei gebildet werden mit Verwendung einer Leiterplatine, die zum Realisieren der Ausgestaltung von Fig. 15A bis 15C vorbereitet ist. Ein Ein-Rank-Speicher und ein Zwei-Rank-Speicher können mit anderen Worten durch ein einzelnes Leiterplatinendesign realisiert werden. Dies trifft auch auf die oben beschriebenen Beispiele, so wie die zweite Ausführungsform, zu.
  • <Neunte Ausführungsform>
  • Fig. 16A, Fig. 16B, Fig. 16C und 16D zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer neunten Ausführungsform der vorliegenden Erfindung. Fig. 16A bis 16D zeigen ein Beispiel einer Vier-Rank-Ausgestaltung mit einer Datenbusbreite von 32 Bits. Parität/ECC hat eine Bitbreite, die acht Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 200b-1, eine SDRAM-Vorrichtung 200b-2, eine SDRAM-Vorrichtung 200b-3, eine SDRAM-Vorrichtung 200b-4 und eine SDRAM-Vorrichtung 200b-5, die jeweils eine Datenbreite von 32 Bits (x32) haben.
  • Kurz dargestellt ist die Ausgestaltung der neunten Ausführungsform gebildet durch Erhöhen der Anzahl von Ranks von zwei auf vier, im Vergleich zu der Ausgestaltung der achten Ausführungsform. Bezüglich der Bitbreite der Parität/ECC ist unterdessen die Anzahl von Bits reduziert von einer Anzahl von 16 oder weniger auf eine Anzahl von acht oder weniger. Als ein Ergebnis enthält die für Daten verantwortliche SDRAM-Vorrichtung 200b vier SDRAM-Vorrichtungen 200b-1, 200b-2, 200b-3 und 200b-4. Dies bedeutet, dass die Anzahl für Daten erforderlicher SDRAM-Vorrichtungen das Doppelte der Anzahl der in der achten Ausführungsform erforderlichen SDRAM-Vorrichtungen ist. Wie in der achten Ausführungsform ist unterdessen nur die eine SDRAM-Vorrichtung 200b-5 für die Parität/ECC verantwortlich.
  • Um die Vier-Rank-Ausgestaltung zu erreichen, sind, kurz dargestellt, die SDRAM-Vorrichtungen 200b-1, 200b-2, 200b-3 und 200b-4 bereitgestellt, um für entsprechende der Ranks verantwortlich zu sein. Ein Datenmaskierungssignal DQM0-114a, ein Datenmaskierungssignal DQM1-114b, ein Datenmaskierungssignal DQM2-114c und ein Datenmaskierungssignal DQM3-114d sind mit den SDRAM-Vorrichtungen 200b-1, 200b-2, 200b-3 bzw. 200b-4 verbunden. Dadurch werden, falls irgendeiner der Ranks ausgewählt wird, Daten über die dem ausgewählten Rank entsprechende SDRAM-Vorrichtung 200b ausgegeben (eingegeben).
  • Die vier Typen von Datenmaskierungssignalen DQM0-114a, DQM1-114b, DQM2-114c und DQM3-114d werden auch an die vier Typen von Anschlüssen DQM0 bis DQM3 der für die Parität/ECC verantwortlichen SDRAM-Vorrichtung 200b-5 angelegt. Als ein Ergebnis werden, falls irgendeines der Datenmaskierungssignale negiert wird, irgendwelche Acht-Bit-Daten der 32-Bit-Datenbreite ausgegeben (eingegeben) als die Parität/ECC. Jede der SDRAM-Vorrichtungen 200b hat eine Datenbreite von 32 Bits, und diese 32-Bit-Daten sind in vier Acht-Bit-Daten aufgeteilt. Ein Datenmaskierungssignal, das jeden Acht-Bit-Daten entspricht, wird an einen entsprechenden der vier Typen von Anschlüssen DQM0 bis DQM3 angelegt. Falls irgendeines der Datenmaskierungssignale negiert wird, werden somit die Acht-Bit-Daten, die dem negierten Datenmaskierungssignal entsprechen, als die Parität/ECC verwendbar.
  • Wie oben beschrieben, ist jede der SDRAM-Vorrichtungen 200b für einen entsprechenden Rank vorbereitet bzw. hergestellt. Somit kann ein Speicher mit einer beliebigen Anzahl von Ranks einfach gebildet werden, indem die Anzahl der SDRAM-Vorrichtungen 200b eingestellt bzw. justiert wird. In der neunten Ausführungsform wird genauer genommen der Vier-Rank-Speicher mit Verwendung der fünf SDRAM-Vorrichtungen 200b gebildet. Unterdessen kann ein Drei-Rank-Speicher einfach gebildet werden mit Verwendung der vier SDRAM-Vorrichtungen 200b (200b-1, 2, 3 und 5). Ein Zwei-Rank-Speicher kann einfach gebildet werden mit Verwendung der drei SDRAM-Vorrichtungen 200b (200b-1, 2 und 5) (wie in der achten Ausführungsform). Ein Ein-Rank-Speicher kann einfach gebildet werden mit Verwendung der zwei SDRAM-Vorrichtungen 200b (200b-1 und 5) (wie in der achten Ausführungsform). Ferner können ein Ein-Rank-Speicher, ein Zwei-Rank-Speicher, ein Drei-Rank-Speicher und ein Vier-Rank-Speicher einfach mit Verwendung einer Leiterplatine gebildet werden, die dieselbe wie eine Leiterplatine zum Realisieren der Ausgestaltung der neunten Ausführungsform ist.
  • <Zehnte Ausführungsform>
  • Fig. 15A, Fig. 15B, Fig. 15C, Fig. 17A und 17B zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. Die zehnte Ausführungsform zeigt eine Zwei-Rank-Ausgestaltung mit einer Datenbusbreite von 64 Bits. Parität/ECC hat eine Bitbreite, die 16 Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 200a-1, eine SDRAM-Vorrichtung 200a-2, eine SDRAM-Vorrichtung 200a-3, eine SDRAM-Vorrichtung 200c-1 und eine SDRAM-Vorrichtung 200c-2, die jeweils eine Datenbreite von 32 Bits (x32) haben.
  • Kurz dargestellt ist die Ausgestaltung der zehnten Ausführungsform gebildet durch Verdoppeln einer Datenbusbreite auf 64 Bits in der Ausgestaltung der achten Ausführungsform. Somit ist eine Schaltkreisausgestaltung, die Fig. 15A, Fig. 15B und 15C entspricht, dieselbe wie die oben in der achten Ausführungsform beschriebene. Der Speicher der zehnten Ausführungsform hat eine 64-Bit-Breite, erzielt durch Hinzufügen einer Ausgestaltung von Fig. 17A und 17B entsprechend der Schaltkreisausgestaltung der achten Ausführungsform, die für den Datenabschnitt verantwortlich ist. Die Ausgestaltung der Parität/ECC wird nicht beschrieben werden, da sie dieselbe wie die der achten Ausführungsform ist. Somit ist die Operation der zehnten Ausführungsform im Wesentlichen dieselbe wie die der achten Ausführungsform, und deshalb wird die Operation des Speichers als ein Ganzes nicht beschrieben werden.
  • Wie oben beschrieben, ist in der zehnten Ausführungsform der Zwei-Rank-Speicher mit Verwendung von fünf SDRAM-Vorrichtungen 200 gebildet. Ein Ein-Rank-Speicher kann offensichtlich gebildet werden mit Verwendung von drei SDRAM-Vorrichtungen 200 (200a-1, 200a-3 und 200c-1). Somit können ein Zwei-Rank-Speicher (mit den fünf SDRAM-Vorrichtungen 200) und ein Ein-Rank-Speicher (mit den drei SDRAM-Vorrichtungen 200) frei gebildet werden mit Verwendung einer Leiterplatine, die zum Realisieren der Ausgestaltung von Fig. 15A, Fig. 15B, Fig. 15C, Fig. 17A und 17B vorbereitet ist. Ein Ein-Rank-Speicher und ein Zwei-Rank-Speicher können mit anderen Worten durch ein einzelnes Leiterplatinendesign realisiert werden.
  • <Elfte Ausführungsform>
  • Fig. 16A, Fig. 16B, Fig. 16C, Fig. 16D, Fig. 16E, Fig. 18A, Fig. 18B, Fig. 18C und 18D zeigen eine Schaltkreisausgestaltung eines Speichers gemäß einer elften Ausführungsform der vorliegenden Erfindung. Die elfte Ausführungsform zeigt eine Vier-Rank-Ausgestaltung mit einer Datenbusbreite von 64 Bits. Parität/ECC hat eine Bitbreite, die 8 Bits nicht überschreitet. Diese Ausgestaltung verwendet eine SDRAM-Vorrichtung 200b-1, eine SDRAM-Vorrichtung 200b-2, eine SDRAM-Vorrichtung 200b-3, eine SDRAM-Vorrichtung 200b-4, eine SDRAM-Vorrichtung 200b-5, eine SDRAM-Vorrichtung 200d-1, eine SDRAM-Vorrichtung 200d-2, eine SDRAM-Vorrichtung 200d-3 und eine SDRAM-Vorrichtung 200d-4, die jeweils eine Datenbreite von 32 Bits (x32) haben.
  • Kurz dargestellt ist die Ausgestaltung der elften Ausführungsform gebildet durch Verdoppeln einer Datenbusbreite auf 64 Bits in der Ausgestaltung der neunten Ausführungsform. Somit ist eine Fig. 16A bis 16E entsprechende Schaltkreisausgestaltung dieselbe wie die in der neunten Ausführungsform oben beschriebene. Der Speicher der elften Ausführungsform hat eine 64-Bit-Breite, erzielt durch Hinzufügen einer Ausgestaltung von Fig. 18A bis 18D entsprechend der Schaltkreisausgestaltung der neunten Ausführungsform, die für den Datenabschnitt verantwortlich ist. Die Ausgestaltung von Parität/ECC wird nicht beschrieben werden, da sie dieselbe wie die der neunten Ausführungsform ist. Somit ist die Operation der elften Ausführungsform im Wesentlichen dieselbe wie die der neunten Ausführungsform, und deshalb wird die Operation des Speichers als ein Ganzes nicht beschrieben werden
  • Wie oben beschrieben, ist in der elften Ausführungsform der Vier-Rank-Speicher mit Verwendung von neun SDRAM-Vorrichtungen 200 gebildet. Ein Drei-Rank-Speicher kann offensichtlich gebildet werden mit Verwendung von sieben SDRAM-Vorrichtungen 200 (200b-1, 200b-2, 200b-3, 200b-5, 200d-1, 200d-2 und 200d-3). Ferner kann ein Zwei-Rank-Speicher einfach gebildet werden mit Verwendung von fünf SDRAM-Vorrichtungen 200 (200b-1, 200b-2, 200b-5, 200d-1 und 200d-2). Ein Ein-Rank-Speicher kann einfach gebildet werden mit Verwendung von drei SDRAM-Vorrichtungen 200 (200b-1, 200b-5 und 200d-1). Ferner können ein Ein-Rank-Speicher, ein Zwei-Rank-Speicher, ein Drei-Rank-Speicher und ein Vier-Rank-Speicher einfach mit Verwendung einer Leiterplatine gebildet werden, die dieselbe wie eine Leiterplatine zum Realisieren der Ausgestaltung der elften Ausführungsform ist.
  • <Wirkung>
  • Wie oben beschrieben, wird in den vorliegenden Beispielen ein Rank, auf den zugegriffen werden soll, mit Verwendung von DQM (Datenmaskierungssignal) anstelle von CS# (Chipauswahlsignal) ausgewählt. Die Datenausgabe (Eingabe) wird gesteuert, indem nur bestimmt wird, ob oder ob nicht Daten maskiert werden sollen. Dies kann einen schnelleren Datenzugriff als das konventionelle CS#-Steuerverfahren mittels Eliminieren einer Leistungsfähigkeitsstrafe einer Wartezeiteinfügung zum Vermeiden eines Konflikts zwischen Ranks in manchen Fällen erzielen. Ferner wird ein Rank mit Verwendung eines niedrigwertigen Bits einer Adresse ausgewählt, um eine sichtbare bzw. scheinbare Seitengröße in einem SDRAM-Schneller-Seitenmodus zu erhöhen. Es wird erwartet, dass dies die Leistungsfähigkeit verbessert.
  • Falls beispielsweise irgendeine der folgenden Ausgestaltungen eingesetzt wird, kann die Anzahl von SDRAM-Vorrichtungen für Parität/ECC kleiner als die Anzahl von Ranks sein, wodurch die Verschwendung reduziert wird:
    1. (i) Verwenden einer SDRAM-Vorrichtung mit einem 16-Bit-Datenport zum Realisieren von Parität/ECC ohne Überschreitung von acht Bits;
    2. (ii) Verwenden einer SDRAM-Vorrichtung mit einem 32-Bit-Datenport zum Realisieren von Parität/ECC ohne Überschreitung von acht Bits;
    3. (iii) Verwenden einer SDRAM-Vorrichtung mit einem 16-Bit-Datenport zum Realisieren von Parität/ECC ohne Überschreitung von 16 Bits;
    4. (iv) in einem Multi-Rank-Speicher mit drei Ranks oder mehr Verwenden einer SDRAM-Vorrichtung mit einem 32-Bit-Datenport zum Realisieren von Parität/ECC ohne Überschreitung von 24 Bits.
  • Die DQM-Steuerung ist auf die Speicher der oben beschriebenen Ausgestaltungen anwendbar. Diese DQM-Steuerung kann durch einen SDRAM-Controller oder durch einen Prozessor ausgeführt werden, der ferner als der SDRAM-Controller fungiert.
  • <Vergleich zwischen Patentdokumenten und Betrachtung>
  • (1) Das oben beschriebene Patentdokument 1 offenbart eine Technik, die eine Verwendung eines Speichermoduls mit einer Busbreite größer als die Breite eines internen Busses in einer elektronischen Vorrichtung ermöglicht. Um dieses zu erreichen, werden gemäß der durch Patentdokument 1 offenbarten Technik Daten, die an und von Dateneingabe/Ausgabe-Anschlüssen eingegeben und ausgegeben werden, parallel zwischen Segmenten gemacht, während ein Signal zum Identifizieren von Daten teilweise decodiert wird, um ein Maskierungssignal zu erzeugen (wie beispielsweise in Anspruch 1 beschrieben). Jedoch steuert die vorliegende Erfindung SDRAM-Vorrichtungen und ist beabsichtigt zum Erhöhen einer Speicherkapazität und zum Verbessern der Leistungsfähigkeit. Im Gegensatz dazu unterscheidet sich die in Patentdokument 1 beschriebene Technik stark von der Technik der vorliegenden Erfindung darin, dass die Technik in Patentdokument 1 ein Speichermodul steuert, und beabsichtigt ist für eine Verwendung eines Speichermoduls mit einer Busbreite breiter als eine interne Busbreite einer elektronischen Vorrichtung.
  • Patentdokument 1 beschreibt nichts über Parität oder einen ECC. Es ist schwierig, die Technik von Patentdokument 1 auf ein Speichermodul mit Parität/ECC anzuwenden. Ein übliches Speichermodul mit Parität/ECC hat im Allgemeinen nur ein Datenmaskierungssignal für Parität/ECC. Daher ist eine Auswahl eines Segments auf Grundlage der Technik von Patentdokument 1 schwierig. Als ein Ergebnis wird es in Erwägung gezogen, dass die Technik von Patentdokument 1 nur auf ein Speichermodul ohne Parität/ECC anwendbar ist. Im Gegensatz dazu kann gemäß der Technik der vorliegenden Erfindung die Erfindung als eine Speicherausgestaltung mit Parität/ECC implementiert sein, wie oben beschrieben, was durch Patentdokument 1 nicht gehandhabt werden kann. Somit macht es die Technik der vorliegenden Erfindung möglich, einen hochzuverlässigen Speicher zu realisieren.
  • Ferner kann die Technik der vorliegenden Erfindung im Vergleich mit der konventionellen Multi-Rank-Steuerung, die CS# (Chipauswahlsignal) verwendet, die Anzahl von SDRAM-Vorrichtungen für Parität/ECC reduzieren. Die Technik der vorliegenden Erfindung kann auch zur Verbesserung der Speicherzugriffsleistungsfähigkeit beitragen.
  • (2) Die Technik des oben beschriebenen Patentdokuments 2 ist ein Liefern eines DQM-Signals (Datenmaskierungssignal) mit Verwendung einer Adressleitung, um mit einem Timing einer Nicht-Verwendung der Adressleitung zusammenzupassen (genauer genommen Timing eines negierenden CS#). Patentdokument 2 gibt an, dass Signalleitungen für das Datenmaskierungssignal demgemäß reduziert werden können. Somit unterscheidet sich die Technik von Patentdokument 2 beträchtlich von der Technik der vorliegenden Erfindung hinsichtlich des Zwecks und des einzusetzenden technischen Prinzips. Das Datenmaskierungssignal in Patentdokument 2 wird für den allgemeinen Zweck eines Steuerns eines Zugriffs auf einen Byte-Strang (Engl.: byte lane) verwendet. Anders als das der vorliegenden Erfindung wird dieses Datenmaskierungssignal nicht zur Auswahl eines Rank verwendet.
  • (3) Die Technik des oben beschriebenen Patentdokuments 3 ist beabsichtigt zur Bereitstellung einer SDRAM-Schnittstelle als eine integrierte Schnittstelle zum Aufnehmen von zwei Sätzen von „einem Prozessor und einem SDRAM“ in einen SIP. Die Technik von Patentdokument 3 unterscheidet sich beträchtlich von der Technik der vorliegenden Erfindung hinsichtlich des Zwecks und des einzusetzenden technischen Prinzips. Das Datenmaskierungssignal in Patentdokument 3 wird für den allgemeinen Zweck eines Steuerns eines Zugriffs auf einen Byte-Strang verwendet. Anders als das der vorliegenden Erfindung wird dieses Datenmaskierungssignal nicht zur Auswahl eines Rank verwendet.
  • Während die Ausführungsform der vorliegenden Erfindung im Detail beschrieben worden ist, zeigt die oben beschriebene Ausführungsform lediglich die spezifischen Beispiele zum Implementieren der vorliegenden Erfindung. Der technische Schutzbereich der vorliegenden Erfindung ist nicht auf die oben beschriebene Ausführungsform beschränkt. Vielfältige Änderungen können auf die vorliegende Erfindung innerhalb eines Bereichs angewendet werden, der nicht von der Substanz der vorliegenden Erfindung abweicht. Diese Änderungen sind durch den Schutzbereich der vorliegenden Erfindung abgedeckt.
  • Bezugszeichenliste
    • 10
    Prozessor
    12
    SDRAM-Vorrichtung
    14
    SDRAM-Controller
    16
    Datenleitung
    20a, 20b, 20c, 20d
    SDRAM-Vorrichtung
    22a
    DQM0
    22b
    DQM1
    100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j
    SDRAM-Vorrichtung
    104
    Konflikt
    106
    Prozessoradresse
    108
    Aktiv-Befehl-Adresse
    110
    Lesen/Schreiben-Befehl-Adresse
    112
    Rank-Bit
    114a
    DQM0
    114b
    DQM1
    114c
    DQM2
    114d
    DQM3
    200a, 200b, 200c, 200d
    SDRAM-Vorrichtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2008293413 [0013]
    • JP 2008021364 [0013]
    • JP 2008276343 [0013]

Claims (6)

  1. Multi-Rank-SDRAM-Steuerverfahren zum Steuern eines Multi-Rank-SDRAM, das gebildet ist durch Verbinden von Datenports mehrerer SDRAM-Vorrichtungen (100), wobei in jeder der mehreren SDRAM-Vorrichtungen (100) nur ein Datenmaskierungssignal der SDRAM-Vorrichtung (100) eines Rank, auf den zugegriffen werden soll, negiert wird, wodurch ein Zugriff auf den Rank ausgeführt wird.
  2. Multi-Rank-SDRAM-Steuerverfahren gemäß Anspruch 1, wobei das Multi-Rank-SDRAM so viele Ranks wie eine Zweierpotenz hat, und der Rank mit Verwendung eines niedrigwertigen Bits einer Adresse des SDRAM ausgewählt wird.
  3. Multi-Rank-SDRAM-Steuerverfahren gemäß Anspruch 2, wobei eine Adressbitgruppe an einem Ort ein Bit höher als das zum Auswählen des Rank verwendete niedrigwertige Bit als eine Spaltenadresse des Multi-Rank-SDRAM verwendet wird.
  4. Multi-Rank-SDRAM-Steuerverfahren gemäß einem der Ansprüche 1 bis 3, wobei das Datenmaskierungssignal ein Signal zum Maskieren von Daten ist, die in Einheiten von Byte-Strängen gelesen oder geschrieben werden sollen.
  5. Multi-Rank-SDRAM-Steuerverfahren gemäß einem der Ansprüche 1 bis 4, wobei eine oder mehr SDRAM-Vorrichtungen (100) der mehreren SDRAM-Vorrichtungen (100) SDRAM-Vorrichtungen (100) für eine Parität oder einen ECC oder für eine Parität und einen ECC sind.
  6. SDRAM-Controller, der das Multi-Rank-SDRAM-Steuerverfahren gemäß einem der Ansprüche 1 bis 5 ausführt.
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