KR19980016153A - 반도체 디바이스의 데이터 라인 구조 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에서의 데이터 라인 구조에 관한 것으로 특히, 한쌍의 데이터 라인의 각각에 실려있는 데이터의 전압 상태에 따라 온/오프 동작하며 유입되는 소정의 전원 전압의 충방전을 통해 데이터 라인의 충전전위를 소정의 범위내로 제한하는 프리차지 제한기와; 한쌍의 제1, 제2데이터 라인에 병렬 연결되어 있으며 어드레스 트랜스미션에 의한 등기화 제어신호에 의하여 상기 데이터 라인들 간의 등기화를 수행하는 등기화부; 및 상기 등기화부를 통하여 등기화되어진 데이터 라인쌍을 통하여 데이터를 입력받아 데이터의 증폭 동작을 수행하되 데이터 라인간의 등기화 전위를 입력으로 하여 임의의 설정영역과 비교하고 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위한 전하의 공급량을 제어하도록 하는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 디바이스의 데이터 라인을 제공하면, 종래 기술에서 원하는 앰프의 이득을 얻기 위해 사용되는 전류 발생원(IG)이 미리 설정된 일정량의 전류만을 발생시키기 때문에 전원 전압에 의하여 유입되는 노이즈 성분에 노출됨에 따라 발생되는 문제점과 앰프의 공통 입력전위가 달라졌을 경우 보상해 줄 방법을 갖지 못한다는 문제점 및 데이터 라인에 유입되는 디지털 노이즈 성분에 대한 영향을 최소화하는 별도의 노이즈 대책을 세워 놓아야 한다는 문제점 등을 해소할 수 있다.
Description
제1도는 데이터 라인을 구성하는 종래 대표적인 기술 방식을 설명하기 위한 예시도.
제2도는 본 발명에 다른 반도체 디바이스의 데이터 라인의 구성 예시도.
본 발명은 반도체 메모리 소자에서의 데이터 라인 구조에 관한 것으로 특히, 미리 설정된 프리차지 영역내에서 등기화만하고 데이터 라인을 입력으로 갖는 앰프의 이득을 공통입력 전위로 조절함으로써 전류의 소비를 줄이고 노이즈에 강한 반도체 디바이스의 데이터 라인 구조에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 메모리 셀에 저장된 정보를 읽어내기 위해서는 많은 제약조건을 극복해야 한다. 그러한 조건들 중에서 가장 심각하게 칩의 동작을 저해하는 요소는 노이즈 성분이다. 노이즈 성분은 너무나 광범위한 구성요소를 가지므로 어떤 한 두가지의 특성 개선으로 극복되어질 수 있는 사항이 아니다. 그러한 노이즈 성분중 칩의 전체동작에 가장 치명적인 것은 전원 전압의 파워 노이즈의 영향과 데이터라인에 유입되는 노이즈 성분의 영향이다.
메모리셀의 저장된 원드라인의 구동과 함께 비트라인에 실리게 되고 비트라인 센스 앰프에 의해 증폭된 정보는 열(column) 스위치를 통해 데이터 라인에 옮겨지게 된다. 이때, 대개의 경우 데이터 라인은 두 라인이 하나의 쌍으로 사용되고 미리 설정된 전압 레벨로 프리차지 되어 있다. 이것은 라인상에 유입되는 노이즈 성분의 영향을 막고, 적절한 데이터 센스 앰프의 공통입력 전위를 설정하여 앰프의 동작을 보장하기 위해서이다.
실제 동작 모드에서 데이터 센스 앰프는 연속적인 페이지(page) 동작을 하게 되고 이 경우 데이터 라인쌍 프리차지, 동작모드 그리고 프리차지 동작을 반복해야 하므로 미처 설정된 데이터 라인의 프리차지전위를 갖지 못한 상태에서 다음 동작을 해야 함으로 데이터 센스 앰프의 입력전위가 조금씩 달라질 수 있다. 설정 프리차지 전위보다 벗어난 입력전위를 갖는 데이터 센스앰프는 비록 벗어난 전위가 CMR(Common Input Range)를 만족한다해도 앰프의 동작 이득에 영향을 줄 수 있다.
또한, 전력선에 유입되는 전력 노이즈에 의한 동작성능의 저하는 심각한 영향을 주고 있다. 전력선상의 노이즈는 페키지된 칩의 핀들 사이에 생성되는 인덕턴스 성분이나 패드를 본딩하여 생기는 인덕턴스 성분이 급격한 전류성분에 의해 노이즈 전압을 발생할 수 있다. 이와 같은 전력 노이즈는 데이터 센스 앰프의 동작 전위를 좁히게 됨으로 앰프의 동작성능이 크게 떨어지고 불안한 동작을 유발할 수 있다.
실제로 메모리 칩에서 전력을 가장 많이 사용하는 부분은 비트라인의 센스, 증폭때이고, 다음은 출력단의 출력버퍼가 동작할 때이다. 또한, 데이터 라인의 프리차지를 위해서도 많은 전하를 사용하여야 한다. 특히, 다수의 데이터 라인쌍이 동시에 동작되어야 하는 디바이스에서는 데이터 라인쌍의 프리차지를 위한 전류의 사용이 꽤 크다.
이러한, 데이터 라인을 구성하는 종래 대표적인 기술 방식을 첨부한 제1도를 참조하여 살펴보면, 어드레스 트랜스미션에 의한 등기화 제어신호(EQC)에 의하여 데이타 라인쌍(DLA, DLB)의 등기화 및 프리차지를 수행하는 드라이빙 디바이스(10)와, 상기 데이터 라인쌍(DLA, DLB)을 통하여 상기 드라이빙 디바이스(10)에서 출력되는 데이터를 입력받아 데이터의 증폭 동작을 수행하여 최종적인 CMOS 풀 스위칭된 데이터를 출력시키는 센스앰프(20)로 구성된다.
상기 드라이빙 디바이스(10)의 구성은 소정의 양전압(VDD)을 각각 드레인 단자에 입력받고 게이트 단자에 입력되는 등기화 제어신호(EQC)에 의하여 온/오프 동작하는 제1, 제2NMOC(N1, N2)와, 상기 제1NMOS(N1)의 소스단자와 연결되어 있는 제1데이터 라인(DLA)에 걸리는 전압을 드레인 단자에 입력받으며 상기 제2NMOS(N2)의 소스단자와 연결되어 있는 제2데이터 라인(DLB)에 소스 단자가 연결되고 게이트 단자에 입력되는 제어신호(EQC)에 의하여 온/오프 동작하는 제3NMOS(N3)로 이루어진다.
또한, 상기 센스앰프(20)는 대표적인 NMOS입력 차동 앰프로서, 소정의 양전압(VDD)을 각각 소스 단자에 입력받고 게이트 단자가 공통으로 묶여 있는 제1, 제2PMOSD(P1, P2)와, 게이트 단자와 드레인 단자가 공통전위를 갖도록 묶여있는 상기 제1PMOS(P1)의 드레인 단자에 드레인 단자가 연결되고 상기 제 1데이터 라인(DLA)을 통해 게이트 단자가 입력되는 신호의 상태에 따라 온/오프 동작하는 제4NMOS(N4)와, 상기 제2PMOS(P2)의 드레인 단자에 드레인 단자가 연결되고 상기 제4NMOS(N4)의 소스 단자에 공통으로 소스 단자가 연결되며 상기 제2데이터 라인(DLB)을 통해 게이트 단자가 입력되는 신호의 상태에 따라 온/오프 동작하는 제5NMOS(N5), 및 상기 제4, 제5NMOS(N4, N5)의 공통소스 단자와 접지단에 연결되어 있는 전류 발생원(IG)로 이루어진다.
상기와 같이 구성되는 종래의 데이터 라인에서 데이터 라인의 프리차지 전위는 미리 고정된 전위로 채택되어 있으며 대개의 설계과정에서 데이터 라인의 프리차지 전위는 전원 전압 즉, 드라이빙 디바이스(10)에 걸리는 소정의 양전압(VDD)에 따라 변동되도록 하고 있지만, 데이터 라인에 유입되는 디지털 노이즈 성분에 대한 영향을 최소화하는 별도의 노이즈 대책을 세워 놓아야 한다는 문제점이 발생되었다.
또한, 출력단은 상기 제2PMOS(P2)의 드레인 단자를 사용하며, 데이터 센스 앰프는 전형적인 NMOS 또는 PMOS 입력 차동 앰프나 비교기를 사용한다. 이때, 상기 전류 발생원(IG)은 원하는 앰프의 이득을 얻기 위해 사용되는 것이나, 상기 전류 발생원(IG)은 미리 설정된 일정량의 전류만을 발생시키기 때문에 전원 전압에 의하여 유입되는 노이즈 성분에 노출되어 있고, 앰프의 공통 입력전위가 달라졌을 경우에도 보상해 줄 방법을 갖지 못한다는 문제점을 발생시킨다.
상기와 같은 전술한 문제점을 해소하기 위한 본 발명의 제1목적은 반도체 디바이스의 데이터 라인과 상기 데이터 라인을 매 동작 후 미리 설정된 전위로 프리차지 하지 않고 미리 설정된 영역내에서 등기화만 할 수 있도록 하는 프리차지회로를 제공하는데 있다.
또한, 상기와 같은 후술한 문제점을 해소하기 위한 본 발명의 제2목적은 상기 데이터 라인을 입력으로 갖는 앰프의 이득을 공통입력 전위로 조절하게 함으로써 전류의 소비를 줄이고 데이터 라인에 유입되는 노이즈에 강한 센스앰프를 제공하는데 있다.
또한, 상기와 같은 문제점들을 해소하기 위한 본 발명의 제3목적은 전술한 목적에 따라 제공되는 프리차지회로와 센스앰프를 포함하는 반도체 디바이스의 데이터 라인 구조를 제공하는 데 있다.
상기 제1목적을 달성하기 위한 본 발명의 특징은, 메모리 셀과 데이터 라인으로 연결되어 있으며 해당 데이터 라인을 통해 데이터를 입력받아 이를 증폭 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어서, 한쌍의 데이터 라인의 각각에 일대일로 연결 구성되며 해당 데이터 라인의 전압상태에 따라 온/오프 동작하며 온동시에 연결되어 있는 전원 전압으로 해당 데이터 라인을 프리차지시키는 한쌍의 전압 충전 수단과, 상기 한쌍의 데이터 라인과 접지단에 각각에 일대일로 연결 구성되며 해당 데이터 라인에 연결되어 있는 상기 전압 충전 수단의 온/오프 동작에 상반되게 오프/온 동작하는 한쌍의 전압 방전 수단을 포함하여 충방전을 함으로써 한쌍의 데이터 라인의 전압 충전상태가 소정 범위내에서 등기화 상태를 유지하는 데 있다.
또한, 상기 제1목적을 달성하기 위한 본 발명의 부가적인 특징으로 전압 충전 수단은 각각 연결되어 있는 해당 데이터 라인의 전위 상태가 로우 상태일 경우에 한하여 온동작하며, 전압 방전 수단은 각각 연결되어 있는 해당 데이터 라인의 전위 상태가 하이 상태일 경우에 한하여 온동작하는 데 있다.
또한, 상기 제1목적을 달성하기 위한 본 발명의 부가적인 특징으로 전압 충전 수단은 각각 소정의 전원전압을 소스단자에 입력받고 게이트 단자가 드레인 단자에 공통으로 묶여 있어 드레인 단자의 전위가 로우인 경우 온동작하여 소스 단자에 걸리는 전원전압이 드레인 단자에 걸리도록하고 그에 따라 오프 동작하는 PMOS로 구성되며, 전압 방전 수단은 각각 해당 데이터 라인의 전위 상태를 드레인 단자에 입력받고 게이트 단자가 드레인 단자에 공통으로 묶여 있어 드레인 단자의 전위가 하이인 경우 온동작하여 드레인 단자에 걸리는 전원전압이 소스 단자에 걸리도록 하고 그에 따라 온 동작하는 NMOS로 구성되는 데 있다.
또한, 상기 제2목적을 달성하기 위한 본 발명의 특징은, 메모리 셀과 데이터 라인으로 연결되어 있으며 해당 데이터 라인을 통해 데이터를 전송하기 위한 프리차지 회로를 구비하고 있는 반도체 메모리 소자에서 데이터 라인을 프리차지 하지 않고서 등기화만으로 데이터를 전송하는 데이터 라인을 통해 전송 입력되는 데이터를 증폭 출력하는 센스앰프에 잇어서, 데이터 라인간의 등기화 전위를 입력으로 하여 임의의 설정영역과 비교하고 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위한 전하의 공급량을 제어하도록 하는 데 있다.
또한, 상기 제3목적을 달성하기 위한 본 발명의 특징은, 한쌍의 데이터 라인의 각각에 실려있는 데이터의 전압 상태에 따라 온/오프 동작하며 유입되는 소정의 전원 전압의 충방전을 통해 데이터 라인의 충전전위를 소정의 범위내로 제한하는 프리차지 제한기와, 한쌍의 제1, 제2데이터 라인에 병렬 연결되어 있으며 어드레스 트랜스미션 의한 등기화 제어신호에 의하여 상기 데이터 라인들 간의 등기화를 수행하는 등기화부, 및 상기 등기화부를 통하여 등기화되어진 데이터 라인쌍을 통하여 데이터를 입력받아 데이터의 증폭 동작을 수행하되 데이터 라인간의 등기화 전위를 입력으로 하여 임의의 설정영역과 비교하고 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위한 전하의 공급량을 제어하도록 하는 센스 앰프를 포함하는 데 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.
제2도는 본 발명에 따른 반도체 디바이스의 데이터 라인 구조의 예시도로서, 데이터 라인쌍(DLA, DLB)의 각각에 실려있는 데이터의 전압상태에 따라 온/오프 동작하며 유입되는 소정의 양전압(VDD)로 데이터 라인을 프리차지 시켜주는 프리차지 제한기(100)와, 데이터 라인쌍(DLA, DLB)에 병렬 연결되어 상기 어드레스 트랜스미션에 의한 등기화 제어신호(EQC)에 의하여 데이터 라인쌍(DLA, DLB)의 등기화를 수행하는 등기화부(200) 및 상기 등기화부(200)를 통하여 등기화되어진 데이터 라인쌍(DLA, DLB)을 통하여 데이터를 입력받아 데이터의 증폭 동작을 수행하되 NMOS 입력 디바이스와 NMOS 전류원을 갖는 앰프의 이득 조절을 가능하도록 한 샌스 앰프(300)으로 크게 구분된다.
상기와 같은 구분 가능한 본 발명에 따른 데이터 라인 구조의 각 구성 요소별 상세 구성을 살펴보면, 우선 상기 프리차지 제한기(100)는 소정의 양전압(VDD)를 소스 단자에 입력받으며 드레인 단자의 전위상태가 게이트 단자에 절달되는 제 1PMOS(P10)와 상기 제 1PMOS(P10)의 드레인 단자의 전위상태를 소스 단자에 입력받으며 드레인 단자의 전위상태가 게이트 단자에 전달되는 제 2PMOS(P11)와, 상기 제 2PMOS(P11)의 드레인 단자의 전위상태를 소스 단자에 입력받으며 드레인 단자와 연결되어 있는 제 2데이터 라인(DLB)의 전위상태가 게이트 단자에 전달되는 제 3PMOS(P12)와, 상기 제 2데이터 라인(DLB)의 전위 상태를 드레인 단자에 입력받으며 상기 드레인 단자의 전위상태가 게이트 단자에 전달되는 제 1NMOS(N10)와, 상기 제 1NMOS(N10)의 소스 단자의 전위상태를 드레인 단자에 입력받으며 드레인 단자의 전위상태가 게이트 단자에 전달되는 제 2NMOS(N11)와, 상기 제 2NMOS(N11)의 소스 단자의 전위상태를 드레인 단자에 입력받으며 드레인 단자의 전위상태가 게이트 단자에 전달되여 소스 단자의 접지단이 연결되어 있는 제 3NMOS(N12)로 구성되는 제 2데이터 라인(DLB)의 프리차지 제한부가 있으며, 제4∼6PMOS(P13, P14, P15)와 제4∼6NMOS(N13, N14, N15)로 구성되며 상기 제2데이터 라인(DLB)의 프리차지 제한부와 동일 구성을 갖는 제1데이터 라인(DLB)의 프리차지 제한부로 구성된다.
또한, 상기 등기화부(200)는 제1데이터 라인(DLA)에 걸리는 전압을 드레인 단자에 입력받으며 상기 제2데이터 라인(DLB)에 소스 단자가 연결되고 게이트 단자에 입력되는 등기화 제어신호(EQC)에 의하여 온/오프 동작하는 제 7NMOS(N16)로 이루어진다.
또한, 상기 샌스 앰프(300)는 상기 양전압(VDD)을 소스 단자에 입력받고 게이트 단자에 상기 제2데이터 라인(DLB)의 전위상태를 입력받아 온/오프 동작하는 제 7PMOS(P16)와, 상기 제 7PMOS(P16)의 소스 단자와 소스 단자가 공통으로 묶여있으며 게이트 단자에 접지단이 연결되어 있어 항상 온상태를 유지하는 제 8PMOS(P17)와, 상기 양전압(VDD)을 소스단자에 입력받고 게이트 단자와 드레인 단자가 상기 제 8PMOS(P17)의 게이트 단자와 드레인 단자에 각각 공통으로 묵여 있어 항상 온동작하는 제 9PMOS(P18)와, 상기 제 9PMOS(P18)의 소스 단자와 소스 단자가 공통으로 묶여있으며 게이트 단자에는 제1데이터 라인(DLA)의 전위상태를 입력받아 온/오프 동작하며 드레인 단자가 상기 제 7PMOS(P16)의 드레인 단자에 공통으로 묶여 있는 제 10PMOS(P19)와, 드레인 단자와 게이트 단자가 상기 제 8PMOS(P17)의 드레인 단자에 공통으로 묶여 있어 항상 온동작하며 소스 단자에 접지단에 연결되어 있는 제 8NMOS(N17)와, 게이트 단자가 상기 제 8NMOS(N17)의 게이트 단자와 공통으로 묶여 있어 항상 온동작하며 상기 제 7PMOS(P16)의 드레인 단자에 드레인 단자가 연결되는 제 9NMOS(N18), 상기 제 7PMOS(P16)의 드레인 단자와 게이트 단자가 연결되며 소스 단자가 접지단에 상기 제 9NMOS(N18)의 소스단자와 공통으로 묶여 있는 제 14NMOS(N23)와, 상기 양전압(VDD)을 소스 단자에 입력받는 제 11PMOS(P20)와, 상기 제11PMOS(P20)의 드레인 단자에 드레인 단자가 연결되고 게이트 단자가 공통으로 묶여 있는 제 10NMOS(N19)와, 상기 제 10NMOS(N19)의 소스 단자와 드레인 단자가 연결되고 상기 1데이터 라인(DLA)의 전위상태를 게이트 단자에 입력받아 온/오프 동작하는 제 11NMOS(N20)와, 상기 양전압(VDD)을 소스 단자에 입력받고 상기 제 11PMOS(P20)와 제 10NMOS(N19)의 공통 게이트 단자에 드레인 단자가 연결되어 있는 제 12PMOS(P21)와, 상기 제 12PMOS(P21)의 드레인 단자에 드레인 단자가 연결되고 게이트 단자가 상기 제 11PMOS(P20)와 제 10NMOS(N19)의 공통 드레인 단자에 연결되어 있는 제 12NMOS(N21), 및 상기 제 12NMOS(N21)의 소스 단자와 드레인 단자가 연결되고 상기 2데이터 라인(DLB)의 전위상태를 게이트 단자에 입력받아 온/오프 동작하여 상기 제 11NMOS(N20)의 소스 단자와 상기 제 14NMOS(N23)의 드레인 단자에 공통으로 소스 단자가 묶여 있는 제 13NMOS(N22)로 구성된다.
상기와 같이 구성되는 본 발명에 따른 반도체 디바이스의 데이터 라인을 구성하고 있는 구성들의 동작을 설명하면 다음과 같다.
우선, 등기화부(200)는 일단 데이터를 전송받은 후 데이터 라인쌍(DLA, DLB)을 등기화하여 다음 데이터 전송에 대비한다. 보다 큰 gm을 얻기 위해 COMS 전송게이트를 사용한다. 이러한 상황에서 데이터 라인쌍(DLA, DLB) 각각의 전위는 각 상황에 따라 설정될 것이다.
또한, 센스앰프(300)는 그입력단의 디바이스에 따라 CMR을 갖는다.
프리차지 되지 않은 데이터 라인이 다음단 앰프의 CMR을 벗어나지 않도록 프리차지의 한계를 설정하는 프리차지 제한기(100)를 구비하고 있는데, 상기 프리차지 제한기(100)에 의해 설정되는 데이터 라인쌍(DLA, DLB)의 등기 전위의 범위는 다음의 식으로 정해진다.
VDD-m×Vtpυ(데이터 라인 균등 전위)n×Vtn
여기서 Vtp와 Vtn은 각각 NMOS와 PMOS의 한계전압을 나타내고, VDD는 전원전압을 m과 n은 NMOS와 PMOS의 직렬 연결된 단 수를 나타낸다.
이때, 데이터 라인쌍(DLA, DLB)의 등기된 전위는 전원 전압 VDD와 당 프로세서에 의해 결정되는 디바이스의 한게전압을 고려하여 m과 n을 결정함으로써, 그의 한계전압을 설정할 수 있다.
이와 같이, 데이터 라인의 전위를 특정 전위로 미리 설정하지 않기 때문에 데이터 라인의 동작시 사용하는 전하의 손실을 없앨 수 있다는 효과가 있다.
그러나, 데이터 라인이 특정 전위로 미리 설정되어 있지 않으므로 데이터 센스앰프의 동작때마다 앰프의 이득이 달라질 수 있다. 이러한 문제을 해결하는 부분이 센스 앰프(300)인데, 앰프의 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위해 조절가능한 전류원을 갖는 앰프를 만들 수 있다.
그 동작을 살펴보면, 센스 앰프(300)는 NMOS 입력 디바이스와 NMOS 전류원을 갖는 앰프의 이득 조절을 가능하도록 한 앰프의 개략적인 회로도이다. 앰프의 이득을 조절하기 위하여 NMOS 전류원이 게이트 전위를 조절한다. 즉,
앰프의 이득
이므로 앰프의 NMOS 전류원의 게이트 전위를 조절(Vgs의 조절)하여 실제 앰프의 이득을 조절할 수 있다. 이러한 일련의 동작으로 비록 앰프의 공통 입력전위가 달라진다고 하여도 앰프의 전달 지연 시간은 거의 같도록 조절할 수 있다. 즉,
시간상수 T=gm/C
이므로 지연시간은 gm의 조절로 일정하게 맞출 수 있다.
즉, 앰프(300)의 입력으로 사용되는 제1, 제2데이터 라인(DLA, DLB)은 PMOS(P16, P19)의 게이트에 연결된다. 또한, PMOS(P127, P18)의 게이트는 접지단에 연결되어 있어 전류 거울(current morror)을 형성한다. 상기 전류거울의 다른 한쪽이 데이터 라인이 연결되어 있는 상기 PMOS(P16, P19)의 PMOS(P16, P19)의 드레인 단자에 연결되어 있다.
만약, 데이터 라인쌍(DLA, DLB)에 어떤 데이타가 실리고 동작후 등기화된 전위가 더 낮아졌다고 하면 더 낮아진 데이터 입력에 대하여 PMOS(P16, P19)의 Vgs 전압차가 더욱 커지므로 상기 PMOS(P16, P19)는 더 많은 전류를 흘릴 수 있다. 전류 밀러링 작용에 의하여 상기 PMOS(P16, P19)의 더 많은 전류는 상기 PMOS(P16)의 게이트 단자와 제2데이터 라인(DLB)의 연결점(Na)의 전위를 상승시키고 이것은 앰프의 gm을 크게하여 이득을 크게함으로써, 앰프의 전달 지연시간(T)을 앞당길 수 있게 된다.
또한, 앰프가 특정 전위로 설정되어 있지 않기 때문에 데이터 라인에 유입될 수 있는 디지털 노이즈에 대한 특별한 대책이 없어도 동작 성능에 전혀 영향을 주지 않을 수 있다.
상기와 같이 동작하는 본 발명에 따른 반도체 디바이스의 데이터 라인 구조를 제공하면, 종래 기술에서 원하는 앰프의 이득을 얻기 위해 사용되는 전류 발생원(IG)이 미리 설정된 일정량의 전류만을 발생시키기 때문에 전원 전압에 의하여 유입되는 노이즈 성분에 노출됨에 따라 발생되는 문제점과 앰프의 공통 입력전위가 달라졌을 경우 보상해 줄 방법을 갖지 못한다는 문제점 및 데이터 라인에 유입되는 디지털 노이즈 성분에 대한 영향을 최소화하는 별도의 노이즈 대책을 세워 놓아야 한다는 문제점 등을 해소할 수 있다.
Claims (13)
- 메모리 셀과 데이터 라인으로 연결되어 있으며, 해당 데이터 라인을 통해 데이터를 입력받아 이를 증폭 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어서,한쌍의 데이터 라인의 각각에 일대일로 연결 구성되며 해당 데이터 라인의 전압상태에 따라 온/오프 동작하며 온 동작시에 연결되어 있는 전원 전압으로 해당 데이터 라인을 프리차지시키는 한쌍의 전압 충전 수단과;상기 한쌍의 데이터 라인과 접지단에 각각에 일대일로 연결 구성되며 해당 데ㅌ이터 라인에 연결되어 있는 상기 전압 충전 수단의 온/오프 동작에 상반되게 오프/온 동작하는 한쌍의 전압 방전 수단을 포함하여 충방전을 함으로서 한쌍의 데이터 라인의 전압 충전상태가 소정 범위내에서 등기화 상태를 유지하는 것을 특징으로 하는 프리차지 제한 회로.
- 제1항에 있어서,상기 한쌍의 전압 충전 수단은 가각 연결되어 있는 해당 데이터 라인의 전위 상태가 로우 상태일 경우에 한하여 온동작하는 특징으로 하는 프리차지 제한 회로.
- 제1항 또는 제2항에 있어서,상기 한쌍의 전압 충전 수단은 각각 소정의 전원전압을 소스단자에 입력받고 게이트 단자가 드레인 단자에 공통으로 묶여 있어 드레인 단자의 전위가 로우인 경우 온동작하여 소스 단자에 걸리는 전원전압이 드레인 단자에 걸리도록하고 그에 따라 오프 동작하는 PMOS로 구성되는 것을 특징으로 하는 프리차지 제한 회로.
- 제3항에 있어서,상기 한쌍의 전압 충전 수단은 각각 다단의 PMOS로 직렬 구성되는 것을 특징으로 하는 프리차지 제한 회로.
- 제1항에 있어서,상기 한 쌍의 전압 방전 수단은 각각 연결되어 있는 해당 데이터 라인의 전위 상태가 하이 상태일 경우에 한하여 온동작하는 특징으로 하는 프리차지 제한 회로.
- 제1항 도는 제5항에 있어서,상기 한쌍의 전압 방전 수단은 각각 해당 데이터 라인의 전위 상태를 드레인 단자에 입력받고 게이트 단자가 드레인 단자에 공통으로 묶여 있어 드레인 단자의 전위가 하이인 경우 온동작하여 드레인 단자에 걸리는 전원전압이 소스 단자에 걸리도록하고 그에 따라 온 동작하는 NMOS로 구성되는 것을 특징으로 하는 프리차지 제한 회로.
- 제6항에 있어서,상기 한쌍의 전압 방전 수단은 각각 다단의 NMOS로 직렬 구성되는 것을 특징으로 하는 프리차지 제한 회로.
- 제1항에 있어서,상기 데이터 라인에서 등기화를 이루는 충전전압 상태를 아래의 식에 따르는 것을 특징으로 하는 프리차지 제한 회로 :VDD-m×Vtpυ(데이터 라인 균등 전위)n×Vtn단, Vtp와 Vtn은 각각 NMOS와 PMOS의 한계전압을 나타내고,VDD는 전원전압을 나타내며m과 n은 NMOS와 PMOS의 직렬 연결된 단 수를 나타낸다.
- 메모리 셀과 데이터 라인으로 연결되어 있으며 해당 데이터 라인을 통해 데이터를 전송하기 위한 프리차지 회로를 구비하고 있는 반도체 메모리 소자에서 데이터 라인을 프리차지 하지않고서 등기화만으로 데이터를 전송하는 데이터 라인을 통해 전송 입력되는 데이터를 증폭 출력하는 센스앰프에 있어서,데이터 라인간의 등기화 전위를 입력으로 하여 임의의 설정영역과 비교하고 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위한 전하의 공급량을 제어하도록 하는 것을 특징으로 하는 센스앰프.
- 한쌍의 데이터 라인의 각각에 실려있는 데이터의 전압 상태에 따라 온/오프 동작하며 유입되는 소정의 전원 전압의 충방전을 통해 데이터 라인의 충전전위를 소정의 범위내로 제한하는 프리차지 제한기와;한쌍의 제1, 제2데이터 라인에 병렬 연결되어 있으며 어드레스 트랜스미션에 의한 등기화 제어신호에 의하여 상기 데이터 라인들 간의 등기화를 수행하는 등기화부; 및상기 등기화부를 통하여 등기화되어진 데이터 라인쌍을 통하여 데이터를 입력받아 데이터의 증폭 동작을 수행하되 데이터 라인간의 등기화 전위를 입력으로 하여 임의의 설정영역과 비교하고 입력전위에 따라 자동적으로 앰프의 이득을 조절하기 위한 전하의 공급량을 제어하도록 하는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 디바이스의 데이터라인.
- 제10항에 있어서,데이터 라인 각각에 대하여 상기 프리차지 제한기는 다단의 PMOS로 구성되며 최전단의 PMOS로 구성되며 최전단의 PMOS가 소정의 양전압을 소스 단자에 입력받으며 모든 PMOS는 드레인 단자의 전위를 게이트 단자에 전달받고 최후단의 PMOS의 소드단자는 전단의 PMOS의 드레인 단자에 연결되어지고 후단의 PMOS의 소스 단자는 전단의 PMOS의 드레인 단자에 연결되어지고 최후단의 PMOS의 드레인 단자가 상기 데이터 라인쌍중 어느 하나와 연결되는 제1스위칭 수단과.다단의 NMOS로 구성되며 최전단의 NMOS의 드레인 단자가 상기 데이터 라인쌍중 어느 하나와 연결되며 모든 NMOS는 드레인 단자의 전위를 게이트 단자에 전달받고 후단의 NMOS의 드레인 단자는 전단의 NMOS의 소스 단자에 연결되어지고 최후단의 NMOS의 소스 단자가 접지단에 연결되는 제2스위칭 수단을 포함하는 것을 특징으로 하는 반도체 디바이스의 데이타 라인.
- 제11항에 있어서,상기 등기화부는 제1데이터 라인에 걸리는 전압을 드레인 단자에 입력받으며 상기 제2데이터 라인에 소스 단자가 연결되고 게이트 단자에 입력되는 등기화 제어신호에 의하여 온/오프 동작흐는 NMOS로 이루어지는 것을 특징으로 하는 반도체 디바이스에 데이터 라인.
- 제11항에 있어서,상기 센스앰프는 상기 양전압(VDD)을 소스 단자에 입력받고 게이트 단자에 상기 제2데이터 라인의 전위상태를 입력받아 온/오프 동작하는 PMOS(P16)와,상기 PMOS(P16)의 소스 단자와 소스 단자가 공통으로 묶여있으며 게이트 단자에 접지단이 연결되어 있어 항상 온상태를 유지하는 PMOS(P17)와,상기 양전압을 소스 단자에 입력받고 게이트 단자와 드레인 단자가 상기 PMOS(P17)의 게이트 단자와 드레인 단자에 각각 공통으로 묶여 있어 항상 온동작하는 PMOS(P18)와,상기 PMOS(P18)의 소스 단자와 소스 단자가 공통으로 묶여있으며 게이트 단자에는 제1데이터 라인의 전위상태를 입력받아 온/오프 동작하며 드레인 단자가 상기 PMOS(P16)의 드레인 단자에 공통으로 묶여 있는 PMOS(P19)와,드레인 단자와 게이트 단자가 상기 PMOS(P17)의 드레인 단자에 공통으로 묶여 있어 항상 온동작하며 소스 단자가 접지단에 연결되어 있는 NMOS(N17)와,게이트 단자가 상기 NMOS(N17)의 게이트 단자와 공통으로 묶여 있어 항상 온동작하며 상기 PMOS(P16)의 드레인 단자에 드레인 단자가 연결되는 NMOS(N18)와,상기 PMOS(P16)의 드레인 단자와 게이트 단자가 연결되며 소스 단자가 접지단에 상기 NMOS(N18)의 소스 단자와 공통으로 묶여 있는 NMOS(N23) 와,상기 양전압을 소스 단자에 입력받는 PMOS(P20)와,상기 PMOS(P20)의 드레인 단자에 드레인 단자가 연결되고 게이트 단자가 공통으로 묶어 있는 NMOS(N19)와,상기 NMOS(N19)의 소스 단자와 드레인 단자가 연결되고 상기 1데이터 라인의 전위상태를 게이트 단자에 입력받아 온/오프 동작하는 NMOS(N20)와,상기 양전압을 소스 단자에 입력받고 상기 PMOS(P20)와 NMOS(N19)의 공통 게이트 단자에 드레인 단자가 연결되어 있는 PMOS(P21)와,상기 PMOS(P21)의 드레인 단자에 드레인 단자가 연결되고 게이트 단자가 상기 PMOS(P20)와 NMOS(N19)의 공통 드레인 단자에 연결되어 있는 NMOS(N21), 및상기 NMOS(N21)의 소스 단자와 드레인 단자가 연결되고 상기 2데이 라인의 전위상태를 게이트 단자에 입력받아 온/오프 동작하며 상기 NMOS(N20)의 소스 단자와 상기 NMOS(N23)의 드레인 단자에 공통으로 소스 단자가 묶여 있는 NMOS(N22)로 구성되는 것을 특징으로 하는 반도체 디바이스의 데이터 라인.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035670A KR100226476B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 디바이스의 데이터 라인 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035670A KR100226476B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 디바이스의 데이터 라인 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980016153A true KR19980016153A (ko) | 1998-05-25 |
| KR100226476B1 KR100226476B1 (ko) | 1999-10-15 |
Family
ID=19470878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960035670A KR100226476B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 디바이스의 데이터 라인 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226476B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644261B2 (ja) * | 1988-03-15 | 1997-08-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
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-
1996
- 1996-08-27 KR KR1019960035670A patent/KR100226476B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100226476B1 (ko) | 1999-10-15 |
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