CN110837725B - 有效利用常闭缺陷单元的纳米cmos电路高效容错方法 - Google Patents

Abstract

本发明公开的有效利用常闭缺陷单元的纳米CMOS电路高效容错方法，将顺序输入单元与常闭缺陷单元间的连接关系与逻辑电路中节点间的逻辑关系相匹配，将常闭缺陷单元用于各级逻辑节点的映射，同时在初始映射过程中考虑了纳米CMOS电路的缺陷信息，对逻辑电路的分级映射充分考虑门节点间的逻辑关系，并且综合局部优化结果，采用局部搜索能力强的禁忌搜索算法对每一逻辑级节点所映射单元的功能正确性进行验证，加快纳米CMOS电路结构的实用化进程。本发明利用可用的常闭缺陷单元以提高映射成功率，同时优化映射后纳米CMOS电路的性能，简化电路容错复杂度，在提高单元利用率和映射成功率情况下，快速消除常闭缺陷对纳米CMOS电路逻辑功能的影响。

Description

有效利用常闭缺陷单元的纳米CMOS电路高效容错方法

技术领域

本发明涉及集成电路领域，具体是一种有效利用常闭缺陷单元的纳米CMOS电路高效容错方法。

背景技术

生产制造工艺线宽的缩小使得传统的硅基CMOS集成电路进入纳米级尺寸，随之产生的诸多技术困难如：不断提高的生产制造成本，以及微观量子效应对信号完整性的影响等，使得人们寄希望于新的工艺技术能够满足当前发展的需求。近年来新兴的纳米电子器件和相应的以纳米器件为基础的混合电路的发展，已能提供电路更高的集成密度和工作频率。其中2005年Likharev和他的同事提出了结合CMOS与纳米连线层的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid，CMOL)的电路技术，被认为最具代表性的能够延续摩尔定律的后CMOS技术之一。CMOL电路结构混合了传统工艺中的MOS管以及纳米制造工艺中的纳米器件和纳米线，因此具有丰富的逻辑功能和高密度、低功耗的优点。在CMOL电路中纳米器件的集成度可达到10¹²/cm²。在功耗可控的范围内，每平方厘米电路逻辑操作可达10²⁰次/s。目前纳米CMOS电路结构已经成功应用到忆阻器设计的存储器、CMOL FPGA和神经网络电路中。

纳米CMOS电路是一种以纳米阵列结构为基础的混合电路，由四部分基本组件组合而成：顶部为两层垂直交叉的纳米线层，每层纳米线平行排布；顶部两层纳米线的每个交叉点处布置一个可编程纳米二极管，用于定向导通连接的两根垂直交叉纳米线；底部为传统工艺的CMOS反相器堆栈；底部堆栈与顶部纳米线层间通过接口引脚连接，接口引脚位于每根纳米线的中心位置，可将纳米线上的信号传递至CMOS反相器中。如图1所示为纳米CMOS电路结构剖面图。纳米CMOS电路与一般纳米阵列结构电路的最大区别在于纳米线的周期性断裂，保证了纳米线与接口引脚的一一对应。因此每一根输入纳米线通过接口引脚将信号传递给CMOS反向器取反以后，可通过接口引脚和输出纳米线将信号传输出来，再通过配置为低阻态的可编程纳米二极管，信号在输入纳米线上实现线或逻辑，在纳米CMOS电路中可以实现或非逻辑和非逻辑(即NOR逻辑和NOT逻辑)。以CMOS堆栈为基准，可以将纳米CMOS电路分为多个纳米CMOS单元，每个单元中包含一个CMOS反相器，两个与反相器连接的接口引脚，两根与接口引脚一一对应的输入输出纳米线，以及周期排布于输入纳米线上的纳米二极管。通过众多纳米二极管，任意纳米CMOS单元可以与附近的有限M＝2r(r-1)-1个单元连接，这些单元组成了原始单元的连通域(connectivity domain)，其中r表示连通域半径。纳米CMOS单元通过输出纳米线能够连接到的单元范围称之为输出连通域，纳米CMOS单元通过输入纳米线能够连接到的单元范围称之为输入连通域。图2为4×4大小的纳米CMOS电路，在r＝3时，对应纳米CMOS单元的连通域范围示意图。

纳米CMOS单元映射是指在纳米CMOS单元中通过非/非逻辑实现逻辑电路功能的过程。由于任何纳米CMOS单元只能连接周围的M单元来实现r范围内的逻辑，因此需要在连接域内映射具有逻辑关系的门节点，以确保成功映射，该约束称为连通域约束。

由于在纳米CMOS电路制造过程中，纳米电子器件的极小尺寸，自底向上的自组装技术难以精确控制接口引脚的位置。同时生产出的纳米二极管的编程电压仅有86％左右能够符合开关开启电压，因此纳米CMOS电路的缺陷率可达10％～20％，远高于在传统的CMOS电路中10^-9～10^-7的缺陷率。当纳米CMOS电路缺陷率为15％时，只有1％的电路区域是无缺陷的，因此，缺陷的存在对纳米CMOS电路的影响巨大。

人们普遍认为，在纳米CMOS电路中，因配置电压过高而导致可编程纳米二极管恒定导通(处于低阻态“ON”状态)，使得连接在纳米二极管上的两条相互交叉纳米线恒定进行定向传输，这种缺陷为纳米二极管常闭缺陷(stuck-at-close in nanodevice)。如图3所示为4×3大小的纳米CMOS电路结构中常闭缺陷示意图，灰色标记的单元均包含常闭缺陷纳米二极管。圆形④⑥表示正常编程为导通状态的纳米二极管和接口引脚，黑色菱形①②③表示存在常闭缺陷的纳米二极管。从图3可见，单元E的输入纳米线上的纳米二极管①常闭，①连接单元B的输出纳米线，导致单元B会恒定将输出信号进行定向传输至单元E。原本单元E可以实现逻辑：

由于常闭缺陷的存在，则会实现：

同理对于单元I，包含的缺陷纳米二极管②连接单元F，因此I会实现

同时单元H的常闭缺陷纳米二极管③连接到单元I的输出纳米线，即I上实现的逻辑值会传递至单元H。由于I的输入和输出纳米线均连接缺陷纳米二极管，因此I会成为连接单元F和H的桥梁，在单元H上实现与F有关的逻辑H＝F。常闭缺陷对于纳米CMOS单元的连接范围没有影响，仅限制固定单元信号的流通。因此存在常闭缺陷的单元上能实现逻辑功能，但功能受到不同映射情况的限制。如何将逻辑电路映射到存在常闭缺陷的纳米CMOS电路，在保证缺陷对映射电路逻辑功能的影响的基础上，缩短映射时间和面积，提高单元利用率，是关系到纳米集成电路实用化进程发展的关键问题。

发明内容

本发明所要解决的技术问题是，针对现有映射方法中常闭缺陷容错过程中存在的缺陷单元利用率低、解的质量较差、映射速度慢等问题，在纳米CMOS电路连通域约束和缺陷约束下，提供一种有效利用常闭缺陷单元的纳米CMOS电路高效容错方法。本发明容错方法对传统的纳米CMOS电路的映射流程进行优化，利用可用的常闭缺陷单元以提高映射成功率，同时优化映射后纳米CMOS电路的性能，简化电路容错复杂度，在提高缺陷单元利用率和映射成功率情况下，快速消除常闭缺陷对纳米CMOS电路逻辑功能的影响。

本发明解决上述技术问题所采用的技术方案为：有效利用常闭缺陷单元的纳米CMOS电路高效容错方法，包括以下步骤：

步骤①：根据纳米CMOS电路中各纳米二极管的缺陷情况生成缺陷图；对于纳米CMOS电路中任一纳米CMOS单元K，若其纳米二极管存在常闭缺陷，则定义该纳米CMOS单元K为常闭缺陷单元；位于常闭缺陷单元K的输入连通域内，任一通过输出纳米线与常闭缺陷单元K的存在常闭缺陷的纳米二极管连接的纳米CMOS单元称为常闭缺陷单元K的顺序输入单元，将常闭缺陷单元K的输入连通域内所有顺序输入单元的集合记为Λ(K)，集合Λ(K)内任一纳米CMOS单元的信号能够定向传输到常闭缺陷单元K；

步骤②：若Λ(K)中存在已映射的纳米CMOS单元Λ(K)_i的信号均为常闭缺陷单元K的输入信号，即映射于纳米CMOS单元Λ(K)_i和常闭缺陷单元K的门节点具有连接关系，且映射于常闭缺陷单元K的门节点不受Λ(K)中未映射的纳米CMOS单元Λ(K)_j的影响时，定义此时的常闭缺陷单元K为可利用常闭缺陷单元；

若Λ(K)中存在纳米CMOS单元Λ(K)_m的信号并非常闭缺陷单元K的输入信号，即映射于纳米CMOS单元Λ(K)_m和常闭缺陷单元K的门节点没有连接关系时，Λ(K)_m→K的定向信号传输路径会将纳米CMOS单元Λ(K)_m的输出信号错误地添加到常闭缺陷单元K的逻辑功能中，定义此时的常闭缺陷单元K为不可利用常闭缺陷单元；

步骤③：将待映射的逻辑电路转化为或非逻辑和非逻辑组成的逻辑电路，定义从原始输入信号到门节点g的所有路径中经历的最多门节点的个数称为门节点g的逻辑级，定义从原始输入信号到具有最高逻辑级的原始输出信号所经过的延时最长的逻辑路径为关键路径，定义位于关键路径中的门节点为关键节点；

步骤④：对逻辑电路原始输入信号进行排序，将位于最低逻辑级的关键节点中所包含的原始输入信号排列于最中间，逻辑级大一级的关键节点中包含的原始输入信号排列于位于最中间的原始输入信号的两边，以此类推，随逻辑级数的增加，将高级关键节点中包含的原始输入信号与低一级关键节点中包含的原始输入信号就近排列；

对关键节点中包含的原始输入信号排序完成后，将关键节点中未包含的原始输入信号，根据其输出节点所处逻辑级的增长顺序，先后依次排列于已排序完成的原始输入信号两边；

得到排序好的所有原始输入信号后，将所有原始输入信号按照排列的顺序映射于纳米CMOS电路边界的无缺陷纳米CMOS单元中；

步骤⑤：对非原始输入信号的门节点按照逻辑级递增的顺序逐级映射，对当前逻辑级中待映射的门节点g，首先判断待映射的门节点g的所有输入信号F_in(g)所映射的纳米CMOS单元之间是否存在连通域交集；

若存在连通域交集，则转至步骤⑥；

若不存在连通域交集，则将待映射的门节点g随机映射于某一可利用常闭缺陷单元中；若不存在可利用常闭缺陷单元，则将待映射的门节点g随机映射于某一未映射的无缺陷纳米CMOS单元中；

待映射的门节点g映射完成后，若当前逻辑级内没有未映射的门节点，则转至步骤⑧；若当前逻辑级内门节点未遍历完成，则循环步骤⑤；

步骤⑥：对连通域交集内的纳米CMOS单元进行判断，若连通域交集内存在常闭缺陷单元，且常闭缺陷单元为待映射的门节点g的可利用常闭缺陷单元，则将该常闭缺陷单元作为待映射的门节点g的可能映射单元加入候选集合S；

若遍历连通域交集后，没有待映射的门节点g的可利用常闭缺陷单元，则对连通域交集内的无缺陷纳米CMOS单元进行判断，与待映射的门节点g有共同输出的门节点所映射的单元记为A，若连通域交集内任一无缺陷纳米CMOS单元D与A的距离小于2r-2，其中r表示连通域半径，则将无缺陷纳米CMOS单元D作为待映射的门节点g的可能映射单元加入候选集合S；

步骤⑦：对集合S中的可能映射单元按照线长公式计算映射代价，线长公式为：

其中，F_in(g)表示待映射的门节点g的所有输入信号，p(g')表示待映射的门节点g的任一已映射的输入节点g’的映射单元B，R(p(g'),c)表示集合S中的任一可能映射单元c与p(g')间的曼哈顿距离；

对集合S中的可能映射单元的线长按递增顺序排列，随机选择排列于前50％的纳米CMOS单元用于映射待映射的门节点g；

若所选择的用于映射的纳米CMOS单元是常闭缺陷单元K，则判断集合Λ(K)中是否存在未映射的顺序输入单元，若存在未映射的顺序输入单元，为防止常闭缺陷单元K的逻辑功能受到未映射的顺序输入单元影响，采用互补信号清零操作阻隔未映射的顺序输入单元的缺陷传播能力，保证其输出信号逻辑值恒为逻辑0；若不存在未映射的顺序输入单元，则待映射的门节点g映射完毕，重复步骤⑤，对下一待映射的门节点进行映射；

步骤⑧：判断当前已映射的各门节点是否存在错误，采用不良函数计算为：

其中：

g和g”表示已映射的门节点，且g”为g的输入或输出节点；

p(g)表示已映射的门节点g所映射的纳米CMOS单元，c(g)表示p(g)的输入连通域内的纳米CMOS单元；

表示在p(g)的连通域范围内的所有纳米CMOS单元与p(g)之间的纳米二极管存在的常闭缺陷的情况之和；若纳米二极管存在常闭缺陷，则

表示逻辑电路门节点的平均扇入扇出度之和；

表示在已映射的门节点g与已映射的门节点g”之间的纳米CMOS单元之间不满足连通域约束的情况之和；若违反连通域约束，则U_g”,g＝1；

若当前已映射的各门节点的不良函数值均等于0，则当前的映射结果正确，转至步骤⑩；若存在不良函数值大于0的门节点，则该门节点被选择为待容错门节点进行容错，由于

是一个大于1的数字，因此对于映射于常闭缺陷单元K的门节点，优先被选择进行容错；将所有待容错门节点根据badness_g值降序排列，依次容忍映射结果；

步骤⑨：采用禁忌搜索算法，针对被选择进行容错的门节点，在其映射的纳米CMOS单元的连通域范围内搜索可替换的纳米CMOS单元，用于将待容错的门节点进行重新映射；

将所有可替换的纳米CMOS单元作为候选单元汇总为候选表，计算候选表中各候选单元交换后的成本值，选择成本值最小的单元进行交换，成本函数表示为；

其中：

badness_g表示已映射的门节点g的不良函数值；

wire_p(g)表示已映射的门节点g所映射的纳米CMOS单元p(g)与已映射的门节点g的输入节点所映射的纳米CMOS单元之间的互连线长总和；

N表示已映射的门节点总和；

完成重新映射后返回步骤⑧判断已映射的各门节点是否容错完毕；

步骤⑩：当前逻辑级内门节点的容错映射结束，重复步骤⑥-步骤⑨，进行下一逻辑级门节点的容错映射，直至逻辑电路中所有门节点映射完毕，最终存在常闭缺陷的纳米CMOS电路实现正确的逻辑功能。

与现有技术相比，本发明具有如下优点：本发明容错方法在纳米CMOS电路广泛具有存在常闭缺陷的纳米二极管的情况下，将顺序输入单元与常闭缺陷单元间的连接关系与逻辑电路中节点间的逻辑关系相匹配，对常闭缺陷单元进行利用而不是舍弃常闭缺陷单元，将常闭缺陷单元用于各级逻辑节点的映射，在提高了单元利用率的同时减少了映射面积。同时为配合利用常闭缺陷单元，区别于传统的“先随机生成初始解，再容错”的映射方法，本发明容错方法在初始映射过程中就考虑纳米CMOS电路的缺陷信息，对逻辑电路的分级映射可充分考虑门节点间的逻辑关系，简化了传统映射方法中全局随机解的基础上进行容错的难度。并且，本发明的容错方法可综合局部优化结果，采用局部搜索能力强的禁忌搜索算法对每一逻辑级节点所映射单元的功能正确性进行验证，加快纳米CMOS电路结构的实用化进程。本发明容错方法对传统的纳米CMOS电路的映射流程进行优化，利用可用的常闭缺陷单元以提高映射成功率，同时优化映射后纳米CMOS电路的性能，简化电路容错复杂度，在提高单元利用率和映射成功率情况下，快速消除常闭缺陷对纳米CMOS电路逻辑功能的影响。

附图说明

图1为纳米CMOS电路结构剖面图；

图2为4×4大小的纳米CMOS电路在r＝2时的连通域示意图；

图3所示为4×3大小的纳米CMOS电路结构中常闭缺陷示意图；

图4为ISCAS’89基准电路中s27电路示意图；

图5为三输入单输出的简单电路示意图；

图6为将图5所示的简单电路映射于4×3大小的纳米CMOS电路的利用部分缺陷单元的效果示意图；

图7所示为4×3大小的纳米CMOS电路结构中容错映射示意图；

图8所示为单次容错过程中的候选表与对应交换映射的成本值表格。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

采用逻辑级分级排序的逻辑电路进行纳米CMOS电路映射时，原始输入信号的映射单元位置的选择非常关键，以下通过实施例1对本发明步骤④的过程进行详述。

实施例1：以ISCAS’89基准电路中s27电路为例，展示原始输入信号的排序示意。

图4所示的ISCAS’89逻辑电路结构中，包括7个原始输入信号、8层逻辑级，虚线标记为关键路径，可知关键路径共包含1个原始输入信号i₅、9个门节点。7个原始输入信号中仅输入i₁的信号没有传输到关键路径节点中。对图4所示逻辑电路的原始输入信号排序方法包括以下步骤：

步骤①：自逻辑级1(如图4中L1所示)开始，查找位于逻辑级中关键节点的原始输入信号，将原始输入信号就近排列于已排序的原始输入信号旁，如L1中的节点g₁₁，其原始输入信号为i₅，在L2中关键节点g₁₆的有两个输入信号：g₁₁和i₆，因此将i₆置于i₅旁；

步骤②：若某一逻辑级中有多个关键节点，则以已排序原始输入信号为中心，将当前逻辑级中关键节点的输入信号一左一右置于已排序原始输入信号旁，如在L3中关键节点有两个节点g₁₇和g₁₈，其中g₁₇的另一输入信号为g₁₅，一个非关键节点；为了保证映射过程中g₁₅的连通域约束能够尽可能满足，将g₁₅的两个输入信号i₀、i₃尽可能排列在一起，同时为了保证g₁₇的连通域约束，g₁₅需尽可能映射于g₁₆附近，因此将输入信号i₀、i₃排列于i₅、i₆附近；

步骤③：若某一逻辑中关键节点的输入信号仅包含已排序原始输入信号，则跳过该逻辑级；如L4、L5中的节点g₁₂、g₁₃；在后续逻辑级节点的映射中，循环步骤①-③，直到关键节点包含的原始输入信号均排列完毕；

步骤④：若逻辑电路中还存在未排序原始输入信号，则按逻辑级递增的顺序查看该原始输入信号传输到的门节点，将未排序原始输入信号置于该节点的另一输入信号所包含的已排序原始输入信号旁，如；原始输入信号i₁尚未排序时，可知i₁信号传输给位于L2的门节点g₇，而g₇的另一输入信号为g₁₅，g₁₅包含的原始输入信号i₀、i₃已排序；因此将i₁置于靠近i₀、i₃的一侧，则最终原始输入信号的排序顺序为：i₁、i₀、i₃、i₅、i₆、i₄、i₂；循环步骤④至所有原始输入信号均排序完成。

将逻辑电路的原始输入信号排序后可以保证低逻辑级节点的映射尽可能保证连通域约束的满足；高逻辑级节点的映射存在更多的选择多样性。

在原始输入信号映射完毕后，后续门节点在考虑纳米CMOS电路缺陷环境的基础上进行映射时，可以根据常闭缺陷单元的特性加以利用。以下通过实施例2对本发明中利用常闭缺陷单元以映射的过程进行详述。

实施例2：将图5所示三输入单输出的简单电路分级映射于图6所示4×3大小的纳米CMOS电路中，进行常闭缺陷单元的利用。

当纳米CMOS电路的连通域半径r＝2时，纳米CMOS单元的连通域大小为4，即任意纳米CMOS单元可在其上下左右四个纳米CMOS单元范围内实现逻辑功能。将图5所示的简单电路的3个输入分别映射在纳米CMOS单元B、F、D上，其中B和F会分别通过存在常闭缺陷的纳米二极管①、②成为常闭缺陷单元E和I的顺序输入单元，同时常闭缺陷单元I会通过存在常闭缺陷的纳米二极管③成为常闭缺陷单元H的顺序输入单元。

利用4×3大小的纳米CMOS电路的常闭缺陷单元，对三输入单输出的简单电路进行缺陷单元利用的分级映射包括以下步骤：

步骤①：低逻辑级有门节点g₁和g₂，发现g₁的原始输入信号i₁、i₂所映射的纳米CMOS单元存在连通域交集，且交集中仅包含一个常闭缺陷单元E，由E与g₁的原始输入信号i₁所映射的纳米CMOS单元B的位置关系可知，E为门节点g₁的可利用的其常闭缺陷单元，候选集合S中仅有纳米CMOS单元E用于映射节点g₁，实现常闭缺陷单元E的利用；

步骤②：g₂的原始输入信号i₃所映射纳米CMOS单元的输出连通域范围内，常闭缺陷单元E已被映射节点g₁，余下两个无缺陷的纳米CMOS单元A和G，由于g₁和g₂有共同输出的门节点g₃，在g₁映射于纳米CMOS单元E的情况下，A和G与纳米CMOS单元E之间的曼哈顿距离均为2(在2r-2的范围内)，因此候选集合S中加入纳米CMOS单元A和G；

步骤③：根据公式(1)可知，纳米CMOS单元A和G的线长代价相等，任选纳米CMOS单元G为门节点g₂的映射单元；

步骤④：高逻辑级门节点g₃的输入为g₁、g₂，所映射单元的连通域交集内仅有一个常闭缺陷单元H，且常闭缺陷单元H仅连接一个顺序输入单元I，由于顺序输入单元I未映射，其输出信号逻辑值可限定为逻辑0，因此纳米CMOS单元H为门节点g₃的可利用的常闭缺陷单元；

步骤⑤：判断常闭缺陷单元H的顺序输入单元Λ(H)₀＝I是否存在缺陷，由缺陷图信息可知，I包含常闭缺陷纳米二极管③，并会形成F→I的连接通路，因此需要采用互补信号清零操作将I的输出逻辑阻隔为逻辑0，以保证不会影响常闭缺陷单元H上能正确实现g₃的逻辑功能；利用I的输入连通域中已映射的纳米CMOS单元F的输出信号i₂，另选连通域内未映射纳米CMOS单元L用于输出信号

则F的输出信号i₂和L的输出信号

构成一对互补信号；编程导通纳米CMOS单元L与I间的纳米二极管⑧，则互补信号输入到纳米CMOS单元I中，使I的输出信号始终为0，纳米CMOS单元H的逻辑功能也不再受到纳米CMOS单元I的影响。

在某一逻辑级节点全部映射完毕时，检查映射结果的正确性是有必要的。以下通过实施例3对本发明步骤⑧-⑨过程进行详述。

实施例3：在如图7所示的r＝2，4×3大小的纳米CMOS电路中对图5所示三输入单输出的简单电路进行高效容错。

图7所示纳米CMOS电路的连通域大小为4，将图5所示的简单电路的3个输入分别映射在纳米CMOS单元A、C、F上，门节点g₁和g₂已分别映射在纳米CMOS单元B、I上。其中纳米CMOS单元B通过常闭缺陷纳米二极管①成为常闭缺陷单元E的顺序输入单元。待映射门节点g₃的输入门节点g₁和g₂所映射的纳米CMOS单元B、I并没有连通域交集。

在图7所示缺陷纳米CMOS电路中对图5所示门节点g₃进行映射以及整体电路的容错过程包括以下步骤：

步骤①：由于纳米CMOS单元B和I没有连通域交集，g₃首先寻找可利用的常闭缺陷单元进行映射，常闭缺陷单元E仅有一个顺序输入单元B，且B上映射的门节点g₁恰为g₃的输入，因此E为g₃的可利用的常闭缺陷单元，将g₃映射于常闭缺陷单元E；

步骤②：所有门节点映射完毕后根据公式(2)判断已映射的各门节点是否存在错误，由于门节点g₂和g₃间有逻辑连接边，但映射的纳米CMOS单元I和E间超出连通域范围纳米CMOS单元B和I没有连通域交集，因此badness_g2＝badness_g3＝1，门节点g₂和g₃均需要被选择进行容错；

步骤③：以映射在纳米CMOS单元I上的门节点g₂的容错为例，采用禁忌搜索算法，在纳米CMOS单元I的连通域范围内搜索可交换映射的替换纳米CMOS单元，图7中虚线标记的三个纳米CMOS单元F、H、L位于I的连通域范围内，门节点g₂可以重映射于候选表中未映射的纳米CMOS单元上，或与已映射的门节点交换映射单元，因此浅灰色标记的三个纳米CMOS单元作为替换单元组成候选表，门节点g₂分别与候选表中的三个替换单元交换映射后可根据公式(3)得到对应的成本值，成本值如图8所示；

步骤④：根据图8可知交换g₂和i₃的映射单元可以得到最小的成本值，因此交换纳米CMOS单元F和I上映射的门节点，由公式(2)得知交换映射后的纳米CMOS电路中已无错误映射，在存在常闭缺陷的纳米CMOS电路中实现正确逻辑功能。

Claims (1)

1.有效利用常闭缺陷单元的纳米CMOS电路高效容错方法，其特征在于，包括以下步骤：

步骤①：根据纳米CMOS电路中各纳米二极管的缺陷情况生成缺陷图；对于纳米CMOS电路中任一纳米CMOS单元K，若其纳米二极管存在常闭缺陷，则定义该纳米CMOS单元K为常闭缺陷单元；位于常闭缺陷单元K的输入连通域内，任一通过输出纳米线与常闭缺陷单元K的存在常闭缺陷的纳米二极管连接的纳米CMOS单元称为常闭缺陷单元K的顺序输入单元，将常闭缺陷单元K的输入连通域内所有顺序输入单元的集合记为Λ(K)，集合Λ(K)内任一纳米CMOS单元的信号能够定向传输到常闭缺陷单元K；

步骤②：若Λ(K)中存在已映射的纳米CMOS单元Λ(K)_i的信号均为常闭缺陷单元K的输入信号，即映射于纳米CMOS单元Λ(K)_i和常闭缺陷单元K的门节点具有连接关系，且映射于常闭缺陷单元K的门节点不受Λ(K)中未映射的纳米CMOS单元Λ(K)_j的影响时，定义此时的常闭缺陷单元K为可利用常闭缺陷单元；

若Λ(K)中存在纳米CMOS单元Λ(K)_m的信号并非常闭缺陷单元K的输入信号，即映射于纳米CMOS单元Λ(K)_m和常闭缺陷单元K的门节点没有连接关系时，Λ(K)_m→K的定向信号传输路径会将纳米CMOS单元Λ(K)_m的输出信号错误地添加到常闭缺陷单元K的逻辑功能中，定义此时的常闭缺陷单元K为不可利用常闭缺陷单元；

步骤③：将待映射的逻辑电路转化为或非逻辑和非逻辑组成的逻辑电路，定义从原始输入信号到门节点g的所有路径中经历的最多门节点的个数称为门节点g的逻辑级，定义从原始输入信号到具有最高逻辑级的原始输出信号所经过的延时最长的逻辑路径为关键路径，定义位于关键路径中的门节点为关键节点；

步骤④：对逻辑电路原始输入信号进行排序，将位于最低逻辑级的关键节点中所包含的原始输入信号排列于最中间，逻辑级大一级的关键节点中包含的原始输入信号排列于位于最中间的原始输入信号的两边，以此类推，随逻辑级数的增加，将高级关键节点中包含的原始输入信号与低一级关键节点中包含的原始输入信号就近排列；

对关键节点中包含的原始输入信号排序完成后，将关键节点中未包含的原始输入信号，根据其输出节点所处逻辑级的增长顺序，先后依次排列于已排序完成的原始输入信号两边；

得到排序好的所有原始输入信号后，将所有原始输入信号按照排列的顺序映射于纳米CMOS电路边界的无缺陷纳米CMOS单元中；

步骤⑤：对非原始输入信号的门节点按照逻辑级递增的顺序逐级映射，对当前逻辑级中待映射的门节点g，首先判断待映射的门节点g的所有输入信号F_in(g)所映射的纳米CMOS单元之间是否存在连通域交集；

若存在连通域交集，则转至步骤⑥；

若不存在连通域交集，则将待映射的门节点g随机映射于某一可利用常闭缺陷单元中；若不存在可利用常闭缺陷单元，则将待映射的门节点g随机映射于某一未映射的无缺陷纳米CMOS单元中；

待映射的门节点g映射完成后，若当前逻辑级内没有未映射的门节点，则转至步骤⑧；若当前逻辑级内门节点未遍历完成，则循环步骤⑤；

步骤⑥：对连通域交集内的纳米CMOS单元进行判断，若连通域交集内存在常闭缺陷单元，且常闭缺陷单元为待映射的门节点g的可利用常闭缺陷单元，则将该常闭缺陷单元作为待映射的门节点g的可能映射单元加入候选集合S；

若遍历连通域交集后，没有待映射的门节点g的可利用常闭缺陷单元，则对连通域交集内的无缺陷纳米CMOS单元进行判断，与待映射的门节点g有共同输出的门节点所映射的单元记为A，若连通域交集内任一无缺陷纳米CMOS单元D与A的距离小于2r-2，其中r表示连通域半径，则将无缺陷纳米CMOS单元D作为待映射的门节点g的可能映射单元加入候选集合S；

步骤⑦：对集合S中的可能映射单元按照线长公式计算映射代价，线长公式为：

其中，F_in(g)表示待映射的门节点g的所有输入信号，p(g')表示待映射的门节点g的任一已映射的输入节点g’的映射单元B，R(p(g'),c)表示集合S中的任一可能映射单元c与p(g')间的曼哈顿距离；

对集合S中的可能映射单元的线长按递增顺序排列，随机选择排列于前50％的纳米CMOS单元用于映射待映射的门节点g；

若所选择的用于映射的纳米CMOS单元是常闭缺陷单元K，则判断集合Λ(K)中是否存在未映射的顺序输入单元，若存在未映射的顺序输入单元，为防止常闭缺陷单元K的逻辑功能受到未映射的顺序输入单元影响，采用互补信号清零操作阻隔未映射的顺序输入单元的缺陷传播能力，保证其输出信号逻辑值恒为逻辑0；若不存在未映射的顺序输入单元，则待映射的门节点g映射完毕，重复步骤⑤，对下一待映射的门节点进行映射；

步骤⑧：判断当前已映射的各门节点是否存在错误，采用不良函数计算为：

其中：

g和g”表示已映射的门节点，且g”为g的输入或输出节点；

p(g)表示已映射的门节点g所映射的纳米CMOS单元，c(g)表示p(g)的输入连通域内的纳米CMOS单元；

表示在p(g)的连通域范围内的所有纳米CMOS单元与p(g)之间的纳米二极管存在的常闭缺陷的情况之和；若纳米二极管存在常闭缺陷，则

表示逻辑电路门节点的平均扇入扇出度之和；

表示在已映射的门节点g与已映射的门节点g”之间的纳米CMOS单元之间不满足连通域约束的情况之和；若违反连通域约束，则U_g”,g＝1；

若当前已映射的各门节点的不良函数值均等于0，则当前的映射结果正确，转至步骤⑩；若存在不良函数值大于0的门节点，则该门节点被选择为待容错门节点进行容错，由于

是一个大于1的数字，因此对于映射于常闭缺陷单元K的门节点，优先被选择进行容错；将所有待容错门节点根据badness_g值降序排列，依次容忍映射结果；

步骤⑨：采用禁忌搜索算法，针对被选择进行容错的门节点，在其映射的纳米CMOS单元的连通域范围内搜索可替换的纳米CMOS单元，用于将待容错的门节点进行重新映射；

将所有可替换的纳米CMOS单元作为候选单元汇总为候选表，计算候选表中各候选单元交换后的成本值，选择成本值最小的单元进行交换，成本函数表示为；

其中：

badness_g表示已映射的门节点g的不良函数值；

wire_p(g)表示已映射的门节点g所映射的纳米CMOS单元p(g)与已映射的门节点g的输入节点所映射的纳米CMOS单元之间的互连线长总和；

N表示已映射的门节点总和；

完成重新映射后返回步骤⑧判断已映射的各门节点是否容错完毕；

步骤⑩：当前逻辑级内门节点的容错映射结束，重复步骤⑥-步骤⑨，进行下一逻辑级门节点的容错映射，直至逻辑电路中所有门节点映射完毕，最终存在常闭缺陷的纳米CMOS电路实现正确的逻辑功能。

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