CN108964652B - 一种纳米cmos电路常开缺陷的快速容错方法 - Google Patents

Abstract

本发明公开的纳米CMOS电路常开缺陷的快速容错方法，利用纳米CMOS单元的连通域修改，将存在可用常开缺陷的单元从起各自连通域中标记移除，在与其他单元的连接中继续使用而不是舍弃该缺陷单元的方法，适当利用缺陷单元，提高单元利用率并减小映射面积。同时将纳米CMOS电路划分成若干较小规模阵列进行局部容错，简化容错的难度。再综合局部优化结果，采用禁忌搜索算法结合逃避准则对所提出的方法进行验证，以提高消除常连开缺陷的速度和容错映射的质量，加快纳米CMOS电路结构的实用化进程。本发明在提高单元利用率和映射成功率情况下，可快速消除常开缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路缺陷容错映射问题。

Description

一种纳米CMOS电路常开缺陷的快速容错方法

技术领域

本发明涉及一种纳米CMOS电路容错映射方法，具体是一种应用于集成电路领域的纳米CMOS电路常开缺陷的快速容错方法。

背景技术

随着生产制造工艺线宽的不断缩小，传统的硅基CMOS集成电路正迅速接近器件的物理极限，而生产制造成本的提高与微观量子效应使得传统技术难以满足当前发展的需求。近年来借助纳米电子学的长足发展，人们寄希望于新兴的纳米电子器件和相应的纳米电路来延续集成电路的发展，使电路有更高的集成密度和工作频率。

2005年Likharev和他的同事提出了结合CMOS与纳米连线层的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid，CMOL)的电路技术，被认为是延续摩尔定律的最有可能的后CMOS技术之一。由于其既具有CMOS丰富的逻辑功能，又有纳米技术的高集成密度，有望将现有集成电路的密度提高三个数量级以上。目前纳米CMOS电路结构已经成功应用到忆阻器设计的高速存储器和神经网络电路中。

纳米CMOS电路结构类似三明治的层叠结构。如图1所示的纳米CMOS单元结构剖面图中，由CMOS堆栈、接口引脚、两条互为垂直的输入输出纳米线和可编程纳米二极管组成纳米CMOS电路基本单元，纳米CMOS单元顺序排布组成纳米CMOS电路。其中，底层为CMOS反相器阵列，通过接口引脚与纳米线连接；中间层为多条平行的输入纳米线构成的输入纳米线层，与顶层输出纳米线层的各交叉点位置是可编程纳米二极管。每一根输入纳米线通过接口引脚将信号传递给CMOS堆栈中的反向器取反以后，再通过接口引脚和输出纳米线将信号传输出来。通过配置纳米二极管的开关状态，信号在输入纳米线上实现线或逻辑，在纳米CMOS电路中可以实现或非逻辑和非逻辑。为了保证在特定时间内一根纳米线只能与一个接口引脚连接，纳米线在生产时与CMOS堆栈有一个α倾角，同时周期性断裂，使得纳米CMOS电路中的任意一个单元只能与附近的有限M＝2r(r-1)-1个单元连接，这些单元组成了原始单元的连通域(connectivity domain)，其中r表示连通域半径，倾角α＝arctan(r-1)/r随r而变。纳米CMOS单元通过输出纳米线能够连接到的单元范围称之为输出连通域，输入纳米线能够连接到的单元范围称之为输入连通域。

对任意逻辑电路，可以通过逻辑变换转化为或非门实现的逻辑电路。进一步抽象为原始输入(primary input，PI)集合I，逻辑门(以下统称为“节点”)集合V，关联边集合E和原始输出(primary output，PO)集合O所构成的有向无环图G＝(I，V，E，O)。其中I包含PI与节点间的输入连接关系；E＝V*V，表示节点间的连接关系，其中由关联边连接的节点称为关联节点；O包含节点与PO之间的输出连接关系。此外，任意节点g_i根据自身的连接关系均有自己的扇入集合F_in(g_i)和扇出集合F_out(g_i)，扇入集合F_in(g_i)和扇出集合F_out(g_i)中的扇入扇出节点均为g_i的关联节点。

纳米CMOS单元映射寻找逻辑电路中各节点及其连接边与纳米CMOS单元之间对应映射关系，关联节点间映射需在各自连通域内，映射完成后的单元称为关联单元。如图2(a)、(b)所示为一个三输入二输出的简单电路及其在3×3大小的纳米CMOS电路上的映射示意图。设图2中输入端信号i₁、i₂和i₃分别自单元A、B、C输出，单元A、B、C的原始输入分别为i₁、i₂和i₃，节点g₁所映射单元需满足输入纳米线能够收集单元A、B的输出信号，在单元A和B的输出连通域交集选择D单元作为节点g₁的映射单元。节点g₁的输出信号自单元D的输出纳米线传输，其关联节点g₂选择映射于D连通域内的单元E，并对该信号在CMOS单元上取反。节点g₃的两扇入分别为i₃和节点g₁，选择单元C和单元D的输出连通域交集中的单元F来映射节点g₃。

由于在纳米CMOS电路制造过程中，纳米电子器件的尺寸极小，且自底向上的自组装技术难以精确控制接口设计的位置，生产出的纳米集成电路只有86％左右的纳米二极管能够符合开关开启电压，因此引入多种导致相关的纳米CMOS单元始终无法正常通信的常开缺陷。常开缺陷主要分为四类：①因可编程纳米二极管永久断开，使得连接在纳米二极管上的两条相互交叉纳米线不能进行信号传输，这种缺陷为纳米二极管中断常开缺陷(stuck-at-open)；②由于纳米线制造过程中的问题，引入的纳米线不规则断开，导致原本可以传输信号的纳米线段无法连接到CMOS堆栈，这种缺陷为纳米线不规则断裂(nanowire broken)；③当接口引脚没能对准纳米线时，CMOS堆栈中的信号不能通过纳米线传输到其他单元，这种缺陷为接口引脚功能缺陷；④CMOS堆栈中存在一些功能缺陷，导致CMOS堆栈可以实现的逻辑功能出现变化，这种缺陷为CMOS电路功能缺陷。

4×3大小的纳米CMOS电路结构中常开缺陷示意图如图3所示，灰黑色的纳米CMOS单元A表示该单元的底层CMOS电路缺陷，叉号1处表示纳米CMOS单元B的接口引脚存在没有对齐的缺陷，圆形①②③④⑥表示正常工作的纳米二极管和接口引脚，黑色正方形表示存在常开缺陷的纳米二极管，纳米线段上的圆圈叉号2处表示该处纳米线段存在断裂。从图3可见，单元C的输出纳米线发生断裂，原本可编程纳米二极管、输入纳米线单元D和单元F都是单元C的输出连通域中一员，由于纳米线在1处断列，单元F无法接受到单元C的输出信号。原本单元F可以实现逻辑：

由于单元E与单元F间的纳米二极管⑤常开，则只能完成：

常开缺陷使得信号传输不受控制，影响电路的逻辑功能，如何将逻辑电路高效映射到存在常开缺陷的纳米CMOS电路，降低常开缺陷对电路逻辑功能的影响，在完成正确逻辑功能的基础上缩短时间和面积是关系到纳米集成电路实用化进程发展的关键问题。

发明内容

本发明所要解决的技术问题是：针对现有映射方法存在的速度慢、解的质量较差、映射成功率低等问题，在纳米CMOS电路连通域约束和缺陷约束下，提供一种纳米CMOS电路常开缺陷的快速容错方法。本发明人根据逻辑电路的复杂程度设定缺陷分配函数，然后自纳米CMOS电路边界首单元开始评估缺陷单元个数将电路分割，以减小全局容错的复杂度。对划分后的电路通过分析各种常开缺陷的作用模式和纳米CMOS电路的结构特点，重新利用可用常开缺陷单元以提高纳米CMOS单元利用率。对子电路逐个容错映射，最后进行参数设置和定向优化，综合局部优化结果实现正确的映射。本发明容错方法能够简化电路映射复杂度，在提高单元利用率和映射成功率情况下，快速消除常开缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路缺陷容错映射问题。

本发明解决上述技术问题所采用的技术方案为：一种纳米CMOS电路常开缺陷的快速容错方法，包括以下步骤：

步骤①：对于任意纳米CMOS单元，若其输入纳米线、输出纳米线或纳米二极管存在常开缺陷，则定义该纳米CMOS单元存在可用常开缺陷；对于任意纳米CMOS单元，若其CMOS堆栈不能实现取反操作或接口引脚无法连接输入纳米线或输出纳米线，则定义该纳米CMOS单元存在不可用常开缺陷；若位于信号流经路径上的任意纳米CMOS单元存在不可用常开缺陷或扇入扇出节点所映射的关联单元之间的连接存在可用常开缺陷或不在连通域内，则定义该缺陷为有效缺陷，定义存在该缺陷的单元为有效缺陷单元；

步骤②：对于常开缺陷均匀分布且常开缺陷概率为p的大小为X×Y的纳米CMOS电路，其中X为纳米CMOS电路包含的纳米CMOS单元列的数量，Y为纳米CMOS电路包含的纳米CMOS单元行的数量，已知逻辑电路节点总数为n_node,逻辑电路中各节点的平均关联节点数为a_node，考虑纳米CMOS电路的边界效应，纳米CMOS单元连通域内可连接的平均单元数为a_cell，设任意纳米CMOS单元存在有效缺陷的概率为def_rate，则大小为X×Y的纳米CMOS电路中有效缺陷总数n_def表示为：

步骤③：将纳米CMOS电路根据单元顺序排列的位置分割为不同层，以层为变量，按层分配有效缺陷数，每层缺陷数按照式(2)的缺陷分配函数分配：

y(x)＝-ax²+b (2)

其中：a＝0.005n_node，b＝3a+0.15n_def，x为非负整数，x表示层数，y(x)为第x层包含的有效缺陷数；

以第x层为当前层进行容错，根据式(2)计算第x层包含的有效缺陷数y(x)，比较电路中所有未容忍有效缺陷数y_余与第x-1层中的缺陷数y(x-1)：设X×Y大小的纳米CMOS电路的容错已容忍到第d单元行，已分割到第x-1层，当剩余X-d行纳米CMOS单元中有效缺陷数y(X-d)_余大于y(x-1)时，则以y(x)作为纳米CMOS电路中第x层包含的有效缺陷数；否则，以y(X-d)_余作为纳米CMOS电路中第x层包含的有效缺陷数，直接划分剩余X-d行纳米CMOS单元为最后一层进行容忍；

步骤④：已知包含Y单元行的纳米CMOS电路中各单元行的平均缺陷数为n_def/Y，根据评估函数(3)评估纳米CMOS电路各单元是否为有效缺陷单元：

若任意纳米CMOS单元i上存在不可用常开缺陷，则cmos_i＝1，反之cmos_i＝0；v_i表示与任意纳米CMOS单元i间存在可用常开缺陷或违反连通域约束的关联单元个数，con_i表示任意纳米CMOS单元i的关联单元总数；Badness_i为一个介于[0,2]之间的实数，当Badness_i值大于零时，确定该单元i为有效缺陷单元；

从纳米CMOS电路的边界首单元起，自左向右逐行累计有效缺陷单元中的有效缺陷的个数；若累计的有效缺陷的个数∈[y(x),y(x)+n_def/Y]或已评估至纳米CMOS电路最后一行时，则自前层最后容错单元所在单元行至当前行的全部纳米CMOS单元分为一层；若累计的有效缺陷的个数超过y(x)+n_def/Y时，则减少层内单元数，令前层最后容错单元所在单元行至当前行的前一行的所有纳米CMOS单元为一层；

步骤⑤：判断任意有效缺陷单元是否存在可用常开缺陷，若是，则该有效缺陷单元中包含存在常开缺陷的纳米二极管，将通过该常开纳米二极管连接的关联单元在该有效缺陷单元连通域内进行标记以删除，使该有效缺陷单元仍能用于映射非关联节点；

若常开缺陷发生在该有效缺陷单元的输入纳米线或输出纳米线上，根据该有效缺陷单元的输入接口引脚坐标或输出接口引脚坐标，结合输出纳米线斜率tanα＝r/(r-1)和输入纳米线斜率tanα＝-(r-1)/r，计算纳米线方程以确定断裂点位置，通过标记断裂点外侧连接的纳米CMOS单元对该有效缺陷单元的连通域进行修改；

若该有效缺陷单元存在不可用常开缺陷，则舍弃该有效缺陷单元，并将该有效缺陷单元从各关联单元连通域范围中标记以删去；

步骤⑥：采用禁忌搜索算法，针对存在可用常开缺陷的有效缺陷单元，于邻域范围内搜索在关联单元连通域交集内已映射节点的单元为替换单元，建立单元集合作为候选表用于存放所有替换单元；针对存在不可用常开缺陷的有效缺陷单元，对已映射在该有效缺陷单元上的节点，在邻域范围内搜索关联单元的连通域交集内的未映射节点单元加入候选表；

步骤⑦：以纳米CMOS电路中所有缺陷数以及关联单元间纳米线长总和作为成本值，根据成本函数(4)衡量当前有效缺陷单元分别与候选表中单元交换所映射节点后所有解的优劣，成本函数为：

score＝γ×badness+β×wire_score (4)

badness表示当前映射状态下的缺陷总和，badness＝∑_nnode(cmos_i+v_i)，其中前层和当前层内的单元考虑有效缺陷，后层内的单元考虑连通域约束满足情况；wire_score表示当前映射状态下关联单元间纳米线长总和，γ和β为经验参数，γ＝10，β＝0.01；

初始成本值定义为本层未曾容错时的成本值，若交换后的最优值比初始成本值小，则允许最优交换并对各次交换的最优交换单元建立集合作为禁忌表，逐次将最优替换单元加入禁忌表中；若交换后的最优值比初始成本值大，则不接受与最优替换单元的交换，重复步骤⑦；若本层中仍有未容错单元，重复步骤⑤-⑦；

步骤⑧：首先记录候选表中最优的近几次交换位置，对该交换位置所在的搜索方位进行惩罚，使得搜索方向朝向有效缺陷所影响的关联单元方向，拓宽邻域范围；然后在当前层外搜索可能交换的单元，将该单元加入候选表，重复步骤⑥-⑦，接受劣解；若本层中仍有未容错单元，则重复步骤⑤-⑦；

步骤⑨：依次完成本层所有缺陷单元的一次容错，若最终本层缺陷均成功解决，则转至步骤⑩；若最终成本函数值小于或等于初始成本值，而本层缺陷尚未完全解决，则重复步骤⑤-⑦3次，若3次循环后缺陷仍未完全解决，则启动逃避准则，即：对本层中的缺陷逐个判断其有效缺陷影响的关联单元所在位置，当前缺陷单元放弃与缺陷关联单元的连接，转而寻找满足其他约束的一个最接近缺陷关联单元的单元交换节点映射，同时缺陷关联单元在其满足其他项约束的连通域中，搜索最接近缺陷单元的单元交换映射节点，完成后重复步骤⑤-⑦；

步骤⑩：本层缺陷单元容错结束，分割下一层，重复步骤④-步骤⑨，直至所有纳米CMOS单元均被遍历搜索并容忍缺陷，最终纳米CMOS电路常开缺陷得以快速容错，实现正确逻辑功能。

与现有技术相比，本发明的优点在于：本发明提出了一种纳米CMOS电路常开缺陷的快速容错方法，在纳米CMOS电路生产制造过程中不可避免引入的各类常开缺陷导致逻辑功能错误广泛存在情况下，本发明人通过分析常开缺陷的产生原因和作用模式以及纳米CMOS电路的结构特点，利用纳米CMOS单元的连通域修改，将存在可用常开缺陷的单元从起各自连通域中标记移除，在与其他单元的连接中继续使用而不是舍弃该缺陷单元的方法，适当利用缺陷单元，提高了单元利用率减小映射面积。同时将纳米CMOS电路划分成若干较小规模阵列进行局部容错，简化了容错的难度。再综合局部优化结果，采用禁忌搜索算法结合逃避准则对所提出的方法进行验证后，可以提高消除常连开缺陷的速度，同时也提高容错映射的质量，加快纳米CMOS电路结构的实用化进程。本发明容错方法能够简化电路映射复杂度，在提高单元利用率和映射成功率情况下，快速消除常开缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路缺陷容错映射问题。

附图说明

图1为纳米CMOS单元结构剖面图；

图2(a)为一个三输入二输出的简单电路；

图2(b)为图2(a)所示的简单电路在3×3大小的纳米CMOS电路上的映射示意图；

图3为4×3大小的纳米CMOS电路结构中常开缺陷示意图；

图4为以图2(a)所示的三输入二输出的简单电路为例进行分层说明的效果示意图；

图5为5×4大小的纳米CMOS电路结构中纳米二极管常开缺陷存在和容错的效果示意图；

图6为8×8大小的纳米CMOS电路结构中纳米线断裂缺陷存在和容错的效果示意图。

具体实施方式

以下结合附图实例对本发明作进一步详细描述。

实施例1：以图2(a)所示的三输入二输出的简单电路为例进行分层，其在缺陷纳米CMOS电路上的容错映射分层示意图见图4，3个输入端与3个节点分别映射在单元A-E单元上，其中单元BD间的纳米二极管1存在常开缺陷，单元C的输出纳米线在2处发生断裂，单元E的底层CMOS单元在3处存在不可用常开缺陷。图4所示纳米CMOS电路的快速容错方法包括以下步骤：

步骤①：根据式(1)，计算得到该纳米CMOS电路中有效缺陷总数n_def＝5；根据式(2)的缺陷分配函数计算得y(0)＝2，y(1)＝2，y(2)＝1；从纳米CMOS电路的边界首单元起，依次检查单元C、B、A的CMOS堆栈缺陷情况，经检查，B和D之间的纳米二极管1常开，C的输出纳米线在圆圈叉号位置2发生断裂，影响C与F的信号传递，因此第一单元行包含两个有效缺陷单元，划分A、B和C单元为第一层；

步骤②：将缺陷单元从连通域范围内标记删去，即单元B从单元D的输入连通域中删去，单元C从单元F的输入连通域中删去；

步骤③：第一层中三个单元均可以相互交换形成候选解存放到候选表中，对候选解用成本函数(4)分别计算成本值；选择交换C和B的映射，使得B输出信号i₃，此时C为D的关联单元，B为F的关联单元，则连接线上的常开缺陷不再影响信号传递，缺陷单元B、C重新利用，实现缺陷容忍，同时将单元B、C分别加入禁忌表，对禁忌表进行更新；

步骤④：从第二单元行中的单元F开始检查剩下单元的缺陷情况，由于F、D的有效缺陷在第1层已容忍，此时已经不会由公式(3)被评估成需要容错的单元，y(3-1)_余＝1，即单元E的CMOS堆栈有缺陷，这时y(0)＝2，因此划分F到纳米CMOS单元的阵列尾单元所在两单元行的6个单元为第二层；

步骤⑤：缺陷单元E为不可用常开缺陷，只能舍弃，将E从单元D的输出连通域中删去；

步骤⑥：采用禁忌搜索算法，在两行单元行范围内未映射节点的空白单元加入候选表，由图4可知有三个空白单元加入候选表；对候选解用成本函数(4)分别计算成本值，选择空白单元E’映射节点g₂；实现缺陷容忍，将单元E’加入禁忌表，对禁忌表进行更新；

步骤⑦：所有单元已遍历完成，则停止分层。

针对已分层的纳米CMOS电路进行容错时，对可用常开缺陷的标记再利用是关键，以下通过实施例2、3对本发明容错方法的步骤⑤详述过程。

实施例2：以图5所示5×4大小的纳米CMOS电路结构为例，其纳米二极管常开缺陷示意图见图5。

图5所示的纳米CMOS电路结构中，包括20个纳米CMOS单元，单元F的输入纳米线通过可编程纳米二极管可以接收到单元A和单元B的输出信号，完成

的逻辑功能；单元F’的输入纳米线可以接收到单元C和单元D的输出信号，完成的逻辑功能

从图5可见，位于B的输出纳米线和F的输入纳米线交叉点上的可编程纳米二极管常开(图5中正方形1示意)，位于D的输出纳米线和F’的输入纳米线交叉点上的可编程纳米二极管常开(图5中正方形2示意)，则实际可以实现的逻辑功能为

和

常开的可编程纳米二极管影响到正常纳米CMOS单元功能的发挥，但是该缺陷除了使缺陷单元在其连通域中少连接一个单元以外，仍然可以与其他连通域内的单元正常连接，因此只要关联节点避免映射在缺陷纳米二极管连接的两个纳米CMOS单元上，缺陷单元还是可以被利用。

图5所示的纳米CMOS电路常开缺陷的快速容错方法包括以下步骤：

步骤①：确定纳米CMOS单元有可用常开缺陷，对映射节点g₁的纳米CMOS单元A，搜索节点g₁的所有关联节点所映射的关联单元，根据缺陷信息逐个判断关联单元与A间的纳米二极管能否正常工作，若存在常开缺陷的纳米二极管，则该常开缺陷为有效缺陷，A为有效有效缺陷单元，该常开纳米二极管连接到的关联单元B即为缺陷关联单元；

步骤②：将A从B的连通域范围中删去，则单元B接收不到A的信号，搜索A的关联单元的连通域交集，交集内的单元是可能的替换单元；

步骤③：选择交集中的一个单元C，若该单元上映射了节点g₂，搜索g₂关联节点所映射单元，根据缺陷图逐个判断这些单元与单元B间的纳米二极管能否正常工作，若存在常开缺陷，则g₂不能与节点g₁交换映射在单元A上，换交集中其他单元；若无缺陷，则可以交换，缺陷单元A上映射上节点g₂，实现缺陷单元的利用；

如图5所示，为了提高单元利用率，选择将映射在缺陷单元B和D上的节点进行交换，由于单元B与单元F’之间的纳米二极管和单元D与单元F之间的纳米二极管尚能正常工作，因此重新配置之后单元上的缺陷不会再影响到信号的正常传输。

实施例3：以图6所示8×8大小的纳米CMOS电路结构为例，其纳米二极管常开缺陷示意图见图6。

单元A的输出纳米线在a处发生断裂，则a点向下的纳米线上连接到的纳米二极管以及这些纳米二极管连接到的纳米CMOS电路单元，均不能接收到单元A的输出信号。对单元A而言，A的输出连通域范围缩小，对a点以下连接到的纳米CMOS电路单元，其基本功能没有变，只是输入连通域中的单元总数减少了一个单元A。因此只要关联节点避免映射在有断裂纳米线的纳米CMOS单元以及断裂点以外连接到的纳米CMOS单元即可令缺陷单元继续利用。

图6所示的纳米CMOS电路常开缺陷的快速容错方法包括以下步骤：

步骤①：确定纳米CMOS单元有可用常开缺陷，对映射有节点g₁的纳米CMOS单元A，根据缺陷图逐个判断单元A的输入或输出纳米线能否正常工作，若存在纳米线断列缺陷，单元A即为有缺陷的单元；

步骤②：根据纳米CMOS单元结构特性可知，若输出纳米线断裂，则纳米线方向是自右上向左下，输出纳米线中心点即为缺陷单元的输出接口引脚；已知每个纳米CMOS电路单元格长度为2βF_CMOS，输出纳米线斜率为tanα＝r/(r-1)，设连通域半径r＝4，对应方向上的纳米CMOS单元的输出接口引脚坐标为(x_a,y_a)，则该单元的输出接口引脚坐标为(x_a-βF_CMOS,y_a-βF_CMOS)，其输出纳米线下方纳米二极管连接的第一个单元输出接口坐标是(x_a-βF_CMOS,y_a-3βF_CMOS),则该单元的输入纳米线方程可以表示为：

y-y_a+2βF_CMOS＝-(r-1)/r(x-x_a)

步骤③：沿缺陷单元的输出纳米线向下逐个纳米二极管移动时，输入纳米线的水平阶跃为L＝βF_CMOS/(r-1)；

步骤④：根据缺陷单元输入接口引脚与输出纳米线之间的距离与纳米线的间距2F_nano之比，可以计算缺陷单元输入纳米线上的断裂缺陷的确切位置；

步骤⑤：以断裂点为参考，通过标记断裂点外侧连接的纳米CMOS单元对缺陷单元的连通域进行修改，重新将关联边映射到修改后的连接域内，即可对缺陷单元容错。

如图6所示，当纳米线移动到B单元所在位置时确定缺陷发生位置，自B单元开始,A的输出连通域中的7个单元均要标记为不可与A连接。通过修改单元A的连通域范围，将关联节点映射到A与其修改后的连通域内，即重新利用缺陷单元。

缺陷单元输入纳米线断裂情况可参考计算的断裂点位置。

Claims (1)

1.一种纳米CMOS电路常开缺陷的快速容错方法，其特征在于包括以下步骤：

步骤①：对于任意纳米CMOS单元，若其输入纳米线、输出纳米线或纳米二极管存在常开缺陷，则定义该纳米CMOS单元存在可用常开缺陷；对于任意纳米CMOS单元，若其CMOS堆栈不能实现取反操作或接口引脚无法连接输入纳米线或输出纳米线，则定义该纳米CMOS单元存在不可用常开缺陷；若位于信号流经路径上的任意纳米CMOS单元存在不可用常开缺陷或扇入扇出节点所映射的关联单元之间的连接存在可用常开缺陷或不在连通域内，则定义该缺陷为有效缺陷，定义存在该缺陷的单元为有效缺陷单元；

步骤②：对于常开缺陷均匀分布且常开缺陷概率为p的大小为X×Y的纳米CMOS电路，其中X为纳米CMOS电路包含的纳米CMOS单元列的数量，Y为纳米CMOS电路包含的纳米CMOS单元行的数量，已知逻辑电路节点总数为n_node,逻辑电路中各节点的平均关联节点数为a_node，考虑纳米CMOS电路的边界效应，纳米CMOS单元连通域内可连接的平均单元数为a_cell，设任意纳米CMOS单元存在有效缺陷的概率为def_rate，则大小为X×Y的纳米CMOS电路中有效缺陷总数n_def表示为：

步骤③：将纳米CMOS电路根据单元顺序排列的位置分割为不同层，以层为变量，按层分配有效缺陷数，每层缺陷数按照式(2)的缺陷分配函数分配：

y(x)＝-ax²+b (2)

其中：a＝0.005n_node，b＝3a+0.15n_def，x为非负整数，x表示层数，y(x)为第x层包含的有效缺陷数；

以第x层为当前层进行容错，根据式(2)计算第x层包含的有效缺陷数y(x)，比较电路中所有未容忍有效缺陷数y_余与第x-1层中的缺陷数y(x-1)：设X×Y大小的纳米CMOS电路的容错已容忍到第d单元行，已分割到第x-1层，当剩余X-d行纳米CMOS单元中有效缺陷数y(X-d)_余大于y(x-1)时，则以y(x)作为纳米CMOS电路中第x层包含的有效缺陷数；否则，以y(X-d)_余作为纳米CMOS电路中第x层包含的有效缺陷数，直接划分剩余X-d行纳米CMOS单元为最后一层进行容忍；

步骤④：已知包含Y单元行的纳米CMOS电路中各单元行的平均缺陷数为n_def/Y，根据评估函数(3)评估纳米CMOS电路各单元是否为有效缺陷单元：

若任意纳米CMOS单元i上存在不可用常开缺陷，则cmos_i＝1，反之cmos_i＝0；v_i表示与任意纳米CMOS单元i间存在可用常开缺陷或违反连通域约束的关联单元个数，con_i表示任意纳米CMOS单元i的关联单元总数；Badness_i为一个介于[0,2]之间的实数，当Badness_i值大于零时，确定该单元i为有效缺陷单元；

从纳米CMOS电路的边界首单元起，自左向右逐行累计有效缺陷单元中的有效缺陷的个数；若累计的有效缺陷的个数∈[y(x),y(x)+n_def/Y]或已评估至纳米CMOS电路最后一行时，则自前层最后容错单元所在单元行至当前行的全部纳米CMOS单元分为一层；若累计的有效缺陷的个数超过y(x)+n_def/Y时，则减少层内单元数，令前层最后容错单元所在单元行至当前行的前一行的所有纳米CMOS单元为一层；

步骤⑤：判断任意有效缺陷单元是否存在可用常开缺陷，若是，则该有效缺陷单元中包含存在常开缺陷的纳米二极管，将通过该常开缺陷的 纳米二极管连接的关联单元在该有效缺陷单元连通域内进行标记以删除，使该有效缺陷单元仍能用于映射非关联节点；

若常开缺陷发生在该有效缺陷单元的输入纳米线或输出纳米线上，根据该有效缺陷单元的输入接口引脚坐标或输出接口引脚坐标，结合输出纳米线斜率tanα＝r/(r-1)和输入纳米线斜率tanα＝-(r-1)/r，计算纳米线方程以确定断裂点位置，通过标记断裂点外侧连接的纳米CMOS单元对该有效缺陷单元的连通域进行修改；

若该有效缺陷单元存在不可用常开缺陷，则舍弃该有效缺陷单元，并将该有效缺陷单元从各关联单元连通域范围中标记以删去；

步骤⑥：采用禁忌搜索算法，针对存在可用常开缺陷的有效缺陷单元，于邻域范围内搜索在关联单元连通域交集内已映射节点的单元为替换单元，建立单元集合作为候选表用于存放所有替换单元；针对存在不可用常开缺陷的有效缺陷单元，对已映射在该有效缺陷单元上的节点，在邻域范围内搜索关联单元的连通域交集内的未映射节点单元加入候选表；

步骤⑦：以纳米CMOS电路中所有缺陷数以及关联单元间纳米线长总和作为成本值，根据成本函数(4)衡量当前有效缺陷单元分别与候选表中单元交换所映射节点后所有解的优劣，成本函数为：

score＝γ×badness+β×wire_score (4)

badness表示当前映射状态下的缺陷总和，

其中前层和当前层内的单元考虑有效缺陷，后层内的单元考虑连通域约束满足情况；wire_score表示当前映射状态下关联单元间纳米线长总和，γ和β为经验参数，γ＝10，β＝0.01；

初始成本值定义为本层未曾容错时的成本值，若交换后的最优值比初始成本值小，则允许最优交换并对各次交换的最优交换单元建立集合作为禁忌表，逐次将最优替换单元加入禁忌表中；若交换后的最优值比初始成本值大，则不接受与最优替换单元的交换，重复步骤⑦；若本层中仍有未容错单元，重复步骤⑤-⑦；

步骤⑧：首先记录候选表中最优的近几次交换位置，对该交换位置所在的搜索方位进行惩罚，使得搜索方向朝向有效缺陷所影响的关联单元方向，拓宽邻域范围；然后在当前层外搜索可能交换的单元，将该单元加入候选表，重复步骤⑥-⑦，接受劣解；若本层中仍有未容错单元，则重复步骤⑤-⑦；

步骤⑨：依次完成本层所有缺陷单元的一次容错，若最终本层缺陷均成功解决，则转至步骤⑩；若最终成本函数值小于或等于初始成本值，而本层缺陷尚未完全解决，则重复步骤⑤-⑦3次，若3次循环后缺陷仍未完全解决，则启动逃避准则，即：对本层中的缺陷逐个判断其有效缺陷影响的关联单元所在位置，当前缺陷单元放弃与缺陷关联单元的连接，转而寻找满足其他约束的一个最接近缺陷关联单元的单元交换节点映射，同时缺陷关联单元在其满足其他项约束的连通域中，搜索最接近缺陷单元的单元交换映射节点，完成后重复步骤⑤-⑦；

步骤⑩：本层缺陷单元容错结束，分割下一层，重复步骤④-步骤⑨，直至所有纳米CMOS单元均被遍历搜索并容忍缺陷，最终纳米CMOS电路常开缺陷得以快速容错，实现正确逻辑功能。

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