KR20070096748A - 지연 제어 회로 - Google Patents

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KR20070096748A
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Abstract

본 발명은 소면적이며 저소비 전력으로 일정한 정밀도를 유지하는 것이 가능한 지연 제어 회로를 제공하는 것을 목적으로 한다.
제1 가변 지연 수단(101)은 입력 신호를 지연시켜, 입력 신호의 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생성한다. 제2 가변 지연 수단(102)은 상기 입력 신호를 지연시켜, 입력 신호의 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성한다. 제어 수단(103)은 제1 지연과 제2 지연이 일치하도록 제1 가변 지연 수단(101)과 제2 가변 지연 수단(102)을 제어한다. 생성 수단(104)은 제1 지연 신호의 제1 엣지와 제2 지연 신호의 제2 엣지를 조합시켜 제3 지연 신호를 생성한다.

Description

지연 제어 회로{DELAY CONTROL CIRCUIT}
도 1은 본 발명의 지연 제어 회로의 원리도.
도 2는 지연 정정 루프 회로의 구성도.
도 3은 지연 정정 루프 회로의 타이밍 차트.
도 4는 제1 가변 지연 회로의 구성도.
도 5는 듀티비(duty ratio) 정정 회로의 구성도.
도 6은 듀티비 정정 회로의 타이밍 차트.
도 7은 위상 생성기의 구성도.
도 8은 위상 생성기의 타이밍 차트.
도 9는 위상 검출기의 구성도.
도 10은 위상 검출기의 타이밍 차트.
도 11은 제1 카운터 회로의 구성도.
도 12는 제2 가변 지연 회로의 구성도.
도 13은 제2 카운터 회로의 구성도.
도 14는 제3 가변 지연 회로의 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 제1 가변 지연 수단
102 : 제2 가변 지연 수단
103 : 제어 수단
104 : 생성 수단
201, 211, 212, 401, 404, 407, 410, 413, 1203, 1403 :버퍼
202, 203, 204, 402, 405, 408, 411, 414 : 인버터
205 : 위상 검출기
206 : 카운터 회로
207, 209 : 가변 지연 회로
208 : 위상 생성기
210 : 듀티비 정정 회로
403, 406, 409, 412 : 지연 블록
421-1, 421-2, 421-3, 421-4, 421-n, 1202, 1204, 1402-1, 1402-2, 1402-n, 1404-1, 1404-2, 1404-n : 스위치
422-1, 422-2, 422-3, 422-4, 422-n, 1206, 1406 : 커패시터
501 : 셀렉터
502, 701, 702 : 플립플롭
703 : NAND 회로
704 : XOR 회로
901, 902 : 래치식 비교기
903 : 지연 회로
904, 905 : AND 회로
906 : NOR 회로
1101 : 카운터
1102 : 디코더
1301 : PMW 회로
1201, 1205, 1401-1, 1401-2, 1401-n, 1405-1, 1405-2, 1405-n : 전류원
본 발명은 신호에 임의의 지연을 부여하는 지연 제어 회로에 관한 것이다.
클록 신호 등에 대하여 임의의 지연(또는 임의의 위상차)을 부여하는 경우, 다음 2개의 방법이 일반적이다.
(1) PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)
(2) 원하는 지연분의 버퍼
하기의 특허문헌 1은 신호의 전달 경로에 병렬 접속된 트랜지스터의 게이트용량을 변화시키는 것으로 지연 시간을 제어하는 가변 지연 회로에 관한 것으로, 특허문헌 2는 메모리 장치에 이용되는 DLL 회로에 관한 것이다. 또한, 특허문헌 3은 고정밀도인 PLL 회로에 관한 것이며, 특허문헌 4는 DLL 회로를 내장한 동기형 반도체 기억 장치에 관한 것이다.
[특허문헌 1] 일본특개평11-055091호 공보
[특허문헌 2] 일본특허공개2003-203481호 공보
[특허문헌 3] 일본특허공개2004-208152호 공보
[특허문헌 4] 일본특허공개2002-230972호 공보
종래의 PLL 및 DLL에서는 고정밀도인 제어가 가능하지만, 아날로그 회로로 실장한 경우, 회로 면적 및 소비 전력이 커진다. 또한, 외부 부착 용량 등으로 인해 외부 단자가 필요하게 되는 경우가 있다. 지연 버퍼는 용이하게 작성할 수 있지만, PLL 및 DLL에 비교해서 정밀도가 낮아진다.
클록 신호에 임의의 지연, 특히, 비교적 큰 지연을 정밀하게 부여하고자 하면, 종래의 방법으로서는 소면적으로 저소비 전력을 동시에 실현하는 것이 곤란하다.
본 발명의 과제는 소면적이며 저소비 전력으로 일정한 정밀도를 유지하는 것이 가능한 지연 제어 회로를 제공하는 것이다.
도 1은 본 발명의 지연 제어 회로의 원리도이다. 도 1의 지연 제어 회로는 제1 가변 지연 수단(101), 제2 가변 지연 수단(102), 제어 수단(103) 및 생성 수단(104)을 갖춘다.
제1 가변 지연 수단(101)은 입력 신호를 지연시켜, 입력 신호의 상승 엣지 및 하강 엣지 중 한쪽 엣지인 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생 성한다. 제2 가변 지연 수단(102)은 상기 입력 신호를 지연시켜, 입력 신호의 다른 쪽 엣지인 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성한다.
제어 수단(103)은 제1 지연과 제2 지연이 일치하도록 제1 가변 지연 수단(101)과 제2 가변 지연 수단(102)을 제어하기 위한 제어 신호를 생성한다. 생성 수단(104)은 제1 지연 신호의 제1 엣지와 제2 지연 신호의 제2 엣지를 조합시켜 제3 지연 신호를 생성한다.
제1 지연 신호는 제1 가변 지연 수단(101)에 있어서 입력 신호의 제1 엣지에 대해 제1 지연을 부여하는 것으로 생성되어 생성 수단(104)에 출력된다. 제2 지연 신호는 제2 가변 지연 수단(102)에 있어서 입력 신호의 제2 엣지에 제2 지연을 부여하는 것으로 생성되어 생성 수단(104)에 출력된다. 생성 수단(104)은 제1 지연신호로부터 제1 엣지를 추출하고, 제2 지연 신호로부터 제2 엣지를 추출하여, 추출된 2개의 엣지로 이루어지는 제3 지연 신호를 생성한다.
각 가변 지연 수단에 있어서, 입력 신호의 한쪽 엣지에 집중하여 지연을 부여함으로써 비교적 큰 지연을 삽입할 때에도, 변동을 억제하여 정밀하게 엣지 지연을 조정하는 것이 가능해진다. 이와 같이 하여 조정된 제1 및 제2 엣지로 이루어지는 제3 지연 신호는 고정밀도의 엣지를 갖는다.
또한, 제어 수단(103)에 의해 제1 지연과 제2 지연이 일치하는 것과 같은 제어가 행하여지기 때문에, 제3 지연 신호는 양 엣지에 고정밀도로 동일한 지연을 갖는 지연 신호가 된다. 따라서, 제3 지연 신호의 듀티비(duty ratio) 변동이 방지된다.
제1 가변 지연 수단(101), 제2 가변 지연 수단(102) 및 생성 수단(104)은 예컨대, 후술하는 도 2의 가변 지연 회로(207), 가변 지연 회로(209) 및 듀티비 정정 회로(210)에 각각 대응한다. 제어 수단(103)은 예컨대, 인버터((202, 203), 위상 검출기(205), 카운터 회로(206) 및 위상 생성기(208)에 대응한다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 최량의 형태를 상세히 설명한다.
도 2는 지연 제어 회로의 실시예인 지연 정정 루프(Delay Correction Loop : DCL) 회로의 구성예를 도시하고 있다. 이 DCL 회로는 버퍼(201, 211, 212), 인버터(202, 203, 204), 위상 검출기(205), 카운터 회로(206), 가변 지연 회로(207, 209), 위상 생성기(208) 및 듀티비 정정 회로(210)를 갖추어 입력된 클록 신호 CLK에 대하여 임의의 위상차를 갖는 신호 QCKO를 출력한다.
버퍼(201)는 클록 신호 CLK를 신호 IN 으로서 출력한다. 인버터((204)는 신호 IN을 반전하여 신호 XINB 로서 가변 지연 회로(209)에 출력한다. 가변 지연 회로(207 및 209)는 각각 복수의 지연 블록으로 구성되어 가변 지연 회로(207)는 신호 IN에서 신호 F1과 지연 신호 F2, F3를 생성하고, 가변 지연 회로(209)는 신호 XINB에서 지연 신호 F2X를 생성한다.
가변 지연 회로(209)는 가변 지연 회로(207)와 동일한 지연 소자로 구성되어 있고, 신호 F2X의 상승 엣지 및 하강 엣지의 지연치가 각각 신호 F2의 하강 엣지 및 상승 엣지의 지연치와 동일하게 되도록 제어된다.
듀티비 정정 회로(210)는 지연 신호 F2X를 이용하여 지연 신호 F2의 듀티비 변동을 보정하여 보정된 지연 신호 OUT을 출력한다. 버퍼(211)는 신호 OUT을 신호 QCKO 로서 출력하고, 버퍼(212)는 신호 IN을 신호 CLKO로서 출력한다.
위상 생성기(208)는 신호 F1 및 F3 으로부터 위상 비교에 이용하는 신호 FC를 생성하고, 인버터(202)는 신호 FC를 반전하여 신호 XFC 로서 위상 검출기(205)에 출력한다. 인버터(203)는 신호 IN을 반전하여 신호 XINA 로서 위상 검출기(205)에 출력한다.
위상 검출기(205)는 신호 XFC와 신호 XINA의 위상을 비교하여 비교 결과로부터 지연 증가 신호 UP, 지연 감소 신호 DN 및 클록 신호 CK를 생성한다. 카운터 회로(206)는 클록 신호 CK에 따라서 신호 UP 및 신호 DN에 따른 카운트 동작을 하여 가변 지연 회로(207 및 209)에 공통의 제어 신호를 출력한다. 이 제어 신호에 의해 가변 지연 회로(207 및 209)의 지연이 증감된다.
이와 같이, 위상 생성기(208), 인버터(202), 위상 검출기(205) 및 카운터 회로(206)는 가변 지연 회로(207)의 출력 신호로부터 제어 신호를 생성하는 루프 회로를 형성하고 있다. 이 루프 회로에는 대용량의 커패시터가 불필요하기 때문에, 소면적으로 저소비 전력의 회로 구성이 가능하게 된다. 또한, 외부 부착 부품이 불필요하기 때문에 외부 단자의 수를 삭감하는 것이 가능해진다.
도 3은 DCL 회로의 입력 신호 CLK와 출력 신호 QCKO의 위상차가 90°인 경우의 동작을 도시하는 타이밍 차트이다. 이 예에서는 가변 지연 회로(207)의 3개의 출력 신호 중 신호 F1은 신호 IN과 동위상이며, 신호 F2의 상승 엣지는 신호 IN의 상승 엣지에 대하여 Δtr 만큼 지연하고 있고, 신호 F2의 하강 엣지는 신호 IN의 하강 엣지에 대하여 Δtf 만큼 지연하고 있다. 또한, 신호 F3의 상승 엣지는 신호 IN의 상승 엣지에 대하여 2 Δtr 만큼 지연하고 있고, 신호 F3의 하강 엣지는 신호 IN의 하강 엣지에 대하여 2 Δtf 만큼 지연하고 있다.
클록 신호 CLK의 사이클을 T 라고 하면, 신호 IN의 하강 엣지와 신호 F3의 상승 엣지가 갖추어졌을 때, 신호 F2의 상승 엣지는 신호 IN의 상승 엣지에 대하여 T/4 만큼 지연하게 된다.
이에 대하여 가변 지연 회로(209)의 출력 신호 F2X의 상승 엣지는 신호 F2의 하강 엣지에 일치하고 있고, 신호 XINB의 상승 엣지에 대하여 Δtr 만큼 지연하고 있다. 또한, 신호 F2X의 하강 엣지는 신호 F2의 상승 엣지에 일치하고 있고, 신호 XINB의 하강 엣지에 대하여 Δ tf 만큼 지연하고 있다.
이 때, 듀티비 정정 회로(210)에 의해 신호 QCKO의 상승 엣지를 신호 F2의 상승 엣지에 맞추고 신호 QCKO의 하강 엣지를 신호 F2X의 상승 엣지에 맞추면, 신호 QCKO의 양 엣지는 각각 신호 IN의 양 엣지에 대하여 동일한 값 Δtr 만큼 지연하게 된다. 따라서, 듀티비 변동이 없는 지연 신호 QCKO를 얻을 수 있다.
이와 같이, 한쪽 엣지 씩 별도의 가변 지연 회로에서 지연을 조정하여, 듀티비 정정 회로(210)로 조정 결과를 병합함으로써, 듀티비 변동을 억제할 수 있게 된다.
다음에, 도 4에서 도 11까지를 참조하면서 도 2의 DCL 회로의 구성과 동작에 관해서 보다 구체적으로 설명한다.
도 4는 스위치로 전환 가능한 부하 용량을 이용한 가변 지연 회로(207)의 구 성예를 도시하고 있다. 이 가변 지연 회로는 버퍼(401, 404, 407, 410, 413),인버터(402, 405, 408, 411, 414) 및 지연 블록(403, 406, 409, 412)을 갖추어 예컨대, 클록 신호 CLK의 반주기분의 지연 조정 범위를 갖는다.
지연 블록(403)은 n 개의 스위치(421-1∼421-n)와 n 개의 커패시터(422-1∼422-n)로 이루어지고 카운터 회로(206)로부터의 n 비트의 제어 신호(예컨대, n= 32)에 의해 스위치(421)를 전환한다. 이에 따라, 신호 IN의 전달 경로 상에 접속되는 커패시터(422)의 갯수가 변화되어 신호 IN의 지연이 조정된다. 지연 블록(406, 409 및 412)의 구성과 동작에 관해서도 마찬가지이다.
각 지연 블록의 전후에 설치된 버퍼는 지연 블록내의 부하 용량을 구동하여, 한쪽 엣지(신호 F2 및 F3의 상승 엣지)에 집중적으로 또한 정밀하게 지연을 부여하는 역할을 다하고 있다. 한쪽 엣지에 집중하여 지연 조정을 함으로써 큰 지연을 삽입할 때에 환경이나 프로세스 등에 의한 조정 간격의 선형성의 변동이 방지된다.
버퍼(401)는 신호 IN을 신호 F1로서 출력하고, 인버터(402)는 신호 F1을 반전하여 지연 블록(403)에 출력한다. 버퍼(404)는 지연 블록(403)의 출력 신호를 인버터(402)에 출력하고, 인버터(402)는 그 신호를 반전하여 지연 블록(406)에 출력한다.
버퍼(407)는 지연 블록(406)의 출력 신호를 신호 F2로서 출력하고, 인버터(408)는 신호 F2를 반전하여 지연 블록(409)에 출력한다. 버퍼(410)는 지연 블록(409)의 출력 신호를 인버터(411)에 출력하고, 인버터(411)는 그 신호를 반전하여 지연 블록(412)에 출력한다. 버퍼(413)는 지연 블록(412)의 출력 신호를 신호 F3로서 출력한다.
4개의 지연 블록(403, 406, 409 및 412)은 동일한 제어 신호에 의해 제어되기 때문에, 항상 동일한 지연치로 조정된다. 따라서, 도 3에 도시한 바와 같이, 신호 F2의 상승 엣지는 항상 신호 F1의 상승 엣지와 신호 F3의 상승 엣지의 중점에 있고, 신호 F2의 하강 엣지는 항상 신호 F1의 하강 엣지와 신호 F3의 하강 엣지의 중점에 있다.
가변 지연 회로(209)의 구성과 동작에 관해서도 가변 지연 회로(207)와 마찬가지다. 단, 가변 지연 회로(209)에서는 신호 IN을 대신해서 신호 XINB가 입력되고, 신호 F2을 대신해서 신호 F2X가 출력된다.
또, 도 4의 예에서는 4개의 지연 블록을 설치함으로써 신호 IN의 1 사이클을 4 등분하여 지연이 T/4의 신호 F2를 생성하고 있지만, 6개의 지연 블록을 설치하면 지연이 T/6의 신호를 생성하는 것이 가능하다. 이와 같이, 지연 블록의 수를 조정 하는 것으로, 신호 IN 에 대하여 임의의 지연(위상차)을 부여할 수 있다.
또한, 가변 지연 회로의 구성을 변경하는 것으로, 지연 신호의 하강 엣지에 집중하여 지연 조정을 하는 것도 가능하다.
도 5는 듀티비 정정 회로(210)의 구성예를 도시하고 있다. 이 듀티비 정정 회로는 셀렉터(501) 및 플립플롭(502)을 갖춘다. 셀렉터(501)는 신호 IN이 논리 “1”일 때, 지연 신호 F2를 선택하여 출력하고, 신호 IN이 논리“0”일 때, 지연신호 F2X를 선택하여 출력한다. 플립플롭(502)은 셀렉터(501)의 출력 신호를 클록 신호로서 이용하여 신호 IN을 래치하여 신호 OUT 으로서 출력한다.
도 6은 도 5의 듀티비 정정 회로의 동작을 도시하는 타이밍 차트이다. 지연 조정의 수속 단계에서는 반드시 신호 IN이 논리“1”(High)의 사이에 신호 F2가 상승하고, 신호 F2X가 하강한다. 또한, 반드시 신호 IN이 논리“0”(Low)의 사이에 신호 F2가 하강하고, 신호 F2X가 상승한다.
따라서, 신호 IN이 논리“1”의 사이에는 신호 F2의 상승 엣지에 의해서 그 논리“1”의 값이 래치되어 신호 OUT의 상승 엣지가 형성된다. 또한, 신호 IN이 논리“0”의 사이에는 신호 F2X의 상승 엣지에 의해서 그 논리 “0”의 값이 래치되어 신호 OUT의 하강 엣지가 형성된다. 이 신호 OUT는 신호 QCKO 로서 출력된다.
이렇게 해서, 도 3에 도시한 것과 같은 듀티비 변동이 없는 지연 신호 QCKO가 생성된다. 신호 IN은 신호 CLKO로서 출력되기 때문에, 제1 출력 신호 CLKO와 동시에, 그 신호 CLKO 에서 T/4 만큼 지연한 제2 출력 신호 QCKO를 얻을 수 있다.
도 7은 위상 생성기(208)의 구성예를 도시하고 있다. 이 위상 생성기는 플립플롭(701, 702), NAND 회로(703) 및 XOR 회로(704)를 갖춘다. 플립플롭(701)은 신호 F1을 클록 신호로서 이용하여 신호 VDD를 래치하여 출력한다. 플립플롭(702)은 플립플롭(701)의 출력 신호를 클록 신호로서 이용하여 신호 F3을 래치하여 출력한다.
NAND 회로(703)는 플립플롭(701 및 702)의 출력 신호의 논리곱의 부정을 출력한다. 플립플롭(701 및 702)의 클리어 단자 CL에는 NAND 회로(703)의 출력 신호가 반전 입력된다. XOR 회로(704)는 플립플롭(701 및 702)의 출력 신호의 배타적 논리합을 신호 FC로서 출력한다.
도 8은 도 7의 위상 생성기의 동작을 도시하는 타이밍 차트이다. 신호 FC의 상승 엣지는 신호 F1의 상승 엣지에 일치하도록 형성되고, 신호 FC의 하강 엣지는 신호 F3의 상승 엣지에 일치하도록 형성된다. 이에 따라 신호 F1 및 F3에 대한 신호 FC의 위상 관계가 유지된다. 이와 같이, 위상 생성기(208)를 설치함으로써, 가변 지연 회로(207)의 복수의 출력 신호로부터 자유롭게 위상 관계를 추출하는 것이 가능해진다.
도 9는 위상 검출기(205)의 구성예를 도시하고 있다. 이 위상 검출기는 래치식 비교기(901, 902), 지연 회로(903), AND 회로(904, 905) 및 NOR 회로(906)를 갖춘다.
지연 회로(903)는 신호 XFC의 상승 엣지를 ΔT 만큼 지연시켜 신호 DXFC를 출력한다. 비교기(901)는 신호 DXFC에 따라서 신호 XINA를 임계치 신호 VDD/2와 비교하여 비교 결과를 나타내는 신호 CMP1을 출력한다. 비교기(902)는 신호 XINA에 따라서 신호 XFC를 임계치 신호 VDD/2와 비교하여 비교 결과를 나타내는 신호 CMP2를 출력한다. 신호 VDD/2의 값은 High 레벨과 Low 레벨의 중점에 설정된다.
AND 회로(904)는 신호 CMP1와 신호 XINA의 논리곱을 신호 UP으로서 출력하고, AND 회로(905)는 신호 CMP2와 신호 XINA의 논리곱을 신호 DN으로서 출력한다. NOR 회로(906)은 신호 UP와 신호 DN의 논리합의 부정을 신호 CK로서 출력한다. 신호 UP 및 신호 DN은 카운터 회로(206)에 대하여 카운트업(지연 증가) 및 카운트다운(지연 감소)을 각각 지시하는 신호로서 이용되고, 신호 CK는 카운터 회로(206)에 있어서의 클록 신호로서 이용된다.
도 10은 도 9의 위상 검출기의 동작을 도시하는 타이밍 차트이다. 위상 검출기(205)에 의해 지연 신호 XFC와 기준 신호 XINA의 위상 관계를 비교했을 때, 2개의 신호가 중복되는 것이 이상적이다.
실제로 위상 생성기(208)에 의해 신호 XFC의 하강 엣지는 신호 F1의 상승 엣지에 일치하도록 형성되어 있기 때문에, 신호 XINA의 하강 엣지에 일치한다. 그러나, 신호 XFC의 상승 엣지는 신호 F3의 상승 엣지에 일치하도록 형성되어 있기 때문에, 신호 XINA의 상승 엣지에 반드시 일치하지 않는다.
그래서, 위상 검출기(205)에 의해 2개 신호의 상승 엣지의 차를 검출하여, 카운터 회로(206)를 통해 가변 지연 회로(207 및 209)의 지연을 조정하는 것으로, 신호 XFC와 신호 XINA가 중복되도록 피드백 제어를 행한다.
우선, 시각 t1 에서 신호 XFC가 상승하고, 조금 지연되어 시각 t3 에서 신호 XINA가 상승한 경우, 신호 DXFC는 파선으로 도시한 바와 같이, 시각 t1 에서 ΔT 경과후의 시각 t2 에서 상승하여 시각 t4 에서 신호 XFC와 함께 하강한다.
이 경우, 비교기(901)는 시각 t2 에서 신호 DXFC의 상승 엣지에 따라서 신호 XINA와 신호 VDD/2를 비교한다. 이 때, 신호 XINA의 레벨이 신호 VDD/2의 레벨보다 낮기 때문에, 논리“1”을 신호 CMP1로서 출력하여 신호 DXFC가 하강할 때까지 그 값을 유지한다.
한편, 비교기(902)는 시각 t3 에서 신호 XINA의 상승 엣지에 따라서 신호 XFC와 신호 VDD/2를 비교한다. 이 때, 신호 XFC의 레벨이 신호 VDD/2의 레벨보다 높기 때문에, 논리“0”을 신호 CMP2 로서 출력한다. 그 결과, 시각 t3 에서 t4 까 지의 사이, 신호 UP는 논리“1”이 되고, 신호 DN은 논리“0”인 채로 된다.
다음에, 시각 t5 에서 신호 XFC가 상승하고, 조금 지연되어 시각 t6 에서 신호 XINA가 상승한 경우, 신호 DXFC는 파선으로 도시한 바와 같이, 시각 t5 에서 ΔT 경과후의 시각 t7 에서 상승하여 시각 t8 에서 신호 XFC와 동시에 하강한다.
이 경우, 비교기(901)는 시각 t7 에서 신호 XINA와 신호 VDD/2를 비교한다. 이 때, 신호 XINA의 레벨이 신호 VDD/2의 레벨보다 높기 때문에, 논리“0”을 신호 CMP1로서 출력한다.
한편, 비교기(902)는 시각 t6 에서 신호 XFC와 신호 VDD/2를 비교한다. 이 때, 신호 XFC의 레벨이 신호 VDD/2의 레벨보다 높기 때문에, 논리“0”을 신호 CMP2로서 출력한다. 그 결과, 신호 UP 및 신호 DN은 모두 논리“0”인 채로 된다.
다음에, 시각 t9 에서 신호 XINA가 상승하고, 조금 지연되어 시각 t10 에서 신호 XFC가 상승한 경우, 신호 DXFC는 파선으로 도시한 바와 같이 시각 t10 에서 ΔT 경과후의 시각 t11 에서 상승하여 시각 t12 에서 신호 XFC와 동시에 하강한다.
이 경우, 비교기(901)는 시각 t11 에서 신호 XINA와 신호 VDD/2를 비교한다. 이 때, 신호 XINA의 레벨이 신호 VDD/2의 레벨보다 높기 때문에, 논리“0”을 신호 CMP1로서 출력한다.
한편, 비교기(902)는 시각 t9 에서 신호 XFC와 신호 VDD/2를 비교한다. 이 때, 신호 XFC의 레벨이 신호 VDD/2의 레벨보다 낮기 때문에 논리“1”을 신호 CMP2로서 출력하여 신호 XlNA가 하강할 때까지 그 값을 유지한다. 그 결과, 시각 t9 에서 t12 까지의 사이 신호 DN은 논리“1”이 되고, 신호 UP는 논리“0”인 채가 된 다.
이와 같이, 신호 XFC의 상승 엣지가 신호 XINA의 상승 엣지에 대하여 진행하고 있는 경우는, 카운터 회로(206)에 대하여 신호 UP에 의해 카운트업이 지시되고, 신호 XFC의 상승 엣지가 신호 XINA의 상승 엣지에 대하여 늦어지는 경우는, 카운터 회로(206)에 대하여 신호 DN에 의해 카운트다운이 지시된다.
도 11은 카운터 회로(206)의 구성예를 도시하고 있다. 이 카운터 회로는 리버서블 카운터(1101) 및 디코더(1102)를 갖춘다. 카운터(1101)는 신호 CK를 클록 신호로서 이용하여 신호 UP가 논리“1”일 때 카운트업 동작을 하고, 신호 DN이 논리“1”일 때 카운트다운 동작을 한다. 그리고, 5비트의 카운트값(C0∼C4)을 출력한다.
따라서, 도 10의 시각 t3 에서 t4까지의 사이는 카운트업 동작이 행하여지고, 카운트값은 1 만큼 증가한다. 한편, 시각 t9 에서 t12 까지의 사이는 카운트다운 동작이 행하여지고, 카운트값은 1 만큼 감소한다.
디코더(1102)는 카운터(1101)의 카운트값을 디코드하여 n 비트의 제어 신호를 생성한다. 이 제어 신호에 의해 도 4의 스위치(421-1∼421-n)가 전환되고, 카운트값이 클수록 신호 F2 및 신호 F3의 지연은 커진다. 이 때문에, 도 10에 도시한 바와 같이 신호 UP가 논리“1”이 되면 신호 XFC의 상승 엣지의 지연이 증가한다.
다음에, 도 12에서부터 도 14까지를 참조하면서, 도 2의 가변 지연 회로(207 및 209)의 별도의 구성예에 관해서 설명한다.
도 12는 도 4의 각 지연 블록을 전류원과 커패시터로 구성하여 전류를 흘리 는 시간에 의해 지연을 조정하는 예를 도시하고 있다. 이 경우, 각 지연 블록은 전류원(1201, 1205), 스위치(1202, 1204), 버퍼(1203) 및 커패시터(1206)로 이루어진다. 스위치(1202 및 1204)는 하나의 펄스 신호에 의해 동시에 전환되고, 예컨대, 펄스 신호가 논리“1”의 사이 온이 되어 버퍼(203)에 전류를 흘려서, 펄스 신호가 논리“O”의 사이 오프가 된다. 따라서, 펄스 신호의 펄스폭이 클수록 버퍼(203)에 전류가 흐르는 시간이 길어지고, 신호의 지연은 작아진다.
이 경우, 스위치(1202 및 1204)를 전환하는 펄스 신호를 생성하기 때문에, 도 13에 도시한 바와 같은 카운터 회로(206)가 이용된다. 이 카운터 회로는 도 11의 회로에서 디코더(1102)를 펄스폭 변조(PWM) 회로(1301)로 대체한 구성을 갖는다. PWM 회로(1301)는 카운터(1101)의 카운트값에 따라서 펄스폭이 변화되는 펄스 신호를 생성한다. 펄스 신호가 논리“1”의 사이 스위치(1202 및 1204)가 온이 되는 경우는, 카운트값이 클수록 펄스폭은 작아진다.
도 14는 도 4의 각 지연 블록을 전류원과 커패시터로 구성하여 전류치에 의해 지연을 조정하는 예를 도시하고 있다. 이 경우, 각 지연 블록은 2n 개의 전류원(1401-1∼1401-n,1405-1∼1405-n), 2n 개의 스위치(1402-1∼1402-n,1404-1∼1404-n), 버퍼(1403) 및 커패시터(1406)로 이루어진다.
스위치(1402-1∼1402-n 및 1404-1∼1404-n)는 도 4의 스위치(421-1∼421-n)와 마찬가지로 도 11의 카운터 회로로부터의 n 비트의 제어 신호에 의해 전환되고, 스위치(1402-i(i=1,. . . , n))는 스위치(1404-i)와 동시에 전환된다.
또, 도 2의 DCL 회로에서는 클록 신호 CLK에서 지연 신호 QCKO를 생성하고 있지만, 이 DCL 회로는 클록 신호에 한하지 않고, 임의의 신호에 대하여 적용 가능하다.
또한, 도 3의 타이밍 차트에 있어서, 신호 QCKO의 상승 엣지를 신호 F2X의 하강 엣지에 맞추고, 신호 QCKO의 하강 엣지를 신호 F2의 하강 엣지에 맞추는 것과 같은 지연 제어도 가능하다. 이 경우, 신호 QCKO의 양 엣지는 각각 신호 IN의 양 엣지에 대하여 동일한 값 Δtf 만큼 지연하게 된다.
(부기 1) 입력 신호를 지연시켜, 이 입력 신호의 상승 엣지 및 하강 엣지 중 한쪽 엣지인 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생성하는 제1 가변지연 수단과,
상기 입력 신호를 지연시켜, 이 입력 신호의 다른 쪽 엣지인 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성하는 제2 가변 지연 수단과,
상기 제1 지연과 상기 제2 지연이 일치하도록 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단을 제어하기 위한 제어 신호를 생성하는 제어 수단과,
상기 제1 지연 신호의 상기 제1 엣지와 상기 제2 지연 신호의 상기 제2 엣지를 조합시켜 제3 지연 신호를 생성하는 생성 수단을 구비하는 것을 특징으로 하는 지연 제어 회로.
(부기 2) 상기 제2 가변 지연 수단은 상기 제1 가변 지연 수단과 등가인 구성을 지니고, 상기 제어 수단은 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단에 공통의 제어 신호를 출력하는 것을 특징으로 하는 부기 1에 기재된 지연 제어 회로.
(부기 3) 상기 입력 신호를 반전하여 반전 신호를 출력하는 인버터 수단을 추가로 구비하고, 상기 제2 가변 지연 수단은 상기 반전 신호를 지연시켜 상기 제2 지연 신호를 생성하는 것을 특징으로 하는 부기 2에 기재된 지연 제어 회로.
(부기 4) 상기 생성 수단은 상기 제1 지연 신호의 상기 제1 엣지 또는 상기제2 지연 신호의 상기 제2 엣지를 선택하는 선택 수단과, 선택된 엣지를 이용하여 상기 입력 신호를 래치하여 상기 제3 지연 신호를 생성하는 래치 수단을 포함하는 것을 특징으로 하는 부기 1, 2 또는 3에 기재된 지연 제어 회로.
(부기 5) 상기 제1 가변 지연 수단은 상기 입력 신호를 지연시켜 제4 지연 신호를 생성하여 상기 제어 수단은 상기 제4 지연 신호를 이용하여 위상 비교용 신호를 생성하는 위상 생성 수단과, 상기 입력 신호와 상기 위상 비교용 신호의 위상관계를 비교하여 위상차를 검출하는 위상 검출 수단을 포함하여 검출된 위상차에 기초하여 상기 제어 신호를 생성하는 것을 특징으로 하는 부기 1, 2, 3 또는 4에 기재된 지연 제어 회로.
(부기 6) 상기 제어 수단은 상기 위상차에 기초하여 카운트업 동작 또는 카운트 다운 동작을 하여 카운트값을 출력하는 카운터 수단을 추가로 포함하고, 상기 카운트값으로부터 상기 제어 신호를 생성하는 것을 특징으로 하는 부기 5에 기재된 지연 제어 회로.
(부기 7) 상기 위상 검출 수단은 상기 위상 비교용 신호의 엣지를 이용하여 상기 입력 신호와 임계치 신호를 비교하는 제1 비교 수단과, 상기 입력 신호의 엣지를 이용하여 상기 위상 비교용 신호와 상기 임계치 신호를 비교하는 제2 비교 수 단을 포함하는 것을 특징으로 하는 부기 5 또는 6에 기재된 지연 제어 회로.
(부기 8) 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각 복수의 커패시터 수단과, 상기 복수의 커패시터 수단을 상기 입력 신호의 전달 경로에 접속하는 복수의 스위치 수단을 포함하고, 상기 제어 수단은 상기 제어 신호에 의해 상기 복수의 스위치 수단을 전환함으로써 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 부기 1, 2, 3, 4, 5, 6 또는 7에 기재된 지연 제어 회로.
(부기 9) 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각 상기입력 신호의 전달 경로에 접속된 커패시터 수단과, 복수의 전류원 수단과, 상기 복수의 전류원 수단을 상기 전달 경로에 접속하는 복수의 스위치 수단을 포함하고, 상기 제어 수단은 상기 제어 신호에 의해 상기 복수의 스위치 수단을 전환함으로써 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 부기 1, 2, 3, 4, 5, 6 또는 7에 기재된 지연 제어 회로.
(부기 10) 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각 상기입력 신호의 전달 경로에 접속된 커패시터 수단과, 전류원 수단과, 상기 전류원 수단을 상기 전달 경로에 접속하는 스위치 수단을 포함하고, 상기 제어 수단은 상기제어 신호에 의해 상기 스위치 수단을 전환하여 상기 전류원 수단이 해당 전달 경로에 접속되어 있는 시간을 조정함으로써, 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 부기 1, 2, 3, 4, 5, 6 또는 7에 기재된 지연 제어 회로.
(부기 11) 입력 신호를 지연시켜 상기 입력 신호의 상승 엣지 및 하강 엣지 중 한쪽 엣지인 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생성하고,
상기 입력 신호를 지연시켜 상기 입력 신호의 다른 쪽 엣지인 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성하고,
상기 제1 지연과 상기 제2 지연이 일치하도록 상기 제1 지연과 상기 제2 지연을 제어하고,
상기 제1 지연 신호의 상기 제1 엣지와 상기 제2 지연 신호의 상기 제2 엣지를 조합시켜 제3 지연 신호를 생성하는 것을 특징으로 하는 지연 제어 방법.
본 발명에 따르면, 한쪽 엣지에 집중하여 지연 조정을 함으로써 큰 지연을 삽입할 때에, 환경이나 프로세스 등에 의한 조정 간격의 선형성의 변동이 방지되어 고정밀도의 지연 신호를 얻을 수 있다.
또한, 종래의 PLL 및 DLL과 같은 아날로그 회로가 불필요하기 때문에, 소면적으로 저소비 전력의 회로 구성이 가능해진다. 또한, 외부 부착 부품이 불필요하기 때문에, 외부 단자의 수를 삭감할 수 있다.

Claims (9)

  1. 입력 신호를 지연시켜, 이 입력 신호의 상승 엣지 및 하강 엣지 중 한쪽 엣지인 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생성하는 제1 가변 지연 수단;
    상기 입력 신호를 지연시켜 이 입력 신호의 다른 쪽 엣지인 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성하는 제2 가변 지연 수단;
    상기 제1 지연과 상기 제2 지연이 일치하도록 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단을 제어하기 위한 제어 신호를 생성하는 제어 수단; 및
    상기 제1 지연 신호의 상기 제1 엣지와 상기 제2 지연 신호의 상기 제2 엣지를 조합시켜 제3 지연 신호를 생성하는 생성 수단
    을 포함하는 것을 특징으로 하는 지연 제어 회로.
  2. 제1항에 있어서,
    상기 제2 가변 지연 수단은 상기 제1 가변 지연 수단과 등가인 구성을 가지고,
    상기 제어 수단은 상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단에 공통의 제어 신호를 출력하는 것을 특징으로 하는 지연 제어 회로.
  3. 제2항에 있어서,
    상기 입력 신호를 반전하여 반전 신호를 출력하는 인버터 수단을 더 포함하고,
    상기 제2 가변 지연 수단은 상기 반전 신호를 지연시켜 상기 제2 지연 신호를 생성하는 것을 특징으로 하는 지연 제어 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 가변 지연 수단은 상기 입력 신호를 지연시켜 제4 지연 신호를 생성하고,
    상기 제어 수단은 상기 제4 지연 신호를 이용하여 위상 비교용 신호를 생성하는 위상 생성 수단; 및
    상기 입력 신호와 상기 위상 비교용 신호의 위상 관계를 비교하여 위상차를 검출하는 위상 검출 수단
    을 포함하고, 검출된 위상차에 기초하여 상기 제어 신호를 생성하는 것을 특징으로 하는 지연 제어 회로.
  5. 제4항에 있어서,
    상기 제어 수단은 상기 위상차에 기초하여 카운트업 동작 또는 카운트다운 동작을 하여 카운트값을 출력하는 카운터 수단을 더 포함하고,
    상기 카운트값으로부터 상기 제어 신호를 생성하는 것을 특징으로 하는 지연 제어 회로.
  6. 제1항 내지 제3항, 제5항 중 어느 한 항에 있어서,
    상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각,
    복수의 커패시터 수단; 및
    상기 복수의 커패시터수단을 상기 입력 신호의 전달 경로에 접속하는 복수의 스위치 수단을 포함하고,
    상기 제어 수단은 상기 제어 신호에 의해 상기 복수의 스위치 수단을 전환함으로써 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 지연 제어 회로.
  7. 제1항 내지 제3항, 제5항 중 어느 한 항에 있어서,
    상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각,
    상기 입력 신호의 전달 경로에 접속된 커패시터 수단;
    복수의 전류원 수단;
    상기 복수의 전류원 수단을 상기 전달 경로에 접속하는 복수의 스위치 수단을 포함하고,
    상기 제어 수단은 상기 제어 신호에 의해 상기 복수의 스위치 수단을 전환함으로써 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 지연 제어 회로.
  8. 제1항 내지 제3항, 제5항 중 어느 한 항에 있어서,
    상기 제1 가변 지연 수단과 상기 제2 가변 지연 수단은 각각,
    상기 입력 신호의 전달 경로에 접속된 커패시터 수단, 전류원 수단, 및 상기 전류원 수단을 상기 전달 경로에 접속하는 스위치 수단을 포함하고,
    상기 제어 수단은 상기 제어 신호에 의해 상기 스위치 수단을 전환하여 상기 전류원 수단이 상기 전달 경로에 접속되어 있는 시간을 조정함으로써, 상기 제1 지연과 상기 제2 지연을 조정하는 것을 특징으로 하는 지연 제어 회로.
  9. 입력 신호를 지연시켜, 이 입력 신호의 상승 엣지 및 하강 엣지 중 한쪽 엣지인 제1 엣지에 제1 지연을 부여하여 제1 지연 신호를 생성하는 단계;
    상기 입력 신호를 지연시켜, 이 입력 신호의 다른 쪽 엣지인 제2 엣지에 제2 지연을 부여하여 제2 지연 신호를 생성하는 단계;
    상기 제1 지연과 상기 제2 지연이 일치하도록 상기 제1 지연과 상기 제2 지연을 제어하는 단계; 및
    상기 제1 지연 신호의 상기 제1 엣지와 상기 제2 지연 신호의 상기 제2 엣지를 조합시켜 제3 지연 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 지연 제어 방법.
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