CN1734943B - 利用偶奇数定相时钟信号相位混合的时钟信号电路和方法 - Google Patents

Abstract

一种时钟信号生成电路，包括延迟锁定回路(DLL)，其响应输入时钟信号和第一及第二反馈时钟信号，产生多个彼此之间相对时间位移的定相时钟信号。时钟信号生成电路进一步包括相位混合器，其接收多个定相时钟信号，对第一和第二组多个定相时钟信号进行相位混合从而产生相应的第一和第二反馈信号，并且对第一和第二反馈信号进行相位混合从而产生输出时钟信号。定相的多个时钟信号可以由基本相同的延迟所分离，第一组时钟信号可以包括相对于输入时钟信号延迟偶数个延迟的信号，第二组时钟信号可以包括相对于输入时钟信号延迟奇数个延迟的信号。每个基本相同的延迟可以大约为输入时钟信号的半个周期。

Description

利用偶奇数定相时钟信号相位混合的时钟信号电路和方法

相关申请

本申请要求2004年2月26日在韩国知识产权局递交的10-2004-0013009号的韩国专利申请的优先权，在本文的全部内容中，引用该申请所公开的内容作为参考。

技术领域

本发明涉及时钟信号生成电路和方法，特别涉及提供占空因数控制的时钟信号生成电路和方法。

背景技术

许多系统包括一种应用DLL(延迟锁定回路)产生精确的时钟信号的时钟生成电路，这些系统包括诸如RDRAM(RAMBUS动态随机存取存储器)和DDR(双数据速率)存储器件的半导体存储装置、用于处理视频信号和/或音频信号的系统和通信系统。典型的时钟信号生成电路处理输入时钟信号并产生具有预定占空因数的新的时钟信号。占空因数是由时钟信号的逻辑高脉冲宽度的时间除以时钟信号中的一个周期所得到值的百分数。具有占空因数50％的时钟信号用在许多系统中，但是，某些电路可能需要具有不同的占空因数的时钟信号。为了保证普通系统的工作，可以使用用来产生具有恒定占空因数的时钟信号的时钟生成电路。

图1是传统的占空因数校正时钟信号生成电路100的框图。参考图1，电路100包括DLL 110，反相器120和相位混合器(phase mixer)130。输入到电路100的时钟信号CKIN可能具有由占空因数失真而引起的一定的抖动。时钟信号生成电路100输出具有大约50％占空因数的新的时钟信号CKOUT。DLL110利用由反相器120产生的反馈信号DOB产生相对于输入时钟信号CKIN延迟(例如，180°)的信号DO，该反馈信号是为了校正输出时钟信号CKOUT。在相位混合器130中，混合由反相器120产生的信号DOB和输入时钟信号CKIN，产生输出时钟信号CKOUT。电路100在Gyu-Hyun Kim和Jung-Bae Lee的01-0095537号的韩国的公开专利中详细地公开。

传统的时钟信号生成电路100能够减小由于DLL 110的内部噪声所引起的抖动，但是能增加从DLL 1100的内部噪声所引起的输入时钟信号CKIN的抖动，从而引起了抖动峰化。图2是说明在DLL 110中抖动峰化的视图。如图2所示，抖动峰化是这样一种现象：其中当输入时钟信号CKIN存在δ1的抖动时，通过DLL110添加δ2的相位校正值到δ1的抖动中，从而，在输出时钟信号CKOUT中产生了较大的抖动。

在2003年4月的IEEE JSSC vol.38，NO.4中，由Edward lee、WilliamJ.Dally、Trey Greer、Hiok-Tiaq Ng、Ramin Farjad-Rad、John Poulton和Ramesh Senthinathan所写的论文“Jitter Transfer Characteristics ofDlay-Locked Loops-Theories and Design Techniques”描述了利用振荡器型相位滤波器来消除这种抖动峰化(peaking)的例子。然而，利用振荡器型相位滤波器能够改变输出时钟信号CKOUT的频率，能够引起抖动的积累，这种抖动的积累能够产生更大的抖动。

发明内容

本发明的某些实施例中，时钟信号生成电路包括延迟锁定回路(DLL)，该延迟锁定回路响应输入时钟信号、第一和第二反馈时钟信号，并生成多个彼此之间相对时间位移的定相时钟信号。时钟生成电路进一步包括相位混合器，其接收多个定相时钟信号，对第一组多个定相时钟信号进行相位混合从而产生相应的第一反馈信号，并对第二组多个定相时钟信号进行相位混合从而产生相应的第二反馈信号，并且相位混合第一和第二反馈信号从而产生输出时钟信号。定相的多个时钟信号可以由基本相同(uniform)的延迟所分离，第一组时钟信号可以包括相对于输入时钟信号延迟偶数个延迟的信号，第二组时钟信号可以包括相对于输入时钟信号延迟奇数个延迟的信号。每个基本相同的延迟可以大约为输入时钟信号的半个周期。

在进一步的实施例中，相位混合器包括混合第一组定相时钟信号从而产生第一反馈时钟信号的第一相位混合器和混合第二组定相时钟信号从而产生第二反馈时钟信号的第二相位混合器。相位混合器进一步包括混合第一和第二反馈时钟信号从而产生输出时钟信号的第三相位混合器。时钟信号生成电路可以进一步包括锁定检测器，该检测器接收第一和第二时钟反馈信号，比较第一和第二时钟反馈信号的相位，并响应于该比较，控制第一和第二相位混合器。如果第一和第二时钟反馈信号之间的相位差不是基本等同于相同的延迟，则锁定检测器可以禁止第一和第二混合器中的一个，如果第一和第二时钟反馈信号基本等于相同的延迟，则锁定检测器可以启动第一和第二两个混合器。

在本发明的另外的实施例中，时钟信号生成电路包括DLL，其响应输入时钟信号和反馈信号从而产生DLL输出信号；相位混合器，将混合输入时钟信号和DLL输出信号进行相位混合从而产生相位混合信号；及反相器，其将相位混合信号或DLL输出信号中的一个反相从而产生反馈信号。时钟信号生成电路可以进一步包括锁定检测器，该锁定检测器接收输入时钟信号和DLL输出信号，比较输入时钟信号和DLL输出信号的相位，并响应于该比较产生多路转换器控制信号，多路转换器可以接收输入时钟信号和DLL输出信号，并可以响应多路转换器控制信号来选择性地提供相位混合信号或输入时钟信号中的一个到反相器。

在本发明的另外的实施例中，一种占空因数控制方法包括：响应输入时钟信号和第一及第二反馈时钟信号的比较，产生彼此之间相对时间位移的多个定相时钟信号；及对所述多个定相时钟信号中的第一组定相时钟信号进行相位混合，从而产生相应的第一反馈时钟信号，并对所述多个定相时钟信号中的第二组定相时钟信号进行相位混合，从而产生相应的第二反馈时钟信号；及对第一和第二反馈时钟信号进行相位混合从而产生输出时钟信号。其中，所述多个定相时钟信号由基本相同的延迟所分离，其中第一组定相时钟信号包括相对于输入时钟信号延迟偶数个延迟的信号，和其中第二组定相时钟信号包括相对于输入时钟信号延迟奇数个延迟的信号。

本发明可以作为装置和方法来实现。

附图说明

通过参照相应附图对典型实施例详细的描述，本发明的上述和其他特性和优点将显而易见，其中：

图1是传统的时钟信号生成电路的原理图；

图2是说明在DLL中抖动峰化的示意图；

图3是根据本发明某些实施例的时钟信号生成电路的框图；

图4是根据本发明进一步的实施例的DLL的原理图，该DLL可以应用在图3的时钟信号生成电路中。

图5是根据本发明进一步的实施例的相位混合电路的原理图，该相位混合电路可以应用在图3的时钟信号生成电路中。

图6是根据本发明的某些实施例说明图3的时钟信号生成电路的典型的操作的时序图。

图7是根据本发明的另外的实施例的时钟信号生成电路的框图。

具体实施方式

参考示出了本发明实施例的附图更加充分地描述本发明。然而，本发明

可以以不同的形式来体现，并不应理解为限制到在此公开的实施例。当然，提供这些实施例以便这种公开是详尽的和充分的，以及对本领域的技术人员充分地表达了本发明的范围。相同的标记指代相同的部件。如同这里所应用的术语“和/或”包括一个或多个的所关联的列出项目中的任何一个和所有的组合。

在这里所应用的术语只是为了描述详细的实施例，并不意在限制本发明。如同在这里所应用的，单数形式“一个”和“这个”也意在包括复数形式，除非前后关系清楚地表示别的方式。应当进一步理解，用于在说明书中的术语“包括”和/或“包含”具体说明所述特征、整数、步骤、操作、元件、和/或部件的存在，但是不排除其中一个或多个其他特征、整数、步骤、操作、元件、部件、和/或组的存在或增加。

应当理解，当元件被认为是“连接”或“耦合”到另一个元件，能够直接连接或耦合到另一个元件或可能存在插入元件。相反，当元件被认为是“直接连接”或“直接耦合”到另一个元件，不存在插入元件。

除非另有说明，在这里所应用的所有术语(包括技术术语和科学术语)具有与一个本发明所属领域的普通技术人员通常所理解的相同的含意。应当进一步理解，诸如在通常使用的词典中所定义的那些术语，应当被解释为具有与在相关领域上下文中它们的含意一致的含意，并不应被解释为理想化的或过度形式化的理解，除非清楚地在这里如此定义。

图3是根据本发明某些实施例的占空因数校正时钟信号生成电路300的框图。时钟信号生成电路300包括DLL(延迟锁定回路)310和相位混合电路320。DLL310接收输入时钟信号CKIN，连同从相位混合电路320反馈的第一相位混合信号FEB1和第二相位混合信号FEB2一起接收。对其响应，DLL310产生多个定相时钟信号，该多个相位时钟信号包括一组相对于输入时钟信号CKIN具有第一相位差为2nπ的时钟信号CKIN(0)-CKIN(2nπ)(也就是被延迟偶数个基本相同的延迟π)，该多个定相时钟信号还包括多个相对于输入时钟信号CKIN具有第二相位差为(2n+1)π的信号CKIN(π)-CKIN(2n+1)π(也就是被延迟奇数个基本相同的延迟π)，其中π代表基本上等于输入时钟信号CKIN的半个周期的延迟，其中n是信号总数。参照图4将更详细地描述DLL310的典型实施。

相位混合电路320利用具有第一相位差的信号CKIN(0)-CKIN(2nπ)和具有第二相位差的信号CKIN(π)-CKIN(2n+1)π调节在输入信号CKIN中的占空因数误差，并产生输出信号CKOUT、第一相位混合信号FEB1和第二相位混合信号FEB2。通过利用由混合相对于输入时钟信号CKIN具有相位差为2nπ的信号CKIN(0)-CKIN(2nπ)所得到的第一相位混合信号FEB1、和由混合相对于输入时钟信号CKIN具有相位差为(2n+1)π的信号CKIN(π)-CKIN(2n+1)π所得到的第二相位混合信号FEB2，相位混合电路320产生输出时钟信号CKOUT。通过混合输入时钟信号CKIN和相对于输入时钟信号CKIN具有相位差为2nπ的信号CKIN(0)-CKIN(2nπ)，相位混合电路320平均了反映信号抖动的总量。通过混合输入时钟信号CKIN和相对于输入时钟信号CKIN具有相位差为(2n+1)π的信号CKIN(π)-CKIN(2n+1)π，相位混合电路320平均了在这些信号中抖动的总量。参照图5将更详细地描述相位混合电路320。

第一相位混合信号FEB1和第二相位混合信号FEB2被反馈到DLL310中。本发明的某些实施例出自偶数延迟信号CKIN(0)-CKIN(2nπ)的抖动通常是与奇数延迟信号CKIN(π)-CKIN((2n+1)π)相反的认识。根据本发明的时钟信号生成电路300可以校正输入时钟信号CKIN的占空因数，而且减少或消除输入抖动、由于DLL内部噪声的抖动和抖动的峰化等的影响。

图4是根据本发明的某些实施例的图3中DLL310的典型实施的详细框图。DLL310包括延迟控制电路311和多个串联连接的延迟单元312。延迟控制电路311响应第一相位混合信号FEB1和第二相位混合信号FEB2输出延迟控制电压。延迟控制电路311控制相对于输入时钟信号CKIN的信号CKIN(0)-CKIN(2nπ)和信号CKIN(π)-CKIN((2n+1)π)的延迟量。特别地，当输入时钟信号CKIN具有一定数量的抖动，为了产生具有大约50％占空因数的输出时钟信号CKOUT，延迟控制电路311测定需要补偿输入时钟信号CKIN抖动的抖动量。

多个延迟单元312响应延迟控制电压产生相对于输入时钟信号CKIN具有第一相位差的信号CKIN(0)-CKIN(2nπ)和相对于输入时钟信号CKIN具有第二相位差的信号CKIN(π)-CKIN((2n+1)π)。每个延迟单元313-318引入π延迟。例如，延迟单元313-318可以是MOSFET(金属氧化物半导体场效应晶体管)反相电路。

图5是根据本发明某些实施例的图3的相位混合电路320的典型实施的详细框图。相位混合电路320包括第一相位混合器321、多个反相电路322、第二相位混合器323、反相电路324、第三相位混合器325和锁定信号检测器326。

第一相位混合器321相位混合(phase-mix)信号CKIN(0)-CKIN(2nπ)，并产生相位是信号CKIN(0)-CKIN(2nπ)的相位平均值的第一相位混合信号FEB1。多个反相电路322分别将通过反相器331-1到331-M的信号CKIN(π)-CKIN(2n+1)π反相。第二相位混合器323对来自信号CKIN(π)-CKIN(2n+1)π)的反相信号进行相位混合，并输出相位是反相信号相位平均值的信号。反相电路324反转第二相位混合器323的输出信号从而输出第二相位混合信号FEB2，该反相器324可以是MOSFET反相器。通过反相电路324，输出其相位是具有第二相位差的信号CKIN(π)-CKIN(2n+1)π的相位平均值的信号。第三相位混合器325对第一相位混合信号FEB1和第二相位混合信号FEB2进行相位混合，并产生具有两个信号FEB1和FEB2相位平均值的输出时钟信号CKOUT。具有相位是两个信号相位平均值的信号可以具有在两个信号上升沿中间位置的上升沿，和在两个信号下降沿中间位置的下降沿。

如图6所示，通过混合和平均具有相对于输入信号CKIN的相位差为2nπ的信号CKIN(0)-CKIN(2nπ)，得到第一相位混合信号FEB1。同样地，如图6所示，通过混合和平均具有相对于输入信号CKIN的相位差为(2n+1)π的信号CKIN(π)-CKIN((2n+1)π)，得到具有相对于第一相位混合信号FEB1相位差为π的第二相位混合信号FEB2。在第三相位混合器325中对第一相位混合信号FEB1和第二相位混合信号FEB2进行相位混合，目的是产生输时钟信号CKOUT，该输出时钟信号作为具有大约50％占空因数的输出时钟。

图6中说明了这个输出时钟信号CKOUT的波形。同样地，由于通过多个延迟单元313-318的信号CKIN(0)-CKIN(2n+1)π是由第一和第二相位混合器321和323所混合，所以抖动被平均并且可以减小经由输入时钟信号CKIN的抖动峰化。包括在通过多个延迟单元313-318的信号CKIN(0)-CKIN(2n+1)π中的电源噪声对信号CKIN(0)-CKIN(2nπ)和信号CKIN(0)-CKIN((2n+1)π)具有不同的影响，所以信号CKIN(0)-CKIN(2nπ)的抖动变得分别与信号CKIN(0)-CKIN((2n+1)π)的抖动相反。即，当信号CKIN(0)-CKIN(2nπ)的相位增加时，信号CKIN(0)-CKIN((2n+1)π)的相位减小。因此，在第三相位混合器325中，通过混合第一相位混合信号FEB1和第二相位混合信号FEB2，可以减小或消除电源噪声，并且能够提高输出时钟信号CKOUT的占空因数的精度。输出时钟信号CKOUT的抖动量σCKOUT可以与通过第一和第二相位混合器321到323的相位混合的信号CKIN(0)-CKIN(2nπ)的数量N的平方根的倒数成比例地减少，如等式(1)中：

${\mathrm{\σ}}_{\mathrm{CKOUT}}=\sqrt{\frac{\mathrm{\Σ}{\left({\mathrm{\σ}}_{\mathrm{CKN}\left(2\mathrm{n\π}\right)}^i\right)}^2+\mathrm{\Σ}{\left({\mathrm{\σ}}_{\mathrm{CKIN}(2n+1)\mathrm{\π}}^i\right)}^2}{N}}.........\left(1\right)$

再参考图5，相位混合电路320进一步包括锁定信号检测器326，该锁定信号检测器326用于减少输出时钟信号CKOUT的扰动(unsettling)，该扰动是由延迟控制电路311在诸如接通电源的不稳定过渡周期中的误动作引起的。锁定信号检测器326检查第一相位混合信号FEB1和第二相位混合信号FEB2之间的相位差，依据两个信号之间的相位差是否基本上等于预定的相位差π，产生具有第一逻辑状态和第二逻辑状态的不同逻辑状态的锁定信号LOCK。由于诸如接通电源的最初的过渡周期可能是不稳定的，可能发生第一相位混合信号FEB1和第二相位混合信号FEB2之间的相位差不是π的情况。

如果第一相位混合信号FEB1和第二相位混合信号FEB2之间的相位差不是π，也就是说，如果锁定信号LOCK是第一逻辑状态(例如，逻辑低状态)，第一相位混合器321不再输出第一相位混合信号FEB1，并且第二相位混合器323在具有相对于输入时钟信号CKIN第二相位差的信号CKIN(π)-CKIN((2n+1)π)中，选择性地输出具有相对于输入时钟信号CKIN的相位差为π的信号的反相信号。也就是说，第二相位混合器323只输出来自反相器331-1的输出。

如果第一相位混合信号FEB1和第二相位混合信号FEB2之间的相位差是π，也就是说，如果锁定信号LOCK是在第二逻辑状态(例如，逻辑高状态)，第一相位混合器321执行相位混合并输出第一相位混合信号FEB1，第二相位混合器323对多个反相器322的输出并输出相位混合信号进行相位混合。当第一和第二相位混合信号FEB1和FEB2之间的相位差不是π时，第一相位混合信号FEB1的第一混合器321的输出端可以被浮动或设置为预定逻辑状态(第一或第二逻辑状态)，所以第一相位混合器321不输出第一相位混合信号FEB1。

输入时钟信号CKIN能够以成对互补信号的形式输入，该互补信号包括第一时钟信号和互补的(反相的)第二时钟信号。互补输入成对时钟信号可以被用于在需要成对互补输出时钟信号的系统中。如果输入时钟信号CKIN以成对互补信号的形式输入，每个相应的第一和第二相位混合信号FEB1和FEB2也可以以成对互补信号的形式产生。在这种情况下，通过利用第一和第二相位混合信号FEB1和FEB，校正输入时钟信号CKIN的占空因数所得到的输出时钟信号CKOUT也可以以成对互补信号形式产生。更详细地，输出时钟信号CKOUT可以以成对信号的形式产生，该成对信号包括由校正第一时钟信号的占空因数得到的第三时钟信号和由校正第二时钟信号的占空因数得到的第四时钟信号。

图7是根据本发明另外的实施例的时钟信号生成电路700的框图。时钟信号生成电路700包括DLL710、相位混合电路720、反相电路730、锁定信号检测电路740和多路转换器750。DLL710比较输入时钟信号CKIN的相位与相位混合反馈信号的相位，根据比较结果延迟输入时钟信号CKIN，并产生具有相对于输入时钟信号CKIN相位差为π的信号DO。与图3的DLL 310不同，图7的DLL710产生具有相对于输入时钟信号CKIN相位差为π的单个信号DO。DLL710根据比较结果产生控制相对于输入时钟信号CKIN延迟的延迟控制电压，并响应延迟控制电压，产生具有相对于输入时钟信号CKIN的预定相位差为π的信号DO。当输入时钟信号CKIN具有抖动时，DLL710测定用于偏移输入时钟信号CKIN抖动和产生具有大约50％占空因数的输出时钟信号CKOUT所需的抖动量，并通过测定的抖动量延迟输入时钟信号CKIN。相位混合电路720对信号DO和输入时钟信号CKIN进行相位混合，产生具有相位是两个信号CKIN和DO的相位平均值的信号PMS。由相位混合电路720相位混合的信号PMS通过多路转换器750输出从而提供输出时钟信号CKOUT。反相电路730将输出时钟信号CKOUT反相和输出反相的信号作为相位混合信号FEB。

时钟信号生成电路700进一步包括锁定信号检测器740和多路转换器750，来减小在诸如接通电源的不稳定过渡周期中输出时钟信号CKOUT的扰动。锁定信号检测器740检查输入时钟信号CKIN和从DLL710输出的信号DO之间的相位差，依据两个信号CKIN和DO之间的相位差是否为预定的相位差π，产生具有第一逻辑状态和第二逻辑状态的不同逻辑状态的锁定信号LOCK。如果两个信号CKIN和DO之间的相位差不是π，也就是说，如果锁定信号LOCK是在第一逻辑状态(例如，逻辑低状态)中，依据锁定信号LOCK的第一逻辑状态，多路转换器750输出信号DO作为输出时钟信号CKOUT，信号DO是从DLL710输出的。同时，如果两个信号CKIN和DO之间的相位差是π，也就是说，如果锁定信号LOCK是在第二逻辑状态(例如，逻辑高状态)，依据锁定信号LOCK的第二逻辑状态，多路转换器750输出信号PMS作为输出时钟信号CKOUT，信号PMS是由相位混合电路720进行相位混合的。

如上所述，根据本发明某些实施例的时钟信号生成电路300和700可以减小输入时钟信号CKIN的抖动和/或由于DLL310和710内部噪声的抖动，通过利用多个相对于输入时钟信号CKIN相位不同的时钟信号，时钟信号生成电路还可以精确地校正输入时钟信号CKIN的占空因数。在时钟信号生成电路300中，相对于输入时钟信号CKIN具有相位差为2nπ的信号CKIN(0)-CKIN(2nπ)的相位混合信号FEB1和相对于输入时钟信号CKIN具有相位差为(2n+1)π的信号CKIN(π)-CKIN((2n+1)π)的相位混合信号FEB2被用作反馈到DLL310的信号。在时钟信号生成电路700中，输入时钟信号CKIN和具有相对于输入时钟信号CKIN相位差是π的信号的相位混合信号FEB被用作反馈到DLL710的信号。

如上所述，根据本发明实施例的时钟信号生成电路可以显著地减少输入抖动、由于DLL内部噪声引起的抖动、抖动的峰化等，并且从而可以精确地校正输入时钟信号的占空因数。因此，本发明的某些实施例能够有助于半导体存储器装置、视频/音频系统、通讯系统等的稳定操作。

虽然本发明参照典型的实施例已经详细地说明和描述，但是本领域的技术人员应当理解形式上的多种变化和其中可以得到的细节，并不偏离附加的权利要求所定义的发明的精神和范围。

Claims (9)

1.一种时钟信号生成电路，包括：

延迟锁定回路(DLL)，其响应输入时钟信号和第一及第二反馈时钟信号，产生彼此之间相对时间位移的多个定相时钟信号；及

相位混合器，其接收所述多个定相时钟信号，对所述多个定相时钟信号中的第一组定相时钟信号进行相位混合，从而产生相应的第一反馈时钟信号，并对所述多个定相时钟信号中的第二组定相时钟信号进行相位混合，从而产生相应的第二反馈时钟信号，以及对第一和第二反馈时钟信号进行相位混合从而产生输出时钟信号，

其中，所述多个定相时钟信号由基本相同的延迟所分离，及其中第一组定相时钟信号包括相对于输入时钟信号延迟偶数个延迟的信号，和其中第二组定相时钟信号包括相对于输入时钟信号延迟奇数个延迟的信号。

2.如权利要求1所述的时钟信号生成电路，其中相位混合器包括：

第一相位混合器，混合第一组定相时钟信号从而产生第一反馈时钟信号；

第二相位混合器，混合第二组定相时钟信号从而产生第二反馈时钟信号；

第三相位混合器，混合第一和第二反馈时钟信号从而产生输出时钟信号。

3.如权利要求2所述的时钟信号生成电路，进一步包括锁定检测器，其接收第一和第二反馈时钟信号，比较第一和第二反馈时钟信号的相位，和响应于该比较，从而控制第一和第二相位混合器。

4.如权利要求3所述的时钟信号生成电路，其中如果第一和第二反馈时钟信号之间的相位差不是基本等同于所述基本相同的延迟，则第一相位混合器不输出第一反馈时钟信号，并且第二相位混合器选择性地输出相对于输入时钟信号延迟所述基本相同的延迟的信号的反相信号作为第二反馈时钟信号，和其中如果第一和第二反馈时钟信号之间的相位差基本上等于所述基本相同的延迟，则锁定检测器启动第一和第二相位混合器两者。

5.如权利要求1所述的时钟信号生成电路，其中所述基本相同的延迟中的每一个大约为输入时钟信号的半个周期。

6.如权利要求1所述的时钟信号生成电路，其中DLL包括：

延迟控制电路，接收第一和第二反馈时钟信号，和对其响应，产生延迟控制信号；及

多个串联延迟电路，其响应该延迟控制信号，分别产生所述多个定相时钟信号中相应的一个。

7.一种占空因数控制方法，包括：

响应输入时钟信号和第一及第二反馈时钟信号的比较，产生彼此之间相对时间位移的多个定相时钟信号；及

对所述多个定相时钟信号中的第一组定相时钟信号进行相位混合，从而产生相应的第一反馈时钟信号，并对所述多个定相时钟信号中的第二组定相时钟信号进行相位混合，从而产生相应的第二反馈时钟信号；及

对第一和第二反馈时钟信号进行相位混合从而产生输出时钟信号，

其中，所述多个定相时钟信号由基本相同的延迟所分离，其中第一组定相时钟信号包括相对于输入时钟信号延迟偶数个延迟的信号，和其中第二组定相时钟信号包括相对于输入时钟信号延迟奇数个延迟的信号。

8.如权利要求7所述的方法，进一步包括：

比较第一和第二反馈时钟信号的相位；及

响应于所述比较控制第一和第二组定相时钟信号的相位混合。

9.如权利要求7所述的方法，其中每个基本相同的延迟大约为输入时钟信号的半个周期。

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