JP5092430B2 - 多相電子オシレータ及び方法 - Google Patents

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    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs

Description

本発明は電子オシレータに関し、特に動作中に位相方向を反転させることが可能な複数の位相出力を有する電子オシレータに関する。
電子オシレータは、（例えば振動のような）２状態間で周期的に変化する出力信号をもたらす。２つの状態は典型的には２つの電圧レベルで形成されるが、２つの電流レベルで形成されてもよい。ある種の電子オシレータは２つ又はそれより多くの出力を用意するよう構成される。各出力はその２状態間で同じ周期で変化するが、通常はそれらを異ならせる位相差が存在する。例えば或る出力は他の出力よりも９０度進んで周期的に変化するかもしれない。そのようなオシレータは多相オシレータ、ポリフェーズオシレータ又は多位相出力オシレータ等としばしば呼ばれる。
多くの電子オシレータは、発振周波数を変える回路も含んでいる。それは典型的には電圧制御発振器(VCO)であり、VCOでは発振周波数の値を設定するために入力電圧が使用される。「電圧制御発振器」なる用語は、発振周波数を設定するために入力電圧ではなく入力電流が使用される電子オシレータにも使用されることに留意を要する。
本発明で解決されるかもしれない課題の１つは、多相電子オシレータのノイズ特性を改善することである。
本発明で解決されるかもしれない別の課題は、多相電子オシレータの電力消費を低減することである。
本発明で解決されるかもしれない他の別の課題は、多相電子オシレータの発振方向を動作中に反転可能にすることである。
本発明で解決されるかもしれない更に他の別の課題は、多相電子オシレータの所望の発振方向がオシレータの起動時に生じることを補償することである。
本発明をなす研究開発の一部において、従来のオシレータで使用されているフィードバック構成及び終端抵抗は、ノイズの影響や望まれない電力消費等を含むいくつかの問題点を引き起こすことを本発明者等は認識した。本願の第1群の発明はこれらの問題点に対処する。概して、本発明は多位相電子オシレータを含み、それは第１の複数の遅延段及び複数の負性抵抗素子を有する。遅延段は第１の複数のノードによるループで互いに直列に結合される。このループは２つの同心状の遅延段のリング(内側リング及び外側リング)をもたらすように折り畳まれ、各リングには同数のノードが割り当てられ、内側及び外側リングの間にはクロスオーバーポイントがある。各負性抵抗素子は、内側リングのノードに結合された第１出力と、外側リングのノードに結合された第２出力とを有する。各負性抵抗素子の各出力は、第１電圧レベル及び第２電圧レベルの間で切り替わり、電圧レベル間の少なくとも一部の遷移の間にそこに(出力に)結合される信号に負性抵抗をもたらす。負性抵抗素子の出力が電圧レベル間で切り替わる場合に、それらは逆の電圧レベルに切り替わり、実質的に同時に切り替わる。負性抵抗素子数は、ノード数の半分に等しくてもよいしそれより少なくてもよい。
上記構成による発振動作において、第１電圧レベルを有する第１パルスは遅延段のループの周りを伝搬し、第２電圧レベルを有する第２パルスはその後に続き、第１電圧レベルは第２電圧レベルより高い。簡明化のため、高い電圧のパルス（高電圧レベル）を第１パルと呼び、低い電圧パルス（低電圧レベル）を第２パルスと呼ぶ。各パルスがノードに達すると、各パルスはそのノードで逆の電圧レベルに遭遇し、各パルスはノードの電圧レベルをその電圧レベルに変えるように機能する。このプロセスでは、そのノードに結合された負性抵抗素子の出力は、そのノードの電圧レベルを変えようとするパルスの働きかけに当初は抵抗するが（又は抵抗するかもしれないが）、ノードの電圧レベルを或る程度(例えば、５０％のポイント)まで部分的に一旦変えてしまうと、負性抵抗素子の出力は、負性抵抗をもたらすことでパルスがそのノードの電圧レベルを変えることを支援するように機能する。折り畳まれたループ構成により、第１パルスの先端は同心状リングの一方で伝搬し、第２パルスの先端は同心状リングの他方で伝搬し、各先端は実質的に同時に負性抵抗素子に達する。
本発明をなす研究開発の一部において、多相電子オシレータは或る方向（例えば、時計回）に進行する出力位相と共に動作することを本発明者等は認識し、アプリケーションによっては、（例えば、反時計回りから時計回りに）動作中に発振方向を変えることができる電子オシレータを備えることが有利であることを更に見出した。例えば、オシレータが第１方向で動作している場合にはオシレータ第１オシレータ出力は第２オシレータ出力より９０度進んでいるが、オシレータが第２方向で動作している場合には第１オシレータ出力は第２オシレータ出力より９０度遅れていてもよい。
従って本願の第２発明は第２の複数の遅延段及び複数の制御回路の一連の制御部(制御チェーン)を更に有する。第２の複数の遅延段は第２の複数のノードにより互いに直列に結合され、制御チェーンは第１端子及び第２端子を有する。各制御回路は、制御チェーンのノードに結合された入力を有する。各制御回路は負性抵抗素子又はループの少なくとも１つのノードに結合され、ループの或るノードで見た抵抗が、制御チェーンから受信されるような入力での信号に関連して監視されるようにする。かくてオシレータは制御チェーンに第１信号を用意することで停止させられ、制御チェーンの２端子の何れかに第２信号を以後つなぐことで何れかの方向にオシレータを設定し、制御チェーンの２端子の内の一方の端子は反時計回りの発振用であり、他方の端子は時計回りの発振用である。更に、本願による一群の方法発明は、本願の第１群の発明によるオシレータを起動するためのものであり、その方法はそのループのノードから見た負性抵抗を非アクティブにし、以後ループのノードから見た負性抵抗を順にアクティブにする。
本発明に関する上記及び他の課題は、以下の本発明の詳細な説明、添付図面及び特許請求の範囲により当業者にとって更に明瞭になるであろう。
以下の説明では本発明の特定の実施例のより一層充実した説明を行うために多くの具体的詳細が記述される。しかしながら、如何に与えられる具体的詳細によらずに本発明は実施されてもよい。場合によっては、本発明を曖昧にしないように周知の特徴は詳細には説明されていない。いくつかの図面は信号線と共に回路の概略図を与えることにも留意を要する。慣例により、互いに交差する２つの信号線は、それらの交差点に接続ドットが無い限り互いに電気的には結合されていないものとする。
図１は２４個の発振出力を用意する本発明の第１実施例による多相電子オシレータ１００を示し、２４個の出力は好ましくは１５°の位相間隔を有する。オシレータ１００は２４個のノードN0-N23によりループ内で直列に結合された遅延段D0-D23を有し、遅延段D0(図中右上)はノードN0及びN1の間に結合され、遅延段D1はノードN1及びN2の間に結合され、．．．ループはノードN23及びN0間に遅延段D23を結合することで終了する。好ましくはループは２つの同心状リングの遅延段をもたらし、遅延段D0及びD12は互いに隣接するが同心状の別リングに設けられ、遅延段D1及びD13は互いに隣接するが同心状の別リングに設けられる等々である。ループの折り畳みを形成するために、遅延段D11,D23は互いに交差し、外側の同心状リング及び内側の同心状リング間の遷移をもたらす。図示されているように、遅延段D11の半分の一方は外側リングにあるが、他方の半分は内側リングにあり、遅延段D23の半分の一方は内側リングにあるが、他方の半分は外側リングにある（しかしながら、遅延段D11及びD23は全体的には同心状リングにそれぞれ設けられている。）。ノードN0-N11及び遅延段D0-D10は内側同心状リングに設けられ、N12-N23及び遅延段D12-D22は外側同心状リングに設けられる。この構成は、互いに隣接するが別個の同心状リングにあるノードN0及びN12の対、互いに隣接するが別個の同心状リングにあるノードN1及びN13の対、等々をもたらす。そのようなノードペア各々のノードは、ペア以外のノードよりも物理的に互いに近接して設けられることが好ましい。２つの同心状リングを伴って折り畳まれたループの利点が以下で説明される。ノードN0乃至N1での信号が信号clk0乃至信号clk11のようにそれぞれ指定され；ノードN12乃至N23での信号が信号バーclk0乃至信号バーclk11のようにそれぞれ指定される(「バーclk0」又は「反転clk0」は、clk0を反転したものを表す。以下同様)。一連のノードにおける信号間の位相差は１５°であり、各信号対clki及びバーclkiの間の位相差は１８０°である。
オシレータ１００は１２個の負性抵抗素子G0-G11を更に有し、その各々は隣接するノード対各々に結合された２つの出力を図示されているように備えている。例えば、負性抵抗素子G0の出力はノードN0及びN12に結合され、素子G1の出力はノードN1及びN13に結合される、等々である。オシレータの動作時にあっては、第1電圧の第1パルスは遅延段のループに沿って（反時計回りの方向に）伝搬し、第２電圧の第２パルスはその後に伝搬する。第１電圧レベルは、第２電圧レベルより高い値であり、典型的にはVdd及び0.5*Vddの間にあり、Vddはオシレータへの供給電圧である。第２電圧レベルは典型的には0.5*Vdd及びグランドポテンシャル(例えば、ゼロ)の間にある。各パルスが或るノードに達すると、パルスは反対の電圧レベルを有するノードに遭遇し、パルスはノードの電圧レベルを自身の電圧レベルに変えるように機能する。このプロセスでは、ノードに結合されている負性抵抗素子の出力は、そのノードの電圧レベルを変えるように働くパルスに最初は抵抗するが（最初は抵抗するかもしれないが）、そのパルスがノードの電圧レベルを或る低度まで（例えば、５０％のポイントまで）部分的に変えると、負性抵抗素子の出力は、負性抵抗を与えることによって(例えば、正のフィードバック、自ずと増幅される増幅器により)、ノードの電圧レベルをパルスが変えるのを支援するように以後は機能する。
負性抵抗及び正の抵抗はエレクトロニクスの技術分野では周知である。あるノードに結合された信号は、信号電圧が増えるにつれてノードが益々多くの電流量をその信号から引き出すならば、そのノードで正極性の抵抗を感じる。これに対して、信号電圧が増えるにつれてノードが減少傾向の電流量をその信号から引き出すならば、そのノードに結合された信号はそのノードで負極性の抵抗を感じる。負性抵抗素子G0-G11の出力は、相互接続されたインバータ（或るインバータの入力及び別のインバータの出力が素子の一方の出力として用意される）で形成されてもよい。相互接続されたインバータ構成は対称的であるので、それは２つの負性抵抗出力を用意することができる。しかしながら、交差接続に起因して、２つの出力は互いに独立ではない。素子の一方の出力を伝搬するパルスが負性抵抗領域に入る出力を促す場合、第２出力は負性抵抗領域に入ろうとするであろう。相互接続に起因して、２つの出力は反対の電圧レベルに切り替わり、逆の電圧レベルになることを希望する。言い換えれば、第１及び第２電圧レベルは負性抵抗素子の逆の定常状態点であり、素子は逆の定常状態点に向けてその出力電圧を動かすバイアスを有し、出力の一方を逆の定常状態ポイントに（他方の出力が外部信号により状態を切り替えるように促される場合に）切り替える。オシレータ１００は有利なことに各負性抵抗素子Gxの２つの出力をループの２つのノード各々に結合することで相互接続インバータ構成のこの特徴を利用し、そのループは同数の遅延段で（又は同じ遅延量で）分けられ、この場合そのような各ノードの各側に１２個の遅延段がある。かくて隣接ノードペア各自での(例えば、ノードN0及びN12での)オシレーション信号の位相差は１８０°になる。以下、負性抵抗素子のいつかの例が説明される。
オシレータ１００は、ノードで十分な負性抵抗が一旦生じてパワーアップ時に発振を開始する。パワーアップ時に、ノードペアに電圧のミスマッチが存在すると、如何に小さな差分でも負性抵抗素子で増幅される。第１及び第２パルスは、増幅されたミスマッチから発展する。しかしながらループは対称的なので、パルスは時計回り方向に又は反時計回り方向に伝搬する。あるアプリケーションでは、発振の方向は問題ではなく、発振方向の制御性は重要な関心事ではない（例えば、１８０°の位相差を備えた２つの位相しか必要でない場合である。）。しかしながら多くの多相オシレータのアプリケーションは、発振が特定の方向にあることを必要とする。以下の本願の更なる発明は発振方向を設定可能にし、更にパワーアップ後にその方向を変更可能にする（例えば、停止及び反転可能にする。）。
オシレータ１００は１２個の差動出力バッファB0-B11を更に有することが好ましい。各出力バッファB0-B11は、隣接するノード対各々に結合された２つの別個の入力を図示のように有し(例えば、ノードN0及びN12は１つのペアをなし、N1及びN13は別のペアをなす等々である。)、２つの個々の出力は１８０°の位相差を有する出力をもたらす。オシレータの出力clkoi及びバーclkoiはバッファBi(i=1,…,11)の出力で用意される。出力clko0はノードN0で信号clk0の電圧レベルに従い、0°の位相出力として指定される。バーclko0はノードN12で信号バーclk0の電圧レベルに従い、180°の位相出力として指定され、これは180°だけclko0を遅らせることを意味する。出力clko1はノードN1で信号clk1の電圧レベルに従い、15°の位相出力として指定され、これは15°だけclko0を遅らせることを意味する。対応出力バーclko1はノードN18で信号clk1の電圧レベルに従い、195°の位相出力として指定され、これは195°だけclko0を遅らせることを意味する。以下の出力の各々は追加的に15°ずつ出力clko0を遅らせている（15=360°／24）。これらの位相の指定は、反時計回りの発振方向の場合になされる。かくて遅延段D0-D23は折り畳まれたループで構成され、２つの逆のクロック位相(即ち、180°の位相差)は物理的に互いに近接していることが理解されるであろう。遅延段数は位相差数、概してループ内の一連のノード間の位相差を設定する。例えば、ループが２０個の遅延段を有する場合、オシレータ１００は一連の出力の中で１８°の位相差と共に２０個の位相出力を生成する。発振周波数は遅延段数及び遅延段を介する遅延（即ち、ループを巡る総遅延）によって設定される。例えば、２４個の遅延段を利用する10GHz周波数を達成するには、各段は4.166ps(=100ps/24)の遅延を有するべきである。
増幅器ベースの分散VCOと比較して、オシレータ１００はいくつもの利点を有する。第１に、オシレータ１００は終端抵抗を必要とせず、その分の場所をとらなくて済む。第２にループ構造に起因してフィードバックが不要である。第３に、終端抵抗が不要なので、終端抵抗での電力消費がなくなり、全体的な電力消費を減らせる。第４に、終端抵抗が使用されないので、位相ノイズが減る。第５に、オシレータ１００は対称的な構造であり、差動クロック位相をもたらす。
図２及び３は遅延段Di(i=0,…,23)の例を示す。各遅延段は、到来するパルスを受信する入力と進出するパルスを伝送する出力とを有する。図２に示される遅延段は、入力及び出力間に結合されたインダクタと、制御ポテンシャルvctlのソース及び出力間に結合された可変キャパシタとを有する（可変キャパシタは、キャパシタの一端に共に結合されたソース及びドレイン端子を有するMOSFETトランジスタで実現されるようなものである。）。この構成は伝送ラインの振る舞いを模擬し、周知の数式に従ってインダクタンス及びキャパシタンスの量が遅延量を設定する。オプションとして、MOSFETトランジスタで用意されるキャパシタンスは制御電圧vctlの値を変えることで変更されてよく、それにより遅延段を介する遅延を変更し、その変更がオシレータ１００の周波数を変更する。一般にキャパシタンスは、その段の出力で電圧vctlが平均電圧値よりも正に増える場合に値を減らす。図３に示される遅延段は、入力及び出力間に結合された伝送線で構成される。伝送線の遅延はその長さ及びその伝搬特性に依存する。オプションとして、キャパシタが遅延段の出力に結合され、その段を介する遅延を増やしてもよい。別のオプションとして、キャパシタは、図２に示されるのと同じ手法で形成されたMOSFETトランジスタで用意されてもよい。上記２つの遅延段の例で可変キャパシタンスを用意するためにMOSFET装置を利用する代わりに、p-n接合バラクタ、スイッチベースのバラクタ等のような他の可変キャパシタ手段が使用されてもよい。
図４−７は負性抵抗素子Gi(i=0,…,11)の例をそれぞれ示し、出力にはOut1,Out2のラベルが付されている。オシレーション信号clki,バーclkiの指標も図示されており、出力は通常的にはオシレータ１００（図１）に結合される。図４に示される負性抵抗素子は相互接続されたCMOSインバータ対を有し、CMOSインバータ対は共通のNMOSバイアストランジスタを介してグランドポテンシャルに結合されたNMOSトランジスタのソース端子を有し、電流の流れを緩和し、出力Out1,Out2で現れる負性抵抗量を制御する。制御電圧Vbiasはこれらの目的に備えてNMOSバイアストランジスタのゲートに印加される。バイアストランジスタは必須でなく、省略されてもよいことが理解されるであろう。その構成は図７に示されている。代替的にPMOSバイアストランジスタが使用されてもよいこと、その場合PMOSバイアストランジスタは供給電圧Vdd及び他のPMOSトランジスタのソース端子間に結合されることも理解されるであろう（その場合、NMOSバイアストランジスタは省略可能であり、他のNMOSトランジスタのソース端子はグランドに結合される。）。図５に示される負性抵抗素子は、PMOSトランジスタを負荷として使用するNMOSインバータの相互接続対を有する。バイアス電圧VbiasはPMOSトランジスタのゲートに印加され、インバータを介する電流の流れを制御し、出力Out1,Out2で生じる負性抵抗量を調整する。相補的な回路が更に使用されてもよいことが理解されるであろう。相補的な回路はPMOSインバータを含み、NMOSトランジスタを負荷として使用し、バイアス電圧がNMOSトランジスタのゲートに印加される。図６に示される負性抵抗素子は、負荷として抵抗を使用するNMOSインバータの相互接続対を有し、共通NMOSバイアストランジスタを介してグランドポテンシャルに結合される各自のNMOSトランジスタのソース端子を有する。バイアス電圧VbiasはNMOSトランジスタのゲートに印加され、インバータを介する電流を制御し、出力Out1,Out2で生じる負性抵抗量を調整する。相補的な回路が更に使用されてもよいことが理解されるであろう。相補的な回路はPMOSインバータを含み、抵抗を負荷として使用し、共通のPMOSバイアストランジスタを介して供給電圧Vddに結合される各自のPMOSトランジスタのソース端子を有する。
図８は本発明による第２実施例の多相電子オシレータ２００を示し、２４個の発振出力を用意し、それらは好ましくは１５°の位相間隔を有し、オシレータを初期化し、時計回り又は反時計回りに発振方向を設定する回路を備える。オシレータ２００は遅延段D0-D23、ノードN0-N23、負性抵抗素子G0-G11及びオシレータ100の出力バッファB0-B11を有し、それらの構成要素はオシレータ100と同様に互いに結合されている。更に、オシレータ２００は２４個のノードN50-N73により直列に一連に結合された２３個の遅延段D50-D72を有し(以後、「制御チェーン」と言及する)、遅延段D50(図中右上隅)はノードN50及びN51の間に結合され、遅延段D51はノードN51及びN52の間に結合される、等々である。制御チェーンはそれ自身一旦折り畳まれ、遅延段D0-D23のループで形成された内側同心状リングをたどる外側リングと、遅延段D0-D23のループで形成された外側同心状リングをたどる内側リングとを有する。オシレータ200は24個のトランジスタT0-T23を有し、それらは正極性の全抵抗量と共にノードN0-N23の各々で正極性の抵抗を選択的に導入するためにそれぞれ使用され、その抵抗は動作時に素子G0-G11で生成される負性抵抗に見合う程度に充分な大きさである。対応する正の抵抗は、起動時に、遅延段D0-D23のループで高電圧の及び低電圧のパルスの伝搬を止め、それによりオシレータ２００の発振動作を、たとえ電力がオシレータに供給されていたとしても止める。発振動作を再開するために、ノードN0-N23に結合された正の抵抗は少なくとも２つの連続的な順序で一方を非アクティブにされ；その連続的な順序の一方は以下に説明されるように反時計回りの方向で発振方向を設定し、別の連続的な順序は時計回り方向に発振方向を設定する。一連の順序は制御チェーンのエンドで遅延段D50-D72及び選択的な励起を制御チェーンにより提供される（これについては後述される。）。トランジスタT0-T23の各々は２つコンダクション端子と変調端子とを有し、そのコンダクション端子を介して電流が制御可能に流れ（即ち、その量が調整される）、変調端子はコンダクション端子間を流れる電流量を変調する（制御する）信号を受信し、コンダクション端子間の正極性抵抗の量を更に制御する。トランジスタT0-T23はNMOSトランジスタにより容易に実現され(PMOSトランジスタも同様に利用可能である。)、変調端子はNMOSゲート端子により用意され、２つのコンダクション端子はNMOSのソース及びドレイン端子により用意される。制御トランジスタT0-T23のゲート端子(即ち、変調端子)はノードN50-N73にそれぞれ結合される。制御トランジスタT0-T23のドレイン端子(即ち、第１コンダクション端子)はノードN0-N23にそれぞれ結合される。トランジスタT0-T23のソース端子(即ち、第２コンダクション端子)はグランドポテンシャルに結合される（PMOSトランジスタが使用される場合には、ソース足しが供給電圧Vddに結合される。）。
オシレータ２００の発振を止めるために、供給電圧Vddのような正のポテンシャルが、NMOSトランジスタT0-T23のゲート端子に、好ましくはノードN50,N73の双方又は一方を用いて印加される。これは、ノードN50,N73の各々を２つのPMOSトランジスタP1,P2をそれぞれ利用して図８に示されるように供給電圧Vddに選択的に結合することで達成される。正のポテンシャルに結合することは、NMOSトランジスタT0-T23各々が導通状態に入ることを引き起こし、コンダクション端子間に電流が流れ、端子間に正の抵抗が生じる。これは、負性抵抗をニュートラルにし、要素G0-G11のゲインを相殺することで高電圧パルスの伝搬を遮り、供給電圧Vdd及びグランド（グランドでなくてもグランドに近い電圧−例えばVdd/3）の間の近似的に中間のリセット電圧に全てのノード電圧を徐々に設定し、最終的には発振を止めるよう機能する。PMOSトランジスタP1,P2各々のソース端子は供給電圧Vddに結合され、トランジスタのドレイン端子はノードN50,N73にそれぞれ結合され、トランジスタのゲート端子はリセット信号RSA,RSBをそれぞれ受信し、それらは同じ信号であってもよいが、一般的に別個に示されている。PMOSトランジスタP1,P2をコンダクション状態にするために、リセット信号RSA,RSBは論理ロー状態にされる（例えば、グランドポテンシャルの又はそれに近い電圧レベルにされる）。（リセット信号RSA,RSBを論理ハイ状態−例えば供給電圧Vddに又はそれに近い値−にすることで）トランジスタT0-T23のゲートがVdd近辺の値に至るまでチャージされると、PMOSトランジスタP1,P2は非道通状態になり、ゲート端子が放電するまでグランドポテンシャル近辺にある発振ループのノードN0-N23と共に、オシレータ２００は以後非発振状態のまま残る。
発振を止めるため、トランジスタT0-T23の各々は或る大きさの正極性の抵抗を用意し、その大きさは、結合される負性抵抗の出力に発生する最大の負性抵抗の大きさに等しい又はそれより大きい。また、各トランジスタT0-T23の各々は、その要素の出力を実質的にクランプする大きさに作られてゲート駆動され、それにより負性抵抗素子の動作をディセーブルにする。何れの場合も、負性抵抗素子G0−G11によってループノードに与えられる負性抵抗をディセーブルにすることで（ニュートラル化することで）トランジスタは発振を止めるように機能する。
ノードN50から始まる遅延段D50-D72の制御チェーンを次に放電することで、オシレータ２００は反時計回り方向の発振するように設定される。ノードN50が放電されると、トランジスタT0は、制御チェーンの中で非道通状態に入る最初のトランジスタになる。これは、図４−７に示される相互接続インバータ要素対G0における負荷の一方によりノードに与えられる電流に起因して、ノードN0での電圧値が上昇することを可能にする。ノードN0で上昇した電圧は、上昇した電圧波形のようにノードN1及びN23双方に伝搬する。と同時に、放電波形が遅延段D50-D72の制御チェーンに沿って伝搬する。上昇した電圧波の伝搬がノードN2に達すると、遅延段D50-D72を介して伝搬する放電波がトランジスタT1を非道通状態にセットし、ノードN1の電圧が要素G1の負荷の一方によりノードに与えられる電流に起因して上昇することを許容する。この動作は上昇した電圧波がノードN0から伝搬することを支援する。一方、ノードN23はリセット電圧(例えば、Vdd/3)付近のままである。なぜなら、遅延段D50-D72の放電波はトランジスタT23に未だ到達してないからである。これは上昇電圧波が時計回り方向に伝搬することを効果的に止める。次のシーケンスでは、遅延段D50-D73を介して伝搬する放電波はトランジスタT2に到達し、それを非道通状態に設定し、ノードN1からの上昇電圧波がノードN2に到達する。これらの動作双方はノードN2での電圧を引き上げ、ノードN3に向けて反時計回り方向に上昇電圧波の伝搬を継続する。これらの動作はループに沿って続き、上昇電圧波の値はそれが伝搬するにつれて徐々に増えてゆく。ノードN23でのリセット電圧はノードN0の電圧に関してプルダウン効果を発揮し、定常状態の発振動作中に最高値に達するように維持し続ける。要素G1,G2の動作等々に起因して、ノードN23のプルダウン効果はノードN1でのものより小さく、ノードN2でのものより更に小さく、等々であり、上昇電圧波が伝搬するにつれてその値が増えるようにする。
上昇電圧波が内側同心状リングから外側同心状リングに渡ってノードN12に達する場合、及び放電波がノードN62に達する場合、双方の波はノードN12の電圧レベルを上昇させるよう機能する。これに応答して、ネガティブコンダクション要素G0はノードN0で以前に上昇した電圧を低減する用機能する。これに関し、要素G0はノードN23で相対的に低いリセット電圧からの援助を受け、その電圧のまま残る。なぜならトランジスタT23波動通状態のまま残るからである（放電波はノードN73に未到達だからである。）。これらの動作は遅延段D0-D23の外側リングに沿った反時計回りの上昇電圧波の伝搬を継続し、ノードN0から始まる内側同心状リングの抑圧電圧波の伝搬を始める。目下のノードN23でのリセット電圧は、相対的に低い電圧に起因して、抑圧電圧波の伝搬を補助する支援効果を有する。次に、抑圧電圧波は内側同心状リングのノードN1に伝搬し、上昇電圧波は外側同心状リングのノードN13に伝搬し、放電波はノードN63に伝搬する。これに応答して、負性コンダクション要素G1は、ノードN1で以前に上昇した電圧を下げるように及びノードN13で電圧を上げるように機能する。双方の電圧波は反時計回り方向に同心状リングの周りを伝搬し続け、それらが伝搬するにつれて振幅を徐々に大きくする。近似的に、電圧波がノードN11及びN23に達する時までに、放電波はノードN73に到達し、制御チェーンでの最終的なトランジスタであるトランジスタT73は非道通状態になり、負性抵抗素子全てが非拘束的に動作することが許される。次に、上昇電圧波がノードN0に到達し、低くなった電圧波がノードN12に到達し、上昇電圧波が遅延段D0-D23のループの周りをある時は伝搬し、低減させられた電圧波がループの半分を介して伝搬させられる。双方の波は反時計回りに伝搬し続け、各波はそれが伝搬するにつれて（大きさが定常状態値に達するまで）大きさが大きく成長し、定常状態に達した時点では、波はそれぞれ高電圧パルス及び低電圧パルスと言及されてよい。
上記の一連のイベントは、ノードN50を低電圧レベルに置くことで開始され、遅延段D50-D72の制御チェーンに沿って反時計回りに放電波を順にスタートさせていた。ノードN50を低電圧レベルにすることは、図８に示されるように、NMOSトランジスタN1を用いてノードN50をグランド電位に選択的に結合することで行うことができる。トランジスタN1のドレイン端子はノードN50に結合され、ソース端子はグランド電位に結合され、ゲート端子はスタート信号STAに結合される。オシレータ２００がリセットされた後に（例えば、リセット信号RSA,RSBが所定の期間の間論理ローレベルに設定され、その後に論理ハイレベルに設定された後に）反時計回り方向にオシレーションを開始するために、スタート信号STAは論理ハイレベルに設定され、トランジスタN1をオンにし、ノードN50を放電し、放電波をスタートさせる。
リセット後にオシレータ２００が時計回りに発振するよう設定するには、遅延段D50-D72の制御チェーンは、ノードN50ではなくノードN73から放電し始める。押しエータ２００の回路は対称的であるので、上昇させられる電圧波及び低下させされる電圧波は説明済みの実施例と同様に遅延段D0-D23のループで進展するが、それらはノードN23及びN11からそれぞれ始まり、時計回り方向に伝搬する。上述したのと同様な動作がこの場合にも行われるが、その詳細な説明は、回路が対称的であるので必須ではない。ノードN73を低電圧レベルにすることは、図８に示されるように、NMOSトランジスタN2を用いてノードN73をグランド電位に選択的に結合することで行うことができる。トランジスタN2のドレイン端子はノードN73に結合され、ソース端子はグランド電位に結合され、ゲート端子は第２スタート信号STBに結合される。オシレータ２００がリセットされた後に（例えば、リセット信号RSA,RSBが所定期間論理ローレベルに設定された後で論理ハイレベルに設定された後に）時計回り方向に発振を開始させるには、スタート信号STBは論理ローレベルに設定され、トランジスタN2をオンにし、ノードN73を放電し、遅延段D50-D72の制御チェーンに沿って時計回りに放電波を伝搬させ始める。かくてオシレータ２００を用いて、ユーザは先ずオシレータ２００をリセット状態にするために与えるリセット信号RSA,RSB(同じ信号でもよい)を発行し、その後にオシレータ２００が反時計回りに動作するように開始信号STAを発行してもよいし、或いはオシレータ２００が時計回りに動作するように開始信号STBを発行してもよい。
PMOSトランジスタがトランジスタT0-T23を制御するのに使用される場合には、トランジスタのゲートはオシレータをリセット状態にするために放電され、ノードN0-N23の電圧は、グランド電位よりもVddに近いリセット電圧(例えば、2/3*Vdd)に進む。以後、ノードN50で遅延段D50-D72の制御チェーンを(放電ではなく)充電することで反時計回りに、或いはノードN50で制御チェーンを充電することで時計回りに発振が始められる。放電波の代わりに、充電波が制御チェーンを伝搬する。こうして、より一般的には、充電波及び放電波は、それらが制御トランジスタT0-T23の導通状態を制御する制御波としてより一般的に知られる。PMOSトランジスタが制御トランジスタT0-T23に使用される場合にも、トランジスタN1,N2,P1,P2は相補的な回路構成に構成される（例えば、トランジスタN1はトランジスタP1に依存し、リセット信号RSAの反転により制御され、トランジスタP1はトランジスタN1に依存し、開始信号STAの反転により制御される、等々である。）。
２つのリセットトランジスタP1,P2が示されているが、これらのリセットトランジスタの内の一方だけが使用されてもよいことが理解されるであろう。しかしながらリセット動作は長くかかることになるであろう。単独のリセットトランジスタのドレインを(ノードN61又はN62のような遅延段D50-D72の制御チェーンの中間のノードに結合し、デバイスのチャネル幅を２倍に拡大することで、唯１つのリセットトランジスタを備えたトランジスタP1,P2を用意することによっても、実質的に同じリセット時間を達成することができる。更に、リセットトランジスタP1,P2がノードN50,N73に結合されるように図示されているが、他のノードN51-N72のどれに結合されてもよいことが理解されるであろう。
MOSFETトランジスタがトランジスタT0-T23,N1,N2,P1,P2を説明するのに使用されてきたが、これらの素子の各々は、バイポーラトランジスタ、絶縁ゲート電界効果トランジスタ、接合電界効果トランジスタ(JFET)、ヘテロ接合バイポーラトランジスタ、HEMTS等のような他のトランジスタで実現されてもよいことが理解されるであろう。一般に、これらの素子の各々は、(例えば、Si,SiGe,GaAs等のような)如何なる半導体工学の如何なる切替装置によって実現されてもよく、ここでは広く可変コンダクタンス素子及びスイッチと同一視される。
オシレータ２００はユーザが発振方向を設定できるようにしているが、ユーザは所与のアプリケーションに関して１つの方向に発振を安定的に設定することしか必要としなくてもよいことが理解されるであろう。オシレータ２００はこの要請にも応じることができる。例えば、反時計回り方向だけが必要な場合、トランジスタN2は省略可能であり、トランジスタN1,P1,P2のゲートは共通制御信号を受け、その共通制御信号は、オシレータ２００をリセット状態にするための論理ロー状態と、オシレータが反時計回り方向に動作する用にするための論理ハイ状態とを有する。更に、より低速のリセット動作に耐えられるならば、トランジスタP2は省略可能である。同様に、時計回り方向だけが必要な場合、トランジスタN1は省略可能であり、トランジスタN2,P1,P2のゲートは共通制御信号を受け、共通制御信号は、オシレータをリセット状態にするための論理ロー状態と、オシレータ２００が時計回り方向に動作するように設定するための論理ハイ状態とを有する。更に、より低速のリセット状態に耐えられるならば、トランジスタP1は省略可能である。
図２，３に示される遅延段により、各遅延段D50-D72は実現されてもよいが、それらの比較的大きなサイズに起因してその実現手段は目下の例には好ましくないかもしれない。その代わりに、図９に示されるようなRLCワイヤの形態又は図１０に示されるような直列に結合されたインバータ対の形態を利用して遅延段D50-D72の各々を実現することが好ましいかもしれない。RLCワイヤは標準的な相互接続ワイヤであり、所与の抵抗、インダクタンス及びキャパシタンスをもたらすように且つ制御トランジスタT0-T23のゲート容量と共に結合された場合に所望の遅延量をもたらすように既存の技術に従って、相互接続ワイヤの寸法は選択される。理想的には、各遅延段D50-D72を介する遅延は、遅延段D0-D22を介する対応する遅延に実質的に一致すべきである。しかしながら、オシレータ２００は遅延段D50-D72の広範囲にわたる遅延の値に対して良好に起動し、図９，１０に示される形態の利用を促すことを回路シミュレーションは示す。更に、ワイヤ遅延は明示的に設定されなくてもよく、何らかの任意のサイズのワイヤがオシレータ２００の起動に十分であるかもしれない。いずれにせよ、動作を確認するためのSPICEベースのシミュレーションプログラムと共に、ステージD50-D72に選択された遅延の値で(例えば、選択されたワイヤサイズにより用意される値で)オシレータ２００の特手の構成をシミュレーションすることは、当具業者の能力の範疇にある。
一連のステージの間で上記の複数の実施例では同じ位相差が示されているが、遅延段を介して時間遅延を変えることで様々な位相差が使用されてもよいことが理解されるであろう。例えば、cklo0/バーcklo0及びcklo1及びバーcklo1間の段が20°の位相差をもたらすように設計され、cklo1/バーcklo1及びcklo2/バーcklo2間の段が25°の位相差をもたらすように設計されてもよい。遅延セグメントを変えるために各ノードにバラクタのような回路を挿入することでVCOが動的に構築可能であるようにしてもよい。この場合に、各セグメントの遅延は他のセグメントとは独立的に、或いは他のセグメントの遅延に応じて調整されてもよい。
図１１は本発明の第３実施例によるオシレータ３００を示す。オシレータ３００は、遅延段D61-D72及びノードN62-N73が省略されている点を除いてオシレータ２００と同じ構成要素を有する。オシレータ３００の構成要素はオシレータ２００の対応する構成要素と同様に構成されるが、トランジスタN2,P2で形成される回路の出力がノードN73ではなくノードN61に結合される点、及び制御トランジスタT12-T23の変調端子がノードN62-N73各々ではなくノードN50-N61にそれぞれ結合されている点が異なる。そういうわけで、遅延段の制御チェーンは遅延ループの周りに１つのリングしか形成せず、制御ノード(N51-N61)での同じ制御信号は負性抵抗素子G0-G11に関連する制御トランジスタ対双方を制御する。リセット状態に設定された後に、オシレータ３００は、オシレータ２００に関して上述されたように、信号STA又はSTBの何れかをアクティブにすることで２つの発振方向の一方に設定される。例えば、信号STAがアクティブにされた場合、上述したように遅延段D50-D61を介して遅延波が伝搬する。上昇電圧波はノードN0及びN12の一方で進展し、下降電圧波はそれらのノードの他方で進展する。この進展は、これらのノードに結合される回路の製造上の相違に、これらのノードにおける電圧の何らかの不均衡に及び回路内に存在するノイズ信号等に依存する。それでもなお、負性抵抗素子G0は上昇電圧波をノードN0及びN12の一方に強制し、他方に下降電圧波を強制し、具体的な場所は問題でない。以後、上昇電圧波の伝搬は上述したようにノードN1及びN13の一方に向かって伝搬する。しかしながら、オシレータ２００の起動時とは異なり、下降電圧波もノードN1及びN13の他方に向かって伝搬する。上昇電圧波及び下降電圧波もノードN11及びN23に向かって時計回りに伝搬する。しかしながら、以前のリセット動作により設定されたように、トランジスタT11,T23は依然として導通状態にあるという事実により、更なる時計回りの伝搬は止められる。かくて電圧波は（信号STAにより起動された後には）反時計回り方向にしか伝搬することができない。電圧波の値はそれらが伝搬するにつれて成長し、オシレータ３００は、放電波がノードN61に達すると、完全な発振動作に向けて動作を進める。
図１２は本発明の第４実施例によるオシレータ４００を示す。オシレータ４００はオシレータ３００と同様であるが、制御トランジスタT12-T23は使用されていない点が異なる。オシレータ４００の構成要素はオシレータ３００の対応する構成要素と同様に構成されるが、制御トランジスタT0-T11各々の第１及び第２コンダクション端子が図示されているように負性抵抗素子G0-G11各自の第１及び第２出力に結合されている点が異なる。オシレータ２００，３００に関して説明済みの一連のステップにより、オシレータ４００はリセットされ、その後に２つの内の一方の発振方向で発振するように設定される。リセット状態の下では、各トランジスタT0-T11の各々は導通状態であり、ループの隣接ノード(例えば、隣接ノードN0及びN12等)に互いに結合し、それらの電圧を実質的に同じ値に設定（クランプ）する。更にこれは正極性の抵抗を負性抵抗素子の双方の出力に提供し、その要素の出力での負性抵抗を中和する。発振を始めるために、制御トランジスタT0-T11はそれらの非道通状態に実質的におかれ、それにより上昇電圧波及び下降電圧波が隣接するループノード対で(例えば、隣接するノードN0及びN12で、又は隣接するノードN11及びN23で)進展することを可能にし、所望の方向でループに沿って伝搬すること及び振幅を増やすことを上述したように可能にする。
図１３は本発明の第５実施例によるオシレータ５００を示す。オシレータ５００はオシレータ３００と同様な構成要素を有するが、制御トランジスタT1-T11が使用されていない点、及び負性抵抗素子G0-G11の各々がその素子の第１及び第２出力で用意される抵抗値を制御する信号を受ける入力を有する点が異なる。図４−６に示される素子G0-G11の実施例はVbiasラインで用意されるような入力を有する。即ち、これらの回路例各々のVbiasラインで用意される入力信号は、負性抵抗素子の相互接続インバータのバイアスを変化させ、従って信号Vbiasは、(Vbiasが相互接続インバータの一方又は双方での電流を引き起こす場合の)負の値から、(Vbiasが相互接続インバータでの電流を止めるよう設定される場合の)ゼロでない非負の値へ、各出力で用意される抵抗を変えることができる。更にオシレータ５００はノードN50-N61及び負性抵抗素子G0-G11間に複数の電気接続部をそれぞれ有し、第１バイアス電圧生成器(ジェネレータ)４１０及び第２バイアス電圧生成器４２０を更に有する。生成器４１０は、バイアス信号VBIAS,Aを選択的に用意する出力と、イネーブル信号バーENBIAS,A(ローのときにアクティブである)を受ける入力とを有し、その信号は、生成器４１０がバイアス信号VBIAS,Aをその出力で生成することを引き起こす第１状態(例えば、論理ローレベル)と、生成器４１０がその出力でのバイアス信号VBIAS,Aの生成を止めさせる第２状態とを有する。生成器４１０の出力は遅延段のループのノードN50に結合される。同様に生成器４２０はバイアス信号VBIAS,Ｂを選択的に用意する出力と、イネーブル信号バーENBIAS,B(ローのときにアクティブである)を受ける入力とを有し、その信号は、生成器４２０がその出力でバイアス信号VBIAS,Bを生成することを引き起こす第１状態(例えば、論理ローレベル)と、生成器４２０がその出力でのバイアス信号VBIAS,Bの生成を止めさせる第２状態とを有する。生成器４２０の出力は遅延段のループのノードN61に結合される。
図１４に各バイアス電圧生成器４１０，４２０の実現例が示されており、これは図４，６に示される負性抵抗素子と共に使用するのに相応しい。これは、電流ミラー形態で構成されたPMOSトランジスタ及びNMOSトランジスタ(最も左のNMOSトランジスタ)を有し、入力バーENBIASが論理ロー状態にある場合にVBIASラインにミラー電圧を供給する。バイアス電圧生成器はNMOSシャントトランジスタ(最も右側の短絡トランジスタ)を更に有し、入力バーENBIASが論理ハイ状態にある場合にVBIASラインをグランド電位に短絡するよう構成される。図４，６に示される例に相補回路が使用される場合には、又は図５に示される負性抵抗素子が使用される場合には、図１４に示されるものに相補回路を利用して生成器４１０，４２０を準備してもよい。
オシレータ５００をリセット状態におくために、イネーブル信号バーENBIAS,A及びバーENBIAS,Bの双方が論理ハイ状態に設定され、全ての負性抵抗素子でVBIAS信号を短絡し、各素子G0-G11がそれらの出力でゼロ又は正の抵抗を有するようにする。例えば、図６に示される例が素子G0-G11に使用される場合、負荷抵抗に与えられる抵抗は出力Out1及びOut2で正の抵抗をもたらし；図４，５に示される例が使用される場合には、一方の出力の電圧に依存して他方の出力でゼロの抵抗又は正の抵抗が与えられる。
オシレータ５００を反時計回りに発振する発振状態にするため、上昇電圧波及び下降電圧波がループの同心状リングの１つに沿って伝搬するのに少なくとも十分な期間にわたって、イネーブル信号バーENBIAS,Aは論理ロー状態に置かれ、イネーブル信号バーENBIAS,Bは論理ハイ状態に維持される。オシレータ５００を時計回りに発振する発振状態にするため、上昇電圧波及び下降電圧波がループの同心状リングの１つに沿って伝搬するのに少なくとも十分な期間にわたって、イネーブル信号バーENBIAS,Bは論理ロー状態に置かれ、イネーブル信号バーENBIAS,Aは論理ハイ状態に維持される。この一連のイネーブル信号は、遅延段D50-D61の制御チェーンで伝搬する電圧の波をノードN50又はN61からスタートさせ、負性抵抗素子G0-G11が、２つの内一方の連続的な順序でそれらの出力に負性抵抗をもたらすようにする。負性抵抗素子G0-G11の連続的な起動は、上昇電圧波及び下降電圧波が、隣接するループノード対で(例えば、隣接するノードN0及びN12で又は隣接するノードN11及びN23で)発展すること、所望の方向でループに沿って伝搬すること及び上述したように振幅が増長することを可能にする。
上述のオシレータの実施例の説明により、オシレータ２００の制御トランジスタT0-T23は１２個の制御回路を有することが理解されるであろう。各トランジスタは、制御チェーンの２つの各ノードに結合された２つの入力と、各素子G0-G11の出力に及びそれらの接続されたループに更に結合された２つの出力とを有し、各制御回路は、２つのループノードから見た抵抗が、入力での信号に関連して修正されるようにする。オシレータ３００の制御トランジスタT0-T23は１２個の制御回路を有することも理解されるであろう。その各々は、制御チェーンの各ノードに結合された入力と、各素子G0-G11の出力に結合され且つそれらに接続されたループノードに結合された２つの出力とを有し、各制御回路は、２つのループノードから見た抵抗が、その入力での信号に関連して修正されるようにする。オシレータ４００の制御トランジスタT0-T11は１２個の制御回路を有することも理解されるであろう。その各々は、制御チェーンの各ノードに結合された入力と、各素子G0-G11の出力に及びそれらに接続されたループノードに結合された２つの出力とを有し、各制御回路は、２つのループノードで見た抵抗がその入力での信号に関連して修正されるようにする。最後に、(図１３の)オシレータ５００では、ノードN50-N61から負性抵抗素子G0-G11の各入力への１２個の制御回路を有し、その各々は制御チェーンの各ノードに結合された入力と、負性抵抗素子各々に結合された出力とを有し、隣接するループノード対から見た抵抗がその入力での信号に関連して修正されるようにする。かくてこれらの制御回路の各々は、制御チェーンのノードに結合された入力を有するように、ループのノード又は負性抵抗素子の少なくとも１つに結合されるように及びループの或るノードから見た(又は或るノードに存在する)抵抗がその入力での信号に関連して修正されるように一般的に記述される。
オシレータ２００，３００，４００及び５００に関する上記の説明により、オシレータ１００に示される発振構造での発振をスタートさせる方法は、ループノードから見た負性抵抗(及び負性抵抗素子により用意されたような抵抗)を非アクティブにするステップと、その後に連続的な順番でループノードから見た負性抵抗をアクティブにするステップとを含むことが理解されるであろう。オシレータ２００，３００，４００の場合には、ループノードから見た負性抵抗を非アクティブにするステップは、そのループノードに正極性の抵抗を加えることでなされ、負性抵抗をアクティブにするステップは連続的な順番で正極性の抵抗を除去することでなされてよい。これらのオシレータの場合に、ループノードから見た負性抵抗を非アクティブにするステップはループノードの電圧をクランプ(固定)することでなされ、負性抵抗をアクティブにするステップは連続的な順序でループのノードの電圧のクランプを解除することでなされてもよい。オシレータ５００の場合には、ループノードから見た負性抵抗を非アクティブにするステップは、負性抵抗素子を非アクティブにすることでなされ、ループノードから見た負性抵抗をアクティブにするステップは連続的な順番で負性抵抗素子をアクティブにすることでなされる。
更に、ループノードから見た負性抵抗の活性化及び非活性化は、(オシレータ２００，３００，４００でなされるように)ループノードに正の抵抗を導入することで又は（オシレータ５００でなされるように）負性抵抗素子G0-G11を非アクティブにすることでなされてよいことを示してきたが、双方の手法が同じオシレータで共に行われてもよいことが理解されるであろう。例えば、負性抵抗を非活性化するために、多数の負性抵抗素子G0-G11に対するバイアス信号又はそれら全てが、素子の出力における負性抵抗の大きさを小さくするように減らされてもよいし、正極性の抵抗が多数のループノード又はループノードの全てに制御トランジスタにより加えられてもよい。例えば、連続的な順番で負性抵抗を活性化するため、多数の負性抵抗素子G0-G11又はそれら全てに対するバイアス電圧は、素子の出力での負性抵抗の大きさを大きくするように増やされてもよいし、正極性の抵抗が多数のループノードから又は全てのループノードから制御トランジスタにより除去されてもよい。従って本願の特許請求の範囲はこれらの追加的な態様をも包含することが理解されるべきである。
以上本発明が図示の実施例に関連して具体的に説明されてきたが、代替例、修正例及び適用例の様々なものが本開示内容に基づいてなされてよいこと、及びそれらは本発明の範疇にあるように意図されていることが理解されるであろう。本発明は出願時に最も実用的且つ好ましい態様であると考えられるものに関連して説明されてきたが、本発明は説明された実施例に限定されず、それどころか様々な修正例及び均等物を添付の特許請求の範囲内にカバーするように意図されていることが理解されるであろう。
以下、本発明により教示される手段を例示的に列挙する。
（付記１）
第１の複数のノードにより互いに直列に結合された第１の複数の遅延段のループであって、遅延段の２つの同心状リングをもたらすように折り畳まれたループと、
複数の負性抵抗素子であって、各負性抵抗素子は、第１の同心状リング上のノードに結合された第１出力と、第２の同心状リング上のノードに結合された第２出力とを有し、各負性抵抗素子の各出力は、第１電圧レベル及び第２電圧レベルの間で切替可能であり且つ電圧レベル間の遷移の少なくとも一部の間に負性抵抗を出力に結合された信号に提供可能であり、前記第１及び第２電圧レベルは逆の定常状態点にあり、各負性抵抗素子は、その出力での電圧を逆の定常状態点に向けて動かすための且つ外部信号により一方の出力が状態を切り替えるように促される場合に他方の出力を逆の定常状態点に切り替えるためのバイアスを有するところの複数の負性抵抗素子と、
第２の複数のノードにより互いに直列に結合された第２の複数の遅延段の制御チェーンであって、第１端子及び第２端子を有する制御チェーンと、
複数の制御回路であって、各制御回路は前記制御チェーンのノードに結合された入力を有し、各制御回路は負性抵抗素子又はループのノードに少なくとも結合され且つ前記ループのノードにとっての抵抗が入力での信号に関連して修正されるところの複数の制御回路と、
を有する多相電子オシレータ。（図１）
（付記２）
前記第１の複数の遅延段各自が伝送ラインを有する付記１記載の多相電子オシレータ。（図３）
（付記３）
前記第１の複数の遅延段の少なくとも１つが、前記複数のノードの隣接ノード対の間に結合されたインダクタと、隣接ノードの１つ及び或る電位点の間に結合されたキャパシタとを有する付記１記載の多相電子オシレータ。（図２）
（付記４）
前記第１の複数のノードの各々に結合された複数の可変容量素子を更に有する付記１記載の多相電子オシレータ。
（付記５）
前記第２の複数の遅延段の少なくとも１つが、直列に結合されたインバータ対を有する付記１記載の多相電子オシレータ。（図１０）
（付記６）
前記第２の複数の遅延段の少なくとも１つが、相互接続ワイヤを有する付記１記載の多相電子オシレータ。（図９）
（付記７）
少なくとも１つの負性抵抗素子が、相互接続されたインバータ対を有する付記１記載の多相電子オシレータ。（図４〜図７）
（付記８）
各制御回路が、前記第１の複数のノードの各ノードの少なくとも１つに正極性の抵抗を加える付記１記載の多相電子オシレータ。
（付記９）
少なくとも１つの制御回路が、第１の可変コンダクタンス素子及び第２の可変コンダクタンス素子を有し、前記第１の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第１出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第２の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第１の可変コンダクタンス素子の前記変調端子は前記第２の複数のノードの第１ノードに結合され、前記第２の可変コンダクタンス素子の前記変調端子は前記第２の複数のノードの第２ノードに結合され、前記第１及び第２ノードは異なる付記１記載の多相電子オシレータ。
（付記１０）
前記第１の可変コンダクタンス素子はトランジスタを有し、前記第２の可変コンダクタンス素子はトランジスタを有する付記９記載の多相電子オシレータ。
（付記１１）
少なくとも１つの制御回路は、第１の可変コンダクタンス素子及び第２の可変コンダクタンス素子を有し、前記第１の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第１出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第２の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第１及び第２の可変コンダクタンス素子の前記変調端子は前記第２の複数のノードの第１ノードに結合される付記１記載の多相電子オシレータ。
（付記１２）
前記第１の可変コンダクタンス素子はトランジスタを有し、前記第２の可変コンダクタンス素子はトランジスタを有する付記１１記載の多相電子オシレータ。
（付記１３）
少なくとも１つの制御回路が可変コンダクタンス素子を有し、前記可変コンダクタンス素子は各負性抵抗素子の第１出力に結合された第１コンダクション端子と、各負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記可変コンダクタンス素子の前記変調素子は、前記第２の複数のノード中の或るノードに結合される付記１記載の多相電子オシレータ。
（付記１４）
前記第１の可変コンダクタンス素子はトランジスタを有し、前記第２の可変コンダクタンス素子はトランジスタを有する付記１３記載の多相電子オシレータ。
（付記１５）
少なくとも１つの負性抵抗素子が、第１及び第２出力に与えられる抵抗値を制御する信号を受信する入力を有し、該入力される信号は、各出力で与えられる抵抗を負の値から非負の値に変更することができ、少なくとも１つの制御回路は、少なくとも１つの負性抵抗素子の入力と前記第２の複数のノード中のノードとの間に電気接続部を有する付記１記載の多相電子オシレータ。
（付記１６）
第１の複数の遅延段及び複数の負性抵抗素子のループを含む多相電子オシレータを始動させる方法であって、前記複数の遅延段は第１の複数のノードによって互いに直列に結合され、前記ループは遅延段の２つの同心状リングをもたらすように折り畳まれ、各負性抵抗素子は第１の同心状リングのノードに結合された第１出力と、第２の同心状リングのノードに結合された第２出力とを有し、各負性抵抗素子の各出力は、第１電圧レベル及び第２電圧レベル間で切替可能であり、電圧レベル間の遷移の少なくとも一部の間に負性抵抗を出力に結合される信号に与え、前記第１及び第２電圧レベルは逆の定常状態点にあり、各負性抵抗素子は、その出力での電圧を逆の定常状態点に向けて動かすための且つ外部信号により一方の出力が状態を切り替えるように促される場合に他方の出力を逆の定常状態点に切り替えるためのバイアスを有し、当該方法は、
(a)ループノードから見た負性抵抗を非アクティブにするステップと、
(b)前記ループノードから見た負性抵抗を連続的な順番でアクティブにするステップと、
を有する方法。
（付記１７）
ループノードから見た負性抵抗を非アクティブにする前記ステップが、前記ループノードに正極性の抵抗を加えるステップを有し、負性抵抗をアクティブにする前記ステップが、正極性の抵抗を連続的な順番で除去するステップを有する付記１６記載の方法。
（付記１８）
ループノードから見た負性抵抗を非アクティブにする前記ステップが、前記ループノードの電圧をクランプするステップを有し、負性抵抗をアクティブにする前記ステップが、前記ループノードの電圧のクランプを連続的な順番で解除するステップを有する付記１６記載の方法。
（付記１９）
ループノードから見た負性抵抗を非アクティブにする前記ステップが、負性抵抗素子を非アクティブにするステップを有し、ループノードから見た負性抵抗をアクティブにする前記ステップが、負性抵抗素子を連続的な順番でアクティブにするステップを有する付記１６記載の方法。
（付記２０）
ループノードから見た負性抵抗を非アクティブにする前記ステップが、負性抵抗素子により与え等得る負性抵抗の大きさを減らすステップと、前記ループノードに正極性の抵抗を加えるステップとを有し、負性抵抗をアクティブにする前記ステップが、正極性の抵抗を連続的な順番で除去するステップと、負性抵抗素子により与えられる負性抵抗の大きさを連続的な順番で大きくするステップとを有する付記１６記載の方法。
本発明の第１実施例によるオシレータの概略図である。 図１に示される本発明によるオシレータで使用される遅延段の概略図である。 図１に示される本発明によるオシレータで使用される遅延段の概略図である。 図１に示される本発明によるオシレータで使用される負性抵抗素子例を示す図である。 図１に示される本発明によるオシレータで使用される負性抵抗素子例を示す図である。 図１に示される本発明によるオシレータで使用される負性抵抗素子例を示す図である。 図１に示される本発明によるオシレータで使用される負性抵抗素子例を示す図である。 本発明の第２実施例によるオシレータの概略図である。 本発明によるスタート回路(制御チェーン)の遅延段の一例を示す図である。 本発明によるスタート回路(制御チェーン)の遅延段の一例を示す図である。 本発明の第３実施例によるオシレータの概略図である。 本発明の第４実施例によるオシレータの概略図である。 本発明の第５実施例によるオシレータの概略図である。 図１３に示される本発明の第５実施例よるオシレータのためのバイアス電圧発生器の一例を示す概略図である。
符号の説明
１００，２００，３００，４００，５００ オシレータ
N0−N73 ノード
T1−T23 トランジスタ
G0-G11 負性抵抗素子
D1−D60 遅延段
Vdd 供給電圧

Claims (10)

  1. 互いに直列に結合された第１の複数の遅延段のループと、
    互いに直列に結合された第２の複数の遅延段の制御チェーンとを有する多相電子オシレータであって、
    前記ループは前記第１のリングおよび前記第２のリングからなる２つの同心状リングをなすように２周する形で折り畳まれた配位を有し、
    前記制御チェーンの両端は第１端子及び第２端子となっており、
    前記第１のリング上の遅延段の間の各ノードと、前記第２のリング上の遅延段の間の対応するノードは、それぞれ対応する負性抵抗素子の第１出力および第２出力に結合されており、各負性抵抗素子の各出力は、第１電圧レベル及び第２電圧レベルの間で切替可能であり且つ電圧レベル間の遷移の少なくとも一部の間に負性抵抗を出力に結合された信号に提供可能であり、前記第１及び第２電圧レベルは逆の定常状態点にあり、各負性抵抗素子は、その出力での電圧を逆の定常状態点に向けて動かすための且つ外部信号により一方の出力が状態を切り替えるように促される場合に他方の出力を逆の定常状態点に切り替えるためのバイアスを有し、
    前記制御チェーンの遅延段の間の各ノードは対応する制御回路の入力に結合され、各制御回路は少なくとも負性抵抗素子又は前記ループのノードに結合されており、各制御回路は該制御回路の入力での信号に応じて前記ループの前記第１のリング上のノードと前記第２のリング上の対応するノードの間の抵抗が修正されるようにする、
    多相電子オシレータ。
  2. 少なくとも１つの制御回路が、第１の可変コンダクタンス素子及び第２の可変コンダクタンス素子を有し、前記第１の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第１出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第２の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第１の可変コンダクタンス素子の前記変調端子は前記制御チェーン複数のノードのうちの第１ノードに結合され、前記第２の可変コンダクタンス素子の前記変調端子は前記制御チェーンの複数のノードのうちの第２ノードに結合され、前記第１及び第２ノードは異なる請求項１記載の多相電子オシレータ。
  3. 少なくとも１つの制御回路は、第１の可変コンダクタンス素子及び第２の可変コンダクタンス素子を有し、前記第１の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第１出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第２の可変コンダクタンス素子はソースの電位に結合された第１コンダクション端子と、各負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記第１及び第２の可変コンダクタンス素子の前記変調端子は前記制御チェーンの複数のノードのうち或るノードに結合される請求項１記載の多相電子オシレータ。
  4. 少なくとも１つの制御回路が可変コンダクタンス素子を有し、前記可変コンダクタンス素子は対応する負性抵抗素子の第１出力に結合された第１コンダクション端子と、該対応する負性抵抗素子の第２出力に結合された第２コンダクション端子と、第１及び第２コンダクション端子間のコンダクタンスを制御する信号を受信する変調端子とを有し、前記可変コンダクタンス素子の前記変調素子は、前記制御チェーン複数のノード中の或るノードに結合される請求項１記載の多相電子オシレータ。
  5. 少なくとも１つの負性抵抗素子が、第１及び第２出力に与えられる抵抗値を制御する信号を受信する入力を有し、該入力される信号は、各出力で与えられる抵抗を負の値から非負の値に変更することができ、少なくとも１つの制御回路は、少なくとも１つの負性抵抗素子の入力と前記制御チェーンの複数のノード中の或るノードとの間に電気接続部を有する請求項１記載の多相電子オシレータ。
  6. 請求項１記載の多相電子オシレータを始動させる方法であって、
    (a)前記制御回路により、前記ループの前記第１のリング上のノードと前記第２のリング上の対応するノードの間の負性抵抗を非アクティブにするステップと、
    (b)前記制御回路により、前記ループの前記第１のリング上のノードと前記第２のリング上の対応するノードの間の負性抵抗を連続的な順番でアクティブにするステップと、
    を有する方法。
  7. 負性抵抗を非アクティブにする前記ステップが、前記ループのノードに正極性の抵抗を加えるステップを有し、負性抵抗をアクティブにする前記ステップが、前記正極性の抵抗を連続的な順番で除去するステップを有する請求項６記載の方法。
  8. 負性抵抗を非アクティブにする前記ステップが、前記ループのノードの電圧をクランプするステップを有し、負性抵抗をアクティブにする前記ステップが、前記ループのノードの電圧のクランプを連続的な順番で解除するステップを有する請求項６記載の方法。
  9. 負性抵抗を非アクティブにする前記ステップが、負性抵抗素子を非アクティブにするステップを有し、負性抵抗をアクティブにする前記ステップが、負性抵抗素子を連続的な順番でアクティブにするステップを有する請求項６記載の方法。
  10. 負性抵抗を非アクティブにする前記ステップが、負性抵抗素子により与えられる負性抵抗の大きさを減らすステップと、前記ループのノードに正極性の抵抗を加えるステップとを有し、負性抵抗をアクティブにする前記ステップが、前記正極性の抵抗を連続的な順番で除去するステップと、負性抵抗素子により与えられる負性抵抗の大きさを連続的な順番で大きくするステップとを有する請求項６記載の方法。
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