KR102477594B1 - 소스 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

실시 예는 데이터를 저장하는 래치부, 래치부에 저장된 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 아날로그-디지털 변환부, 아날로그 신호들을 증폭 또는 버퍼링하고 증폭 또는 버퍼링된 결과를 출력하는 복수의 증폭기들, 복수의 출력 패드들, 및 아날로그-디지털 변환부와 복수의 출력 패드들 사이에 연결되고 복수의 증폭기들에 대응되는 복수의 출력 스위치들, 및 소스 출력 인에이블 신호에 기초하여 복수의 출력 스위치들을 제어하기 위한 복수의 스위치 제어 신호들을 생성하는 출력 제어부를 포함하고, 서로 대응되는 복수의 증폭기들과 출력 스위치들은 복수의 그룹들로 구분되고, 복수의 그룹들 각각에 포함되는 출력 스위치들에 제공되는 스위치 제어 신호들은 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖고, 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다르다.

Description

소스 드라이버 및 이를 포함하는 디스플레이 장치{A SOURCE DRIVER AND A DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 소스 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치, 예컨대, LCD(Liquid Crystal Display)는 전기장에 의해 분자 배열이 변하는 액정의 광학적 성질을 이용하여 액정 셀들의 광투과율을 조절함으로써, 영상을 표시하는 장치로서, 디스플레이 패널 및 디스플레이 패널에 데이터를 제공하는 소스 드라이버를 포함할 수 있다.
일반적을 소스 드라이버는 영상 정보가 디스플레이 패널로 출력되는 타이밍을 제어하기 위하여 채널들의 래치들 타이밍 컨트롤러부터 데이터를 수신하는 타이밍과 관련된 래치 신호를 사용한다.
실시 예는 복수의 채널들을 포함하는 각 그룹별로 출력 시점을 제어할 수 있는 소스 드라이버 및 이를 포함하는 디스플레이 장치를 제공한다.
실시 예에 따른 소스 드라이버는 데이터를 저장하는 래치부; 상기 래치부에 저장된 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 아날로그-디지털 변환부; 상기 아날로그 신호들을 증폭 또는 버퍼링하고, 증폭 또는 버퍼링된 결과를 출력하는 복수의 증폭기들; 복수의 출력 패드들; 상기 아날로그-디지털 변환부와 상기 복수의 출력 패드들 사이에 연결되고 상기 복수의 증폭기들에 대응되는 복수의 출력 스위치들; 및 소스 출력 인에이블 신호에 기초하여, 상기 복수의 출력 스위치들을 제어하기 위한 복수의 스위치 제어 신호들을 생성하는 출력 제어부를 포함하고, 서로 대응되는 상기 복수의 증폭기들과 상기 출력 스위치들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 각각에 포함되는 출력 스위치들에 제공되는 스위치 제어 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖고, 상기 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다르다.
상기 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일할 수 있다.
상기 출력 스위치들 각각은 상기 증폭기들 중 대응하는 어느 하나의 입력 단자와 상기 아날로그 신호들을 출력하는 상기 아날로그-디지털 변환부의 출력 단자들 중 대응하는 어느 하나 사이에 연결될 수 있다.
상기 출력 스위치들 각각은 상기 증폭기들 중 대응하는 어느 하나의 출력 단자와 상기 출력 패드들 중 대응하는 어느 하나 사이에 연결될 수 있다.
상기 소스 출력 인에이블 신호는 상기 증폭기들의 출력들이 상기 출력 패드들로 통하여 출력될 수 있다.
상기 소스 드라이버는 클럭과 데이터를 포함하는 입력 신호를 수신하고, 수신된 상기 입력 신호로 로부터 클럭 신호를 복원하고 복원된 클럭 신호를 이용하여 서로 다른 시간 지연을 갖는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들을 이용하여 내부 클럭 신호를 생성하는 클럭 복원부; 및 상기 내부 클럭 신호를 이용하여 상기 입력 신호로부터 영상에 관한 데이터를 복원하고, 복원된 데이터를 상기 래치부로 제공하는 로직 제어부를 포함할 수 있다.
상기 로직 제어부는 상기 입력 신호와 상기 내부 클럭 신호를 이용하여 상기 소스 출력 인에이블 신호를 생성할 수 있다.
상기 출력 제어부는 상기 클럭 복원부로부터 상기 복수의 클럭 신호들을 수신하고, 상기 로직 제어부로부터 소스 출력 인에이블 신호와 선택 신호를 수신하고, 상기 선택 신호에 기초하여 상기 복수의 클럭 신호들을 분주하고 시간 지연시킨 결과에 따른 채널 클럭 신호들을 생성하고, 상기 선택 신호에 기초하여 상기 소스 출력 인에이블 신호를 시간지연시킨 결과에 따른 채널 신호를 생성하는 채널 신호 발생부; 및 상기 채널 신호 발생기로부터 상기 복수의 채널 클럭 신호들과 상기 채널 신호를 수신하고, 수신된 상기 복수의 채널 클럭 신호들과 상기 채널 신호를 이용하여 상기 스위치 제어 신호들을 생성하는 채널 클럭 신호 제어부를 포함할 수 있다.
다른 실시 예에 따른 소스 드라이버는 복수의 출력 패드들; 상기 복수의 출력 패드들로 구동 신호들을 제공하기 위한 복수의 구동부들; 및 소스 출력 인에이블 신호에 기초하여 스위치 제어 신호들을 생성하는 출력 제어부를 포함하고, 상기 복수의 구동부들 각각은 데이터를 저장하기 위한 래치부; 상기 래치부에 저장된 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 아날로그-디지털 변환부; 상기 아날로그 신호들을 증폭 또는 버퍼링하고, 증폭 또는 버퍼링된 결과를 출력하는 복수의 증폭기들을 포함하는 출력부; 및 상기 아날로그-디지털 변환부와 상기 복수의 출력 패드들 중 대응하는 어느 하나에 사이에 연결되고, 상기 스위치 제어 신호들 중 대응하는 어느 하나에 의하여 제어되는 출력 스위치를 포함하고, 상기 복수의 구동부들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 각각은 2개 이상의 구동부들을 포함하고, 상기 복수의 그룹들 각각에 포함되는 구동부들의 출력 스위치들에 제공되는 스위치 제어 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖고, 상기 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다르고, 상기 소스 출력 인에이블 신호는 상기 증폭기들의 출력들이 상기 출력 패드들을 통하여 출력되는 것을 제어한다.
상기 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일할 수 있다.
상기 복수의 그룹들 각각에 포함되는 출력 스위치들 각각은 상기 복수의 그룹들 각각에 포함되는 증폭기들 중 대응하는 어느 하나의 입력 단자와 상기 아날로그 신호들을 출력하는 상기 아날로그-디지털 변환부의 출력단들 중 대응하는 어느 하나 사이에 연결될 수 있다.
상기 복수의 그룹들 각각에 포함되는 출력 스위치들 각각은 상기 복수의 그룹들 각각에 포함되는 증폭기들 중 대응하는 어느 하나의 출력 단자와 상기 출력 패드들 중 대응하는 어느 하나 사이에 연결될 수 있다.
클럭과 데이터를 포함하는 입력 신호를 수신하고, 수신된 상기 입력 신호로 로부터 클럭 신호를 복원하고 복원된 클럭 신호를 이용하여 서로 다른 시간 지연을 갖는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들을 이용하여 내부 클럭 신호를 생성하는 클럭 복원부; 및 상기 내부 클럭 신호를 이용하여 상기 입력 신호로부터 영상에 관한 데이터를 복원하고, 복원된 데이터를 상기 래치부로 제공하는 로직 제어부를 포함할 수 있다.
상기 로직 제어부는 상기 입력 신호와 상기 내부 클럭 신호를 이용하여 상기 소스 출력 인에이블 신호를 생성할 수 있다.
상기 출력 제어부는 상기 복수의 그룹들 각각에 대응되는 복수의 채널 신호 발생기들; 및 상기 복수의 채널 신호 발생기들에 대응되는 복수의 채널 클럭 신호 제어부들을 포함하고, 상기 복수의 채널 신호 발생기들 각각은 상기 클럭 복원부로부터 상기 복수의 클럭 신호들을 수신하고, 상기 로직 제어부로부터 상기 소스 출력 인에이블 신호와 선택 신호들 중 대응하는 어느 하나를 수신하고, 상기 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 복수의 클럭 신호들을 분주하고 시간 지연시킨 결과에 따른 채널 클럭 신호들을 생성하고, 상기 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 소스 출력 인에이블 신호를 시간지연시킨 결과에 따른 채널 신호를 생성하고, 상기 복수의 채널 클럭 신호 제어부들 각각은 상기 복수의 채널 신호 발생기들 중 대응하는 어느 하나로부터 제공되는 채널 클럭 신호들과 채널 신호를 이용하여 상기 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들을 생성할 수 있다.
상기 복수의 그룹들 각각에 포함되는 채널 신호 발생기로부터 생성되는 채널 클럭 신호들 중 이웃하는 2개의 채널 클럭 신호들 간의 지연 시간의 차이는 서로 동일할 수 있다.
상기 복수의 채널 신호 발생기들로부터 생성되는 채널 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 가질 수 있다.
상기 복수의 그룹들 중 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 채널 클럭 신호들 간의 지연 시간의 차이는 상기 복수의 그룹들 중 다른 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 클럭 신호들 간의 지연 시간의 차이와 서로 다를 수 있다.
상기 복수의 채널 클럭 신호 제어부들 각각은 상기 채널 클럭 신호들에 대응하는 쉬프트 레지스터들을 포함하고, 상기 쉬프트 레지스터들 각각은 상기 채널 신호를 수신하고, 상기 채널 클럭 신호들 중 대응하는 어느 하나에 동기시켜 상기 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들을 생성할 수 있다.
실시 예에 따른 디스플레이 장치는 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널; 상기 데이터 라인들을 구동하기 위한 데이터 드라이버; 및 상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함하고, 상기 데이터 드라이버는 상술한 실시 예에 따른 소스 드라이버이다.
실시 예는 디스플레이 패널을 구동하기 위한 소스 드라이버에서 일정한 단위의 채널 그룹들을 시간 차이를 갖도록 구동할 수 있고, 이로 인하여 디스플레이 패널들의 채널들 간의 편차에 의한 화상 문제를 해결할 수 있다.
또한 실시 예는 채널 그룹별로 구동 시점을 조정함으로써, 디스플레이 패널들의 화소들의 위치에 따른 게이트 신호들의 편차를 보상해주는 효과를 가질 수 있고, 이로 인하여 안정화된 화상을 구현할 수 있다.
도 1은 실시 예에 따른 소스 드라이버의 구성도를 나타낸다.
도 2a는 도 1의 출력부의 일 실시 예를 나타낸다.
도 2b는 도 1의 출력부의 다른 실시 예를 나타낸다.
도 3은 도 1의 출력 제어부의 일 실시 예를 나타낸다.
도 4는 도 3의 제1 채널 신호 발생기로부터 출력되는 채널 클럭 신호들 및 제1 채널 신호의 타이밍도를 나타낸다.
도 5는 도 3의 제1 채널 클럭 신호 제어부로부터 출력되는 스위치 제어 신호들을 나타낸다.
도 6은 도 3의 제1 채널 클럭 신호 제어부의 일 실시 예를 나타낸다.
도 7은 도 2a의 출력 스위치를 제어하는 제1 스위치 제어 신호 및 제1 증폭기의 입력과 소스 드라이버의 출력의 타이밍도를 나타낸다.
도 8은 소스 드라이버의 각 그룹의 드라이빙 시간을 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1은 실시 예에 따른 소스 드라이버(100)의 구성도를 나타낸다.
도 1을 참조하면, 소스 드라이버(100)는 클럭 복원부(110), 로직 제어부(120), 래치부(120), 레벨 쉬프터(130), 디지털-아날로그 변화기(140), 출력부(150), 및 출력 제어부(160)를 포함한다.
클럭 복원부(110)는 타이밍 컨트롤러(205)로부터 클럭 및 데이터(Data)가 포함된 입력 신호(C_Data)를 수신한다. 예컨대, 타이밍 컨트롤러(205)로부터 클럭 복원부(110)로 수신되는 입력 신호(C_Data)는 클럭 임베디드 데이터(clock embeded data)일 수 있다. 또한 예컨대, 입력 신호(C_Data)에는 더미 신호(Dummy Signal)가 더 포함될 수도 있다.
클럭 복원부(110)는 입력 신호(C_Data)로부터 클럭 신호을 복원하고, 복원된 클럭 신호를 생성할 수 있다.
클럭 복원부(110)는 서로 다른 위상을 갖는 복수의 클럭 신호들(CS<1:n>)을 생성한다.
예컨대, 클럭 복원부(110)는 복원된 클럭 신호를 이용하여 서로 다른 위상을 갖는 복수의 클럭 신호들(CS<1:n>)을 생성할 수 있다.
예컨대, 클럭 복원부(110)는 복원된 클럭 신호를 시간 지연시킴으로써 서로 다른 시간 지연을 갖는 복수의 클럭 신호들(CS<1:n>)을 생성할 수 있다.
예컨대, 복수의 클럭 신호들(CS<1:n>)은 동일한 주파수를 가질 수 있고, 복원된 클럭을 기준으로 서로 다른 시간 지연을 가질 수 있다.
예컨대, 클럭 복원부(110)는 복수의 클럭 신호들(CS<1:n>)을 생성하기 위한 지연 고정 루프(Delay Locked Loop, DLL)을 구비할 수 있다.
클럭 복원부(110)는 복수의 클럭 신호들(CS<1:n>)을 이용하여 내부 클럭 신호(PCLK)를 생성할 수 있다.
예컨대, 클럭 복원부(110)는 복수의 클럭 신호들(CS<1:n>) 중 어느 하나를 선택하고, 선택된 어느 하나의 클럭 신호를 내부 클럭 신호(PCLK)로 출력할 수 있다.
로직 제어부(120)는 클럭 복원부(110)로부터 입력 신호(C_Data) 및 내부 클럭 신호(PCLK)를 수신한다.
로직 제어부(120)는 내부 클럭 신호(PCLK)를 이용하여 입력 신호(C_Data)로부터 영상에 관한 데이터(Data1)를 복원하고, 복원된 데이터(Data1)를 병렬 데이터로 변환하여 래치부(130)에 제공한다.
예컨대, 로직 제어부(120)는 내부 클럭 신호(PCLK)에 동기되어 입력 신호(C_Data)로부터 데이터(Data1)를 복원할 수 있다.
로직 제어부(120)는 입력 신호(C_Data)와 내부 클럭 신호(PCLK)를 이용하여 소스 출력 인에이블 신호(SOE)를 생성할 수 있다.
예컨대, 로직 제어부(120)는 입력 신호(C_Data)에 포함된 시작 신호(start), 종료 신호(End), 및 데이터 인에이블 신호(DE)를 추출하고, 내부 클럭 신호(PCLK)를 이용하여 소스 출력 인에이블 신호(SOE, Source Outpur Enable Signal)를 생성하여 출력할 수 있다. 예컨대, 소스 출력 인에이블 신호(SOE)는 "인에이블 신호" 또는 "CLK1"으로 대체하여 표현될 수 있으며, 증폭기들(161-1 내지 161-m)의 출력들이 출력 패드들(P1 내지 Pm)로 통하여 출력되는 것을 제어하는 신호일 수 있다.
예컨대, 로직 제어부(120)는 내부 클럭 신호(PCLK)에 동기되어 시작 신호(start), 종료 신호(End), 및 데이터 인에이블 신호(DE)을 처리한 결과에 따라 소스 출력 인에이블 신호(SOE)를 생성할 수 있다.
래치부(120)는 로직 제어부(120)로부터 제공되는 병렬 데이터(Data1)를 저장한다.
예컨대, 래치부(120)는 제1 래치부(122) 및 제2 래치부(124)를 포함할 수 있다. 제1 래치부(122)는 로직 제어부(120)로부터 제공되는 병렬화된 데이터를 저장한다. 예컨대, 제1 래치부(122)는 복수의 제1 래치들(미도시)을 포함할 수 있다.
제2 래치부(124)는 제1 래치부(122)에 저장된 데이터를 수신하여 저장한다. 예컨대, 제2 래치부(124)는 제1 래치부(122)에 포함된 복수의 제1 래치들에 대응하는 제2 래치들(미도시)을 포함할 수 있다.
레벨 쉬프터부(140)는 제2 래치부(124)로부터 제공되는 데이터의 레벨을 변환하여 출력한다. 예컨대, 레벨 쉬프터부(140)는 제2 래치부(124)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨(제1 레벨보다 높음)의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(140)는 제2 래치부(124)의 제2 래치들과 대응하는 복수의 레벨 쉬프터들(미도시)을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(150)는 레벨 쉬프터부(140)의 출력(디지털 데이터)을 아날로그 신호로 변환한다.
예컨대, 디지털-아날로그 변환부(150)는 레벨 쉬프터부(140)의 출력에 기초하여 전원 공급부(미도시)에 의하여 제공되는 계조 전압들 중 어느 하나를 선택하여 출력할 수 있다.
예컨대, 전원 공급부(미도시)는 공급 전압원(VDD2)과 기저 전압원(GND) 사이에 직렬로 접속되는 다수의 저항들로 구현될 수 있고, 다수 단계, 예컨대, 256 단계로 나누어지는 계조 전압들을 발생할 수 있다.
출력부(160)는 디지털-아날로그 변환부(150)로부터 출력되는 신호(DA1 내지 DAm)를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 신호(Y1 ~ Ym, m>1인 자연수)를 출력한다.
출력부(160)는 디스 플레이 패널의 데이터 라인들과 연결되기 위한 복수의 출력 패드들, 디지털-아날로그 변환부(150)와 출력 패드들 사이에 연결되고 스위치 제어 신호들에 의하여 제어되는 출력 스위치들, 및 디지털-아날로그 변환부(150)의 출력들(DA1 내지 DAm)을 증폭하거나 버퍼링하기 위한 증폭기들을 포함할 수 있다.
출력부(160)의 복수의 증폭기들은 디스플레이 패널의 채널들 또는 데이터 라인들에 대응할 수 있으며, 대응하는 채널 또는 데이터 라인으로 아날로그 신호인 구동 신호를 제공할 수 있다.
소스 드라이버(100)는 인버전 방식의 구동을 위하여 디지털-아날로그 변환부 사이에 연결되는 멀티플렉서부를 더 포함할 수 있다.
멀티플렉서부는 디지털-아날로그 변환부의 출력들(DA1 내지 DAm) 중 어느 하나를 선택하여 출력부의 증폭기들 중 선택된 어느 하나에 제공할 수 있다.
멀티플렉서부는 복수의 멀티플렉서들(또는 디코더들)을 포함할 수 있다.
예컨대, 복수의 멀티플렉서들(또는 디코더들) 각각은 극성 제어 신호(POL)에 기초하여, 2개의 멀티플렉서들 중에서 선택된 어느 하나의 출력을 상기 선택된 2개의 멀티플렉서들에 대응하는 2개의 증폭기들 중 어느 하나에 제공할 수 있고, 상기 선택된 2개의 멀티플렉서들 중에서 나머지 다른 하나의 출력을 상기 2개의 증폭기들 중 나머지 다른 하나에 제공할 수 있다.
예컨대, 상기 선택된 2개의 멀티플렉서들은 상기 복수의 멀티플렉서들 중에서 인접하여 위치하는 2개의 멀티플렉서일 수 있으나, 이에 한정되는 것은 아니다.
도 2a는 도 1의 출력부(160)의 일 실시 예를 나타낸다.
도 2a를 참조하면, 출력부(160)는 복수의 증폭기들(161-1 내지 161-m, m>1인 자연수), 복수의 출력 패드들(P1 내지 Pm), 및 복수의 출력 스위치들(165-1 내지 165-m)을 포함할 수 있다.
복수의 증폭기들(161-1 내지 161-m) 각각은 아날로그 디지털 변환부(150)로부터 출력되는 신호들(DA1 내지 DAm) 중 대응하는 어느 하나의 출력을 증폭 또는 버퍼링할 수 있다.
복수의 출력 스위치들(165-1 내지 165-m)은 증폭기들(161-1 내지 161-m)에 대응하여 구비될 수 있고, 스위치 제어 신호들(CSW1 내지 CSWm, m>1인 자연수) 중 대응하는 어느 하나에 의하여 제어될 수 있다.
복수의 출력 스위치들(165-1 내지 165-m) 각각은 디지털-아날로그 변환부(150)의 출력들(DA1 내지 DAm) 중 대응하는 어느 하나의 출력을 출력 패드들(P1 내지 Pm, m>1인 자연수) 중 대응하는 어느 하나로 전달할 수 있다.
출력 스위치들(165-1 내지 165-m) 각각은 증폭기들(161-1 내지 161-m) 중 대응하는 어느 하나의 출력 단자와 출력 패드들(P1 내지 Pm) 중 대응하는 어느 하나 사이에 연결될 수 있다.
출력부(160)는 복수의 레벨 쉬프터들(162-1 내지 162-m), 및 복수의 버퍼들(163-1 내지 163-m)을 더 포함할 수 있다.
복수의 레벨 쉬프터들(162-1 내지 162-m) 각각은 스위치 제어 신호들(CSW1 내지 CSWm, m>1인 자연수) 중 대응하는 어느 하나의 레벨을 변환하고, 레벨 변환된 스위치 제어 신호를 출력한다. 예컨대, 레벨 쉬프터들(162-1 내지 162-m) 각각은 대응하는 스위치 제어 신호의 레벨을 높게 변환할 수 있다.
복수의 버퍼들(163-1 내지 163-m) 각각은 복수의 레벨 쉬프터들(162-1 내지 162-m) 중 대응하는 어느 하나의 출력을 버퍼링하고, 버퍼링된 결과에 따른 스위치 제어 신호를 출력할 수 있다.
도 2b는 도 1의 출력부(160)의 다른 실시 예를 나타낸다. 도 2b와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다. 도 2a의 출력 스위치들(165-1 내지 165-m)과 비교할 때, 도 2b의 출력 스위치들(167-1 내지 167-m은 연결 위치가 다르다.
도 2b를 참조하면, 출력 스위치들(167-1 내지 167-m, m>1인 자연수) 각각은 아날로그 신호들(DA1 내지 DAm)을 출력하는 아날로그-디지털 변환부(150)의 출력 단자들 중 대응하는 어느 하나와 증폭기들(161-1 내지 161-m) 중 대응하는 어느 하나의 입력 단자 사이에 연결될 수 있다.
예컨대, 출력 스위치들(167-1 내지 167-m, m>1인 자연수)은 아날로그-디지털 변환부(150)의 아날로그-디지털 변환기들 중 대응하는 어느 하나의 출력 단자와 증폭기들(161-1 내지 161-m) 중 대응하는 어느 하나의 입력 단자 사이에 연결될 수 있다.
멀티플렉서부를 포함하는 실시 예에서는 출력 스위치들은 멀티플렉서부의 출력단과 증폭기들(161-1 내지 161-m) 중 대응하는 어느 하나의 입력 단자 사이에 연결될 수도 있다.
출력 제어부(170)는 복수의 클럭 신호들(CS<1:n>) 및 내부 클럭 신호(PCLK)에 기초하여 출력 스위치들(165-1 내지 165-m, 또는 167-1 내지 167-m)을 제어하기 위한 스위치 제어 신호들(CSW1 내지 CSWm)을 생성할 수 있다.
도 1에 도시된 소스 드라이버(100)는 복수의 채널들 또는 복수의 출력 패드들(P1 내지 Pm)을 구동하기 위한 복수의 구동부들을 포함할 수 있다. 복수의 구동부들은 복수의 그룹들로 구분될 수 있다.
에컨대, 복수의 그룹들 각각에 포함되는 출력 스위치들에 제공되는 스위치 제어 신호들은 소스 출력 인에이블 신호(SOE)를 기준으로 서로 다른 지연 시간을 가질 수 있다.
또한 예컨대, 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
다른 실시 예에서는 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 다를 수 있다. 예컨대, 각 그룹에 제공되는 스위치 제어 신호들 중 어느 하나의 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 각 그룹에 제공되는 스위치 제어 신호들 중 다른 어느 하나의 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다를 수도 있다.
복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다를 수 있다.
예컨대, 복수의 그룹들 중 어느 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 복수의 그룹들 중 다른 어느 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다를 수 있다.
도 3은 도 1의 출력 제어부(170)의 일 실시 예를 나타낸다.
도 3을 참조하면, 출력 제어부(170)는 복수의 그룹들에 대응되는 복수의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수)을 포함하는 채널 신호 발생부(210), 및 복수의 채널 신호 발생기들에 대응되는 복수의 채널 클럭 신호 제어부들(220-1 내지 220-K, K>1인 자연수)을 포함하는 채널 클럭 신호 제어부(220)를 포함할 수 있다.
예컨대, 복수의 채널 신호 발생기들(210-1 내지 210-K)은 제1 내지 제K 채널 신호 발생기들을 포함할 수 있다.
채널 신호 발생부는(210)는 클럭 복원부(110)로부터 복수의 클럭 신호들(CS<1:r>, r>1인 자연수)을 수신하고, 로직 제어부(120)로부터 소스 출력 인에이블 신호(SOE) 및 선택 신호(OP1 내지 OPK, K>1인 자연수)를 수신하고, 선택 신호(OP1 내지 OPK, K>1인 자연수)에 기초하여 복수의 클럭 신호들(CS<1:r>, r>1인 자연수)을 분주하고 시간 지연시킨 결과에 따른 채널 클럭 신호들(CS1<1:r> 내지 CSK<1:r>, r>1인 자연수)을 생성하고, 선택 신호에 기초하여 소스 출력 인에이블 신호(SOE)를 시간지연시킨 결과에 따른 채널 신호(CS1_SOE 내지 CSK_SOE)를 생성한다.
예컨대, 복수의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수) 각각은 복수의 클럭 신호들(CS<1:r>, r>1인 자연수) 및 선택 신호들(OP1 내지 OPK, K>1인 자연수) 중 대응하는 어느 하나를 수신할 수 있다.
복수의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수) 각각은 선택 신호들(OP1 내지 OPK, K>1인 자연수) 중 대응하는 어느 하나에 기초하여 복수의 클럭 신호들(CS<1:n>)을 분주하고, 시간지연시키고, 그 결과에 따른 채널 클럭 신호들(CS1<1:r> 내지 CSK<1:r>, K>1인 자연수, r≤n인 자연수)을 출력할 수 있다.
또한 복수의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수) 각각은 선택 신호들(OP1 내지 OPK, K>1인 자연수) 중 대응하는 어느 하나에 기초하여 소스 출력 인에이블 신호(SOE)를 시간지연시키고, 그 결과에 따른 채널 신호들(CS1_SOE 내지 CSK_SOE, K>1인 자연수)를 생성할 수 있다.
도 4는 도 3의 제1 채널 신호 발생기(210-1)로부터 출력되는 채널 클럭 신호들(CS1<1:r>) 및 제1 채널 신호(CS1_SOE)의 타이밍도를 나타낸다. 예컨대, 도 4는 복수의 그룹들 중에서 제1 그룹에 대응되는 채널 클럭 신호들(CS1<1:r>) 및 제1 채널 신호(CS1_SOE)의 타이밍도일 수 있다.
도 4를 참조하면, 채널 클럭 신호들(CS1<1:r>) 각각은 선택 신호(OP1)에 기초하여, 복수의 클럭 신호들(CS<1:n>) 중 대응하는 어느 하나가 분주되고, 시간 지연된 신호일 수 있다.
도 4에서는 채널 클럭 신호들(CS1<1:r>) 각각은 복수의 클럭 신호들(CS<1:n>) 중 대응하는 어느 하나가 2분주되어 주기가 2배가 된 신호일 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 채널 클럭 신호들(CS1<1:r>) 각각은 복수의 클럭 신호들(CS<1:n>) 중 대응하는 어느 하나가 R(R은 양의 실수) 분주된 신호일 수 있다. 예컨대, R은 1을 초과하는 양의 실시일 수 있다.
또한 이웃하는 채널 클럭 신호들(CS1<1:r>)은 대응하는 선택 신호(OP1)에 기초하여, 서로 기준 지연 시간(Δt × j, j>1인 실수)만큼 시간 차이를 가질 수 있다. 여기서 j는 대응하는 선택 신호(OP1)에 의하여 결정될 수 있다.
예컨대, 기준 지연 시간(Δt)은 이웃하는 클럭 신호들(예컨대, CS<Q>와 CS<Q+1>, Q>1인 자연수) 간의 시간 지연 차이일 수 있다.
제1 채널 신호(CS1_SOE)는 소스 출력 인에이블 신호(SOE)가 제1 시간 지연(t1)만큼 지연된 신호일 수 있다. 제1 시간 지연(t1)은 제1 선택 신호(OP1)에 의하여 결정될 수 있다.
복수의 그룹들에 대응되는 복수의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수)로부터 출력되는 채널 신호들(CS1_SOE 내지 CSK_SOE) 각각은 소스 출력 인에이블 신호(SOE)를 기준으로 서로 다른 시간 지연을 가질 수 있다.
예컨대, 이웃하는 2개의 채널 신호 발생기들(210-1 내지 210-K, K>1인 자연수)로부터 출력되는 이웃하는 2개의 채널 신호들 간에는 서로 동일하는 시간 지연 차이가 존재할 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 복수의 채널 신호들(CS1_SOE 내지 CSK_SOE) 중에서 적어도 하나의 이웃하는 2개의 채널 신호들 간에는 서로 다른 시간 지연 차이가 존재할 수 있다.
복수의 채널 클럭 신호 제어부들(220-1 내지 220-K) 각각은 복수의 채널 신호 발생기들(210-1 내지 210-K) 중 대응하는 어느 하나로부터 제공되는 채널 클럭 신호들(CS1<1:m> 내지 CSK<1:m>)과 채널 신호(CS1_SOE 내지 CSK_SOE)를 수신한다.
복수의 채널 클럭 신호 제어부들(220-1 내지 220-K) 각각은 복수의 채널 신호 발생기들 중 대응하는 어느 하나로부터 제공되는 채널 클럭 신호들과 채널 신호를 이용하여 복수의 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들을 생성할 수 있다.
복수의 채널 클럭 신호 제어부들(220-1 내지 220-K) 각각은 수신된 채널 신호를 수신된 채널 클럭 신호들에 의하여 동기화 또는 클럭킹(clocking)함으로써, 복수의 스위치 제어 신호들(CSW1<1:i> 내지 CSWK<1:i>)을 생성할 수 있다.
도 5는 도 3의 제1 채널 클럭 신호 제어부(220-1)로부터 출력되는 스위치 제어 신호들(CSW1<1:i>)을 나타낸다.
도 5를 참조하면, 복수의 스위치 제어 신호들(CSW1<1:i> 내지 CSWK<1:i>) 각각은 제1 채널 신호(CS1_SOE)를 복수의 채널 클럭 신호들(CS1<1:m> 내지 CSK<1:m>) 중 대응하는 어느 하나에 의하여 동기화 또는 클럭킹함으로써, 생성될 수 있다.
이웃하는 2개의 스위치 제어 신호들(CSW1<1:i> 내지 CSWK<1:i>) 사이에는 기준 지연 시간(Δt × j, j>1인 실수)만큼 시간 차이가 존재할 수 있다.
예컨대, 복수의 그룹들 각각에 포함되는 구동부들의 출력 스위치들에 제공되는 스위치 제어 신호들(CSW1<1:i> 내지 CSWK<1:i>)은 소스 출력 인에이블 신호(SOE)를 기준으로 서로 다른 지연 시간을 가질 수 있다.
예컨대, 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다를 수 있다.
또한 예컨대, 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 다를 수도 있다.
복수의 그룹들 중 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 채널 클럭 신호들 간의 지연 시간의 차이는 복수의 그룹들 중 다른 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 클럭 신호들 간의 지연 시간의 차이와 서로 다를 수 있다.
각 채널 클럭 신호 제어부(예컨대, 220-1)는 채널 클럭 신호들(예컨대, CS1<1:r>)에 대응하는 쉬프트 레지스터들을 포함할 수 있다.
어느 하나의 채널 클럭 신호 제어부에 포함된 쉬프트 레지스터들 각각은 채널 신호(예컨대, CS1_SOE)를 수신하고, 채널 클럭 신호들(예컨대, CS1<1:r>) 중 대응하는 어느 하나에 동기시켜 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들(예컨대, CSW1<1:i>)을 생성할 수 있다.
도 6은 도 3의 제1 채널 클럭 신호 제어부(220-1)의 일 실시 예를 나타낸다.
도 6의 제1 채널 클럭 신호 제어부(220-1)에 대한 설명은 나머지 다른 채널 클럭 신호 제어부(220-1)에도 동일 또는 유사하게 적용될 수 있다.
도 6을 참조하면, 제1 채널 클럭 신호 제어부(220)는 채널 클럭 신호들(CS1 내지 CS1<m>) 각각에 대응하는 적어도 하나의 쉬프트 레지스터(601)를 포함할 수 있다.
예컨대, 제1 채널 클럭 신호 제어부(220)는 채널 클럭 신호들(CS1 내지 CS1<m>) 각각에 대응하는 2개 이상의 쉬프트 레지스터들(601)을 포함할 수 있다.
예컨대, 쉬프트 레지스터(601)는 적어도 하나의 플립플롭으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
채널 클럭 신호들(CS1 내지 CS1<m>) 각각에 대응하는 적어도 하나의 쉬프트 레지스터(601)는 제1 채널 신호(CS1_SOE)를 수신한다.
적어도 하나의 쉬프트 레지스터(601)는 수신된 제1 채널 신호(CS1_SOE)를 채널 클럭 신호들(CS1<1:m>)에 동기시켜 스위치 제어 신호들을 생성할 수 있다.
쉬프트 레지스터(601)는 복수 개의 채널들(예컨대, 6개 채널들)에 대응하는 스위치 제어 신호를 생성할 수 있다.
예컨대, 제1 채널 클럭 신호 제어부(220-1)가 채널 클럭 신호들(CS1 내지 CS1<m>) 각각에 대응하여 2개 이상의 쉬프트 레지스터들(601)을 포함하는 경우에는 다음과 같다.
제1 쉬프트 레지스터의 최종단의 출력은 제2 쉬프트 레지스터의 최초단의 입력으로 제공될 수 있다.
예컨대, 제1 및 제2 쉬프트 레지스터들 각각은 동일한 하나의 클럭 신호(CS1<1>)에 의하여 동기되거나 또는 클럭킹될 수 있고, 제1 쉬프트 레지스터는 제2 쉬프트 레지스터에 캐리 신호(carrier signal)을 제공할 수 있고, 제2 쉬프트 레지스터는 제1 쉬프트 레지스터에서 생성되는 스위치 제어 신호들과 1 주기 시간 차이를 갖는 스위치 제어 신호들이 생성될 수 있다.
이웃하는 2개의 클럭 신호들(CS1<1> 내지 CS1<m>) 사이에는 동일한 기준 지연 시간(Δt × j, j>1인 실수)가 존재하므로, 이웃하는 2개의 채널들에 대응하는 2개의 스위치 제어 신호들 간에도 동일한 기준 지연 시간(Δt × j, j>1인 실수)가 존재할 수 있다.
도 7은 도 2a의 출력 스위치(165-1, 및 167-1)를 제어하는 제1 스위치 제어 신호(CSW1) 및 제1 증폭기(161-1)의 입력(DA1)과 소스 드라이버의 출력(Output)의 타이밍도를 나타낸다.
도 7을 참조하면, 제1 스위치 제어 신호(CSW1)가 제1 레벨(예컨대, 로우 레벨)일 때, 증폭기에 의하여 입력(DA1)이 증폭 또는 버퍼링되고, 제1 스위치 제어 신호(CSW1)가 제2 레벨(예컨대, 하이 레벨)일 때 소스 드라이버의 출력(Output)이 패드를 통하여 출력된다. 결국 스위치 제어 신호(CSW1)에 의하여 소스 드라이버의 채널들의 출력 시점이 제어될 수 있다.
도 8은 소스 드라이버(100)의 각 그룹의 드라이빙 시간에 관한 그래프를 나타낸다. X축은 소스 드라이버의 그룹들을 나타내고, Y축은 드라이빙 시간을 나타낸다.
도 8을 참조하면, 소스 드라이버(100)의 채널들을 복수의 그룹들(K 그룹들, K>1인 자연수)로 구분될 수 있다. 예컨대, 복수의 그룹들(예컨대, 제1 내지 제8 그룹들) 각각은 서로 다른 채널들을 포함할 수 있다.
각 그룹 내에서 이웃하는 2개의 채널들을 구동하는 드라이빙 시점들 간의 시간 편차는 동일할 수 있다.
각 그룹은 동일한 개수의 채널들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 서로 다른 그룹들의 구동 시간들(예컨대, T1 내지 T8) 중 적어도 하나는 서로 다를 수 있다.
서로 다른 그룹들에 속하는 이웃하는 2개의 채널들을 구동하는 드라이빙 시점들 간의 시간 편차는 서로 다를 수 있다.
예컨대, 어느 하나의 그룹에 속하는 이웃하는 2개의 채널들을 구동하는 드라이빙 시점들 간의 시간 편차는 다른 어느 하나의 그룹에 속하는 이웃하는 2개의 채널들을 구동하는 드라이빙 시점들 간의 시간 편차와 다를 수 있다.
또한 서로 다른 그룹들에 속하는 채널들을 구동하는 드라이빙 속도들(a1 내지 a8)은 서로 다를 수 있다.
또한 소스 드라이버의 방향성 제어를 통하여 다양한 모양의 드라이빙 타이밍이 나타날 수 있다. 예컨대, 도 8에서 제1 내지 제5 그룹들은 패널의 데이터 라인들 또는 소스 드라이버의 채널들의 좌측에서 우측 방향으로 순차적으로 구동되는 경우이고, 제6 내지 제8 그룹들은 패널의 데이터 라인들 또는 소스 드라이버의 채널들의 우측에서 좌측 방향으로 순차적으로 구동되는 경우일 수 있으나, 이에 한정되는 것은 아니며, 드라이빙의 방향성을 그 반대일 수도 있다.
실시 예는 디스플레이 패널을 구동하기 위한 소스 드라이버에서 일정한 단위의 채널 그룹들을 시간 차이를 갖도록 구동할 수 있고, 이로 인하여 디스플레이 패널들의 채널들 간의 편차에 의한 화상 문제를 해결할 수 있다.
대형화되는 디스플레이 패널의 화소들을 턴 온 또는 턴 오프시켜주는 게이트 신호들은 디스플레이 패널들의 화소들의 위치에 따라 큰 차이를 가질 수 있다. 실시 예는 채널 그룹별로 구동 시점을 조정함으로써, 디스플레이 패널들의 화소들의 위치에 따른 게이트 신호들의 편차를 보상해주는 효과를 얻을 수 있고, 이로 인하여 안정화된 화상을 구현할 수 있다.
도 9는 실시 예에 따른 디스플레이 장치(200)를 나타낸다.
도 9를 참조하면, 디스플레이 장치(200)는 디스플레이 패널(201), 타이밍 컨트롤러(205), 데이터 드라이버부(1210), 및 게이트 드라이버부(1220)를 포함한다.
디스플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221), 열(cloumn)을 이루는 데이터 라인들(1231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소들(pixels)을 포함할 수 있다.
화소들은 게이트 라인들(1221)과 데이터 라인들(1231)에 연결되며, 행과 열을 갖는 매트릭스 형태로 배열될 수 있다.
화소들 각각은 게이트 라인과 데이터 라인에 연결되는 트랜지스터(Ta), 및 트랜지스터(Ta)에 연결되는 커패시터(Ca)를 포함할 수 있다.
예컨대, 화소들은 R(Red) 서브 픽셀(sub-pixel), G(Green) 서브 픽셀, 및 B(Blue) 서브 픽셀을 포함할 수 있으며, R, G, B 서브 픽셀들 각각은 게이트 라인과 데이터 라인에 연결되는 트랜지스터(Ta), 및 트랜지스터(Ta)에 연결되는 커패시터(Ca)를 포함할 수 있다.
타이밍 컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 소스 드라이버부(210)를 제어하기 위한 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 제어 신호(G_CONT)를 출력할 수 있다.
도 9에서는 클럭 신호(CLK), 데이터(DATA), 및 제어 신호(CONT)가 1개의 전송 라인을 통하여 데이터 드라이버들(210-1 내지 210-P) 각각에 시분할적으로 전송될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시 예에서는 클럭 신호(CLK), 데이터(DATA), 및 제어 신호(CONT)가 서로 다른 전송 라인들로 데이터 드라이버들(210-1 내지 210-P) 각각에 전송될 수 도 있다.
게이트 드라이버부(1220)는 게이트 라인들(221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 구동 신호들을 게이트 라인들(1221)로 출력할 수 있다.
데이터 드라이버부(1210)는 데이터 라인들 또는 디스플레이 패널의 채널들(1231)을 구동하며, 복수의 데이터 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다. 데이터 드라이버들(210-1 내지 210-P, P>1인 자연수) 각각은 도 1에 도시된 실시 예에 따른 소스 드라이버(100)일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 데이터를 저장하는 래치부;
    상기 래치부에 저장된 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 아날로그-디지털 변환부;
    상기 아날로그 신호들을 증폭 또는 버퍼링하고, 증폭 또는 버퍼링된 결과를 출력하는 복수의 증폭기들;
    복수의 출력 패드들;
    상기 아날로그-디지털 변환부와 상기 복수의 출력 패드들 사이에 연결되고 상기 복수의 증폭기들에 대응되는 복수의 출력 스위치들;
    소스 출력 인에이블 신호에 기초하여, 상기 복수의 출력 스위치들을 제어하기 위한 복수의 스위치 제어 신호들을 생성하는 출력 제어부;
    클럭과 데이터를 포함하는 입력 신호를 수신하고, 수신된 상기 입력 신호로 로부터 클럭 신호를 복원하고 복원된 클럭 신호를 이용하여 서로 다른 시간 지연을 갖는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들을 이용하여 내부 클럭 신호를 생성하는 클럭 복원부; 및
    상기 내부 클럭 신호를 이용하여 상기 입력 신호로부터 영상에 관한 데이터를 복원하고, 복원된 데이터를 상기 래치부로 제공하는 로직 제어부를 포함하고,
    서로 대응되는 상기 복수의 증폭기들과 상기 출력 스위치들은 복수의 그룹들로 구분되고,
    상기 복수의 그룹들 각각에 포함되는 출력 스위치들에 제공되는 스위치 제어 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖고,
    상기 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다른 소스 드라이버.
  2. 제1항에 있어서,
    상기 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일한 소스 드라이버.
  3. 제1항에 있어서,
    상기 출력 스위치들 각각은 상기 증폭기들 중 대응하는 어느 하나의 입력 단자와 상기 아날로그 신호들을 출력하는 상기 아날로그-디지털 변환부의 출력 단자들 중 대응하는 어느 하나 사이에 연결되는 소스 드라이버.
  4. 제1항에 있어서,
    상기 출력 스위치들 각각은 상기 증폭기들 중 대응하는 어느 하나의 출력 단자와 상기 출력 패드들 중 대응하는 어느 하나 사이에 연결되는 소스 드라이버.
  5. 제1항에 있어서,
    상기 소스 출력 인에이블 신호는 상기 증폭기들의 출력들이 상기 출력 패드들로 통하여 출력되는 것을 제어하는 신호인 소스 드라이버.
  6. 삭제
  7. 제1항에 있어서,
    상기 로직 제어부는 상기 입력 신호와 상기 내부 클럭 신호를 이용하여 상기 소스 출력 인에이블 신호를 생성하는 소스 드라이버.
  8. 제7항에 있어서, 상기 출력 제어부는,
    상기 클럭 복원부로부터 상기 복수의 클럭 신호들을 수신하고, 상기 로직 제어부로부터 소스 출력 인에이블 신호와 선택 신호를 수신하고, 상기 선택 신호에 기초하여 상기 복수의 클럭 신호들을 분주하고 시간 지연시킨 결과에 따른 채널 클럭 신호들을 생성하고, 상기 선택 신호에 기초하여 상기 소스 출력 인에이블 신호를 시간지연시킨 결과에 따른 채널 신호를 생성하는 채널 신호 발생부; 및
    상기 채널 신호 발생부로부터 상기 복수의 채널 클럭 신호들과 상기 채널 신호를 수신하고, 수신된 상기 복수의 채널 클럭 신호들과 상기 채널 신호를 이용하여 상기 스위치 제어 신호들을 생성하는 채널 클럭 신호 제어부를 포함하는 소스 드라이버.
  9. 복수의 출력 패드들;
    상기 복수의 출력 패드들로 구동 신호들을 제공하기 위한 복수의 구동부들; 및
    소스 출력 인에이블 신호에 기초하여 스위치 제어 신호들을 생성하는 출력 제어부를 포함하고,
    상기 복수의 구동부들 각각은,
    데이터를 저장하기 위한 래치부;
    상기 래치부에 저장된 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 아날로그-디지털 변환부;
    상기 아날로그 신호들을 증폭 또는 버퍼링하고, 증폭 또는 버퍼링된 결과를 출력하는 복수의 증폭기들을 포함하는 출력부;
    상기 아날로그-디지털 변환부와 상기 복수의 출력 패드들 중 대응하는 어느 하나에 사이에 연결되고, 상기 스위치 제어 신호들 중 대응하는 어느 하나에 의하여 제어되는 출력 스위치;
    클럭과 데이터를 포함하는 입력 신호를 수신하고, 수신된 상기 입력 신호로 로부터 클럭 신호를 복원하고 복원된 클럭 신호를 이용하여 서로 다른 시간 지연을 갖는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들을 이용하여 내부 클럭 신호를 생성하는 클럭 복원부; 및
    상기 내부 클럭 신호를 이용하여 상기 입력 신호로부터 영상에 관한 데이터를 복원하고, 복원된 데이터를 상기 래치부로 제공하는 로직 제어부를 포함하고,
    상기 복수의 구동부들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 각각은 2개 이상의 구동부들을 포함하고,
    상기 복수의 그룹들 각각에 포함되는 구동부들의 출력 스위치들에 제공되는 스위치 제어 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖고,
    상기 복수의 그룹들 중 적어도 하나의 그룹에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 나머지 그룹들에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이와 다르고,
    상기 소스 출력 인에이블 신호는 상기 증폭기들의 출력들이 상기 출력 패드들을 통하여 출력되는 것을 제어하는 신호인 소스 드라이버.
  10. 제9항에 있어서,
    상기 복수의 그룹들 각각에 제공되는 이웃하는 2개의 스위치 제어 신호들 간의 지연 시간의 차이는 서로 동일한 소스 드라이버.
  11. 제9항에 있어서,
    상기 복수의 그룹들 각각에 포함되는 출력 스위치들 각각은 상기 복수의 그룹들 각각에 포함되는 증폭기들 중 대응하는 어느 하나의 입력 단자와 상기 아날로그 신호들을 출력하는 상기 아날로그-디지털 변환부의 출력단들 중 대응하는 어느 하나 사이에 연결되는 소스 드라이버.
  12. 제9항에 있어서,
    상기 복수의 그룹들 각각에 포함되는 출력 스위치들 각각은 상기 복수의 그룹들 각각에 포함되는 증폭기들 중 대응하는 어느 하나의 출력 단자와 상기 출력 패드들 중 대응하는 어느 하나 사이에 연결되는 소스 드라이버.
  13. 삭제
  14. 제9항에 있어서, 상기 로직 제어부는,
    상기 입력 신호와 상기 내부 클럭 신호를 이용하여 상기 소스 출력 인에이블 신호를 생성하는 소스 드라이버.
  15. 제14항에 있어서, 상기 출력 제어부는,
    상기 복수의 그룹들 각각에 대응되는 복수의 채널 신호 발생기들; 및
    상기 복수의 채널 신호 발생기들에 대응되는 복수의 채널 클럭 신호 제어부들을 포함하고,
    상기 복수의 채널 신호 발생기들 각각은,
    상기 클럭 복원부로부터 상기 복수의 클럭 신호들을 수신하고, 상기 로직 제어부로부터 상기 소스 출력 인에이블 신호와 선택 신호들 중 대응하는 어느 하나를 수신하고,
    상기 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 복수의 클럭 신호들을 분주하고 시간 지연시킨 결과에 따른 채널 클럭 신호들을 생성하고,
    상기 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 소스 출력 인에이블 신호를 시간지연시킨 결과에 따른 채널 신호를 생성하고,
    상기 복수의 채널 클럭 신호 제어부들 각각은,
    상기 복수의 채널 신호 발생기들 중 대응하는 어느 하나로부터 제공되는 채널 클럭 신호들과 채널 신호를 이용하여 상기 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들을 생성하는 소스 드라이버.
  16. 제15항에 있어서,
    상기 복수의 그룹들 각각에 포함되는 채널 신호 발생기로부터 생성되는 채널 클럭 신호들 중 이웃하는 2개의 채널 클럭 신호들 간의 지연 시간의 차이는 서로 동일한 소스 드라이버.
  17. 제15항에 있어서,
    상기 복수의 채널 신호 발생기들로부터 생성되는 채널 신호들은 상기 소스 출력 인에이블 신호를 기준으로 서로 다른 지연 시간을 갖는 소스 드라이버.
  18. 제15항에 있어서,
    상기 복수의 그룹들 중 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 채널 클럭 신호들 간의 지연 시간의 차이는 상기 복수의 그룹들 중 다른 어느 하나의 그룹에 포함되는 채널 신호 발생기로부터 생성되는 이웃하는 2개의 클럭 신호들 간의 지연 시간의 차이와 서로 다른 소스 드라이버.
  19. 제15항에 있어서,
    상기 복수의 채널 클럭 신호 제어부들 각각은 상기 채널 클럭 신호들에 대응하는 쉬프트 레지스터들을 포함하고,
    상기 쉬프트 레지스터들 각각은 상기 채널 신호를 수신하고, 상기 채널 클럭 신호들 중 대응하는 어느 하나에 동기시켜 상기 그룹들 중 대응하는 어느 하나에 포함된 출력 스위치들을 제어하기 위한 스위치 제어 신호들을 생성하는 소스 드라이버.
  20. 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널;
    상기 데이터 라인들을 구동하기 위한 데이터 드라이버; 및
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함하고,
    상기 데이터 드라이버는 제1항 내지 제5항, 제7항 내지 제12항, 제14항 내지 제19항 중 어느 한 항에 기재된 소스 드라이버인 디스플레이 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102047676B1 (ko) * 2017-12-21 2019-11-22 주식회사 실리콘웍스 디스플레이를 위한 소스 신호 구동 장치
US10783815B2 (en) * 2018-07-24 2020-09-22 Wuhan China Star Optoelectronics Technology Co., Ltd. Testing apparatus and testing method for display panel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884998B1 (ko) * 2007-08-29 2009-02-20 엘지디스플레이 주식회사 액정 표시 장치의 데이터 구동 장치 및 방법
US20110037758A1 (en) 2009-08-13 2011-02-17 Jung-Pil Lim Clock and data recovery circuit of a source driver and a display device
JP2013120981A (ja) 2011-12-06 2013-06-17 Renesas Electronics Corp データドライバ、表示パネル駆動装置及び表示装置
KR101562899B1 (ko) 2014-05-07 2015-10-23 주식회사 동부하이텍 데이터 드라이버 및 이를 포함하는 디스플레이 장치
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Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604912B1 (ko) * 2004-10-23 2006-07-28 삼성전자주식회사 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는액정 표시 장치의 소스 드라이버

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884998B1 (ko) * 2007-08-29 2009-02-20 엘지디스플레이 주식회사 액정 표시 장치의 데이터 구동 장치 및 방법
US20110037758A1 (en) 2009-08-13 2011-02-17 Jung-Pil Lim Clock and data recovery circuit of a source driver and a display device
JP2013120981A (ja) 2011-12-06 2013-06-17 Renesas Electronics Corp データドライバ、表示パネル駆動装置及び表示装置
KR101562899B1 (ko) 2014-05-07 2015-10-23 주식회사 동부하이텍 데이터 드라이버 및 이를 포함하는 디스플레이 장치
US20160125821A1 (en) 2014-11-03 2016-05-05 Samsung Display Co., Ltd. Driving circuit and display apparatus including the same

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