JP3340230B2 - 液晶駆動装置 - Google Patents
液晶駆動装置Info
- Publication number
- JP3340230B2 JP3340230B2 JP03000694A JP3000694A JP3340230B2 JP 3340230 B2 JP3340230 B2 JP 3340230B2 JP 03000694 A JP03000694 A JP 03000694A JP 3000694 A JP3000694 A JP 3000694A JP 3340230 B2 JP3340230 B2 JP 3340230B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- signal
- delay
- timing
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】この発明は特に高画質、高品質が
要求される液晶駆動装置のフレーム信号系の回路に関す
る。
要求される液晶駆動装置のフレーム信号系の回路に関す
る。
【０００２】
【従来の技術】従来技術として、特願平５−１４８９７
３号の表示データ用集積回路があげられる。以下これに
ついて簡単に説明する。マトリクス方式の液晶表示装置
（液晶パネル）へのダイナミックな液晶駆動信号は、駆
動バッファ回路に同時に入力され、その時このバッファ
回路出力の切り換えが多数起きると、大きなスイッチン
グ電流が発生し、スイッチングノイズが大きくなるとい
う欠点がある。このスイッチングノイズの回避策とし
て、上記複数チャネルの駆動バッファを複数組に分け、
グループ別に位相のずれた液晶駆動信号を受けるような
構成を提供する。その主的構成は駆動バッファに対する
動作制御信号に種々のタイミングのパターンを提供する
動作制御信号分配回路を設けることにある。動作制御信
号分配回路はタイミング調整制御端子を有し、この端子
への信号入力で、表示駆動タイミングのパターン選択に
関し自由度の高い設定が可能である。これにより、駆動
バッファの同時スイッチング数を減じて単位時間当りの
スイッチングノイズを低減することができ、しかも表示
装置毎の最適な設定が可能になる。
３号の表示データ用集積回路があげられる。以下これに
ついて簡単に説明する。マトリクス方式の液晶表示装置
（液晶パネル）へのダイナミックな液晶駆動信号は、駆
動バッファ回路に同時に入力され、その時このバッファ
回路出力の切り換えが多数起きると、大きなスイッチン
グ電流が発生し、スイッチングノイズが大きくなるとい
う欠点がある。このスイッチングノイズの回避策とし
て、上記複数チャネルの駆動バッファを複数組に分け、
グループ別に位相のずれた液晶駆動信号を受けるような
構成を提供する。その主的構成は駆動バッファに対する
動作制御信号に種々のタイミングのパターンを提供する
動作制御信号分配回路を設けることにある。動作制御信
号分配回路はタイミング調整制御端子を有し、この端子
への信号入力で、表示駆動タイミングのパターン選択に
関し自由度の高い設定が可能である。これにより、駆動
バッファの同時スイッチング数を減じて単位時間当りの
スイッチングノイズを低減することができ、しかも表示
装置毎の最適な設定が可能になる。
【０００３】しかしながら、上記構成では、表示駆動タ
イミングのパターンは選択数存在するのみに限られてい
る。１個の駆動バッファをみるとその動作タイミングは
選択されたタイミングのパターンの繰り返しである。つ
まり、液晶駆動信号の遅延の程度をある決まったパター
ンで調整することができるに止まる。よって、液晶パネ
ルへの表示品位は、調整された液晶駆動信号の特定の遅
延パターンに依存し、液晶駆動出力毎の液晶パネルへの
電圧印加に時間的なむらができてしまう。
イミングのパターンは選択数存在するのみに限られてい
る。１個の駆動バッファをみるとその動作タイミングは
選択されたタイミングのパターンの繰り返しである。つ
まり、液晶駆動信号の遅延の程度をある決まったパター
ンで調整することができるに止まる。よって、液晶パネ
ルへの表示品位は、調整された液晶駆動信号の特定の遅
延パターンに依存し、液晶駆動出力毎の液晶パネルへの
電圧印加に時間的なむらができてしまう。
【０００４】
【発明が解決しようとする課題】このように従来では、
液晶駆動信号の遅延の程度をある決まったパターンで調
整することにより、液晶駆動出力毎の液晶パネルへの電
圧印加に時間的なむらができ、液晶パネルへの表示品位
に悪影響を及ぼすことになる欠点がある。
液晶駆動信号の遅延の程度をある決まったパターンで調
整することにより、液晶駆動出力毎の液晶パネルへの電
圧印加に時間的なむらができ、液晶パネルへの表示品位
に悪影響を及ぼすことになる欠点がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、スイッチングノイズを
低減すると共に液晶パネルへの電圧印加の時間的むらを
分散させ、液晶パネルへの表示品位を向上させる液晶駆
動装置を提供することにある。
されたものであり、その目的は、スイッチングノイズを
低減すると共に液晶パネルへの電圧印加の時間的むらを
分散させ、液晶パネルへの表示品位を向上させる液晶駆
動装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明の液晶駆動装置
は、液晶駆動用のフレーム信号を伝送する伝達経路と、
液晶表示出力手段と、前記液晶表示出力手段に対し、入
力データに従いかつ前記フレーム信号に応じた液晶駆動
信号をそれぞれ伝達する複数の液晶駆動バッファ手段
と、前記フレーム信号が前記液晶駆動バッファ手段に至
るまでの前記伝達経路途中に設けられ、前記液晶駆動信
号の出力タイミングに複数種類の遅延時間を付加してそ
れぞれ時分割的に遅延の変化したタイミングで前記液晶
駆動信号を生成出力するように前記液晶駆動バッファ手
段を制御する信号制御手段とを具備したことを特徴とす
る。
は、液晶駆動用のフレーム信号を伝送する伝達経路と、
液晶表示出力手段と、前記液晶表示出力手段に対し、入
力データに従いかつ前記フレーム信号に応じた液晶駆動
信号をそれぞれ伝達する複数の液晶駆動バッファ手段
と、前記フレーム信号が前記液晶駆動バッファ手段に至
るまでの前記伝達経路途中に設けられ、前記液晶駆動信
号の出力タイミングに複数種類の遅延時間を付加してそ
れぞれ時分割的に遅延の変化したタイミングで前記液晶
駆動信号を生成出力するように前記液晶駆動バッファ手
段を制御する信号制御手段とを具備したことを特徴とす
る。
【０００７】
【作用】この発明では、信号制御手段により、どの液晶
駆動バッファ手段も固定的な液晶駆動信号の出力タイミ
ング遅延を持つことなく、ある時間で出力タイミング遅
延時間が変化させられている。
駆動バッファ手段も固定的な液晶駆動信号の出力タイミ
ング遅延を持つことなく、ある時間で出力タイミング遅
延時間が変化させられている。
【０００８】
【実施例】図１は本発明の第１実施例に係る液晶駆動装
置の要部構成を示す回路ブロック図であり、セグメント
液晶駆動用のチャネル出力バッファ11とコモン液晶駆動
用のチャネル出力バッファ12により液晶パネル13を制御
する構成である。フレーム信号ＦＲは遅延信号切換回路
14（遅延素子Ｄを介することもある）を介して各バッフ
ァに対し、遅延の程度をある幅で切り換えながら供給さ
れる。これにより、個々のチャネル出力バッファでみる
と駆動タイミングが均等に分散される。データはシフト
レジスタ15，16よりパラレルに各出力バッファ11，12に
供給される。各バッファからの駆動信号は液晶駆動信号
出力端子17それぞれを介して液晶パネル13に出力され
る。
置の要部構成を示す回路ブロック図であり、セグメント
液晶駆動用のチャネル出力バッファ11とコモン液晶駆動
用のチャネル出力バッファ12により液晶パネル13を制御
する構成である。フレーム信号ＦＲは遅延信号切換回路
14（遅延素子Ｄを介することもある）を介して各バッフ
ァに対し、遅延の程度をある幅で切り換えながら供給さ
れる。これにより、個々のチャネル出力バッファでみる
と駆動タイミングが均等に分散される。データはシフト
レジスタ15，16よりパラレルに各出力バッファ11，12に
供給される。各バッファからの駆動信号は液晶駆動信号
出力端子17それぞれを介して液晶パネル13に出力され
る。
【０００９】図２は本発明の要部である遅延信号切換回
路とそれに関わる周辺の構成を示す回路図である。図１
と同様の箇所には同一の符号を付す。この例では遅延信
号切り換え回路14は次のような構成になっている。ＡＮ
Ｄゲート141 ，142 の出力を２入力とするＯＲゲート14
5 、ＡＮＤゲート143 ，144 の出力を２入力とするＯＲ
ゲート146 で構成される。ＡＮＤゲート141 ，143 はそ
れぞれ遅延素子Ｄを通過しない信号を１入力として持っ
ている。ＡＮＤゲート142 ，144 はそれぞれ遅延素子Ｄ
を通過する信号を１入力として持っている。ＡＮＤゲー
ト142 ，143 はそれぞれ遅延信号切換制御信号ＤＳＷを
１入力として持っている。ＡＮＤゲート141 ，144 はそ
れぞれ遅延信号切換制御信号ＤＳＷの反転信号／ＤＳＷ
を１入力として持っている。ＯＲゲート145 の出力はチ
ャネル出力バッファ12の並びの奇数番目（121 ，123 ，
125 ，…12(2n-1)）を駆動制御し、ＯＲゲート146 の出
力はチャネル出力バッファ12の並びの偶数番目（122 ，
124 ，126 ，…12(2n)）を駆動制御する。
路とそれに関わる周辺の構成を示す回路図である。図１
と同様の箇所には同一の符号を付す。この例では遅延信
号切り換え回路14は次のような構成になっている。ＡＮ
Ｄゲート141 ，142 の出力を２入力とするＯＲゲート14
5 、ＡＮＤゲート143 ，144 の出力を２入力とするＯＲ
ゲート146 で構成される。ＡＮＤゲート141 ，143 はそ
れぞれ遅延素子Ｄを通過しない信号を１入力として持っ
ている。ＡＮＤゲート142 ，144 はそれぞれ遅延素子Ｄ
を通過する信号を１入力として持っている。ＡＮＤゲー
ト142 ，143 はそれぞれ遅延信号切換制御信号ＤＳＷを
１入力として持っている。ＡＮＤゲート141 ，144 はそ
れぞれ遅延信号切換制御信号ＤＳＷの反転信号／ＤＳＷ
を１入力として持っている。ＯＲゲート145 の出力はチ
ャネル出力バッファ12の並びの奇数番目（121 ，123 ，
125 ，…12(2n-1)）を駆動制御し、ＯＲゲート146 の出
力はチャネル出力バッファ12の並びの偶数番目（122 ，
124 ，126 ，…12(2n)）を駆動制御する。
【００１０】図３は図２の各チャネル出力バッファ121
〜12(2n-1)の駆動タイミングを示す波形図である。第１
チャネル出力バッファ121 の液晶駆動信号は遅延信号切
り換え制御信号ＤＳＷが“Ｌ”レベルのとき遅延がな
く、“Ｈ”レベルのとき遅延を有するように構成されて
いる。また、第２チャネル出力バッファ122 の液晶駆動
信号は遅延信号切り換え制御信号が“Ｌ”レベルのとき
遅延が有り、“Ｈ”レベルのとき遅延がないように構成
されている。以下奇数、偶数番目の各チャネル出力バッ
ファは同様で、信号ＤＳＷの切換えによって出力バッフ
ァ自体の遅延のタイミングが固定されないようになる。
〜12(2n-1)の駆動タイミングを示す波形図である。第１
チャネル出力バッファ121 の液晶駆動信号は遅延信号切
り換え制御信号ＤＳＷが“Ｌ”レベルのとき遅延がな
く、“Ｈ”レベルのとき遅延を有するように構成されて
いる。また、第２チャネル出力バッファ122 の液晶駆動
信号は遅延信号切り換え制御信号が“Ｌ”レベルのとき
遅延が有り、“Ｈ”レベルのとき遅延がないように構成
されている。以下奇数、偶数番目の各チャネル出力バッ
ファは同様で、信号ＤＳＷの切換えによって出力バッフ
ァ自体の遅延のタイミングが固定されないようになる。
【００１１】図４は本発明の第２実施例に係る要部構成
を示す遅延信号切換回路とそれに関わる周辺の構成を示
す回路図である。図２と同様の箇所には同一の符号を付
す。遅延信号切り換え制御信号ＤＳＷを内部のクロック
ＣＫとフレーム信号ＦＲとで生成できるような遅延信号
切換制御回路18が設けられている。遅延信号切換制御回
路18は２個のＤ型のフリップフロップ回路181 ，182 を
用いている。フリップフロップ回路181 のＱ入力はフレ
ーム信号ＦＲ、ＣＫ入力はシフトレジジスタ16のシフト
クロックである。フリップフロップ回路181 のＤ出力は
フリップフロップ回路181 のＣＫ入力になり、／Ｄ出力
はＱ入力に、Ｄ出力は遅延信号切り換え制御信号ＤＳＷ
になる。
を示す遅延信号切換回路とそれに関わる周辺の構成を示
す回路図である。図２と同様の箇所には同一の符号を付
す。遅延信号切り換え制御信号ＤＳＷを内部のクロック
ＣＫとフレーム信号ＦＲとで生成できるような遅延信号
切換制御回路18が設けられている。遅延信号切換制御回
路18は２個のＤ型のフリップフロップ回路181 ，182 を
用いている。フリップフロップ回路181 のＱ入力はフレ
ーム信号ＦＲ、ＣＫ入力はシフトレジジスタ16のシフト
クロックである。フリップフロップ回路181 のＤ出力は
フリップフロップ回路181 のＣＫ入力になり、／Ｄ出力
はＱ入力に、Ｄ出力は遅延信号切り換え制御信号ＤＳＷ
になる。
【００１２】図５は図４の構成の回路の各部のタイミン
グ波形に対する各チャネル出力バッファ121 〜12(2n-1)
の駆動タイミングを示す波形図である。基本的には図３
と同様である、すなわち、第１チャネル出力バッファ12
1 の液晶駆動信号は遅延信号切り換え制御信号ＤＳＷが
“Ｌ”レベルのとき遅延がなく、“Ｈ”レベルのとき遅
延を有するように構成されている。また、第２チャネル
出力バッファ122 の液晶駆動信号は遅延信号切り換え制
御信号が“Ｌ”レベルのとき遅延が有り、“Ｈ”レベル
のとき遅延がないように構成されている。以下奇数、偶
数番目の各チャネル出力バッファは同様で、信号ＤＳＷ
の切換えによって出力バッファ自体の遅延のタイミング
が固定されないようになる。
グ波形に対する各チャネル出力バッファ121 〜12(2n-1)
の駆動タイミングを示す波形図である。基本的には図３
と同様である、すなわち、第１チャネル出力バッファ12
1 の液晶駆動信号は遅延信号切り換え制御信号ＤＳＷが
“Ｌ”レベルのとき遅延がなく、“Ｈ”レベルのとき遅
延を有するように構成されている。また、第２チャネル
出力バッファ122 の液晶駆動信号は遅延信号切り換え制
御信号が“Ｌ”レベルのとき遅延が有り、“Ｈ”レベル
のとき遅延がないように構成されている。以下奇数、偶
数番目の各チャネル出力バッファは同様で、信号ＤＳＷ
の切換えによって出力バッファ自体の遅延のタイミング
が固定されないようになる。
【００１３】図６は本発明の第３実施例に係る要部構成
を示す遅延信号切換回路とそれに関わる周辺の構成を示
す回路図である。この例では遅延信号切り換え回路14は
その駆動タイミングを３分割するように構成されてい
る。すなわち、ＡＮＤゲート1411，1412，1413の出力を
３入力とするＯＲゲート1420、ＡＮＤゲート1414，141
5，1416の出力を３入力とするＯＲゲート1421、ＡＮＤ
ゲート1417，1418，1419の出力を３入力とするＯＲゲー
ト1422から構成される。ＡＮＤゲート1411，1414，1417
はそれぞれ切換制御信号ＤＳＷ1 を制御入力としそれぞ
れ遅延素子Ｄ2 を介さない信号を１入力として持ってい
る。ＡＮＤゲート1412，1415，1418はそれぞれ切換制御
信号ＤＳＷ2 を制御入力としそれぞれ遅延素子Ｄ1 まで
を介する信号を１入力として持っている。ＡＮＤゲート
1413，1416，1419はそれぞれ切換制御信号ＤＳＷ3 を制
御入力としそれぞれ遅延信号Ｄ2 を介する信号を１入力
として持っている。
を示す遅延信号切換回路とそれに関わる周辺の構成を示
す回路図である。この例では遅延信号切り換え回路14は
その駆動タイミングを３分割するように構成されてい
る。すなわち、ＡＮＤゲート1411，1412，1413の出力を
３入力とするＯＲゲート1420、ＡＮＤゲート1414，141
5，1416の出力を３入力とするＯＲゲート1421、ＡＮＤ
ゲート1417，1418，1419の出力を３入力とするＯＲゲー
ト1422から構成される。ＡＮＤゲート1411，1414，1417
はそれぞれ切換制御信号ＤＳＷ1 を制御入力としそれぞ
れ遅延素子Ｄ2 を介さない信号を１入力として持ってい
る。ＡＮＤゲート1412，1415，1418はそれぞれ切換制御
信号ＤＳＷ2 を制御入力としそれぞれ遅延素子Ｄ1 まで
を介する信号を１入力として持っている。ＡＮＤゲート
1413，1416，1419はそれぞれ切換制御信号ＤＳＷ3 を制
御入力としそれぞれ遅延信号Ｄ2 を介する信号を１入力
として持っている。
【００１４】切換制御信号ＤＳＷ1 〜3 は遅延信号切換
制御回路19によって周期的に変化し定期的に切換制御が
できるようになっている。ＯＲゲート1420の出力はチャ
ネル出力バッファ12の並びの（２ｎ−１）番目を駆動制
御する。ＯＲゲート1421の出力はチャネル出力バッファ
12の並びの（２ｎ）番目を駆動制御する。ＯＲゲート14
22の出力はチャネル出力バッファ12の並びの（２ｎ＋
１）番目を駆動制御する（ｎ＝1,2,3 …）。
制御回路19によって周期的に変化し定期的に切換制御が
できるようになっている。ＯＲゲート1420の出力はチャ
ネル出力バッファ12の並びの（２ｎ−１）番目を駆動制
御する。ＯＲゲート1421の出力はチャネル出力バッファ
12の並びの（２ｎ）番目を駆動制御する。ＯＲゲート14
22の出力はチャネル出力バッファ12の並びの（２ｎ＋
１）番目を駆動制御する（ｎ＝1,2,3 …）。
【００１５】上記各実施例の構成によれば、遅延される
液晶駆動信号を定期的に切り換えることが可能になるの
で、従来のように遅延の有無で生じる液晶駆動端子毎の
液晶パネルへの印加電圧の時間的むらを分散させること
ができる。液晶の反応時間は一般に数十μｓであること
が知られているが、本発明における遅延信号切換制御信
号の切換サイクル時間を上記液晶の反応時間よりも高速
に設定することにより、液晶表示装置（パネル）におい
て視覚的に影響のない表示品位の高い液晶表示が可能と
なる。
液晶駆動信号を定期的に切り換えることが可能になるの
で、従来のように遅延の有無で生じる液晶駆動端子毎の
液晶パネルへの印加電圧の時間的むらを分散させること
ができる。液晶の反応時間は一般に数十μｓであること
が知られているが、本発明における遅延信号切換制御信
号の切換サイクル時間を上記液晶の反応時間よりも高速
に設定することにより、液晶表示装置（パネル）におい
て視覚的に影響のない表示品位の高い液晶表示が可能と
なる。
【００１６】また、スイッチングノイズも激減されるか
ら、液晶表示装置と極めて相性の良い誤動作防止対策と
なり得る。液晶表示装置は多数の液晶駆動信号出力端子
（17）（８出力〜３００出力程度）を有しており、今後
さらに多出力化される。また、外部からの信号受信部
（Ｉ／Ｏ系）及び制御系は低電圧（１．５〜６．０Ｖ程
度）一方、液晶駆動系は制御系と同等またはそれより高
電圧（１．５〜６０Ｖ程度）で動作される。制御系は低
消費電力のため、より低電圧に、液晶駆動系は高画質化
のため、より高電圧になる方向である。このような動向
の中、液晶駆動系が動作する際のスイッチングノイズは
制御系の誤動作を誘発する。本発明はこのスイッチング
ノイズを解消しつつ、遅延による液晶駆動印加電圧の時
間的むらを分散させ高画質化が果たせる。なお、上記各
実施例では、液晶駆動信号のタイミングを３分割する構
成まで示したが、これに限らず、さらに遅延の程度を分
割しても同様な効果が得られる。
ら、液晶表示装置と極めて相性の良い誤動作防止対策と
なり得る。液晶表示装置は多数の液晶駆動信号出力端子
（17）（８出力〜３００出力程度）を有しており、今後
さらに多出力化される。また、外部からの信号受信部
（Ｉ／Ｏ系）及び制御系は低電圧（１．５〜６．０Ｖ程
度）一方、液晶駆動系は制御系と同等またはそれより高
電圧（１．５〜６０Ｖ程度）で動作される。制御系は低
消費電力のため、より低電圧に、液晶駆動系は高画質化
のため、より高電圧になる方向である。このような動向
の中、液晶駆動系が動作する際のスイッチングノイズは
制御系の誤動作を誘発する。本発明はこのスイッチング
ノイズを解消しつつ、遅延による液晶駆動印加電圧の時
間的むらを分散させ高画質化が果たせる。なお、上記各
実施例では、液晶駆動信号のタイミングを３分割する構
成まで示したが、これに限らず、さらに遅延の程度を分
割しても同様な効果が得られる。
【００１７】
【発明の効果】以上説明したようにこの発明によれば、
遅延される液晶駆動信号を定期的に切り換えることが可
能になるので、従来のように遅延の有無で生じる液晶駆
動端子毎の液晶パネルへの印加電圧の時間的むらを分散
させることができる。これにより、スイッチングノイズ
の解消はもとより、視覚的に表示品位の高い液晶表示が
可能な液晶駆動装置が提供できる。
遅延される液晶駆動信号を定期的に切り換えることが可
能になるので、従来のように遅延の有無で生じる液晶駆
動端子毎の液晶パネルへの印加電圧の時間的むらを分散
させることができる。これにより、スイッチングノイズ
の解消はもとより、視覚的に表示品位の高い液晶表示が
可能な液晶駆動装置が提供できる。
【図１】本発明の第１実施例に係る液晶駆動装置の要部
構成を示す回路ブロック図。
構成を示す回路ブロック図。
【図２】本発明の要部である遅延信号切換回路とそれに
関わる周辺の構成を示す回路図。
関わる周辺の構成を示す回路図。
【図３】図２の各チャネル出力バッファ121 〜12(2n-1)
の駆動タイミングを示す波形図。
の駆動タイミングを示す波形図。
【図４】本発明の第２実施例に係る要部構成を示す遅延
信号切換回路とそれに関わる周辺の構成を示す回路図。
信号切換回路とそれに関わる周辺の構成を示す回路図。
【図５】図４の構成の回路の各部のタイミング波形に対
する各チャネル出力バッファ121 〜12(2n-1)の駆動タイ
ミングを示す波形図。
する各チャネル出力バッファ121 〜12(2n-1)の駆動タイ
ミングを示す波形図。
【図６】本発明の第３実施例に係る要部構成を示す遅延
信号切換回路とそれに関わる周辺の構成を示す回路図。
信号切換回路とそれに関わる周辺の構成を示す回路図。
11，12…液晶駆動用のチャネル出力バッファ、13…液晶
パネル、14…遅延信号切換回路、15，16…シフトレジス
タ、17…液晶駆動信号出力端子、18…遅延信号切換制御
回路。
パネル、14…遅延信号切換回路、15，16…シフトレジス
タ、17…液晶駆動信号出力端子、18…遅延信号切換制御
回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−80714（ＪＰ，Ａ) 特開 平５−249925（ＪＰ，Ａ) 特開 平３−85593（ＪＰ，Ａ) 特開 平１−200396（ＪＰ，Ａ) 特開 平７−44138（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133
Claims (7)
- 【請求項１】 液晶駆動用のフレーム信号を伝送する伝
達経路と、 液晶表示出力手段と、前 記液晶表示出力手段に対し、入力データに従いかつ前
記フレーム信号に応じた液晶駆動信号をそれぞれ伝達す
る複数の液晶駆動バッファ手段と、 前記フレーム信号が前記液晶駆動バッファ手段に至るま
での前記伝達経路途中に設けられ、前記液晶駆動信号の
出力タイミングに複数種類の遅延時間を付加してそれぞ
れ時分割的に遅延の変化したタイミングで前記液晶駆動
信号を生成出力するように前記液晶駆動バッファ手段を
制御する信号制御手段とを具備したことを特徴とする液
晶駆動装置。 - 【請求項２】 前記信号制御手段は前記遅延の変化した
タイミングを組分けされた前記液晶駆動バッファ手段毎
に所定周期で切り換えて与えることを特徴とする請求項
１記載の液晶駆動装置。 - 【請求項３】前記液晶駆動信号における遅延のタイミン
グの変化は前記入力データの切り換えのタイミングに同
期することを特徴とする請求項１または２記載の液晶駆
動装置。 - 【請求項４】前記液晶駆動バッファ手段は前記液晶駆動
信号の出力タイミングに関しバッファ並びの奇数番目と
偶数番目とで組分けされ、前記信号制御手段による前記
遅延の変化したタイミングをこの組分けされた前記液晶
駆動バッファ手段毎に所定周期で切り換えて与えること
を特徴とする請求項２または３記載の液晶駆動装置。 - 【請求項５】前記液晶駆動バッファ手段は前記液晶駆動
信号の出力タイミングに関し３つ以上に組分けされ、前
記信号制御手段による前記遅延の変化したタイミングを
この組分けされた前記液晶駆動バッファ手段毎に所定周
期で切り換えて与えることを特徴とする請求項２または
３記載の液晶駆動装置。 - 【請求項６】 前記信号制御手段はフレーム信号伝達に
おける遅延時間の異なる経路を有し制御信号で論理的に
切り換える遅延信号切換回路を含んでいることを特徴と
する請求項１乃至５いずれか記載の液晶駆動装置。 - 【請求項７】 前記信号制御手段はフレーム信号伝達に
おける遅延時間の異なる経路を有し制御信号で論理的に
切り換える遅延信号切換回路を含み、かつ前記遅延信号
切換回路を動作させるため、前記遅延信号切換回路の前
段に前記フレーム信号及び前記入力データを取り込む際
のクロック信号を用いて遅延信号切り換え制御信号を生
成する遅延信号切換制御回路が設けられていることを特
徴とする請求項１乃至５いずれか記載の液晶駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03000694A JP3340230B2 (ja) | 1994-02-28 | 1994-02-28 | 液晶駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03000694A JP3340230B2 (ja) | 1994-02-28 | 1994-02-28 | 液晶駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07239675A JPH07239675A (ja) | 1995-09-12 |
| JP3340230B2 true JP3340230B2 (ja) | 2002-11-05 |
Family
ID=12291808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03000694A Expired - Lifetime JP3340230B2 (ja) | 1994-02-28 | 1994-02-28 | 液晶駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3340230B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005338421A (ja) | 2004-05-27 | 2005-12-08 | Renesas Technology Corp | 液晶表示駆動装置および液晶表示システム |
| KR100604912B1 (ko) | 2004-10-23 | 2006-07-28 | 삼성전자주식회사 | 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는액정 표시 장치의 소스 드라이버 |
| JP5457286B2 (ja) | 2010-06-23 | 2014-04-02 | シャープ株式会社 | 駆動回路、液晶表示装置、および電子情報機器 |
| JP6774599B2 (ja) * | 2016-08-31 | 2020-10-28 | 株式会社Ｊｖｃケンウッド | 液晶表示装置 |
-
1994
- 1994-02-28 JP JP03000694A patent/JP3340230B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07239675A (ja) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3084293B2 (ja) | ピクセル反転動作を伴うｌｃｄドライバｉｃ | |
| US5818412A (en) | Horizontal driver circuit with fixed pattern eliminating function | |
| KR0176986B1 (ko) | 데이타 구동기 | |
| KR100679171B1 (ko) | 액정표시장치 및 그 구동방법 | |
| KR100470758B1 (ko) | 입력 화소 데이터 재배열 회로를 구비한 액정 표시 유닛 | |
| US5654735A (en) | Display device | |
| US4499459A (en) | Drive circuit for display panel having display elements disposed in matrix form | |
| EP0718816B1 (en) | Image display device | |
| KR100353234B1 (ko) | 액정표시장치 | |
| US20080100602A1 (en) | Liquid-crystal display apparatus and line driver | |
| JP3340230B2 (ja) | 液晶駆動装置 | |
| US20030058234A1 (en) | Image display device, scan line drive circuit and driver circuit for display device | |
| EP0406022B1 (en) | Display apparatus | |
| EP0435661B1 (en) | A column electrode driving circuit for a display apparatus | |
| JPH02210323A (ja) | マトリクス回路の駆動回路及びその駆動回路を制御するクロック形成器 | |
| US5315315A (en) | Integrated circuit for driving display element | |
| US6297786B1 (en) | Liquid crystal display apparatus | |
| US5253093A (en) | Row electrode driving circuit for a display apparatus | |
| JPH02129618A (ja) | アクティブマトリクス形液晶表示装置 | |
| JP3326639B2 (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JPH10207434A (ja) | 液晶表示装置 | |
| JP5323292B2 (ja) | 液晶駆動回路 | |
| KR100188118B1 (ko) | 회로의 크기를 줄인 박막 트랜지스터 액정표시장치의 구동장치 | |
| JPH10161612A (ja) | マルチ画面液晶表示装置 | |
| JPH0744137A (ja) | 液晶表示パネルの駆動制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020730 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130816 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |