KR20100007747A - 주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치 - Google Patents

주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치 Download PDF

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KR20100007747A
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Abstract

주사 구동 회로는 시프트 레지스터 유닛, 및, 논리 회로 유닛을 포함한다. 제 p단째의 시프트 레지스터의 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치하고, 출력 신호(STp)의 스타트 펄스의 시작과 출력 신호(STp +1)의 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호가, 각각 하나, 순차적으로 존재한다. 제 (p', q)번째의 NAND 회로는 기간 특정 신호에 의거하여 동작이 제한되고, 해당 NAND 회로는 출력 신호(STp)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.

Description

주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치{SCAN DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은, 주사 구동 회로 및 주사 구동 회로를 구비하는 표시 장치에 관한 것이다. 보다 상세하게는, 주사선, 초기화 제어선, 및, 표시 제어선에 신호를 공급할 수 있고, 주사선이나 초기화 제어선에 공급되는 신호에 영향을 주는 일 없이, 이른바 1필드 기간에 표시 제어선에 복수의 펄스 신호를 공급함에 의해, 1필드 기간에 표시 소자의 표시/비표시 상태를 복수회 전환할 수 있는 주사 구동 회로, 및, 해당 주사 구동 회로를 구비하는 표시 장치에 관한 것이다.
2차원 매트릭스 형상으로 배열된 표시 소자를 구비한 표시 장치로서, 전압 구동되는 액정 셀로 이루어지는 액정 표시 장치 외에, 전류가 흐름에 의해 발광하는 발광 유닛(예를 들면, 유기 일렉트로루미네선스 발광 유닛)과, 이것을 구동하기 위한 구동 회로로 이루어지는 표시 소자를 구비하는 표시 장치가 알려져 있다.
전류가 흐름에 의해 발광하는 발광 유닛을 구비하는 표시 소자의 휘도는, 발광 유닛을 흐르는 전류치에 의해 제어된다. 그리고, 액정 표시 장치와 마찬가지로, 이러한 표시 소자를 구비하는 표시 장치(예를 들면, 유기 일렉트로루미네선스 표시 장치)에서도, 구동 방식으로서, 단순 매트릭스 방식, 및, 액티브 매트릭스 방식이 주지(周知)이다. 액티브 매트릭스 방식은, 단순 매트릭스 방식에 비하여 구조가 복잡하게 된다는 결점은 있지만, 화상의 휘도를 높게 할 수 있는 등, 여러가지의 이점을 갖는다.
액티브 매트릭스 방식에 의해 발광 유닛을 구동하기 위한 회로로서, 트랜지스터와 용량 유닛으로 구성된 여러가지의 구동 회로가 주지이다. 예를 들면, 일본 특개2005-31630호 공보에는, 유기 일렉트로루미네선스 발광 유닛과 구동 회로로 이루어지는 표시 소자를 이용하는 표시 장치와, 그 구동 방법이 개시되어 있다. 이 구동 회로는, 6개의 트랜지스터와 하나의 용량 유닛으로 구성된 구동 회로(이하, 6Tr/1C 구동 회로라고 부른다)이다. 도 26에, 표시 소자가 2차원 매트릭스 형상으로 배열되어 이루어지는 표시 장치에 있어서, 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로(6Tr/1C 구동 회로)의 등가 회로도를 도시한다. 또한, 표시 소자는 행마다 선순차 주사되는 것으로 하여 설명한다.
6Tr/1C 구동 회로는, 기록 트랜지스터(TRW), 구동 트랜지스터(TRD), 및, 용량 유닛(C1)을 구비하고 있고, 또한, 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)를 구비하고 있다.
기록 트랜지스터(TRW)에서는, 한쪽의 소스/드레인 영역은, 데이터선(DTLn)에 접속되어 있고, 게이트 전극은, 주사선(SCLm)에 접속되어 있다. 구동 트랜지스터(TRD)에서는, 한쪽의 소스/드레인 영역은, 기록 트랜지스터(TRW)의 다른쪽의 소스/드레인 영역에 접속되어 있고, 제 1 노드(ND1)를 구성한다. 용량 유닛(C1)의 일단은 급전선(PS1)에 접속되어 있다. 용량 유닛(C1)에서는, 일단에는 소정의 기준 전압(도 26에 도시하는 예에서는 후술하는 전압(VCC))이 인가되고, 타단과 구동 트랜지스터(TRD)의 게이트 전극은 접속되어 있고, 제 2 노드(ND2)를 구성한다. 주사선(SCLm)은 도시하지 않은 주사 회로에 접속되고, 데이터선(DTLn)은 신호 출력 회로(100)에 접속되어 있다.
제 1 트랜지스터(TR1)에서는, 한쪽의 소스/드레인 영역은, 제 2 노드(ND2)에 접속되어 있고, 다른쪽의 소스/드레인 영역은, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역에 접속되어 있다. 제 1 트랜지스터(TR1)는, 제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역 사이에 접속된 스위치 회로 유닛을 구성한다.
제 2 트랜지스터(TR2)에서는, 한쪽의 소스/드레인 영역은, 제 2 노드(ND2)의 전위를 초기화하기 위한 소정의 초기화 전압(VIni)(예를 들면 -4볼트)이 인가되는 급전선(PS3)에 접속되고, 다른쪽의 소스/드레인 영역은, 제 2 노드(ND2)에 접속되어 있다. 제 2 트랜지스터(TR2)는, 제 2 노드(ND2)와 소정의 초기화 전압(VIni)이 인가되는 급전선(PS3) 사이에 접속된 스위치 회로 유닛을 구성한다.
제 3 트랜지스터(TR3)에서는, 한쪽의 소스/드레인 영역은, 소정의 구동 전압(VCC)(예를 들면 10볼트)이 인가되는 급전선(PS1)에 접속되고, 다른쪽의 소스/드레인 영역은, 제 1 노드(ND1)에 접속되어 있다. 제 3 트랜지스터(TR3)는, 제 1 노드(ND1)와 구동 전압(VCC)이 인가되는 급전선(PS1) 사이에 접속된 스위치 회로 유닛을 구성한다.
제 4 트랜지스터(TR4)에서는, 한쪽의 소스/드레인 영역은, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역에 접속되어 있고, 다른쪽의 소스/드레인 영역은, 발광 유닛(ELP)의 일단(보다 구체적으로는, 발광 유닛(ELP)의 애노드 전극)에 접속되어 있다. 제 4 트랜지스터(TR4)는, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역과 발광 유닛(ELP)의 일단 사이에 접속된 스위치 회로 유닛을 구성한다.
기록 트랜지스터(TRW)의 게이트 전극과 제 1 트랜지스터(TR1)의 게이트 전극은, 주사선(SCLm)에 접속되어 있다. 제 2 트랜지스터(TR2)의 게이트 전극은, 초기화 제어선(AZm)에 접속되어 있다. 주사선(SCLm)의 직전에 주사되는 도시하지 않은 주사선(SCLm-1)에 공급되는 주사 신호가, 초기화 제어선(AZm)에도 공급된다. 제 3 트랜지 스터(TR3)의 게이트 전극과 제 4 트랜지스터(TR4)의 게이트 전극은, 표시 소자의 표시 상태/비표시 상태를 제어하기 위한 표시 제어선(CLm)에 접속되어 있다.
예를 들면, 각 트랜지스터는 p채널형의 박막 트랜지스터(TFT)로 이루어지고, 발광 유닛(ELP)은, 구동 회로를 덮도록 형성된 층간 절연층 등의 위에 마련되어 있다. 발광 유닛(ELP)에서는, 애노드 전극은 제 4 트랜지스터(TR4)의 다른쪽의 소스/드레인 영역에 접속되어 있고, 캐소드 전극은 급전선(PS2)에 접속되어 있다. 발광 유닛(ELP)의 캐소드 전극에는, 전압(VCat)(예를 들면, -10볼트)이 인가된다. 부호 CEL은 발광 유닛(ELP)의 용량을 나타낸다.
트랜지스터를 TFT로 구성하는 경우, 어느 정도 임계치 전압이 흐트러지는 것을 피할 수는 없다. 구동 트랜지스터(TRD)의 임계치 전압의 편차에 수반하여 발광 유닛(ELP)에 흐르는 전류량이 흐트러지면, 표시 장치에서의 휘도의 균일성이 악화한다. 그 때문에, 구동 트랜지스터(TRD)의 임계치 전압이 흐트러져도, 발광 유닛(ELP)에 흐르는 전류량이 그 영향을 받지 않도록 할 필요가 있다. 후술하는 바와 같이, 발광 유닛(ELP)은, 구동 트랜지스터(TRD)의 임계치 전압의 편차의 영향을 받지 않도록 구동된다.
도 27을 참조하여, N×M개의 표시 소자가 2차원 매트릭스 형상으로 배열되어 이루어지는 표시 장치에 있어서의, 제 m행, 제 n열째의 표시 소자의 구동 방법을 설명한다. 도 27의 A는, 초기화 제어선(AZm), 주사선(SCLm), 및, 표시 제어선(CLm)에서의 신호의 모식적인 타이밍 차트를 도시한다. 도 27의 B, 및, 도 28의 A 및 B에, 6Tr/1C 구동 회로의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시한다. 설명의 편의를 위해, 초기화 제어선(AZm)이 주사되는 기간을 제 (m-1)번째의 수평 주사 기간이라고 부르고, 주사선(SCLm)이 주사되는 기간을 제 m번째의 수평 주사 기간이라고 부른다.
도 27의 A에 도시하는 바와 같이, 제 (m-1)번째의 수평 주사 기간에서 초기화 공정이 수행되는데, 도 27의 B를 참조하여 상세히 설명한다. 제 (m-1)번째의 수평 주사 기간에서, 초기화 제어선(AZm)은 하이 레벨에서 로우 레벨이 되고, 표시 제어선(CLm)은 로우 레벨에서 하이 레벨이 된다. 또한, 주사선(SCLm)은 하이 레벨이다. 따라서, 제 (m-1)번째의 수평 주사 기간에서, 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)는 오프 상태이다. 한편, 제 2 트랜지스터(TR2)는 온 상태이다.
제 2 노드(ND2)에는, 온 상태의 제 2 트랜지스터(TR2)를 통하여, 제 2 노드(ND2)의 전위를 초기화하기 위한 소정의 초기화 전압(VIni)이 인가된다. 이로써, 제 2 노드(ND2)의 전위가 초기화된다.
뒤이어, 도 27의 A에 도시하는 바와 같이, 제 m번째의 수평 주사 기간에서 영상 신호(VSig)의 기록을 행한다. 이 때, 구동 트랜지스터(TRD)의 임계치 전압 캔슬 처리가 아울러서 행하여진다. 구체적으로는, 제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역을 전기적으로 접속하고, 주사선(SCLm)으로부터의 신호에 의해 온 상태가 된 기록 트랜지스터(TRW)를 통하여 데이터선(DTLn)으로부터 영상 신호(VSig)를 제 1 노드(ND1)에 인가하고, 따라서, 영상 신호(VSig)로부터 구동 트랜지스터(TRD)의 임계치 전압(Vth)을 뺀 전위를 향하여 제 2 노드(ND2)의 전위를 변화시킨다.
도 27의 A 및 도 28의 A를 참조하여 상세히 설명한다. 제 m번째의 수평 주사 기간에서, 초기화 제어선(AZm)은 로우 레벨에서 하이 레벨이 되고, 주사선(SCLm)은 하이 레벨에서 로우 레벨이 된다. 또한, 표시 제어선(CLm)은 하이 레벨이다. 따라서, 제 m번째의 수평 주사 기간에서, 기록 트랜지스터(TRW), 및, 제 1 트랜지스터(TR1)는 온 상태이다. 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)는 오프 상태이다.
제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역이 온 상태의 제 1 트랜지스터(TR1)를 통하여 전기적으로 접속되고, 주사선(SCLm)으로부터의 신호에 의해 온 상태가 된 기록 트랜지스터(TRW)를 통하여 데이터선(DTLn)으로부 터 영상 신호(VSig)가 제 1 노드(ND1)에 인가된다. 이로써, 영상 신호(VSig)로부터 구동 트랜지스터(TRD)의 임계치 전압(Vth)을 뺀 전위를 향하여 제 2 노드(ND2)의 전위가 변화한다.
즉, 상술한 초기화 공정에 의해, 제 m번째의 수평 주사 기간의 시작에 있어서 구동 트랜지스터(TRD)가 온 상태가 되도록 제 2 노드(ND2)의 전위가 초기화되어 있다고 하면, 제 2 노드(ND2)의 전위는, 제 1 노드(ND1)에 인가되는 영상 신호(VSig)의 전위를 향하여 변화한다. 그러나, 구동 트랜지스터(TRD)의 게이트 전극과 한쪽의 소스/드레인 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TRD)는 오프 상태가 된다. 이 상태에서는, 제 2 노드(ND2)의 전위는, 대략 (VSig-Vth)이다.
뒤이어, 구동 트랜지스터(TRD)를 통하여 전류를 발광 유닛(ELP)에 흐르게 함으로써, 발광 유닛(ELP)을 구동한다.
도 27의 A 및 도 28의 B를 참조하여 상세히 설명한다. 제 m번째의 수평 주사 기간의 끝에서, 주사선(SCLm)은 로우 레벨에서 하이 레벨이 된다. 또한, 표시 제어선(CLm)을 하이 레벨에서 로우 레벨로 한다. 또한, 초기화 제어선(AZm)은 하이 레벨을 유지한다. 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)는 온 상태이다. 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 및, 제 2 트랜지스터(TR2)는 오프 상태 이다.
구동 트랜지스터(TRD)의 한쪽의 소스/드레인 영역에는, 온 상태의 제 3 트랜지스터(TR3)를 통하여 구동 전압(VCC)이 인가된다. 또한, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역과, 발광 유닛(ELP)의 일단은, 온 상태의 제 4 트랜지스터(TR4)를 통하여 접속된다.
발광 유닛(ELP)을 흐르는 전류는, 구동 트랜지스터(TRD)의 소스 영역으로부터 드레인 영역으로 흐르는 드레인 전류(Ids)이기 때문에, 구동 트랜지스터(TRD)가 포화 영역에서 이상적으로 동작한다고 하면, 이하의 식 (A)로 나타낼 수 있다. 도 28의 B에 도시하는 바와 같이, 발광 유닛(ELP)에는 드레인 전류(Ids)가 흐르고, 발광 유닛(ELP)은 드레인 전류(Ids)의 값에 따른 휘도로 발광한다.
Ids=k·μ·(Vgs-Vth)2 …… (A)
단, μ : 실효적인 이동도
L : 채널 길이
W : 채널 폭
Vgs : 구동 트랜지스터(TRD)의 소스 영역과 게이트 전극 사이의 전압
Cox : (게이트 절연층의 비유전율)×(진공의 유전율)/(게이트 절연층의 두께)
k≡(1/2)·(W/L)·Cox로 한다.
그리고,
Vgs≒VCC-(VSig-Vth) …… (B)
이기 때문에, 상기 식 (A)는,
Ids=k·μ·(VCC-(VSig-Vth)-Vth)2=k·μ·(VCC-VSig)2 …… (C)
로 변형할 수 있다.
상기 식 (C)로부터 분명한 바와 같이, 구동 트랜지스터(TRD)의 임계치 전압(Vth)은, 드레인 전류(Ids)의 값에 대해 무관하다. 환언하면, 구동 트랜지스터(TRD)의 임계치 전압(Vth)의 값에 영향받는 일 없이, 영상 신호(VSig)에 대응하는 드레인 전류(Ids)가 발광 유닛(ELP)으로 흐를 수 있다. 상술한 구동 방법에 의하면, 구동 트랜지스터(TRD)의 임계치 전압(Vth)의 편차가 표시 소자의 휘도에 영향을 주는 일이 없다.
상술한 표시 소자를 구비한 표시 장치를 동작시키기 위해서는, 주사선, 초기화 제어선, 및, 표시 제어선에 신호를 공급하는 회로가 필요하다. 이들의 회로가 차지하는 레이아웃 면적의 축소나, 회로 비용의 저감이라는 관점에서는, 이들의 신호를 공급하는 회로는, 통합된 구조의 회로인 것이 바람직하다. 또한, 주사선이나 초기화 제어선에 공급되는 신호에 영향을 주는 일 없이, 이른바 1필드 기간에 표시 제어선에 복수의 펄스 신호를 공급할 수 있는 것이, 표시 장치에 표시되는 화상의 플리커를 저감하는 관점에서 바람직하다.
따라서 본 발명의 목적은, 주사선, 초기화 제어선, 및, 표시 제어선에 신호를 공급할 수 있고, 주사선이나 초기화 제어선에 공급되는 신호에 영향을 주는 일 없이, 1필드 기간에 표시 제어선에 복수의 펄스 신호를 공급할 수 있는 주사 구동 회로, 및, 이러한 주사 구동 회로를 구비하는 표시 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 표시 장치는:
(1) 2차원 매트릭스 형상으로 배열된 표시 소자;
(2) 제 1의 방향으로 연장하는 주사선, 표시 소자를 초기화하기 위한 초기화 제어선, 및, 표시 소자의 표시 상태/비표시 상태를 제어하기 위한 표시 제어선;
(3) 제 1의 방향과는 다른 제 2의 방향으로 연장하는 데이터선; 및,
(4) 주사 구동 회로를 구비하고 있다.
본 발명에 따른, 그리고 본 발명에 따른 표시 장치를 구성하는 주사 구동 회로는:
(A) P단(단, P는 3 이상의 자연수)의 시프트 레지스터로 구성되며, 입력된 스타트 펄스를 순차적으로 시프트하여, 각 단으로부터 출력 신호를 출력하는 시프트 레지스터 유닛; 및,
(B) 상기 시프트 레지스터 유닛으로부터의 출력 신호 및 이네이블 신호에 의거하여 동작하는 논리 회로 유닛을 포함하고,
(C) 제 p단째(단, p=1, 2 … , P-1)의 시프트 레지스터의 출력 신호를 STp로 나타낼 때, 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치되고,
(D) 출력 신호(STp)의 스타트 펄스의 시작과 출력 신호(STp +1)의 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호(단, Q는 2 이상의 자연수)가, 각각 하나, 순차적으로 존재하고,
(E) 상기 논리 회로 유닛은, (P-2)×Q개의 NAND 회로를 포함하고,
초단의 시프트 레지스터에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스 내지 제 U 스타트 펄스(단, U는 2 이상의 자연수)가 입력되고;
상기 논리 회로 유닛에는, 출력 신호(ST1)에서의 제 u 스타트 펄스(단, u=1, 2 … , U-1)부터 제 (u+1) 스타트 펄스까지의 각 기간, 및, 제 U 스타트 펄스의 시 작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호가 입력되고;
제 q 이네이블 신호(단, q=1, 2, …Q-1)를 ENq로 나타낼 때, 제 (p', q)번째의 NAND 회로에는, 기간 특정 신호에 의거한 신호, 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력되고;
상기 NAND 회로는 기간 특정 신호에 의거하여 동작이 제한되고, 상기 NAND 회로는 출력 신호(STp)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생하고;
제 (p', q)번째의 NAND 회로(단, p'=1 또한 q=1인 경우를 제외한다)로부터의 주사 신호에 의거한 신호가 주사선을 통하여 공급되는 표시 소자에서는,
상기 표시 소자에 접속된 초기화 제어선으로부터, q=1인 경우에 제 (p'-1, q')번째의 NAND 회로(단, q'는 1부터 Q까지의 자연수)로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q")번째의 NAND 회로(단, q"는 1부터 (q-1)까지의 자연수)로부터의 주사 신호에 의거한 신호가 공급되고,
상기 표시 소자에 접속된 표시 제어선으로부터, q=1인 경우에 제 (p'+1)단째의 시프트 레지스터로부터의 출력 신호(STp +1)에 의거한 신호가 공급되고, q>1인 경우에 제 (p'+2)단째의 시프트 레지스터로부터의 출력 신호(STp +2)에 의거한 신호가 공급된다.
여기에서, 초기화 제어선으로부터 소정의 NAND 회로에 이르는 배선의 길이를 단축한다는 관점에서는, 제 (p', q)번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 주사선을 통하여 공급되는 표시 소자에서는, 해당 표시 소자에 접속된 초기화 제어선으로부터, q=1인 경우에 제 (p'-1, q')번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q-1)번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 공급되는 구성으로 하는 것이 바람직하다.
1필드 기간에 상당하는 기간 내에서, 초단의 시프트 레지스터에 제 1 스타트 펄스와 제 2 스타트 펄스가 입력되는 구성에서는, 기간 특정 신호를, 초단의 시프트 레지스터의 출력 신호에서의 제 1 스타트 펄스의 시작부터 제 2 스타트 펄스의 시작까지의 기간에서 로우 레벨 또는 하이 레벨이 되고, 제 2 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간에서 하이 레벨 또는 로우 레벨이 되는 신호로 하면 좋다. 이와 같이, 하나의 기간 특정 신호를 이용하여 2개의 기간을 특정할 수 있다. 또한, 예를 들면, 초단의 시프트 레지스터에 제 1 스타트 펄스 내지 제 4 스타트 펄스가 입력되는 구성에서는, 기간 특정 신호를 제 1 기간 특정 신호와 제 2 기간 특정 신호로 구성하고, 제 1 기간 특정 신호 및 제 2 기간 특정 신호의 하이 레벨/로우 레벨의 조합에 의해, 4개의 기간을 특정할 수 있다.
그리고, 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호가 인가되는 기간을 포함하는 기간에서, 기간 특정 신호에 의거한 신호가 하이 레벨이 되고, 그 이외에서는 로우 레벨이 되도록, 제 (p', q)번째의 NAND 회로의 입력측에 기간 특정 신호에 의거한 신호를 인가하면 좋다. 또한, 예를 들면 기간 특정 신호가 제 1 기간 특정 신호와 제 2 기간 특정 신호로 구성되어 있는 경우에는, 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호가 인가되는 기간을 포함하는 기간에서만, 제 1 기간 특정 신호에 의거한 신호와 제 2 기간 특정 신호에 의거한 신호가 함께 하이 레벨이 되도록, 제 (p', q)번째의 NAND 회로의 입력측에 기간 특정 신호에 의거한 신호를 인가하면 좋다. 보다 구체적으로는, 상술한 조건을 충족시키도록, 직접 또는 NOR 회로를 통하여, 기간 특정 신호를 NAND 회로의 입력측에 입력하면 좋다. 이로써, 제 (p', q)번째의 NAND 회로의 동작이 제한되고, 해당 NAND 회로는 출력 신호(STp)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
본 발명의 주사 구동 회로를 구비한 본 발명의 표시 장치에서는, 주사 구동 회로로부터의 신호에 의거하여, 주사선, 초기화 제어선, 및, 표시 제어선에 필요하게 되는 신호가 공급된다. 이로써, 신호를 공급하기 위한 회로가 차지하는 레이아웃 면적의 축소나, 회로 비용의 저감을 도모할 수 있다. P나 Q의 값, 또는 또한, U의 값은, 주사 구동 회로나 표시 장치의 사양 등에 따라 적절히 설정하면 좋다.
또한, 본 발명의 표시 장치에서는, 표시 제어선에는 주사 구동 회로를 구성 하는 시프트 레지스터로부터의 출력 신호에 의거한 신호가 공급된다. 본 발명의 주사 구동 회로에서는, 1필드 기간에 상당하는 기간 내에서, 초단의 시프트 레지스터에 제 1 스타트 펄스 내지 제 U 스타트 펄스가 입력된다. 그러나, NAND 회로부에서 출력되는 주사 신호는, 초단의 시프트 레지스터에 입력되는 스타트 펄스의 수에 의해 영향을 받지 않는다. 따라서, 초단의 시프트 레지스터에 입력하는 스타트 펄스의 수를 바꾼다는 용이한 수단에 의해, 주사선이나 초기화 제어선에 공급되는 신호에 영향을 주는 일 없이, 이른바 1필드 기간에 표시 제어선에 복수의 펄스 신호를 공급할 수 있다.
또한, 표시 소자를 구성하는 트랜지스터의 극성 등에 의해서는, NAND 회로로부터의 주사 신호나 시프트 레지스터로부터의 출력 신호를 적절히 반전하여 공급하면 좋다. "주사 신호에 의거한 신호"란, 주사 신호 그 자체인 경우도 있고, 극성을 반전한 신호인 경우도 있다. 마찬가지로, "시프트 레지스터로부터의 출력 신호에 의거한 신호"란, 시프트 레지스터로부터의 출력 신호 그 자체인 경우도 있고, 극성을 반전한 신호인 경우도 있다.
본 발명의 주사 구동 회로는, 폭넓은 주지의 반도체 장치 제조 기술에 의해 제조할 수 있다. 시프트 레지스터 유닛을 구성하는 시프트 레지스터, 논리 회로 유닛을 구성하는 NAND 회로나 NOR 회로는, 폭넓은 주지의 구성, 구조로 할 수 있다. 주사 구동 회로는, 단독의 회로로서 구성되어 있어도 좋고, 표시 장치와 일체로서 구성되어 있어도 좋다. 예를 들면, 표시 장치를 구성하는 표시 소자가 트랜지스터를 구비하는 경우에, 이러한 표시 소자의 제조 프로세스에서 동시에 주사 구동 회 로를 형성할 수도 있다.
상술한 각종의 바람직한 구성을 포함하는 본 발명의 표시 장치에서는, 주사선으로부터의 신호에 의해 주사되고, 초기화 제어선으로부터의 신호에 의거하여 초기화 공정이 행하여지는 구성의 표시 소자, 나아가서는, 표시 제어선으로부터의 신호에 의해 표시 기간과 비표시 기간이 전환되는 구성의 표시 소자를, 폭넓게 이용할 수 있다.
본 발명의 실시예에 따른 표시 장치를 구성하는 표시 소자는:
(1-1) 기록 트랜지스터, 구동 트랜지스터, 및, 용량 유닛을 구비하는 구동 회로; 및,
(1-2) 구동 트랜지스터를 통하여 전류가 흐르는 발광 유닛으로 구성된 표시 소자를 들 수 있다. 발광 유닛으로서, 전류가 흐름에 의해 발광하는 발광 유닛을 폭넓게 이용할 수 있다. 예를 들면, 발광 유닛으로서, 유기 일렉트로루미네선스 발광 유닛, 무기 일렉트로루미네선스 발광 유닛, LED 발광 유닛, 반도체 레이저 발광 유닛 등을 들 수 있다. 컬러 표시의 평면 표시 장치를 구성하는 관점에서는, 그 중에서도, 발광 유닛이 유기 일렉트로루미네선스 발광 유닛으로 이루어지는 구성이 바람직하다.
그리고, 상술한 표시 소자를 구성하는 구동 회로(이하, 단지, 본 발명의 표시 소자를 구성하는 구동 회로라고 부르는 경우가 있다)에 있어서,
기록 트랜지스터에서는,
(a-1) 한쪽의 소스/드레인 영역은, 데이터선에 접속되어 있고,
(a-2) 게이트 전극은, 주사선에 접속되어 있고,
구동 트랜지스터에서는,
(b-1) 한쪽의 소스/드레인 영역은, 기록 트랜지스터의 다른쪽의 소스/드레인 영역에 접속되어 있고, 제 1 노드를 구성하고,
용량 유닛에서는,
(c-1) 일단에는 소정의 기준 전압이 인가되고,
(c-2) 타단과 구동 트랜지스터의 게이트 전극은 접속되어 있고, 제 2 노드를 구성하고,
기록 트랜지스터는, 주사선으로부터의 신호에 의해 제어되는 구성으로 할 수 있다.
그리고, 본 발명의 표시 소자를 구성하는 구동 회로에서는, 또한,
(d) 제 2 노드와 구동 트랜지스터의 다른쪽의 소스/드레인 영역 사이에 접속된 제 1 스위치 회로 유닛을 구비하고 있고,
제 1 스위치 회로 유닛은, 주사선으로부터의 신호에 의해 제어되는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 발명의 표시 소자를 구성하는 구동 회로에서는, 또한,
(e) 제 2 노드와 소정의 초기화 전압이 인가되는 급전선 사이에 접속된 제 2 스위치 회로 유닛을 구비하고 있고,
제 2 스위치 회로 유닛은, 초기화 제어선으로부터의 신호에 의해 제어되는 구성으로 할 수 있다.
그리고, 상술한 바람직한 구성을 포함하는 본 발명의 표시 소자를 구성하는 구동 회로에서는, 또한,
(f) 제 1 노드와 구동 전압이 인가되는 급전선 사이에 접속된 제 3 스위치 회로 유닛을 구비하고 있고,
제 3 스위치 회로 유닛은, 표시 제어선으로부터의 신호에 의해 제어되는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 발명의 표시 소자를 구성하는 구동 회로에서는, 또한,
(g) 구동 트랜지스터의 다른쪽의 소스/드레인 영역과 발광 유닛의 일단 사이에 접속된 제 4 스위치 회로 유닛을 구비하고 있고,
제 4 스위치 회로 유닛은, 표시 제어선으로부터의 신호에 의해 제어되는 구성으로 할 수 있다.
상술한 제 1 스위치 회로 유닛 내지 제 4 스위치 회로 유닛을 구비한 구동 회로를 갖는 표시 소자에서는,
(a) 온 상태가 된 제 2 스위치 회로 유닛을 통하여 급전선으로부터 제 2 노드에 소정의 초기화 전압을 인가한 후, 제 2 스위치 회로 유닛을 오프 상태로 하고, 따라서, 제 2 노드의 전위를 소정의 기준 전위로 설정하는 초기화 공정을 행하고,
(b) 뒤이어, 제 2 스위치 회로 유닛, 제 3 스위치 회로 유닛, 및, 제 4 스위 치 회로 유닛의 오프 상태를 유지하고, 제 1 스위치 회로 유닛을 온 상태로 하고, 온 상태가 된 제 1 스위치 회로 유닛에 의해 제 2 노드와 구동 트랜지스터의 다른쪽의 소스/드레인 영역을 전기적으로 접속한 상태에서, 주사선으로부터의 신호에 의해 온 상태가 된 기록 트랜지스터를 통하여, 데이터선으로부터 제 1 노드에 영상 신호를 인가하고, 따라서, 영상 신호로부터 구동 트랜지스터의 임계치 전압을 뺀 전위를 향하여 제 2 노드의 전위를 변화시키는 기록 공정을 행하고,
(c) 그 후, 주사선으로부터의 신호에 의해 기록 트랜지스터를 오프 상태로 하고,
(d) 뒤이어, 제 1 스위치 회로 유닛과 제 2 스위치 회로 유닛의 오프 상태를 유지하고, 온 상태가 된 제 4 스위치 회로 유닛을 통하여 구동 트랜지스터의 다른쪽의 소스/드레인 영역과 발광 유닛의 일단을 전기적으로 접속하고, 온 상태가 된 제 3 스위치 회로 유닛을 통하여 급전선으로부터 제 1 노드에 소정의 구동 전압을 인가하고, 따라서, 구동 트랜지스터를 통하여 전류를 발광 유닛에 흐르게 함으로써 발광 유닛을 구동할 수 있다.
본 발명의 표시 소자를 구성하는 구동 회로에서는, 용량 유닛의 일단에는 소정의 기준 전압이 인가된다. 이로써, 표시 장치의 동작시에 용량 유닛의 일단의 전위가 유지된다. 소정의 기준 전압의 값은 특히 한정하는 것이 아니다. 예를 들면, 용량 유닛의 일단이, 발광 유닛의 타단에 소정의 전압을 인가하기 위한 급전선에 접속되고, 기준 전압으로서 소정의 전압이 인가되는 구성으로 할 수도 있다.
이상으로 설명한 각종의 바람직한 구성을 포함하는 본 발명의 표시 장치에 있어서, 주사선, 초기화 제어선, 표시 제어선, 데이터선, 급전선 등의 각종의 배선의 구성, 구조는, 주지의 구성, 구조로 할 수 있다. 또한, 발광 유닛의 구성, 구조도, 주지의 구성, 구조로 할 수 있다. 구체적으로는, 발광 유닛을 유기 일렉트로루미네선스 발광 유닛으로 하는 경우에는, 예를 들면, 애노드 전극, 정공 수송층, 발광층, 전자 수송층, 캐소드 전극 등으로 구성할 수 있다. 데이터선에 접속되는 신호 출력 회로 등의 구성, 구조도, 주지의 구성, 구조로 할 수 있다.
본 발명의 표시 장치는, 이른바 흑백 표시의 구성이라도 좋고, 하나의 화소는 복수의 부화소로 구성되어 있는 구성, 구체적으로는, 하나의 화소는, 적색 발광 부화소, 녹색 발광 부화소, 청색 발광 부화소의 3개의 부화소로 이루어지는 구성으로 할 수도 있다. 나아가서는, 이들의 3종의 부화소에 다시 1종류 또는 복수종류의 부화소를 더한 1조(組)(예를 들면, 휘도 향상을 위해 백색광을 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 보색을 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 옐로를 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 옐로 및 시안을 발광하는 부화소를 더한 1조)로 구성하는 것도 가능하다.
표시 장치의 화소(픽셀)의 값으로서, VGA(640, 480), S-VGA(800, 600), XGA(1024, 768), APRC(1152, 900), S-XGA(1280, 1024), U-XGA(1600, 1200), HD-TV(1920, 1080), Q-XGA(2048, 1536) 외에, (1920, 1035), (720, 480), (1280, 960) 등, 화상 표시용 해상도의 몇가지를 예시할 수 있지만, 이들의 값으로 한정하는 것이 아니다. 흑백 표시 장치인 경우에는, 기본적으로는 화소수와 같은 수의 표시 소 자가 매트릭스 형상으로 형성된다. 컬러 표시 장치인 경우에는, 기본적으로는 화소수의 3배의 수의 표시 소자가 매트릭스 형상으로 형성된다. 표시 소자는, 예를 들면 스트라이프 형상으로 배열되어 있어도 좋고, 델타형상으로 배열되어 있어도 좋다. 표시 소자의 배열은, 표시 장치의 설계에 따라 적절히 설정하면 좋다.
본 발명의 표시 소자를 구성하는 구동 회로에서는, 기록 트랜지스터나 구동 트랜지스터는, 예를 들면, p채널형의 박막 트랜지스터(TFT)로 구성할 수 있다. 또한, 기록 트랜지스터를 n채널형으로 하여도 좋다. 제 1 스위치 회로 유닛, 제 2 스위치 회로 유닛, 제 3 스위치 회로 유닛 및 제 4 스위치 회로 유닛은, TFT 등의 주지의 스위칭 소자로 구성할 수 있다. 예를 들면, p채널형의 TFT로 구성되어 있어도 좋고, n채널형의 TFT로 구성되어 있어도 좋다.
본 발명의 표시 소자를 구성하는 구동 회로에서는, 구동 회로를 구성하는 용량 유닛은, 예를 들면, 한쪽의 전극, 다른쪽의 전극, 및, 이들의 전극에 끼워진 유전체층(절연층)으로 구성할 수 있다. 구동 회로를 구성하는 트랜지스터 및 용량 유닛은, 어떤 평면 내에 형성되고, 예를 들면, 지지체상에 형성된다. 발광 유닛을 유기 일렉트로루미네선스 발광 유닛으로 하는 경우, 발광 유닛은, 예를 들면, 층간 절연층을 통하여, 구동 회로를 구성하는 트랜지스터 및 용량 유닛의 상방에 형성되어 있다. 또한, 구동 트랜지스터의 다른쪽의 소스/드레인 영역은, 예를 들면 다른 트랜지스터 등을 통하여, 발광 유닛의 일단(발광 유닛에 구비된 애노드 전극 등)에 접속되어 있다. 또한, 반도체 기판 등에 트랜지스터를 형성한 구성라도 좋다.
하나의 트랜지스터가 갖는 2개의 소스/드레인 영역에서, "한쪽의 소스/드레 인 영역"이라는 용어를, 전원측에 접속된 측의 소스/드레인 영역이라는 의미에서 사용하는 경우가 있다. 또한, 트랜지스터가 온 상태에 있다는 것은, 소스/드레인 영역 사이에 채널이 형성되어 있는 상태를 의미한다. 이러한 트랜지스터의 한쪽의 소스/드레인 영역에서 다른쪽의 소스/드레인 영역에 전류가 흐르고 있는지의 여부는 불문한다. 한편, 트랜지스터가 "오프 상태"에 있다는 것은, 소스/드레인 영역 사이에 채널이 형성되지 않은 상태를 의미한다. 또한, 어떤 트랜지스터의 소스/드레인 영역이 다른 트랜지스터의 소스/드레인 영역에 접속되어 있다는 것은, 어떤 트랜지스터의 소스/드레인 영역과 다른 트랜지스터의 소스/드레인 영역이 같은 영역을 차지하고 있는 형태를 포함한다. 나아가서는, 소스/드레인 영역은, 불순물을 함유한 폴리실리콘이나 어모퍼스 실리콘 등의 도전성 물질로 구성할 수 있을 뿐만 아니라, 금속, 합금, 도전성 입자, 이들의 적층 구조, 유기 재료(도전성 고분자)로 이루어지는 층으로 구성할 수 있다. 또한, 이하의 설명에서 이용하는 타이밍 차트에 있어서, 각 기간을 나타내는 횡축의 길이(시간 길이)는 모식적인 것이고, 각 기간의 시간 길이의 비율을 나타내는 것이 아니다.
본 발명의 주사 구동 회로를 구비한 본 발명의 표시 장치에서는, 주사 구동 회로로부터의 신호에 의거하여, 주사선, 초기화 제어선, 및, 표시 제어선에 필요하게 되는 신호가 공급된다. 이로써, 신호를 공급하기 위한 회로가 차지하는 레이아웃 면적의 축소나, 회로 비용의 저감을 도모할 수 있다.
본 발명의 주사 구동 회로에서는, 초단의 시프트 레지스터에 입력하는 스타 트 펄스의 수를 바꾼다는 용이한 수단에 의해, 주사선이나 초기화 제어선에 공급되는 신호에 영향을 주는 일 없이, 이른바 1필드 기간에 표시 제어선에 복수의 펄스 신호를 공급할 수 있다. 또한, 본 발명의 표시 장치에서는, 주사 구동 회로를 구성하는 초단의 시프트 레지스터에 입력하는 스타트 펄스의 수를 바꾼다는 용이한 수단에 의해, 표시 장치에 표시되는 화상의 플리커를 저감할 수 있다.
이하, 도면을 참조하여, 실시예에 의거하여 본 발명을 설명한다.
[실시예 1]
실시예 1은, 본 발명의 주사 구동 회로 및 이것을 구비한 표시 장치에 관한 것이다. 실시예 1의 표시 장치는, 발광 유닛과 그 구동 회로를 구비하는 표시 소자를 이용하는 표시 장치이다.
도 1은 실시예 1의 주사 구동 회로(110)의 회로도이다. 도 2는 도 1에 도시하는 주사 구동 회로(110)를 구비한 실시예 1의 표시 장치(1)의 개념도이다. 도 3은 도 1에 도시하는 주사 구동 회로(110)를 구성하는 시프트 레지스터 유닛(111)의 모식적인 타이밍 차트이다. 도 4는 도 1에 도시하는 주사 구동 회로(110)를 구성하는 논리 회로 유닛(112)의 전단부(前段部)의 모식적인 타이밍 차트이다. 도 5는 도 1에 도시하는 주사 구동 회로(110)를 구성하는 논리 회로 유닛(112)의 후단부의 모식적인 타이밍 차트이다. 도 6은 도 2에 도시하는 표시 장치(1)에서, 제 m행(단, m=1, 2, 3 … , M), 제 n열째(단, n=1, 2, 3 … , N)의 표시 소자(10)를 구성하는 구동 회로(11)의 등가 회로도이다.
우선, 표시 장치(1)의 개요에 관해 설명한다. 도 2에 도시하는 바와 같이, 표시 장치(1)는:
(1) 2차원 매트릭스 형상으로 배열된 표시 소자(10);
(2) 제 1의 방향으로 연장하는 주사선(SCL), 표시 소자(10)를 초기화하기 위한 초기화 제어선(AZ), 및, 표시 소자(10)의 표시 상태/비표시 상태를 제어하기 위한 표시 제어선(CL);
(3) 제 1의 방향과는 다른 제 2의 방향으로 연장하는 데이터선(DTL); 및,
(4) 주사 구동 회로(110)를 구비하고 있다. 주사선(SCL), 초기화 제어선(AZ), 및, 표시 제어선(CL)은 주사 구동 회로(110)에 접속되어 있다. 데이터선(DTL)은 신호 출력 회로(100)에 접속되어 있다. 또한, 도 2에서는, 제 m행, 제 n열째의 표시 소자(10)를 중심으로 한 3×3개의 표시 소자(10)를 도시하고 있지만, 이것은, 어디까지나 예시에 지나지 않는다. 또한, 도 2에서는, 도 6에 도시하는 급전선(PS1, PS2, PS3)의 도시를 생략하였다.
표시 소자(10)는, 제 1의 방향으로 N개, 제 1의 방향과는 다른 제 2의 방향으로 M개 배열되어 있다. 그리고, 표시 장치(1)는, (N/3)×M개의 2차원 매트릭스 형상으로 배열된 화소로 구성되어 있다. 하나의 화소는, 3개의 부화소(적색을 발광하는 적색 발광 부화소, 녹색을 발광하는 녹색 발광 부화소, 청색을 발광하는 청색 발광 부화소)로 구성되어 있다. 각 화소를 구성하는 표시 소자(10)는, 선순차(線順次) 구동된다고 하고, 표시 프레임 레이트를 FR(회/초)로 한다. 즉, 제 m행째에 배 열된(N/3)개의 화소(N개의 부화소)의 각각을 구성하는 표시 소자(10)가 동시에 구동된다. 환언하면, 하나의 행을 구성하는 각 표시 소자(10)에서는, 그 발광/비발광의 타이밍은, 그들이 속하는 행 단위로 제어된다.
도 6에 도시하는 바와 같이, 각 표시 소자(10)는, 기록 트랜지스터(TRW), 구동 트랜지스터(TRD), 및, 용량 유닛(C1)을 구비한 구동 회로(11)와, 구동 트랜지스터(TRD)를 통하여 전류가 흐르는 발광 유닛(ELP)으로 구성되어 있다. 발광 유닛(ELP)은 유기 일렉트로루미네선스 발광 유닛으로 이루어진다. 표시 소자(10)는, 구동 회로(11)와 발광 유닛(ELP)이 적층된 구조를 갖는다. 구동 회로(11)는, 또한, 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)를 구비하고 있지만, 이들의 트랜지스터에 관해서는 후술한다.
제 m행, 제 n열째의 표시 소자(10)에서, 기록 트랜지스터(TRW)에서는, 한쪽의 소스/드레인 영역은, 데이터선(DTLn)에 접속되어 있고, 게이트 전극은, 주사선(SCLm)에 접속되어 있다. 구동 트랜지스터(TRD)에서는, 한쪽의 소스/드레인 영역은, 기록 트랜지스터(TRW)의 다른쪽의 소스/드레인 영역에 접속되어 있고, 제 1 노드(ND1)를 구성한다. 용량 유닛(C1)의 일단은 급전선(PS1)에 접속되어 있다. 용량 유닛(C1)에서는, 일단에는 소정의 기준 전압(실시예 1에서는, 후술하는 소정의 구동 전압(VCC))이 인가되고, 타단과 구동 트랜지스터(TRD)의 게이트 전극은 접속되어 있고, 제 2 노드(ND2)를 구성한다. 기록 트랜지스터(TRW)는, 주사선(SCLm)으로부터의 신호에 의해 제어된다.
데이터선(DTLn)에는, 신호 출력 회로(100)로부터, 발광 유닛(ELP)에서의 휘도를 제어하기 위한 영상 신호(구동 신호, 휘도 신호)(VSig)가 인가된다. 상세에 관해서는 후술한다.
구동 회로(11)는, 또한, 제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역 사이에 접속된 제 1 스위치 회로 유닛(SW1)을 구비하고 있다. 제 1 스위치 회로 유닛(SW1)은 제 1 트랜지스터(TR1)로 구성되어 있다. 제 1 트랜지스터(TR1)에서는, 한쪽의 소스/드레인 영역은, 제 2 노드(ND2)에 접속되어 있고, 다른쪽의 소스/드레인 영역은, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역에 접속되어 있다. 제 1 트랜지스터(TR1)의 게이트 전극은, 주사선(SCLm)에 접속되어 있고, 제 1 트랜지스터(TR1)는, 주사선(SCLm)으로부터의 신호에 의해 제어된다.
구동 회로(11)는, 또한, 제 2 노드(ND2)와 후술하는 소정의 초기화 전압(VIni)이 인가되는 급전선(PS3) 사이에 접속된 제 2 스위치 회로 유닛(SW2)을 구비하고 있다. 제 2 스위치 회로 유닛(SW2)은 제 2 트랜지스터(TR2)로 구성되어 있다. 제 2 트랜지스터(TR2)에서는, 한쪽의 소스/드레인 영역은 급전선(PS3)에 접속되어 있고, 다른쪽의 소스/드레인 영역은 제 2 노드(ND2)에 접속되어 있다. 제 2 트랜지스터(TR2)의 게이트 전극은, 초기화 제어선(AZm)에 접속되어 있다. 제 2 트랜지스터(TR2)는, 초기화 제어선(AZm)으로부터의 신호에 의해 제어된다.
구동 회로(11)는, 또한, 제 1 노드(ND1)와 구동 전압(VCC)이 인가되는 급전선(PS1) 사이에 접속된 제 3 스위치 회로 유닛(SW3)을 구비하고 있다. 제 3 스위치 회로 유닛(SW3)은 제 3 트랜지스터(TR3)로 구성되어 있다. 제 3 트랜지스터(TR3)에서는, 한쪽의 소스/드레인 영역은 급전선(PS1)에 접속되어 있고, 다른쪽의 소스/드레인 영역은 제 1 노드(ND1)에 접속되어 있다. 제 3 트랜지스터(TR3)의 게이트 전극은, 표시 제어선(CLm)에 접속되어 있다. 제 3 트랜지스터(TR3)는, 표시 제어선(CLm)으로부터의 신호에 의해 제어된다.
구동 회로(11)는, 또한, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역과 발광 유닛(ELP)의 일단 사이에 접속된 제 4 스위치 회로 유닛(SW4)을 구비하고 있다. 제 4 스위치 회로 유닛(SW4)은 제 4 트랜지스터(TR4)로 구성되어 있다. 제 4 트랜지스터(TR4)에서는, 한쪽의 소스/드레인 영역은, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역에 접속되어 있고, 다른쪽의 소스/드레인 영역은, 발광 유 닛(ELP)의 일단에 접속되어 있다. 제 4 트랜지스터(TR4)의 게이트 전극은, 표시 제어선(CLm)에 접속되어 있다. 제 4 트랜지스터(TR4)는, 표시 제어선(CLm)으로부터의 신호에 의해 제어된다. 발광 유닛(ELP)의 타단(캐소드 전극)은, 급전선(PS2)에 접속되어 있고, 후술하는 전압(VCat)이 인가된다. 부호 CEL은 발광 유닛(ELP)의 용량을 나타낸다.
구동 트랜지스터(TRD)는 p채널형의 TFT로 이루어지고, 기록 트랜지스터(TRW)도 p채널형의 TFT로 이루어진다. 또한, 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)도 p채널형의 TFT로 이루어진다. 또한, 기록 트랜지스터(TRW) 등을 n채널형으로 하여도 좋다. 각 트랜지스터는 디플레이션형인 것으로 하여 설명하지만, 이것으로 한정하는 것이 아니다.
신호 출력 회로(100), 주사선(SCL), 초기화 제어선(AZ), 표시 제어선(CL), 및, 데이터선(DTL)의 구성, 구조는, 주지의 구성, 구조로 할 수 있다. 주사선(SCL)과 마찬가지로 제 1의 방향으로 연장하는 급전선(PS1, PS2, PS3)은, 도시하지 않은 전원부에 접속되어 있다. 급전선(PS1)에는 구동 전압(VCC)이 인가되고, 급전선(PS2)에는 전압(VCat)이 인가되고, 급전선(PS3)에는 초기화 전압(VIni)이 인가된다. 급전선(PS1, PS2, PS3)의 구성, 구조도, 주지의 구성, 구조로 할 수 있다.
도 7은, 도 2에 도시하는 표시 장치(1)를 구성하는 표시 소자(10)의 일부분에 있어서의 모식적인 일부 단면도이다. 후에 상세하게 설명하지만, 표시 소자(10)의 구동 회로(11)를 구성하는 각 트랜지스터 및 용량 유닛(C1)은 지지체(20)상에 형성되고, 발광 유닛(ELP)은, 예를 들면, 층간 절연층(40)을 통하여, 구동 회로(11)를 구성하는 각 트랜지스터 및 용량 유닛(C1)의 상방에 형성되어 있다. 발광 유닛(ELP)은, 예를 들면, 애노드 전극, 정공 수송층, 발광층, 전자 수송층, 캐소드 전극 등의 주지의 구성, 구조를 갖는다. 또한, 도 7에서는, 구동 트랜지스터(TRD)만을 도시한다. 다른 트랜지스터는 은폐되어 보이지 않는다. 또한, 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역은, 도시하지 않은 제 4 트랜지스터(TR4)를 통하여 발광 유닛(ELP)에 구비된 애노드 전극에 접속되어 있지만, 제 4 트랜지스터(TR4)와 발광 유닛(ELP)의 애노드 전극과의 접속부도 은폐되어 보이지 않는다.
구동 트랜지스터(TRD)는, 게이트 전극(31), 게이트 절연층(32), 반도체층(33)으로 구성되어 있다. 보다 구체적으로는, 구동 트랜지스터(TRD)는, 반도체층(33)에 마련된 한쪽의 소스/드레인 영역(35) 및 다른쪽의 소스/드레인 영역(36), 및, 한쪽의 소스/드레인 영역(35)과 다른쪽의 소스/드레인 영역(36) 사이의 반도체층(33)의 부분이 해당하는 채널 형성 영역(34)을 구비하고 있다. 도시하지 않은 다른 트랜지스터도 같은 구성이다.
용량 유닛(C1)은, 전극(37), 게이트 절연층(32)의 연재부로 구성된 유전체 층, 및, 전극(38)으로 이루어진다. 또한, 전극(37)과 구동 트랜지스터(TRD)의 게이트 전극(31)과의 접속부, 및, 전극(38)과 급전선(PS1)의 접속부는 은폐되어 보이지 않는다.
게이트 전극(31), 게이트 절연층(32)의 일부, 및, 용량 유닛(C1)을 구성하는 전극(37)은, 지지체(20)상에 형성되어 있다. 구동 트랜지스터(TRD) 및 용량 유닛(C1) 등은, 층간 절연층(40)으로 덮여 있고, 층간 절연층(40)상에, 애노드 전극(51), 정공 수송층, 발광층, 전자 수송층, 및, 캐소드 전극(53)으로 이루어지는 발광 유닛(ELP)이 마련되어 있다. 또한, 도 7에서는, 정공 수송층, 발광층, 및, 전자 수송층을 1층(52)으로 나타내였다. 발광 유닛(ELP)이 마련되어 있지 않은 층간 절연층(40) 부분의 위에는, 제 2 층간 절연층(54)이 마련되고, 제 2 층간 절연층(54) 및 캐소드 전극(53)상에는 투명한 기판(21)이 배치되어 있고, 발광층에서 발광한 광은, 기판(21)을 통과하여, 외부에 출사된다. 캐소드 전극(53)과 급전선(PS2)을 구성하는 배선(39)은, 제 2 층간 절연층(54), 층간 절연층(40)에 마련된 콘택트 홀(56, 55)을 통하여 접속되어 있다.
도 7에 도시하는 표시 장치의 제조 방법을 설명한다. 우선, 지지체(20)상에, 주사선 등의 각종 배선, 용량 유닛을 구성하는 전극, 반도체층으로 이루어지는 트랜지스터, 층간 절연층, 콘택트 홀 등을, 주지의 방법에 의해 적절히 형성한다. 뒤이어, 주지의 방법에 의해 성막 및 패터닝을 행하여, 매트릭스 형상으로 배열된 발 광 유닛(ELP)을 형성한다. 그리고, 상기 공정을 경유한 지지체(20)와, 기판(21)을 대향시켜 주위를 밀봉한다. 그리고, 신호 출력 회로(100), 주사 구동 회로(110)와의 접속을 행하여, 표시 장치를 완성할 수 있다.
뒤이어, 주사 구동 회로(110)에 관해 설명한다. 또한, 주사 구동 회로(110)의 동작의 설명에서는, 편의를 위해, 주사선(SCL1 내지 SCL31)에 공급하기 위한 주사 신호를 순차적으로 생성하는 것으로 하여 설명한다. 다른 실시예에서도 마찬가지이다.
도 1에 도시하는 바와 같이, 주사 구동 회로(110)는,
(A) P단(단, P는 3 이상의 자연수. 이하 같음)의 시프트 레지스터(SR)로 구성되어 있고, 입력된 스타트 펄스(STP)를 순차적으로 시프트하여, 각 단으로부터 출력 신호(ST)를 출력하는 시프트 레지스터 유닛(111), 및,
(B) 시프트 레지스터 유닛(111)으로부터의 출력 신호(ST), 및, 이네이블 신호(실시예 1에서는, 후술하는 제 1 이네이블 신호(EN1) 및 제 2 이네이블 신호(EN2))에 의거하여 동작하는 논리 회로 유닛(112)으로 구성되어 있다.
제 p단째(단, p=1, 2 … , P-1. 이하 같음)의 시프트 레지스터(SRp)의 출력 신호를 STp로 나타낼 때, 도 3에 도시하는 바와 같이, 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터(SRp +1)의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치한다. 시프트 레지스터 유닛(111)은, 상기한 조건을 충족시키도록, 클록 신호(CK)와 스타트 펄스(STP)에 의거하여 동작한다.
초단의 시프트 레지스터(SR1)에는, 1필드 기간에 상당하는 기간(도 3에서는, 기간(T1)의 시작부터 기간(T32)의 끝까지 상당하는 기간) 내에, 제 1 스타트 펄스 내지 제 U 스타트 펄스(단, U는 2 이상의 자연수. 이하 같음)가 입력된다. 또한, 실시예 1에서는, U=2이고, 제 1 스타트 펄스와 제 2 스타트 펄스가 입력된다.
구체적으로는, 초단의 시프트 레지스터(SR1)에 입력되는 제 1 스타트 펄스는, 도 3에 도시하는 기간(T1)의 시작과 끝 사이에서 상승하고, 기간(T13)의 시작과 끝 사이에서 하강하는 펄스이다. 또한, 제 2 스타트 펄스는, 도 3에 도시하는 기간(T17)의 시작과 끝 사이에서 상승하고, 기간(T29)의 시작과 끝 사이에서 하강하는 펄스이다. 도 3이나 후술하는 다른 도면에 도시하는 T1 등의 각 기간은, 1수평 주사 기간(이른바 1H)에 대응한다. 클록 신호(CK)는, 2수평 주사 기간(2H)마다 극성이 반전하는 구형파(矩形波) 형상의 신호이다.
시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 1 스타트 펄스는, 기간(T3)의 시작에서 상승하고, 기간(T14)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서의 제 1 스타트 펄스는, 순차적으로 2수평 주사 기간만큼 시프트한 펄스이다. 또한, 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 2 스타트 펄스는, 기간(T19)의 시작에서 상승하고, 기간(T30)의 끝 에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서의 제 2 스타트 펄스도, 순차적으로 2수평 주사 기간만큼 시프트한 펄스이다.
또한, 출력 신호(STp)에서의 제 1 스타트 펄스의 시작과 출력 신호(STp +1)에서의 제 1 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호(단, Q는 2 이상의 자연수. 이하 같음)가, 각각 하나, 순차적으로 존재한다. 실시예 1에서는 Q=2이고, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)가, 각각 하나, 순차적으로 존재한다. 환언하면, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)는, 상기한 조건을 충족시키도록 생성된 신호이고, 기본적으로는, 동일한 주기의 구형파 형상의 신호이고, 위상을 달리하는 신호이다. 또한, 출력 신호(STp)에서의 제 2 스타트 펄스의 시작과 출력 신호(STp +1)에서의 제 2 스타트 펄스의 시작 사이에서도, 제 1 이네이블 신호 내지 제 Q 이네이블 신호가, 각각 하나, 순차적으로 존재한다.
구체적으로는, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)는, 2수평 주사 기간을 1주기로 하는 구형파 형상의 신호이다. 실시예 1에서는, 이들의 신호는 1수평 주사 기간마다 극성이 반전하고, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)는 역상의 관계에 있다. 또한, 도 3 내지 도 5에서는, 이네이블 신호(EN1, EN2)의 하이 레벨이 1수평 주사 기간의 동안 계속된다고 하여 나타냈지만, 이것으로 한하는 것이 아니다. 하이 레벨이, 1수평 주사 기간보다 짧은 기간이 되는 구형파 형상의 신호라도 좋다. 후술하는 다른 실시예에서도 마찬가지이다.
예를 들면, 출력 신호(ST1)의 스타트 펄스의 시작(즉, 기간(T3)의 시작)과 출력 신호(ST2)의 스타트 펄스의 시작 사이(즉, 기간(T5)의 시작) 사이에는, 기간(T3)에서의 제 1 이네이블 신호(EN1)와, 기간(T4)에서의 제 2 이네이블 신호(EN2)가, 각각 하나, 순차적으로 존재한다. 출력 신호(ST2)의 스타트 펄스의 시작과 출력 신호(ST3)의 스타트 펄스의 시작 사이 등에서도 마찬가지로, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)가, 각각 하나, 순차적으로 존재한다. 출력 신호(ST4) 이후에서도 마찬가지이다.
도 1에 도시하는 바와 같이, 논리 회로 유닛(112)은, (P-2)×Q개의 NAND 회로(113)를 구비하고 있다. 구체적으로는, 제 (1, 1)번째 내지 제 (P-2, 2)번째까지의 NAND 회로(113)를 구비하고 있다. 논리 회로 유닛(113)에는, 출력 신호(ST1)에서의 제 u 스타트 펄스(단, u=1, 2 … , U-1. 이하 같음)의 시작부터 제 (u+1) 스타트 펄스의 시작까지의 각 기간, 및, 제 U 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호(SP)가 입력된다.
실시예 1에서는 U=2이고, 기간 특정 신호(SP)는, 출력 신호(ST1)에서의 제 1 스타트 펄스의 시작부터 제 2 스타트 펄스의 시작까지의 기간과, 출력 신호(ST1)에서의 제 2 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한 신호이다. 도 3 내지 도 5에서는, 출력 신호(ST1)에서의 제 1 스타트 펄스의 시작부터 제 2 스타트 펄스의 시작까지의 기간은, 기간(T3)의 시작부터 기간(T18)의 끝까지의 기간이다. 또한, 출력 신호(ST1)에서의 제 2 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간은, 기간(T19)의 시작부터 다음 프레임에서의 기간(T2)의 끝까지의 기간이다. 실시예 1에서는, 기간 특정 신호(SP)는, 기간(T3)의 시작부터 기간(T18)의 끝까지의 기간은 하이 레벨, 기간(T19)의 시작부터 다음 프레임에서의 기간(T2)의 끝까지의 기간은 로우 레벨이 되는 신호이다.
제 q 이네이블 신호(단, q는 1부터 Q까지의 임의의 자연수. 이하 같음)를 ENq로 나타낼 때, 도 1에 도시하는 바와 같이, 제 (p', q)번째의 NAND 회로(113)(단, p는 1부터 (P-2)까지의 임의의 자연수. 이하 같음)에는, 기간 특정 신호(SP)에 의거한 신호, 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력된다. 후술하는 바와 같이, NAND 회로(113)는 기간 특정 신호(SP)에 의거하여 동작이 제한되고, NAND 회로(113)는 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp' +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
보다 구체적으로는, 도 1에 도시하는 NOR 회로(114)에 의해 출력 신호(STp' +1)가 반전되고, 제 (p', q)번째의 NAND 회로(113)의 입력측에 입력된다. 출력 신호(STp')와 제 q 이네이블 신호(ENq)는, 직접, 제 (p', q)번째의 NAND 회로(113)의 입력측에 입력된다. 또한, 제 (1, 1)번째 내지 제 (8, 2)번째의 NAND 회로(113)의 입력측에는, 기간 특정 신호(SP)에 의거한 신호로서, 기간 특정 신호(SP)가 직접 입력된다. 제 (9, 1)번째 이후의 NAND 회로(113)의 입력측에는, 기간 특정 신호(SP)에 의거한 신호로서, 도 1에 도시하는 NOR 회로(116)에 의해 기간 특정 신호(SP)가 반전되어 입력된다.
상술한 바와 같이, 초단의 시프트 레지스터(SR1)에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스와 제 2 스타트 펄스가 입력된다. 가령, 제 (p', q)번째의 NAND 회로(113)가, 출력 신호(STp'), 출력 신호(STp' +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)만에 의해 동작한다고 하면, NAND 회로(113)는 1필드 기간에서 2개의 주사 신호를 발생하여 버린다. 이하, 상세하게 설명한다.
예를 들면, 제 (8, 1)번째의 NAND 회로(113)에 관해 고찰한다. 제 (8, 1)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호는, 도 1에 도시하는 주사선(SCL14)에 공급된다. 도 4에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기 간(T17)에서, 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스도 입력되어 있기 때문에, 기간(T1)에서도, 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다.
따라서 가령 제 (8, 1)번째의 NAND 회로(113)가 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 동작한다고 하면, 주사선(SCL14)에는, 주사 신호가 공급되어야 할 기간(T17) 외에, 기간(T1)에서도 주사 신호가 공급되어 버리는 부적합함이 생긴다.
실시예 1에서는, NAND 회로(113)는 기간 특정 신호(SP)에 의거하여 동작이 제한되기 때문에, 기간(T1)에서도 주사 신호가 공급된다는 부적합함은 생기지 않는다. 즉, 상술한 바와 같이, 제 (8, 1)번째의 NAND 회로(113)의 입력측에는, 기간 특정 신호(SP)에 의거한 신호로서, 기간 특정 신호(SP)가 직접 입력된다. 기간(T1)에서의 기간 특정 신호(SP)는 로우 레벨이다. 따라서, 기간(T1)에서의 제 (8, 1)번째의 NAND 회로(113)의 동작은 제한되고, 주사 신호를 생성하는 일은 없다. 한편, 기간(T17)에서 기간 특정 신호(SP)는 하이 레벨이다. 따라서, 제 (8, 1)번째의 NAND 회로(113)는 출력 신호(ST8)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 주사 신호를 발생한다.
또한, 제 (9, 1)번째의 NAND 회로(113)에 관해 고찰한다. 제 (9, 1)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호는, 도 1에 도시하는 주사선(SCL16)에 공급된다. 제 (9, 1)번째의 NAND 회로(113)의 입력측에는, 기간 특정 신호(SP)에 의거한 신호, 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)가 인가된다. 또한, 제 (8, 1)번째의 NAND 회로(113)와 달리, 제 (9, 1)번째의 NAND 회로(113)의 입력측에는, 기간 특정 신호(SP)에 의거한 신호로서, NOR 회로(116)에 의해 기간 특정 신호(SP)가 반전되어 입력된다.
도 5에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기간(T19)에서, 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스도 입력되어 있기 때문에, 기간(T3)에서도, 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 상술한 바와 같이, 제 (9, 1)번째의 NAND 회로(113)의 입력측에는, NOR 회로(116)에 의해 기간 특정 신호(SP)가 반전되어 입력된다. 기간(T3)에서의 기간 특정 신호(SP)는 하 이 레벨이기 때문에, 기간(T3)에서는, 제 (9, 1)번째의 NAND 회로(113)는 주사 신호를 발생하지 않는다. 한편, 기간(T19)에서 기간 특정 신호(SP)는 로우 레벨이기 때문에, 기간(T19)에서는, 제 (9, 1)번째의 NAND 회로(113)는 주사 신호를 발생한다.
이상, 제 (8, 1)번째의 NAND 회로(113) 및 제 (9, 1)번째의 NAND 회로(113)에 관해 동작을 설명하였지만, 다른 NAND 회로(113)에서도 마찬가지이다. 제 (p', q)번째의 NAND 회로(113)는, 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp'+1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
계속해서, 표시 장치(1)에 관해 설명한다. 도 1에 도시하는 바와 같이, 제 (1, 2)번째의 NAND 회로(113)의 신호가, 제 1행째의 표시 소자(10)에 접속되는 주사선(SCL1)에 공급되고, 제 (2, 1)번째의 NAND 회로(113)의 신호가, 제 2행째의 표시 소자(10)에 접속된 주사선(SCL2)에 공급된다. 다른 주사선(SCL)에서도 마찬가지이다. 즉, 제 (p', q)번째의 NAND 회로(113)(단, p'=1 또한 q=1인 경우를 제외한다)의 신호가, 제 m행째(단, m=Q×(p'-1)+q-1)의 표시 소자(10)에 접속되는 주사선(SCLm)에 공급된다.
그리고, 제 (p', q)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 주사선(SCLm)을 통하여 공급되는 표시 소자(10)에서는, 해당 표시 소자(10)에 접 속된 초기화 제어선(AZm)으로부터, q=1인 경우에 제 (p'-1, q')번째의 NAND 회로(113)(단, q'는 1부터 Q까지의 자연수. 이하 같음)로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q")번째의 NAND 회로(113)(단, q"는 1부터 (q-1)까지의 자연수. 이하 같음)로부터의 주사 신호에 의거한 신호가 공급된다.
보다 구체적으로는, 실시예 1에서는, 제 (p', q)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 주사선(SCLm)을 통하여 공급되는 표시 소자(10)에서는, 해당 표시 소자(10)에 접속된 초기화 제어선(AZm)으로부터, q=1인 경우에 제 (p'-1, Q)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q-1)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 공급된다.
또한, 해당 표시 소자(10)에 접속된 표시 제어선(CLm)에는, q=1인 경우에 제 (p'+1)단째의 시프트 레지스터(SRp' +1)로부터의 출력 신호(STp' +1)에 의거한 신호가 공급되고, q>1인 경우에 제 (p'+2)단째의 시프트 레지스터(SRp'+2)로부터의 출력 신호(STp'+2)에 의거한 신호가 공급된다. 또한, 도 6에 도시하는 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 p채널형이기 때문에, 표시 제어선(CLm)에는, NOR 회로(115)를 통하여 신호가 공급된다.
도 1을 참조하여, 보다 구체적으로 설명한다. 예를 들면, 제 (8, 1)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 주사선(SCL14)을 통하여 공급되는 표시 소자(10)에 주목하면, 해당 표시 소자(10)에 접속된 초기화 제어선(AZ14)에는, 제 (7, 2)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 공급된다. 그리고, 해당 표시 소자(10)에 접속된 표시 제어선(CL14)에는, 제 9단째의 시프트 레지스터(SR9)로부터의 출력 신호(ST9)에 의거한 신호가 공급된다. 또한, 제 (8, 2)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 주사선(SCL15)을 통하여 공급되는 표시 소자(10)에 주목하면, 해당 표시 소자(10)에 접속된 초기화 제어선(AZ15)에는, 제 (8, 1)번째의 NAND 회로(113)로부터의 주사 신호에 의거한 신호가 공급된다. 그리고, 해당 표시 소자(10)에 접속된 표시 제어선(CL15)에는, 제 10단째의 시프트 레지스터(SR10)로부터의 출력 신호(ST10)에 의거한 신호가 공급된다.
뒤이어, 제 (p', q)번째의 NAND 회로(113)의 신호가, 주사선(SCLm)으로부터 공급되는 제 m행, 제 n열째의 표시 소자(10)의 동작에 관해, 표시 장치(1)의 동작을 설명한다. 이러한 표시 소자(10)를, 이하, 제 (n, m)번째의 표시 소자(10) 또는 제 (n, m)번째의 부화소라고 부른다. 또한, 제 m행째에 배열된 각 표시 소자(10)의 수평 주사 기간(보다 구체적으로는, 현 표시 프레임에서의 제 m번째의 수평 주사 기간)을, 이하, 단지, 제 m번째의 수평 주사 기간이라고 부른다. 후술하는 다른 실시예에서도 마찬가지이다.
도 8은, 제 m행, 제 n열째의 표시 소자(10)의 모식적인 구동의 타이밍 차트이다. 도 9의 A 및 B는, 제 m행, 제 n열째의 표시 소자(10)를 구성하는 구동 회로(11)에 있어서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면이다. 도 10의 A 및 B는, 도 9의 A와 B에 계속해서, 제 m행, 제 n열째의 표시 소자(10)를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면이다. 도 11의 A 및 B는, 도 10의 A와 B에 계속해서, 제 m행, 제 n열째의 표시 소자(10)를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면이다. 도 12의 A 및 B는, 도 11의 A와 B에 계속해서, 제 m행, 제 n열째의 표시 소자(10)를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면이다.
또한, 설명의 편의상, 도 8에 도시하는 타이밍 차트를 도 3, 도 4 및 도 5와 대비할 때에는, 예를 들면, p'=8 또한 q=1이고, m=14라고 한다. 구체적으로는, 도 4에 도시하는 AZ14, SCL14, CL14의 타이밍 차트를 참조한다.
구동 트랜지스터(TRD)는, 표시 소자(10)의 발광 상태에서는, 이하의 식 (1)에 따라 드레인 전류(Ids)가 흐르도록 구동된다. 표시 소자(10)의 발광 상태에서는, 구동 트랜지스터(TRD)의 한쪽의 소스/드레인 영역은 소스 영역으로서 작용하고, 다른쪽의 소스/드레인 영역은 드레인 영역으로서 작용한다. 설명의 편의를 위해, 이하의 설명에 있어서, 구동 트랜지스터(TRD)의 한쪽의 소스/드레인 영역을 단지 소스 영역이라고 부르고, 다른쪽의 소스/드레인 영역을 단지 드레인 영역이라고 부르는 경우가 있다. 또한,
μ : 실효적인 이동도
L : 채널 길이
W : 채널 폭
Vgs : 게이트 전극과 소스 영역 사이의 전위차
Vth : 임계치 전압
Cox : (게이트 절연층의 비유전율)×(진공의 유전율)/(게이트 절연층의 두께)
k≡(1/2)·(W/L)·Cox로 한다.
Ids=k·μ·(Vgs-Vth)2 … (1)
실시예 1 및 후술하는 다른 실시 예의 설명에 있어서, 전압 또는 전위의 값을 이하와 같이 하지만, 이것은, 어디까지나 설명을 위한 값이고, 이들의 값으로 한정되는 것이 아니다.
VSig : 발광 유닛(ELP)에서의 휘도를 제어하기 위한 영상 신호 … 0볼트(최고 휘도) 내지 8 볼트(최저 휘도)
VCC : 구동 전압 … 10볼트
VIni : 제 2 노드(ND2)의 전위를 초기화하기 위한 초기화 전압 … -4볼트
Vth : 구동 트랜지스터(TRD)의 임계치 전압 … 2볼트
VCat : 급전선(PS2)에 인가되는 전압 … -10볼트
기간(TP(1)-2)(도 8, 도 9의 A 참조)
이 기간(TP(1)-2)은, 종전에 기록된 영상 신호(V'Sig)에 대응하고, 제 (n, m)번째의 표시 소자(10)가 발광 상태에 있는 기간이다. 예를 들면 m=14인 경우, 이 기간(TP(1)-2)은, 기간(T'3)(이전 프레임에서의 도 4에 도시하는 기간(T3)에 대응하는 기간)의 시작부터, 기간(T14)의 끝까지의 기간에 대응한다. 초기화 제어선(AZ14) 및 주사선(SCL14)은 하이 레벨이고, 표시 제어선(CL14)은 로우 레벨이다.
따라서 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 및, 제 2 트랜지스터(TR2)는 오프 상태이다. 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 온 상태이다. 제 (n, m)번째의 부화소를 구성하는 표시 소자(10)에서의 발광 유닛(ELP)에는, 후술하는 식 (5)에 의거한 드레인 전류(I'ds)가 흐르고 있고, 제 (n, m)번째의 부화소를 구성하는 표시 소자(10)의 휘도는, 이러한 드레인 전류(I'ds)에 대응하는 값이다.
기간(TP(1)-1)(도 8의 A 및 B, 도 9의 B 참조)
이 기간(TP(1)-1)부터 후술하는 기간(TP(1)2)까지, 제 (n, m)번째의 표시 소자(10)는 비발광 상태에 있다. 예를 들면 m=14인 경우, 이 기간(TP(1)-1)은, 도 4에 도시하는 기간(T15)에 대응한다. 초기화 제어선(AZ14) 및 주사선(SCL14)은 하이 레벨을 유지하고, 표시 제어선(CL14)은 하이 레벨이 된다.
따라서 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 및, 제 2 트랜지스터(TR2)는 오프 상태를 유지한다. 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 온 상태에서 오프 상태가 된다. 이로써, 제 1 노드(ND1)는 급전선(PS1)과 분리되고, 나아가서는, 발광 유닛(ELP)과 구동 트랜지스터(TRD)는 분리된 상태가 된다. 따라서, 발광 유닛(ELP)에 전류는 흐르지 않고 비발광 상태가 된다.
기간(TP(1)0)(도 8의 A 및 B, 도 10의 A 참조)
이 기간(TP(1)0)은, 현 표시 프레임에서의 제 (m-1)번째의 수평 주사 기간이다. 예를 들면 m=14인 경우, 이 기간(TP(1)0)은, 도 4에 도시하는 기간(T16)에 대응한다. 주사선(SCL14)과 표시 제어선(CL14)은 하이 레벨을 유지한다. 초기화 제어선(AZ14)은 로우 레벨이 된 후 기간(T16)의 끝에 하이 레벨이 된다.
이 기간(TP(1)0)에, 제 1 스위치 회로 유닛(SW1), 제 3 스위치 회로 유닛(SW3), 및, 제 4 스위치 회로 유닛(SW4)을 오프 상태로 유지하고, 온 상태가 된 제 2 스위치 회로 유닛(SW2)을 통하여 급전선(PS3)으로부터 제 2 노드(ND2)에 소정의 초기화 전압(VIni)을 인가한 후, 제 2 스위치 회로 유닛(SW2)을 오프 상태로 하고, 이로써, 제 2 노드(ND2)의 전위를 소정의 기준 전위로 설정하는 초기화 공정을 행한다.
즉, 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는, 오프 상태를 유지한다. 제 2 트랜지스터(TR2)는 오프 상태에서 온 상태가 되고, 제 2 노드(ND2)에 온 상태가 된 제 2 트랜지스터(TR2)를 통하여 급전선(PS3)으로부터 소정의 초기화 전압(VIni)이 인가된다. 그리고, 기간(TP(1)0)의 끝에서 제 2 트랜지스터(TR2)는 오프 상태가 된다. 용량 유닛(C1)의 일단에는 구동 전압(VCC)이 인가되고, 용량 유닛(C1)의 일단의 전위는 유지된 상태에 있기 때문에, 제 2 노드(ND2)의 전위는 초기화 전압(VIni)에 의해 소정의 기준 전위(-4볼트)로 설정된다.
기간(TP(1)1)(도 8의 A 및 B, 도 10의 B 참조)
이 기간(TP(1)1)은, 현 표시 프레임에서의 제 m번째의 수평 주사 기간이다. 예를 들면 m=14인 경우, 이 기간(TP(1)1)은, 도 4에 도시하는 기간(T17)에 대응한다. 초기화 제어선(AZ14)과 표시 제어선(CL14)은 하이 레벨이고, 주사선(SCL14)은 로 우 레벨이 된다.
이 기간(TP(1)1)에, 제 2 스위치 회로 유닛(SW2), 제 3 스위치 회로 유닛(SW3), 및, 제 4 스위치 회로 유닛(SW4)의 오프 상태를 유지하고, 제 1 스위치 회로 유닛(SW1)을 온 상태로 하고, 온 상태가 된 제 1 스위치 회로 유닛(SW1)에 의해 제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역을 전기적으로 접속한 상태에서, 주사선(SCLm)으로부터의 신호에 의해 온 상태가 된 기록 트랜지스터(TRW)를 통하여, 데이터선(DTLn)으로부터 제 1 노드(ND1)에 영상 신호(VSig)를 인가하고, 따라서, 영상 신호(VSig)로부터 구동 트랜지스터(TRD)의 임계치 전압(Vth)을 뺀 전위를 향하여 제 2 노드(ND2)의 전위를 변화시키는 기록 공정을 행한다.
즉, 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)의 오프 상태를 유지한다. 주사선(SCLm)으로부터의 신호에 의해 기록 트랜지스터(TRW)와 제 1 트랜지스터(TR1)를 온 상태로 한다. 그리고, 온 상태가 된 제 1 트랜지스터(TR1)를 통하여 제 2 노드(ND2)와 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역을 전기적으로 접속한 상태로 한다. 또한, 주사선(SCLm)으로부터의 신호에 의해 온 상태가 된 기록 트랜지스터(TRW)를 통하여, 데이터선(DTLn)으로부터 제 1 노드(ND1)에 영상 신호(VSig)를 인가한다. 이로써, 영상 신호(VSig)로부터 구동 트 랜지스터(TRD)의 임계치 전압(Vth)을 뺀 전위를 향하여 제 2 노드(ND2)의 전위가 변화한다.
즉, 상술한 초기화 공정에 의해, 기간(TP(1)1)의 시작에서 구동 트랜지스터(TRD)가 온 상태가 되도록 제 2 노드(ND2)의 전위가 초기화되어 있기 때문에, 제 2 노드(ND2)의 전위는, 제 1 노드(ND1)에 인가되는 영상 신호(VSig)의 전위를 향하여 변화한다. 그러나, 구동 트랜지스터(TRD)의 게이트 전극과 한쪽의 소스/드레인 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TRD)는 오프 상태가 된다. 이 상태에서는, 제 2 노드(ND2)의 전위는, 대강 (VSig-Vth)이다. 제 2 노드(ND2)의 전위(VND2)는, 이하의 식 (2)와 같이 표시된다. 제 (m+1)번째의 수평 주사 기간이 시작되기 전에, 주사선(SCLm)으로부터의 신호에 의해 기록 트랜지스터(TRW) 및 제 1 트랜지스터(TR1)를 오프 상태로 한다.
VND2≒(VSig-Vth) … (2)
기간(TP(1)2)(도 8의 A 및 B, 도 11의 A 참조)
이 기간(TP(1)2)은, 기록 공정 후 발광 기간이 시작되기까지의 기간이고, 제 (n, m)번째의 표시 소자(10)는 비발광 상태에 있다. 예를 들면 m=14인 경우, 이 기간(TP(1)2)은, 도 4에 도시하는 기간(T18)에 대응한다. 주사선(SCL14)은 하이 레벨이 되고, 초기화 제어선(AZ14)과 표시 제어선(CL14)은 하이 레벨을 유지한다.
즉, 기록 트랜지스터(TRW) 및 제 1 트랜지스터(TR1)는 오프 상태가 되고, 제 2 트랜지스터(TR2), 제 3 트랜지스터(TR3), 및, 제 4 트랜지스터(TR4)는 오프 상태를 유지한다. 제 1 노드(ND1)는 급전선(PS1)과 분리된 상태를 유지하고, 발광 유닛(ELP)과 구동 트랜지스터(TRD)는 분리된 상태를 유지한다. 용량 유닛(C1)에 의해, 제 2 노드(ND2)의 전위(VND2)는 상기한 식 (2)를 유지한다.
기간(TP(1)3)(도 8의 A 및 B, 도 11의 B 참조)
이 기간(TP(1)3)에서, 제 1 스위치 회로 유닛(SW1)과 제 2 스위치 회로 유닛(SW2)의 오프 상태를 유지하고, 온 상태가 된 제 4 스위치 회로 유닛(SW4)을 통하여 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역과 발광 유닛(ELP)의 일단을 전기적으로 접속하고, 온 상태가 된 제 3 스위치 회로 유닛(SW3)을 통하여 급전선(PS1)으로부터 제 1 노드(ND1)에 소정의 구동 전압(VCC)을 인가하고, 따라서, 구동 트랜지스터(TRD)를 통하여 전류를 발광 유닛(ELP)에 흐르게 함으로써 발광 유닛(ELP)을 구동하는 발광 공정을 행한다.
예를 들면 m=14인 경우, 이 기간(TP(1)3)은, 도 4에 도시하는 기간(T19)의 시작부터 기간(T30)의 끝까지의 기간에 대응한다. 초기화 제어선(AZ14)과 주사선(SCL14) 은 하이 레벨을 유지하고, 표시 제어선(CL14)은 로우 레벨이 된다.
즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 오프 상태를 유지하고, 표시 제어선(CLm)으로부터의 신호에 의해, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)를 오프 상태에서 온 상태로 한다. 온 상태가 된 제 3 트랜지스터(TR3)를 통하여 제 1 노드(ND1)에 소정의 구동 전압(VCC)을 인가한다. 또한, 온 상태가 된 제 4 트랜지스터(TR4)를 통하여 구동 트랜지스터(TRD)의 다른쪽의 소스/드레인 영역과 발광 유닛(ELP)의 일단을 전기적으로 접속한다. 따라서, 구동 트랜지스터(TRD)를 통하여 전류를 발광 유닛(ELP)에 흐르게 함으로써 발광 유닛(ELP)을 구동한다.
그리고, 식 (2)으로부터,
Vgs≒VCC-(VSig-Vth) … (3)
이기 때문에, 상기 식(1)은,
Ids=k·μ·(Vgs-Vth)2=k·μ·(VCC-VSig)2 … (4)
로 나타낼 수 있다.
따라서 발광 유닛(ELP)을 흐르는 전류(Ids)는, VCC와 VSig의 전위차의 값의 2승에 비례한다. 환언하면, 발광 유닛(ELP)을 흐르는 전류(Ids)는, 구동 트랜지스터(TRD)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광 유닛(ELP)의 발광량(휘 도)은, 구동 트랜지스터(TRD)의 임계치 전압(Vth)의 영향을 받지 않는다. 그리고, 제 (n, m)번째의 표시 소자(10)의 휘도는, 이러한 전류(Ids)에 대응하는 값이다.
기간(TP(1)4)(도 8의 A 및 B, 도 12의 A 참조)
예를 들면 m=14인 경우, 이 기간(TP(1)4)은, 출력 신호(ST9)에서의 제 2 스타트 펄스의 끝(도 4에 도시하는 기간(T30)의 끝)과 다음 프레임에서 제 1 스타트 펄스가 상승하기 직전(도 4에 도시하는 다음 프레임에서의 기간(T2)의 끝)까지의 기간이다. 이 기간의 시작에 있어서, 출력 신호(ST9)는 하이 레벨에서 로우 레벨이 된다. 표시 제어선(CL8)은 로우 레벨에서 하이 레벨이 된다. 초기화 제어선(AZ8) 및 주사선(SCL8)은 하이 레벨을 유지한다.
따라서 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 온 상태에서 오프 상태가 된다. 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 및, 제 2 트랜지스터(TR2)는 오프 상태를 유지한다. 이로써, 제 1 노드(ND1)는 급전선(PS1)과 분리되고, 나아가서는, 발광 유닛(ELP)과 구동 트랜지스터(TRD)는 분리된 상태가 된다. 따라서, 발광 유닛(ELP)에 전류는 흐르지 않고 비발광 상태가 된다.
기간(TP(1)5)(도 8의 A 및 B, 도 12의 B 참조)
예를 들면 m=14인 경우, 이 기간(TP(1)5)은, 다음 프레임에서의 제 1 스타트 펄스의 시작(도 4에 도시하는 다음 프레임에서의 기간(T3)의 시작) 이후의 기간이다. 이 기간에서, 출력 신호(ST9)는 로우 레벨에서 하이 레벨이 된다. 표시 제어선(CL8)은 하이 레벨에서 로우 레벨이 된다. 초기화 제어선(AZ8) 및 주사선(SCL8)은 하이 레벨을 유지한다.
따라서 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 오프 상태에서 온 상태가 된다. 기록 트랜지스터(TRW), 제 1 트랜지스터(TR1), 및, 제 2 트랜지스터(TR2)는 오프 상태를 유지한다. 이로써, 제 1 노드(ND1)는 급전선(PS1)에 재차 접속되고, 발광 유닛(ELP)과 구동 트랜지스터(TRD)도 재차 접속된 상태가 된다. 따라서, 발광 유닛(ELP)에 전류가 흐르고 재차 발광 상태가 된다.
발광 유닛(ELP)의 발광 상태를, 다음 프레임에서의 기간(TP(1)-2)의 끝에 상당하는 기간까지 계속한다. 이상에 의해, 제 (n, m)번째의 부화소를 구성하는 표시 소자(10)의 발광의 동작이 완료된다.
비발광 기간의 길이는, m의 값에 관계 없이 동일하게 된다. 그러나, m의 값에 의해, 비발광 기간을 구성하는 기간(TP(1)-1)과 기간(TP(1)2)이 차지하는 비율은 변화한다. 후술하는 다른 실시예에서도 마찬가지이다. 예를 들면, 도 4에서의 주사선(SCL15)의 타이밍 차트에서는, 기간(TP(1)-1)은 존재하지 않는다. 또한, 기간(TP(1)-1)가 없는 경우라도, 표시 장치의 동작에 특별한 지장은 생기지 않는다.
실시예 1의 주사 구동 회로(110)는, 주사선(SCL), 초기화 제어선(AZ), 및, 표시 제어선(CL)에 신호를 공급하는 통합된 구조의 회로이다. 이로써, 회로가 차지하는 레이아웃 면적의 축소나, 회로 비용의 저감을 도모할 수 있다. 또한, 실시예 1의 표시 장치(1)에서는, 주사 구동 회로(110)를 구성하는 초단의 시프트 레지스터에 입력하는 스타트 펄스의 수를 바꾼다는 용이한 수단에 의해, 1필드 기간에서 표시 소자(10)의 표시/비표시 상태를 복수회 전환할 수 있고, 표시된 화상의 플리커를 저감할 수 있다.
비교예와 대비하여 다시 설명한다. 도 13은, 비교예의 주사 구동 회로(120)의 회로도이다. 주사 구동 회로(120)에서는, 논리 회로 유닛(122)의 구성이, 실시예 1의 주사 구동 회로(110)의 논리 회로 유닛(112)과 상위하다. 주사 구동 회로(120)의 시프트 레지스터 유닛(121)의 구성은, 주사 구동 회로(110)의 시프트 레지스터 유닛(111)과 마찬가지이다.
보다 구체적으로는, 비교예의 주사 구동 회로(120)에서는, 기간 특정 신호(SP)는 생략되어 있고, 또한, 도 1에 도시하는 NOR 회로(114, 115)도 생략되어 있다. 또한, 제 (p', q)번째의 NAND 회로(123)로부터의 주사 신호에 의거한 신호가 주사선(SCL)을 통하여 공급되는 표시 소자(10)에서는, 해당 표시 소자(10)에 접속된 표시 제어선(CL)으로부터, q=1인 경우에 제 p'단째의 시프트 레지스터(SRp')로부터의 출력 신호(STp')에 의거한 신호가 공급되고, q>1인 경우에 제 (p'+1)단째의 시프트 레지스터(SRp'+1)로부터의 출력 신호(STp'+1)에 의거한 신호가 공급된다.
상술한 구성의 주사 구동 회로(120)에서는, 제 (p', q)번째의 NAND 회로(123)는, 출력 신호(STp'), 출력 신호(STp' +1), 및, 제 q 이네이블 신호(ENq)에 의거하여 주사 신호를 발생한다. 따라서, 출력 신호(STp')의 스타트 펄스와 출력 신호(STp'+1)의 스타트 펄스의 중복 기간에, 제 q 이네이블 신호(ENq)가 복수 존재하면, 상기 중복 기간에 주사 신호가 복수 발생하여 버린다. 이 때문에, 스타트 펄스(STP)가 기간(T1)의 시작과 끝 사이에서 상승한다고 하면, 스타트 펄스(STP)는, 기간(T5)의 시작과 끝 사이에서 하강하도록 설정할 필요가 있다. 실시예 1의 주사 구동 회로(110)에서는, 이와 같은 제한은 없다.
도 14는, 스타트 펄스(STP)가 기간(T1)의 시작과 끝 사이에서 상승하고, 기간(T5)의 시작과 끝 사이에서 하강할 때의, 도 13에 도시하는 주사 구동 회로(120)의 타이밍 차트이다. 도 4의 타이밍 차트와 비교하여 분명한 바와 같이, 위상의 어긋남은 있는 것이지만, 초기화 제어선(AZ), 주사선(SCL)에 도 4와 같은 신호가 공급된다.
도 15는, 비교예의 주사 구동 회로(120)에 있어서, 1필드 기간에 상당하는 기간 내에, 초단의 시프트 레지스터(SR1)에 제 1 스타트 펄스와 제 2 스타트 펄스가 입력된 때의 타이밍 차트이다. 이 경우에는, 1필드 기간 내에 복수의 주사 신호가 발생하여 버린다. 이와 같이, 비교예의 주사 구동 회로(120)에서는, 초단의 시프트 레지스터(SR1)에는 하나의 스타트 펄스밖에 입력할 수가 없고, 그 끝에서도 설정의 제한이 있다. 실시예 1의 주사 구동 회로(110)에서는 이와 같은 제한은 없다.
[실시예 2]
실시예 2도, 본 발명의 주사 구동 회로 및 이것을 구비한 표시 장치에 관한 것이다. 도 2에 도시하는 바와 같이, 실시예 2의 표시 장치(2)는, 주사 구동 회로가 상위하다는 점을 제외하면, 실시예 1의 표시 장치(1)와 같은 구성이다. 따라서, 실시예 2에서는 표시 장치(2)의 설명을 생략한다.
도 16은 실시예 2의 주사 구동 회로(210)의 회로도이다. 도 17은 도 16에 도시하는 주사 구동 회로(210)를 구성하는 시프트 레지스터 유닛(211)의 모식적인 타이밍 차트이다. 도 18은 도 16에 도시하는 주사 구동 회로(210)를 구성하는 논리 회로 유닛(212)의 전단부의 모식적인 타이밍 차트이다. 도 19는 도 16에 도시하는 주사 구동 회로(210)를 구성하는 논리 회로 유닛(212)의 후단부의 모식적인 타이밍 차트이다.
실시예 1의 주사 구동 회로(110)에서는, 초단의 시프트 레지스터(SR1)에는, 1필드 기간에 상당하는 기간에 제 1 스타트 펄스와 제 2 스타트 펄스가 입력되었다. 실시예 2의 주사 구동 회로(210)에서는, 이에 더하여 또한 제 3 스타트 펄스와 제 4 스타트 펄스가 입력된다. 또한, 실시예 2에서는, 기간 특정 신호는 제 1 기간 특정 신호(SP1)와 제 2 기간 특정 신호(SP2)로 구성된다. 이상의 점이, 실시예 1에 대해 주로 상위하다. 실시예 2에서는, 제 1 기간 특정 신호(SP1) 및 제 2 기간 특정 신호(SP2)의 하이 레벨/로우 레벨의 조합에 의해, 4개의 기간을 특정한다. 실시예 2에서는, 실시예 1보다도 표시 소자의 표시/비표시 상태의 전환 회수를 늘릴 수 있다.
도 16에 도시하는 바와 같이, 주사 구동 회로(210)도:
(A) p단의 시프트 레지스터(SR)로 구성되어 있고, 입력된 스타트 펄스(STP)를 순차적으로 시프트하여, 각 단으로부터 출력 신호(ST)를 출력하는 시프트 레지스터 유닛(211); 및,
(B) 시프트 레지스터 유닛(211)으로부터의 출력 신호(ST), 및, 이네이블 신호(실시예 1과 마찬가지로, 제 1 이네이블 신호(EN1) 및 제 2 이네이블 신호(EN2))에 의거하여 동작하는 논리 회로 유닛(212)으로 구성되어 있다.
주사 구동 회로(210)에서는, 논리 회로 유닛(212)의 구성이, 실시예 1의 주사 구동 회로(110)의 논리 회로 유닛(112)과 상위하다. 주사 구동 회로(210)의 시프트 레지스터 유닛(211)의 구성은, 주사 구동 회로(110)의 시프트 레지스터 유닛(111)과 마찬가지이다.
상술한 바와 같이, 초단의 시프트 레지스터(SR1)에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스 내지 제 4 스타트 펄스가 입력된다. 구체적으로는, 초단의 시프트 레지스터(SR1)에 입력되는 제 1 스타트 펄스는, 도 17에 도시하는 기간(T1)의 시작과 끝 사이에서 상승하고, 기간(T5)의 시작과 끝 사이에서 하강 하는 펄스이다. 제 2 스타트 펄스는, 기간(T9)의 시작과 끝 사이에서 상승하고, 기간(T13)의 시작과 끝 사이에서 하강하는 펄스이다. 제 3 스타트 펄스는, 기간(T17)의 시작과 끝 사이에서 상승하고, 기간(T21)의 시작과 끝 사이에서 하강하는 펄스이다. 제 4 스타트 펄스는, 기간(T25)의 시작과 끝 사이에서 상승하고, 기간(T29)의 시작과 끝 사이에서 하강하는 펄스이다.
실시예 1과 마찬가지로, 클록 신호(CK)는, 2수평 주사 기간(2H)마다 극성이 반전하는 구형파 형상의 신호이다. 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 1 스타트 펄스는, 기간(T3)의 시작에서 상승하고, 기간(T6)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서의 제 1 스타트 펄스는, 순차적으로 2수평 주사 기간만큼 시프트한 펄스이다.
또한, 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 2 스타트 펄스는, 기간(T11)의 시작에서 상승하고, 기간(T14)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 3 스타트 펄스는, 기간(T19)의 시작에서 상승하고, 기간(T22)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 4 스타트 펄스는, 기간(T27)의 시작에서 상승하고, 기간(T30)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서 의 제 2 스타트 펄스 내지 제 4 스타트 펄스는, 순차적으로 2수평 주사 기간만큼 시프트한 펄스이다.
또한, 출력 신호(STp)에서의 제 1 스타트 펄스의 시작과 출력 신호(STp +1)에서의 제 1 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호가, 각각 하나, 순차적으로 존재한다. 실시예 2에서도, 실시예 1과 마찬가지 Q=2이고, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)가, 각각 하나, 순차적으로 존재한다. 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)에 관해서는, 실시예 1에 있어서 설명한 바와 마찬가지이기 때문에, 설명을 생략한다.
도 16에 도시하는 바와 같이, 논리 회로 유닛(212)은, (P-2)×Q개의 NAND 회로(213)를 구비하고 있다. 구체적으로는, 제 (1, 1)번째 내지 제 (P-2, 2)번째까지의 NAND 회로(213)를 구비하고 있다. 논리 회로 유닛(212)에는, 출력 신호(ST1)에서의 제 U 스타트 펄스의 시작부터 제 (u+1) 스타트 펄스의 시작까지의 각 기간, 및, 제 U 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호(SP)가 입력된다.
실시예 2에서는 U=4이고, 기간 특정 신호는, 출력 신호(ST1)에서의 제 1 스타트 펄스의 시작부터 제 2 스타트 펄스의 시작까지의 기간과, 제 2 스타트 펄스의 시작부터 제 3 스타트 펄스의 시작까지의 기간과, 제 3 스타트 펄스의 시작부터 제 4 스타트 펄스의 시작까지의 기간과, 제 4 스타트 펄스의 시작부터 다음 프레임에 서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한 신호이다. 실시예 2에서는, 기간 특정 신호는 제 1 기간 특정 신호(SP1)와 제 2 기간 특정 신호(SP2)로 구성된다.
제 1 기간 특정 신호(SP1)는, 기간(T3)의 시작부터 기간(T18)의 끝까지의 기간은 하이 레벨, 기간(T19)의 시작부터 다음 프레임에서의 기간(T2)의 끝까지의 기간은 로우 레벨이 되는 신호이다. 즉, 실시예 1의 기간 특정 신호(SP)와 같은 신호이다. 이에 대해, 제 2 기간 특정 신호(SP2)는, 기간(T3)의 시작부터 기간(T10)의 끝까지의 기간은 하이 레벨, 기간(T11)의 시작부터 기간(T18)의 끝까지의 기간은 로우 레벨, 기간(T19)의 시작부터 기간(T26)의 끝까지의 기간은 하이 레벨, 기간(T27)의 시작부터 다음 프레임에서의 기간(T2)의 끝까지의 기간은 로우 레벨이 되는 신호이다.
제 q 이네이블 신호를 ENq로 나타낼 때, 도 16에 도시하는 바와 같이, 제 (p', q)번째의 NAND 회로(213)에는, 기간 특정 신호에 의거한 신호(제 1 기간 특정 신호(SP1)에 의거한 신호, 및, 제 2 기간 특정 신호(SP2)에 의거한 신호), 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력된다. NAND 회로(213)는 제 1 기간 특정 신호(SP1) 및 제 2 기간 특정 신호(SP2)에 의거하여 동작이 제한되고, NAND 회로(213)는 출력 신호(STp')에서의 제 1 스타트 펄 스에 대응하는 부분의 신호, 출력 신호(STp'+1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
도 16에 도시하는 NOR 회로(214)에 의해 출력 신호(STp' +1)가 반전되고, 제 (p', q)번째의 NAND 회로(213)의 입력측에 입력된다. 출력 신호(STp')와 제 q 이네이블 신호(ENq)는, 직접, 제 (p', q)번째의 NAND 회로(213)의 입력측에 입력된다.
실시예 2에서는, 제 (1, 1)번째 내지 제 (4, 2)번째의 NAND 회로(213)의 입력측에는, 제 1 기간 특정 신호(SP1)는 직접 입력되고, 제 2 기간 특정 신호(SP2)도 직접 입력된다. 제 (5, 1)번째 내지 제 (8, 2)번째의 NAND 회로(213)의 입력측에는, 제 1 기간 특정 신호(SP1)는 직접 입력되고, 제 2 기간 특정 신호(SP2)는 도 16에 도시하는 NOR 회로(216)에 의해 반전되어 입력된다.
또한, 제 (9, 1)번째 내지 제 (12, 2)번째의 NAND 회로(213)의 입력측에는, 제 1 기간 특정 신호(SP1)는 도 16에 도시하는 NOR 회로(217)에 의해 반전되어 입력되고, 제 2 기간 특정 신호(SP2)는 직접 입력된다. 제 (13, 1)번째 내지 제 (16, 2)번째의 NAND 회로(213)의 입력측에는, 제 1 기간 특정 신호(SP1)는 NOR 회로(217)에 의해 반전되어 입력되고, 제 2 기간 특정 신호(SP2)도 NOR 회로(216)에 의해 반전되어 입력된다.
예를 들면, 제 (8, 1)번째의 NAND 회로(213)에 관해 고찰한다. 제 (8, 1)번 째의 NAND 회로(213)로부터의 주사 신호에 의거한 신호는, 도 16에 도시하는 주사선(SCL14)에 공급된다. 도 18에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기간(T17)에서, 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스 내지 제 4 스타트 펄스도 입력되어 있기 때문에, 기간(T1, T9, T25)에서도, 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다.
따라서 가령 제 (8, 1)번째의 NAND 회로(213)가 출력 신호(ST8), 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 동작한다고 하면, 주사선(SCL14)에는, 주사 신호가 공급되어야 할 기간(T17) 외에, 기간(T1, T9, T25)에서도 주사 신호가 공급되어 버리는 부적합함이 생긴다. 그러나, 상술한 바와 같이, 제 (8, 1)번째의 NAND 회로(213)에는, 제 1 기간 특정 신호(SP1)는 직접 입력되고, 제 2 기간 특정 신호(SP2)는 반전되어 입력된다. 그리고, 상술한 기간(T1, T9, T17, T25)에서, 기간 특정 신호(SP1)가 하이 레벨이고, 또한, 제 2 기간 특정 신호(SP2)가 로우 레벨인 기간에 포함된 것은, 기간(T17)만이 된다. 따라서, 제 (8, 1)번째의 NAND 회로(213)는, 출력 신호(ST8)에서의 제 1 스타트 펄스에 대응하는 부 분의 신호, 출력 신호(ST9)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 주사 신호를 발생한다.
또한, 제 (9, 1)번째의 NAND 회로(213)에 관해 고찰한다. 제 (9, 1)번째의 NAND 회로(213)로부터의 주사 신호에 의거한 신호는, 도 1에 도시하는 주사선(SCL16)에 공급된다. 도 19에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기간(T19)에서, 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스 내지 제 4 스타트 펄스도 입력되어 있기 때문에, 기간(T3, T11, T27)에서도, 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다.
따라서 가령 제 (9, 1)번째의 NAND 회로(213)가 출력 신호(ST9), 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 동작한다고 하면, 주사선(SCL16)에는, 주사 신호가 공급되어야 할 기간(T19) 외에, 기간(T3, T11, T27)에서도 주사 신호가 공급되어 버리는 부적합함이 생긴다. 그러나, 상술한 바와 같이, 제 (9, 1)번째의 NAND 회로(213)에는, 제 1 기간 특정 신호(SP1)는 반전되어 입력되고, 제 2 기간 특정 신호(SP2)는 직접 입력된다. 그리고, 상술한 기간(T3, T11, T19, T27)에서, 기간 특정 신호(SP1)가 로우 레벨이고, 또한, 제 2 기간 특정 신호(SP2)가 하이 레벨인 기간에 포함되는 것은, 기간(T19)만이 된다. 따라서, 제 (9, 1)번째의 NAND 회로(213)는, 출력 신호(ST9)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(ST10)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 주사 신호를 발생한다.
이상, 제 (8, 1)번째의 NAND 회로(213) 및 제 (9, 1)번째의 NAND 회로(213)에 관해 동작을 설명하였지만, 다른 NAND 회로(213)에서도 마찬가지이다. 제 (p', q)번째의 NAND 회로(213)는 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp'+1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
도 20은, 제 m행, 제 n열째의 표시 소자(10)의 모식적인 구동의 타이밍 차트이고, 실시예 1에서의 도 8에 대응한다. 실시예 1과 마찬가지로, 도 20에 도시하는 타이밍 차트를 도 17, 도 18 및 도 19와 대비할 때에는, 예를 들면, p'=8 또한 q=1이고, m=14라고 한다. 구체적으로는, 도 18에 도시하는 AZ14, SCL14, CL14의 타이밍 차트를 참조한다.
도 20에 도시하는 기간(TP(2)-2) 내지 기간(TP(2)2)의 동작에 관해서는, 대강, 실시예 1에 있어서 설명한 기간(TP(1)-2) 내지 기간(TP(1)2)의 동작과 마찬가지 이기 때문에 설명을 생략한다. 또한, 도 20에 도시하는 기간(TP(2)9)은, 그 시작은 상위하지만, 실시예 1에서 설명한 기간(TP(1)5)에 대응한다.
실시예 1에서는, 도 8에 도시하는 기간(TP(1)2)의 끝으로부터 기간(TP(1)5)의 시작 사이에, 발광 기간과 비발광 기간이 1회 전환된다. 그것에 대해, 실시예 2에서는, 도 20에 도시하는 기간(TP(2)2)의 끝에서부터 기간(TP(2)9)의 시작 사이에, 발광 기간과 비발광 기간이 3회 전환된다. 따라서, 표시 장치가 표시되는 화상의 플리커가 보다 저감된다.
[실시예 3]
실시예 3도, 본 발명의 주사 구동 회로 및 이것을 구비한 표시 장치에 관한 것이다. 도 2에 도시하는 바와 같이, 실시예 3의 표시 장치(3)는, 주사 구동 회로가 상위하다는 점 이외에는, 실시예 1의 표시 장치(1)와 같은 구성이다. 따라서, 실시예 3에서도 표시 장치(3)의 설명을 생략한다.
도 21은 실시예 3의 주사 구동 회로(310)의 회로도이다. 도 22는 도 21에 도시하는 주사 구동 회로(310)를 구성하는 시프트 레지스터 유닛(311)의 모식적인 타이밍 차트이다. 도 23은 도 21에 도시하는 주사 구동 회로(310)를 구성하는 논리 회로 유닛(312)의 전단부의 모식적인 타이밍 차트이다. 도 24는 도 21에 도시하는 주사 구동 회로(310)를 구성하는 논리 회로 유닛(312)의 후단부의 모식적인 타이밍 차트이다.
실시예 1의 주사 구동 회로(110)에서는, 제 1 이네이블 신호(EN1)와 제 2 이네이블 신호(EN2)를 이용하였다. 실시예 3의 주사 구동 회로(310)에서는, 이들에 더하여 다시 제 3 이네이블 신호(EN3)와 제 4 이네이블 신호(EN4)를 이용한다. 이로써, 실시예 1의 주사 구동 회로(110)보다도, 주사 구동 회로를 구성하는 시프트 레지스터 유닛의 구성 단수를 줄일 수 있다.
도 21에 도시하는 바와 같이, 주사 구동 회로(310)도:
(A) P단의 시프트 레지스터(SR)로 구성되어 있고, 입력된 스타트 펄스(STP)를 순차적으로 시프트하여, 각 단으로부터 출력 신호(ST)를 출력하는 시프트 레지스터 유닛(311); 및,
(B) 시프트 레지스터 유닛(311)으로부터의 출력 신호(ST), 및, 이네이블 신호(실시예 3에서는, 제 1 이네이블 신호(EN1), 제 2 이네이블 신호(EN2), 제 3 이네이블 신호(EN3), 및, 제 4 이네이블 신호(EN4))에 의거하여 동작하는 논리 회로 유닛(312)으로 구성되어 있다.
제 p단째의 시프트 레지스터(SRp)의 출력 신호를 STp로 나타낼 때, 도 22에 도시하는 바와 같이, 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터(SRp +1)의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치한다. 시프트 레지스터 유닛(311)은, 상기한 조건을 충족시키도록, 클록 신호(CK)와 스타트 펄스(STP)에 의거하여 동작한다.
초단의 시프트 레지스터(SR1)에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스 내지 제 U 스타트 펄스가 입력된다. 또한, 실시예 3에서는, 실시예 1과 마찬가지로 U=2이고, 제 1 스타트 펄스와 제 2 스타트 펄스가 입력된다.
구체적으로는, 초단의 시프트 레지스터(SR1)에 입력되는 제 1 스타트 펄스는, 도 22에 도시하는 기간(T1)의 시작과 끝 사이에서 상승하고, 기간(T9)의 시작과 끝 사이에서 하강하는 펄스이다. 또한, 제 2 스타트 펄스는, 도 22에 도시하는 기간(T17)의 시작과 끝 사이에서 상승하고, 기간(T25)의 시작과 끝 사이에서 하강하는 펄스이다.
실시예 1 및 실시예 2에서는, 클록 신호(CK)는, 2수평 주사 기간마다 극성이 반전하는 구형파 형상의 신호였다. 이에 대해, 실시예 3에서는, 클록 신호(CK)는, 4수평 주사 기간마다 극성이 반전하는 구형파 형상의 신호이다.
시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 1 스타트 펄스는, 기간(T3)의 시작에서 상승하고, 기간(T10)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서의 제 1 스타트 펄스는, 순차적으로 4수평 주사 기간만큼 시프트한 펄스이다. 시프트 레지스터(SR1)의 출력 신호(ST1)에서의 제 2 스타트 펄스는, 기간(T19)의 시작에서 상승하고, 기간(T26)의 끝에서 하강하는 펄스이다. 시프트 레지스터(SR2) 이후의 출력 신호(ST2, ST3) 등에서의 제 2 스 타트 펄스는, 순차적으로 4수평 주사 기간만큼 시프트한 펄스이다.
또한, 출력 신호(STp)의 스타트 펄스의 시작과 출력 신호(STp +1)의 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호가, 각각 하나, 순차적으로 존재한다. 실시예 3에서는 Q=4이고, 제 1 이네이블 신호(EN1), 제 2 이네이블 신호(EN2), 제 3 이네이블 신호(EN3), 및, 제 4 이네이블 신호(EN4)가, 각각 하나, 순차적으로 존재한다. 환언하면, 제 1 이네이블 신호(EN1), 제 2 이네이블 신호(EN2), 제 3 이네이블 신호(EN3), 및, 제 4 이네이블 신호(EN4)는, 상기한 조건을 충족시키도록 생성된 신호이고, 기본적으로는, 동일한 주기의 구형파 형상의 신호이고, 위상을 달리하는 신호이다.
구체적으로는, 제 1 이네이블 신호(EN1)는, 4수평 주사 기간을 1주기로 하는 구형파 형상의 신호이다. 제 2 이네이블 신호(EN2)는, 제 1 이네이블 신호(EN1)에 대해, 위상이 1수평 주사 기간 지연된 신호이다. 제 3 이네이블 신호(EN3)는, 제 1 이네이블 신호(EN1)에 대해, 위상이 2수평 주사 기간 지연된 신호이다. 제 4 이네이블 신호(EN4)는, 제 1 이네이블 신호(EN1)에 대해, 위상이 3수평 주사 기간 지연된 신호이다.
그리고, 예를 들면, 출력 신호(ST1)의 스타트 펄스의 시작(즉, 기간(T3)의 시작)과 출력 신호(ST2)의 스타트 펄스의 시작(즉, 기간(T7)의 시작) 사이에는, 기간(T3)에서의 제 1 이네이블 신호(EN1), 기간(T4)에서의 제 2 이네이블 신호(EN2), 기간(T5)에서의 제 3 이네이블 신호(EN3), 기간(T6)에서의 제 4 이네이블 신호(EN4)가, 각각 하나, 순차적으로 존재한다. 출력 신호(ST2)의 스타트 펄스의 시작과 출력 신호(ST3)의 스타트 펄스의 시작 사이 등에서도 마찬가지로, 제 1 이네이블 신호(EN1), 제 2 이네이블 신호(EN2), 제 3 이네이블 신호(EN3), 제 4 이네이블 신호(EN4)가, 각각 하나, 순차적으로 존재한다. 출력 신호(ST4) 이후에서도 마찬가지이다.
도 21에 도시하는 바와 같이, 논리 회로 유닛(312)은, (P-2)×Q개의 NAND 회로(313)를 구비하고 있다. 구체적으로는, 제 (1, 1)번째 내지 제 (P-2, 4)번째까지의 NAND 회로(313)를 구비하고 있다. 논리 회로 유닛(312)에는, 출력 신호(ST1)에서의 제 U 스타트 펄스의 시작부터 제 (u+1) 스타트 펄스의 시작까지의 각 기간, 및, 제 U 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호(SP)가 입력된다.
실시예 3에서는 U=2이고, 기간 특정 신호(SP)는, 실시예 1에 있어서 설명한 바와 마찬가지이다. 즉, 기간 특정 신호(SP)는, 출력 신호(ST1)에서의 제 1 스타트 펄스의 시작부터 제 2 스타트 펄스의 시작까지의 기간과, 출력 신호(ST1)에서의 제 2 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한 신호이다. 실시예 3에서도, 기간 특정 신호(SP)는, 기간(T3)의 시작부터 기간(T18)의 끝까지의 기간은 하이 레벨, 기간(T19)의 시작부터 다음 프레임에서의 기간(T2)의 끝까지의 기간은 로우 레벨이 되는 신호이다.
제 q 이네이블 신호를 ENq로 나타낼 때, 도 21에 도시하는 바와 같이, 제 (p', q)번째의 NAND 회로(313)에는, 기간 특정 신호(SP)에 의거한 신호, 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력된다. NAND 회로(313)는 기간 특정 신호(SP)에 의거하여 동작이 제한되고, NAND 회로(313)는 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp'+1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
도 21에 도시하는 NOR 회로(314)에 의해 출력 신호(STp' +1)가 반전되고, 제 (p', q)번째의 NAND 회로(313)의 입력측에 입력된다. 출력 신호(STp')와 제 q 이네이블 신호(ENq)는, 직접, 제 (p', q)번째의 NAND 회로(313)의 입력측에 입력된다.
실시예 3에서는, 실시예 1과 마찬가지로, 제 (1, 1)번째 내지 제 (4, 4)번째의 NAND 회로(313)의 입력측에는, 기간 특정 신호(SP)는 직접 입력된다. 제 (5, 1)번째 내지 제 (8, 4)번째의 NAND 회로(313)의 입력측에는, 기간 특정 신호(SP)는 도 21에 도시하는 NOR 회로(316)에 의해 반전되어 입력된다.
예를 들면, 제 (4, 3)번째의 NAND 회로(313)에 관해 고찰한다. 제 (4, 3)번째의 NAND 회로(313)로부터의 주사 신호에 의거한 신호는, 도 21에 도시하는 주사선(SCL14)에 공급된다. 도 23에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기간(T17)에서, 출력 신호(ST4), 출력 신호(ST5)를 반전한 신호, 및, 제 3 이네이블 신호(EN3)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스도 입력되어 있기 때문에, 기간(T1)에서도, 출력 신호(ST4), 출력 신호(ST5)를 반전한 신호, 및, 제 3 이네이블 신호(EN3)는 하이 레벨이 된다.
따라서 가령 제 (4, 3)번째의 NAND 회로(313)가 출력 신호(ST4), 출력 신호(ST5)를 반전한 신호, 및, 제 3 이네이블 신호(EN3)에 의거하여서만 동작한다고 하면, 주사선(SCL14)에는, 주사 신호가 공급되어야 할 기간(T17) 외에, 기간(T1)에서도 주사 신호가 공급되어 버리는 부적합함이 생긴다. 그러나, 상술한 바와 같이, 제 (4, 3)번째의 NAND 회로(313)에는, 기간 특정 신호(SP)는 직접 입력된다. 그리고, 상술한 기간(T1, T17)에서, 기간 특정 신호(SP)가 하이 레벨인 기간에 포함된 것은, 기간(T17)만이 된다. 따라서, 제 (4, 3)번째의 NAND 회로(313)는, 출력 신호(ST4)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(ST5)를 반전한 신호, 및, 제 3 이네이블 신호(EN3)에 의거하여서만 주사 신호를 발생한다.
또한, 제 (5, 1)번째의 NAND 회로(313)에 관해 고찰한다. 제 (5, 1)번째의 NAND 회로(313)로부터의 주사 신호에 의거한 신호는, 도 21에 도시하는 주사선(SCL16)에 공급된다. 도 24에 도시하는 바와 같이, 주사 신호를 생성하여야 할 기간(T19)에서, 출력 신호(ST5), 출력 신호(ST6)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다. 그러나, 초단의 시프트 레지스터(SR1)에는, 제 1 스타트 펄스 외에 제 2 스타트 펄스도 입력되어 있기 때문에, 기간(T3)에서도, 출력 신호(ST5), 출력 신호(ST6)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)는 하이 레벨이 된다.
따라서 가령 제 (5, 1)번째의 NAND 회로(313)가 출력 신호(ST5), 출력 신호(ST6)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 동작한다고 하면, 주사선(SCL16)에는, 주사 신호가 공급되어야 할 기간(T19) 외에, 기간(T3)에서도 주사 신호가 공급되어 버리는 부적합함이 생긴다. 그러나, 상술한 바와 같이, 제 (5, 1)번째의 NAND 회로(313)에는, 기간 특정 신호(SP)는 반전되어 입력된다. 그리고, 상술한 기간(T3, T19)에서, 기간 특정 신호(SP)가 로우 레벨인 기간에 포함된 것은, 기간(T19)만이 된다. 따라서, 제 (5, 1)번째의 NAND 회로(313)는, 출력 신 호(ST5)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(ST6)를 반전한 신호, 및, 제 1 이네이블 신호(EN1)에 의거하여서만 주사 신호를 발생한다.
이상, 제 (4, 3)번째의 NAND 회로(313) 및 제 (5, 1)번째의 NAND 회로(313)에 관해 동작을 설명하였지만, 다른 NAND 회로(313)에서도 마찬가지이다. 제 (p', q)번째의 NAND 회로(213)는 출력 신호(STp')에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp'+1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생한다.
도 25는, 제 m행, 제 n열째의 표시 소자(10)의 모식적인 구동의 타이밍 차트이고, 실시예 1에서의 도 8에 대응한다. 도 25에 도시하는 타이밍 차트를 도 22, 도 23 및 도 24와 대비할 때에는, 예를 들면, p'=4 또한 q=3이고, 실시예 1과 마찬가지로, m=14라고 한다. 구체적으로는, 도 23에 도시하는 AZ14, SCL14, CL14의 타이밍 차트를 참조한다.
도 25에 도시하는 기간(TP(3)-2) 내지 기간(TP(3)2)의 동작에 관해서는, 대강, 실시예 1에서 설명한 기간(TP(1)-2) 내지 기간(TP(1)2)의 동작과 마찬가지이기 때문에 설명을 생략한다. 또한, 도 25에 도시하는 기간(TP(3)3) 내지 기간(TP(3)5)의 동작은, 기간의 길이는 상위한 것이지만, 실시예 1에서 설명한 기간(TP(1)3) 내지 기간(TP(1)5)의 동작과 마찬가지이기 때문에 설명을 생략한다.
이상, 본 발명을 바람직한 실시예에 의거하여 설명하였지만, 본 발명은 이들의 실시예로 한정되는 것이 아니다. 실시예에서 설명한 주사 구동 회로, 표시 장치, 표시 소자를 구성하는 각종의 구성 요소의 구성, 구조, 표시 장치의 동작에 있어서의 공정은 예시이고, 적절히, 변경할 수 있다.
예를 들면, 도 6에 도시하는 표시 소자(10)를 구성하는 구동 회로(11)에 있어서, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)를 n채널형이라고 한 경우에는, 도 1에 도시하는 NOR 회로(115), 도 16에 도시하는 NOR 회로(215), 도 21에 도시하는 NOR 회로(315)는 불필요하다. 이와 같이, 표시 소자의 구성에 따라 주사 구동 회로로부터의 신호의 극성을 적절히 설정하고, 주사선, 초기화 제어선, 표시 제어선에 공급하면 좋다.
본 발명은 2008년 7월 14일자로 일본특허청에 특허출원된 일본특허원 제2008-182369호를 우선권으로 주장한다.
당업자라면, 첨부된 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시예에 대한 여러가지 수정예, 조합예, 부분조합예 및 변경예를 실시할 수 있을 것이다.
도 1은 실시예 1의 주사 구동 회로의 회로도.
도 2는 도 1에 도시하는 주사 구동 회로를 구비한 실시예 1의 표시 장치의 개념도.
도 3은 도 1에 도시하는 주사 구동 회로를 구성하는 시프트 레지스터 유닛의 모식적인 타이밍 차트.
도 4는 도 1에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 전단부의 모식적인 타이밍 차트.
도 5는 도 1에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 후단부의 모식적인 타이밍 차트.
도 6은 도 2에 도시하는 표시 장치에 있어서, 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로의 등가 회로도.
도 7은 도 2에 도시하는 표시 장치를 구성하는 표시 소자의 일부분에 있어서 모식적인 일부 단면도.
도 8은 제 m행, 제 n열째의 표시 소자의 모식적인 구동의 타이밍 차트.
도 9의 A 및 B는 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 10의 A 및 B는 도 9의 A 및 B에 계속해서, 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 11의 A 및 B는 도 10의 A 및 B에 계속해서, 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 12의 A 및 B는 도 11의 A 및 B에 계속해서, 제 m행, 제 n열째의 표시 소자(10)를 구성하는 구동 회로(11)에서의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 13은 비교예의 주사 구동 회로의 회로도.
도 14는 스타트 펄스가 기간(T1)의 시작과 끝 사이에서 상승하고, 기간(T5)의 시작과 끝 사이에서 하강할 때의, 도 13에 도시하는 주사 구동 회로의 타이밍 차트.
도 15는 비교예의 주사 구동 회로에 있어서, 1필드 기간에 상당하는 기간 내에, 초단의 시프트 레지스터에 제 1 스타트 펄스와 제 2 스타트 펄스가 입력된 때의 타이밍 차트.
도 16은 실시예 2의 주사 구동 회로의 회로도.
도 17은 도 16에 도시하는 주사 구동 회로를 구성하는 시프트 레지스터 유닛의 모식적인 타이밍 차트.
도 18은 도 16에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 전단부의 모식적인 타이밍 차트.
도 19는 도 16에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 후 단부의 모식적인 타이밍 차트.
도 20은 제 m행, 제 n열째의 표시 소자의 모식적인 구동의 타이밍 차트이다.
도 21은, 실시예 3의 주사 구동 회로의 회로도.
도 22는 도 21에 도시하는 주사 구동 회로를 구성하는 시프트 레지스터 유닛의 모식적인 타이밍 차트.
도 23은 도 21에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 전단부의 모식적인 타이밍 차트.
도 24는 도 21에 도시하는 주사 구동 회로를 구성하는 논리 회로 유닛의 후단부의 모식적인 타이밍 차트.
도 25는 제 m행, 제 n열째의 표시 소자의 모식적인 구동의 타이밍 차트.
도 26은 표시 소자가 2차원 매트릭스 형상으로 배열되어 이루어지는 표시 장치에 있어서, 제 m행, 제 n열째의 표시 소자를 구성하는 구동 회로의 등가 회로도.
도 27의 A는 초기화 제어선, 주사선, 및, 표시 제어선에 있어서 신호의 모식적인 타이밍 차트.
도 27의 B는, 구동 회로의 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 28의 A 및 B는 도 27의 B에 계속해서, 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
(도면의 주요 부분에 대한 부호의 설명)
SW1 : 제 1 스위치 회로 유닛 SW2 : 제 2 스위치 회로 유닛
SW3 : 제 3 스위치 회로 유닛 SW4 : 제 4 스위치 회로 유닛
TRW : 기록 트랜지스터 TRD : 구동 트랜지스터
TR1 : 제 1 트랜지스터 TR2 : 제 2 트랜지스터
TR3 : 제 3 트랜지스터 TR4 : 제 4 트랜지스터
C1 : 용량 유닛 ELP : 발광 유닛
CEL : 발광 유닛(ELP)의 용량 ND1 : 제 1 노드
ND2 : 제 2 노드 SCL : 주사선
AZ : 초기화 제어선 CL : 표시 제어선
DTL : 데이터선 PS1, PS2, PS3 : 급전선
SR : 시프트 레지스터 STP : 스타트 펄스
CK : 클록 신호 ST : 시프트 레지스터의 출력 신호
EN1 : 제 1 이네이블 신호 EN2 : 제 2 이네이블 신호
EN3 : 제 3 이네이블 신호 EN4 : 제 4 이네이블 신호
10 : 표시 소자 11 : 구동 회로
20 : 지지체 21 : 기판
31 : 게이트 전극 32 : 게이트 절연층
33 : 반도체층 34 : 채널 형성 영역
35 : 한쪽의 소스/드레인 영역 36 : 다른쪽의 소스/드레인 영역
37 : 한쪽의 전극 38 : 다른쪽의 전극
39 : 배선 40 : 층간 절연층
51 : 애노드 전극
52 : 정공 수송층, 발광층 및 전자 수송층
53 : 캐소드 전극 54 : 제 2 층간 절연층
55, 56 : 콘택트 홀 100 : 신호 출력 회로
110, 120, 210, 310 : 주사 구동 회로
111, 121, 211, 311 : 시프트 레지스터 유닛
112, 122, 212, 312 : 논리 회로 유닛
113, 123, 213, 313 : NAND 회로
114, 115, 116, 214, 215, 216, 217, 314, 315, 316 : NOR 회로

Claims (10)

  1. (1) 2차원 매트릭스 형상으로 배열된 표시 소자;
    (2) 제 1의 방향으로 연장하는 주사선, 상기 표시 소자를 초기화하기 위한 초기화 제어선, 및, 상기 표시 소자의 표시 상태/비표시 상태를 제어하기 위한 표시 제어선;
    (3) 상기 제 1의 방향과는 다른 제 2의 방향으로 연장하는 데이터선; 및,
    (4) 주사 구동 회로를 포함하고,
    상기 주사 구동 회로는:
    (A) P단(단, P는 3 이상의 자연수)의 시프트 레지스터로 구성되며, 입력된 스타트 펄스를 순차적으로 시프트하여, 각 단으로부터 출력 신호를 출력하는 시프트 레지스터 유닛; 및,
    (B) 상기 시프트 레지스터 유닛으로부터의 출력 신호 및 이네이블 신호에 의거하여 동작하는 논리 회로 유닛을 포함하고,
    (C) 제 p단째(단, p=1, 2 … , P-1)의 시프트 레지스터의 출력 신호를 STp로 나타낼 때, 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치되고,
    (D) 출력 신호(STp)의 스타트 펄스의 시작과 출력 신호(STp +1)의 스타트 펄스의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호(단, Q는 2 이상의 자연수)가, 각각 하나, 순차적으로 존재하고,
    (E) 상기 논리 회로 유닛은, (P-2)×Q개의 NAND 회로를 포함하고,
    초단의 시프트 레지스터에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스 내지 제 U 스타트 펄스(단, U는 2 이상의 자연수)가 입력되고;
    상기 논리 회로 유닛에는, 출력 신호(ST1)에서의 제 u 스타트 펄스(단, u=1, 2 … , U-1)부터 제 (u+1) 스타트 펄스까지의 각 기간, 및, 제 U 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호가 입력되고;
    제 q 이네이블 신호(단, q=1, 2, …Q-1)를 ENq로 나타낼 때, 제 (p', q)번째의 NAND 회로에는, 기간 특정 신호에 의거한 신호, 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력되고;
    상기 NAND 회로는 기간 특정 신호에 의거하여 동작이 제한되고, 상기 NAND 회로는 출력 신호(STp)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생하고;
    제 (p', q)번째의 NAND 회로(단, p'=1 또한 q=1인 경우를 제외한다)로부터의 주사 신호에 의거한 신호가 주사선을 통하여 공급되는 표시 소자에서는,
    상기 표시 소자에 접속된 초기화 제어선으로부터, q=1인 경우에 제 (p'-1, q')번째의 NAND 회로(단, q'는 1부터 Q까지의 자연수)로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q")번째의 NAND 회로(단, q"는 1부터 (q-1)까지의 자연수)로부터의 주사 신호에 의거한 신호가 공급되고,
    상기 표시 소자에 접속된 표시 제어선으로부터, q=1인 경우에 제 (p'+1)단째의 시프트 레지스터로부터의 출력 신호(STp +1)에 의거한 신호가 공급되고, q>1인 경우에 제 (p'+2)단째의 시프트 레지스터로부터의 출력 신호(STp +2)에 의거한 신호가 공급되는 것을 특징으로 하는 표시 장치.
  2. 제 1항에 있어서,
    제 (p', q)번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 주사선을 통하여 공급되는 표시 소자에서는,
    상기 표시 소자에 접속된 초기화 제어선으로부터, q=1인 경우에 제 (p'-1, Q)번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 공급되고, q>1인 경우에 제 (p', q-1)번째의 NAND 회로로부터의 주사 신호에 의거한 신호가 공급되는 것을 특징으로 하는 표시 장치.
  3. 제 1항에 있어서,
    상기 표시 소자는:
    (1-1) 기록 트랜지스터, 구동 트랜지스터, 및, 용량 유닛을 포함하는 구동 회로; 및,
    (1-2) 상기 구동 트랜지스터를 통하여 전류가 흐르는 발광 유닛을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제 3항에 있어서,
    상기 발광 유닛은 유기 일렉트로루미네선스 발광 유닛으로 구성되는 것을 특징으로 하는 표시 장치.
  5. 제 3항에 있어서,
    상기 기록 트랜지스터에서는,
    (a-1) 한쪽의 소스/드레인 영역이 데이터선에 접속되고,
    (a-2) 게이트 전극이 주사선에 접속되며;
    상기 구동 트랜지스터에서는,
    (b-1) 한쪽의 소스/드레인 영역이 기록 트랜지스터의 다른쪽의 소스/드레인 영역에 접속되어, 제 1 노드를 구성하고;
    상기 용량 유닛에서는,
    (c-1) 일단에는 소정의 기준 전압이 인가되고,
    (c-2) 타단과 구동 트랜지스터의 게이트 전극이 접속되어, 제 2 노드를 구성하고;
    상기 기록 트랜지스터는 주사선으로부터의 신호에 의해 제어되는 것을 특징 으로 하는 표시 장치.
  6. 제 5항에 있어서,
    상기 구동 회로는:
    (d) 상기 제 2 노드와 상기 구동 트랜지스터의 다른쪽의 소스/드레인 영역 사이에 접속된 제 1 스위치 회로 유닛을 더 포함하고,
    상기 제 1 스위치 회로 유닛은 주사선으로부터의 신호에 의해 제어되는 것을 특징으로 하는 표시 장치.
  7. 제 5항에 있어서,
    상기 구동 회로는:
    (e) 상기 제 2 노드와 소정의 초기화 전압이 인가되는 급전선 사이에 접속된 제 2 스위치 회로 유닛을 더 포함하고,
    상기 제 2 스위치 회로 유닛은 상기 초기화 제어선으로부터의 신호에 의해 제어되는 것을 특징으로 하는 표시 장치.
  8. 제 5항에 있어서,
    상기 구동 회로는:
    (f) 상기 제 1 노드와 구동 전압이 인가되는 급전선 사이에 접속된 제 3 스위치 회로 유닛을 더 포함하고,
    상기 제 3 스위치 회로 유닛은 상기 표시 제어선으로부터의 신호에 의해 제어되는 것을 특징으로 하는 표시 장치.
  9. 제 5항에 있어서,
    상기 구동 회로는:
    (g) 상기 구동 트랜지스터의 다른쪽의 소스/드레인 영역과 상기 발광 유닛의 일단 사이에 접속된 제 4 스위치 회로 유닛을 더 포함하고,
    상기 제 4 스위치 회로 유닛은 상기 표시 제어선으로부터의 신호에 의해 제어되는 것을 특징으로 하는 표시 장치.
  10. (A) P단(단, P는 3 이상의 자연수)의 시프트 레지스터로 구성되어 있고, 입력된 스타트 펄스를 순차적으로 시프트하여, 각 단으로부터 출력 신호를 출력하는 시프트 레지스터 유닛, 및,
    (B) 시프트 레지스터 유닛으로부터의 출력 신호, 및, 이네이블 신호에 의거하여 동작하는 논리 회로 유닛을 포함하고,
    (C) 제 p단째(단, p=1, 2 … , P-1)의 시프트 레지스터의 출력 신호를 STp로 나타낼 때, 출력 신호(STp)의 스타트 펄스의 시작과 끝 사이에, 제 (p+1)단째의 시프트 레지스터의 출력 신호(STp +1)의 스타트 펄스의 시작이 위치되고,
    (D) 출력 신호(STp)의 스타트 펄스의 시작과 출력 신호(STp +1)의 스타트 펄스 의 시작 사이에는, 제 1 이네이블 신호 내지 제 Q 이네이블 신호(단, Q는 2 이상의 자연수)가, 각각 하나, 순차적으로 존재하고,
    (E) 상기 논리 회로 유닛은 (P-2)×Q개의 NAND 회로를 포함하고;
    초단의 시프트 레지스터에는, 1필드 기간에 상당하는 기간 내에, 제 1 스타트 펄스 내지 제 U 스타트 펄스(단, U는 2 이상의 자연수)가 입력되고;
    상기 논리 회로 유닛에는, 출력 신호(ST1)에서의 제 u 스타트 펄스(단, u=1, 2 … , U-1)부터 제 (u+1) 스타트 펄스까지의 각 기간, 및, 제 U 스타트 펄스의 시작부터 다음 프레임에서의 제 1 스타트 펄스의 시작까지의 기간을 특정하기 위한, 기간 특정 신호가 입력되고;
    제 q 이네이블 신호(단, q=1, 2, … q-1)를 ENq로 나타낼 때, 제 (p', q)번째의 NAND 회로에는, 기간 특정 신호에 의거한 신호, 출력 신호(STp), 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)가 입력되고;
    상기 NAND 회로는 기간 특정 신호에 의거하여 동작이 제한되고, 상기 NAND 회로는 출력 신호(STp)에서의 제 1 스타트 펄스에 대응하는 부분의 신호, 출력 신호(STp +1)를 반전한 신호, 및, 제 q 이네이블 신호(ENq)에 의거하여서만 주사 신호를 발생하는 것을 특징으로 하는 구동 회로.
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