KR102566690B1

KR102566690B1 - 스캔 구동부 및 이를 포함하는 표시 장치

Info

Publication number: KR102566690B1
Application number: KR1020180038174A
Authority: KR
Inventors: 이효철; 김철호; 김홍보; 채윤정
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-04-02
Filing date: 2018-04-02
Publication date: 2023-08-16
Also published as: CN110349541A; CN110349541B; KR20190115544A; US10755645B2; US20190304377A1

Abstract

스캔 구동부는 스캔 제어 신호를 수신하고, 기 설정된 제1 기준 전압 보다 낮고, 제1 기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 전압 레벨을 갖는 스캔 제어 신호를 차단하는 차단 회로 및 스캔 제어 신호에 응답하여 스캔 신호들을 출력하는 복수의 스테이지들을 포함한다. 차단 회로는 제1 기준 전압 보다 낮은 스캔 제어 신호를 차단하는 제1 차단 회로 및 제2 기준 전압 보다 높은 스캔 제어 신호를 차단하는 제2 차단 회로를 포함한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치 {SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등이 있다. 특히, 유기 발광 표시 장치는 넓은 시야각, 빠른 응답 속도, 얇은 두께, 낮은 소비 전력 등의 여러 가지 장점들을 가지기 때문에 유망한 차세대 표시 장치로 각광받고 있다.

유기 발광 표시 장치의 스캔 구동부는 스캔 신호들을 출력하는 복수의 스테이지들을 포함할 수 있다. 각각의 스테이지는 타이밍 제어부에서 공급되는 개시 신호, 클럭 신호 등의 스캔 제어 신호에 기초하여 스캔 신호를 출력할 수 있다. 스캔 구동부에 비정상 범위를 갖는 스캔 제어 신호가 공급되는 경우, 비정상적인 타이밍에 스캔 신호가 출력되어 화면 이상 불량이 발생하는 문제점이 있다.

본 발명의 일 목적은 비정상 범위를 갖는 스캔 제어 신호가 공급되는 경우, 상기 스캔 제어 신호를 차단하는 스캔 구동부를 제공하는 것이다.

본 발명의 다른 목적은 비정상 범위를 갖는 스캔 제어 신호가 공급되는 경우 상기 스캔 제어 신호를 차단하는 표시 장치를 제공하는 것이다.

그러나, 본 발명이 목적은 상술한 목적으로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 구동부는 스캔 제어 신호를 수신하고, 기 설정된 제1 기준 전압 보다 낮고, 상기 제1 기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호를 차단하는 차단 회로 및 상기 스캔 제어 신호에 응답하여 스캔 신호들을 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 차단 회로는 상기 제1 기준 전압 보다 낮은 상기 스캔 제어 신호를 차단하는 제1 차단 회로 및 상기 제2 기준 전압 보다 높은 상기 스캔 제어 신호를 차단하는 제2 차단 회로를 포함할 수 있다.

일 실시예에 의하면, 상기 제1 차단 회로 및 상기 제2 차단 회로는 병렬로 연결될 수 있다.

일 실시예에 의하면, 상기 제1 차단 회로는 제1 구동 전압 공급 라인과 제1 노드 사이에 연결되는 제1 저항, 제2 구동 전압 공급 라인과 제2 노드 사이에 연결되는 제2 저항, 상기 제2 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제1 트랜지스터, 상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제2 트랜지스터 및 상기 출력 라인에 연결되는 제1 커패시터를 포함할 수 있다.

일 실시예에 의하면, 상기 제2 저항의 저항 값은 상기 제1 저항의 저항 값보다 100배 이상 클 수 있다.

일 실시예에 의하면, 상기 제2 구동 전압 공급 라인을 통해 공급되는 제2 구동 전압의 전압 레벨은 상기 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압의 전압 레벨 보다 낮을 수 있다.

일 실시예에 의하면, 상기 제1 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고, 상기 제1 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴온되어 상기 스캔 제어 신호가 출력될 수 있다.

일 실시예에 의하면, 상기 제2 차단 회로는 제1 구동 전압 공급 라인과 제3 노드 사이에 연결되는 제3 저항, 제3 구동 전압 공급 라인과 제4 노드 사이에 연결되는 제4 저항, 상기 제1 구동 전압 공급 라인과 제5 노드 사이에 연결되는 제5 저항, 제2 구동 전압 공급 라인과 제6 노드 사이에 연결되는 제6 저항, 상기 제6 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제3 트랜지스터, 상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제3 노드와 상기 제4 노드 사이에 연결되는 제4 트랜지스터, 상기 제4 노드의 전압에 응답하여 턴온 또는 턴오프되고 상기 제5 노드와 상기 제6 노드 사이에 연결되는 제5 트랜지스터 및, 상기 출력 라인에 연결되는 제2 커패시터를 포함할 수 있다.

일 실시예에 의하면, 상기 제3 저항의 저항 값과 상기 제5 저항의 저항 값이 동일하고, 상기 제4 저항의 저항 값과 상기 제6 저항의 저항 값이 동일하며, 상기 제4 저항과 상기 제6 저항의 저항 값이 상기 제3 저항과 상기 제5 저항의 저항 값의 100배 이상일 수 있다.

일 실시예에 의하면, 상기 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압의 전압 레벨은 상기 제2 구동 전압 공급 라인을 통해 공급되는 제2 구동 전압 및 상기 제3 구동 전압 공급 라인을 통해 공급되는 제3 구동 전압의 전압 레벨보다 높을 수 있다.

일 실시예에 의하면, 상기 제2 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고, 상기 제2 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력될 수 있다.

일 실시예에 의하면, 상기 스캔 제어 신호는 개시 신호 및 적어도 하나 이상의 클럭 신호를 포함할 수 있다.

일 실시예에 의하면, 상기 차단 회로는 상기 개시 신호가 공급되는 개시 신호 공급 라인 및 상기 클럭 신호가 공급되는 클럭 신호 공급 라인 각각에 연결될 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들, 상기 화소들과 연결되는 복수의 데이터 라인들 및 상기 화소들과 연결되는 복수의 스캔 라인들을 포함하는 표시 패널, 외부 장치에서 공급되는 제1 영상 데이터를 제2 영상 데이터로 변환하고, 상기 제2 영상 데이터의 구동 타이밍을 제어하는 스캔 제어 신호 및 데이터 제어 신호를 생성하는 타이밍 제어부, 상기 스캔 제어 신호에 기초하여 스캔 신호를 생성하고, 상기 스캔 라인들을 통해 상기 스캔 신호를 상기 화소들에 공급하는 스캔 구동부 및 상기 데이터 제어 신호에 기초하여 상기 제2 영상 데이터에 상응하는 상기 데이터 신호를 생성하고, 상기 데이터 라인들을 통해 상기 데이터 신호를 상기 화소들에 공급하는 데이터 구동부를 포함할 수 있다. 상기 스캔 구동부는 기 설정된 제1 기준 전압 보다 낮고, 상기 제1 기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호를 차단하는 차단 회로 및 상기 스캔 제어 신호에 응답하여 스캔 신호들을 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 차단 회로는 상기 제1 기준 전압 보다 낮은 상기 스캔 제어 신호를 차단하는 제1 차단 회로 및 상기 제2 기준 전압 보다 높은 상기 스캔 제어 신호를 차단하는 제2 차단 회로를 포함할 수 있다.

일 실시예에 의하면, 상기 제1 저항 및 상기 제2 저항은 인쇄회로기판(printed circuit board; PCB) 또는 연성인쇄회로기판(flexible printed circuit board; FPCB) 상에 실장될 수 있다.

일 실시예에 의하면, 상기 제2 차단 회로는 제1 구동 전압 공급 라인과 제3 노드 사이에 연결되는 제3 저항, 제3 구동 전압 공급 라인과 제4 노드 사이에 연결되는 제4 저항, 상기 제1 구동 전압 공급 라인과 제5 노드 사이에 연결되는 제5 저항, 제2 구동 전압 공급 라인과 제6 노드 사이에 연결되는 제6 저항, 상기 제6 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제3 트랜지스터, 상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제3 노드와 상기 제4 노드 사이에 연결되는 제4 트랜지스터, 상기 제4 노드의 전압에 응답하여 턴온 또는 턴오프되고 상기 제5 노드와 상기 제6 노드 사이에 연결되는 제5 트랜지스터 및 상기 출력 라인에 연결되는 제2 커패시터를 포함할 수 있다.

일 실시예에 의하면, 상기 제3 저항, 상기 제4 저항, 상기 제5 저항 및 상기 제6 저항은 인쇄회로기판(printed circuit board; PCB) 또는 연성인쇄회로기판(flexible printed circuit board; FPCB) 상에 실장될 수 있다.

본 발명의 실시예들에 따른 스캔 구동부 및 이를 포함하는 표시 장치는 스캔 제어 신호를 수신하고, 스캔 제어 신호가 제1 기준 전압보다 낮고, 제2 기준 전압 보다 높은 경우 스캔 제어 신호를 차단하는 차단 회로를 포함함으로써, 스캔 구동부의 스테이지들이 비정상적인 스캔 신호를 출력하는 것을 방지할 수 있다. 따라서, 표시 장치의 화면 이상 불량을 개선할 수 있다. 다만, 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 블록도이다.
도 2는 도 1의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 3은 도 1의 스캔 구동부에 포함되는 차단 회로를 나타내는 블록도이다.
도 4a 내지 도 4c는 도 3의 차단 회로의 동작을 설명하기 위한 그래프들이다.
도 5는 도 3의 차단 회로에 포함되는 제1 차단 회로를 나타내는 회로도이다.
도 6a 및 도 6b는 도 5의 제1 차단 회로의 동작을 설명하기 위한 회로도들이다.
도 7은 도 3의 차단 회로에 포함되는 제2 차단 회로를 나타내는 회로도이다.
도 8a 및 도 8b는 도 7의 제2 차단 회로의 동작을 설명하기 위한 회로도들이다.
도 9은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 10은 도 9의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 11은 도 9의 표시 장치를 나타내는 도면이다.
도 12는 도 9의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 13은 도 12의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 블록도이고, 도 2는 도 1의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.

도 1을 참조하면, 스캔 구동부(100)는 복수의 스테이지들(122, 124, 126) 및 차단 회로(142, 144, 146)를 포함할 수 있다. 각각의 스테이지들(122, 124, 126)은 종속적으로 연결되어 스캔 신호(SCAN[1], SCAN[2], SCAN[N])들을 순차적으로 출력할 수 있다. 스캔 신호(SCAN[1], SCAN[2], SCAN[N])들은 표시 패널에 형성된 스캔 라인들을 통해 표시 패널의 화소들에 공급될 수 있다.

각각의 스테이지(122, 124, 126)는 스캔 제어 신호(CTL_S)를 공급받을 수 있다. 스캔 제어 신호(CTL_S)는 개시 신호(FLM) 및 적어도 하나 이상의 클럭 신호(CLK1, CLK2)를 포함할 수 있다. 예를 들어, 도 1의 스테이지들(122, 124, 126)은 개시 신호(FLM), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 공급받을 수 있다. 각각의 스테이지(122, 124, 126)는 제2 라인(L2)과 연결되어 제1 클럭 신호(CLK1)를 공급받고, 제3 라인(L3)과 연결되어 제2 클럭 신호(CLK2)를 공급받을 수 있다. 제1 스테이지(122)는 제1 라인(L1)과 연결되어 개시 신호(FLM)를 공급받을 수 있다. 제1 스테이지(122)를 제외한 나머지 스테이지들은 이전 스테이지에서 출력되는 캐리 신호(CR)를 공급받을 수 있다. 예를 들어, 상기 캐리 신호(CR)는 이전 스테이지에서 출력되는 스캔 신호(SCAN[1], SCAN[2], SCAN[N])와 동일한 신호일 수 있다. 도 1에는 도시하지 않았지만, 각각의 스테이지들(122, 124, 126)은 제1 구동 전압 공급 라인을 통해 제1 구동 전압(VGH)을 공급받고, 제3 구동 전압 공급 라인을 통해 제3 구동 전압(VGL)을 공급받을 수 있다. 이 때, 제1 구동 전압(VGH)은 0보다 큰 하이 레벨(예를 들어, 7V)을 갖는 전압이고, 제3 구동 전압(VGL)은 0보다 작은 로우 레벨(예를 들어, -9V)을 갖는 전압일 수 있다.

제1 스테이지(122)는 개시 신호(FLM), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 스캔 신호(SCAN[1])를 생성할 수 있다. 제1 스테이지(122)에서 생성되는 스캔 신호(SCAN[1])는 표시 패널의 첫 번째 행에 형성되는 제1 스캔 라인을 통해 상기 제1 스캔 라인과 연결되는 화소들에 공급될 수 있다. 이 때, 상기 스캔 신호(SCAN[1])는 캐리 신호(CR)로서 제2 스테이지(124)에 공급될 수 있다.

제2 스테이지(124)는 캐리 신호(CR), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 스캔 신호(SCAN[2])를 생성할 수 있다. 제2 스테이지(124)에서 생성되는 스캔 신호(SCAN[2])는 표시 패널의 두 번째 행에 형성되는 제2 스캔 라인을 통해 상기 제2 스캔 라인과 연결되는 화소들에 공급될 수 있다. 이 때, 상기 스캔 신호(SCAN[2])는 캐리 신호(CR)로서 제3 스테이지에 공급될 수 있다.

제N 스테이지(126)는 캐리 신호(CR), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 스캔 신호(SCAN[N])를 생성할 수 있다 (단, N은 2이상의 자연수). 제N 스테이지에서 생성되는 스캔 신호(SCAN[N])는 표시 패널의 N 번째 행에 형성되는 제N 스캔 라인을 통해 상기 제N 스캔 라인과 연결되는 화소들에 공급될 수 있다. 이 때, 상기 스캔 신호(SCAN[N])는 캐리 신호(CR)로서 제(N+1) 스테이지에 공급될 수 있다.

이와 같이, 스캔 구동부(100)의 스테이지들(122, 124, 126)은 종속적으로 연결되어 스캔 신호(SCAN[1], SCAN[2], SCAN[N])들을 순차적으로 출력할 수 있다. 즉, 제1 스테이지(122)는 개시 신호(FLM), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 스캔 신호(SCAN)를 생성하고, 제N 스테이지(124)는 (N-1)번째 스테이지에서 출력되는 캐리 신호(CR), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 스캔 신호(SCAN)를 생성할 수 있다.

예를 들어, 각각의 스테이지(122, 124, 126)는 도 2의 회로를 포함할 수 있다. 도2를 참조하면, 각각의 스테이지(122, 124, 126) 중 적어도 하나는 제1 스위칭 트랜지스터(M1), 제2 스위칭 트랜지스터(M2), 제3 스위칭 트랜지스터(M3), 제4 스위칭 트랜지스터(M4), 제5 스위칭 트랜지스터(M5), 제6 스위칭 트랜지스터(M6), 제7 스위칭 트랜지스터(M7), 제8 스위칭 트랜지스터(M8), 제1 커패시터 (C1)및 제2 커패시터(C2)를 포함할 수 있다.

제1 스위칭 트랜지스터(M1)는 제2 클럭 신호(CLK2)에 응답하여 턴온 또는 턴오프되고, 개시 신호 공급 라인(L1) 또는 캐리 신호 공급 라인(CRL)과 제1 노드(N1) 사이에 연결될 수 있다. 상기 스테이지가 표시 패널의 첫 번째 행에 형성되는 제1 스캔 라인과 연결되는 제1 스테이지(122)인 경우, 제1 스테이지(122)의 제1 스위칭 트랜지스터(M1)는 개시 신호 공급 라인(L1)과 제1 노드(N1) 사이에 연결될 수 있다. 상기 스테이지가 표시 패널의 N 번째 행에 형성되는 제N 스캔 라인과 연결되는 제N 스테이지(126)인 경우, 제N 스테이지(126)의 제1 스위칭 트랜지스터(M1)는 제(N-1) 스테이지와 연결되는 캐리 신호 공급 라인(CRL)과 제1 노드(N1) 사이에 연결될 수 있다. 제1 스위칭 트랜지스터(M1)는 제2 클럭 신호 공급 라인(L3)과 연결되는 게이트 전극, 개시 신호 공급 라인(L1) 또는 캐리 신호 공급 라인(CRL)과 연결되는 제1 전극 및 제1 노드(N1)와 연결되는 제2 전극을 포함할 수 있다. 제1 스위칭 트랜지스터(M1)가 턴온되는 경우, 개시 신호 공급 라인(L1)을 통해 공급되는 개시 신호(FLM) 또는 캐리 신호 공급 라인(CRL)을 통해 공급되는 캐리 신호(CR)가 제1 노드(N1)로 공급될 수 있다. 제2 스위칭 트랜지스터(M2)는 제3 노드(N3)의 전압에 응답하여 턴온 또는 턴오프되고,제1 구동 전압 공급 라인과 제3 스위칭 트랜지스터(M3) 사이에 연결될 수 있다. 제2 스위칭 트랜지스터(M2)는 제3 노드(N3)와 연결되는 게이트 전극, 제1 구동 전압 공급 라인과 연결되는 제1 전극 및 제3 스위칭 트랜지스터(M3)와 연결되는 제2 전극을 포함할 수 있다. 제2 스위칭 트랜지스터(M2)가 턴온되는 경우, 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압(VGH)이 제3 트랜지스터(M3)로 공급될 수 있다. 제3 스위칭 트랜지스터(M3)는 제1 클럭 신호(CLK1)에 응답하여 턴온 또는 턴오프되고, 제1 노드(N1)와 제2 스위칭 트랜지스터(M2) 사이에 연결될 수 있다. 제3 스위칭 트랜지스터(M3)는 제1 클럭 신호 공급 라인과 연결되는 게이트 전극, 제1 노드(N1)와 연결되는 제1 전극 및 제2 스위칭 트랜지스터(M2)와 연결되는 제2 전극을 포함할 수 있다. 제3 스위칭 트랜지스터(M3)가 턴온되는 경우, 제2 스위칭 트랜지스터(M2)의 제2 전극의 전압이 제1노드(N1)로 공급될 수 있다.제4 스위칭 트랜지스터(M4)는 제1 노드(N1)의 전압에 응답하여 턴온 또는 턴오프되고, 제2 클럭 신호 공급 라인(L3)과 제3 노드(N3) 사이에 연결될 수 있다. 제4 스위칭 트랜지스터(M4)는 제1 노드(N1)와 연결되는 게이트 전극, 제3 노드(N3)와 연결되는 제1 전극 및 제2 클럭 신호 공급 라인(L3)과 연결되는 제2 전극을 포함할 수 있다. 제4 스위칭 트랜지스터(M4)가 턴온되는 경우, 제2 클럭 신호(CLK2)가 제3 노드(N3)로 공급될 수 있다. 제5 스위칭 트랜지스터(M5)는 제2 클럭 신호(CLK2)에 응답하여 턴온 또는 턴오프되고, 제3 구동 전압 공급 라인과 제3 노드(N3) 사이에 연결될 수 있다. 제5 스위칭 트랜지스터(M5)는 제2 클럭 신호 공급 라인(L3)과 연결되는 게이트 전극, 제3 노드(N3)와 연결되는 제1 전극 및 제3 구동 전압 공급 라인과 연결되는 제2 전극을 포함할 수 있다. 제5 스위칭 트랜지스터(M5)가 턴온되는 경우, 제3 구동 전압 공급 라인을 통해 공급되는 제3 구동 전압(VGL)이 제3 노드(N3)에 공급될 수 있다. 제6 스위칭 트랜지스터(M6)는 제3 노드(N3)의 전압에 응답하여 턴온 또는 턴오프되고, 제1 구동 전압 공급 라인과 스캔 출력 노드(NS) 사이에 연결될 수 있다. 제6 스위칭 트랜지스터(M6)는 제3 노드(N3)와 연결되는 게이트 전극, 제1 구동 전압 공급 라인과 연결되는 제1 전극 및 스캔 출력 노드(NS)와 연결되는 제2 전극을 포함할 수 있다. 제6 스위칭 트랜지스터(M6)가 턴온되는 경우, 제1 구동 전압 공급 라인을 통해 공급되는 제1 전압(VGH)이 스캔 출력 노드(NS)에 공급될 수 있다. 이 때, 스캔 출력 노드(NS)에 인가되는 제1 구동 전압(VGH)이 스캔 신호(SCAN)로서 출력될 수 있다. 제7 스위칭 트랜지스터(M7)는 제2 노드(N2)의 전압에 응답하여 턴온 또는 턴오프되고, 스캔 출력 노드(NS)와 제1 클럭 신호 공급 라인(L2) 사이에 연결될 수 있다. 제7 스위칭 트랜지스터(M7)는 제2 노드(N2)와 연결되는 게이트 전극, 스캔 출력 노드(NS)와 연결되는 제1 전극 및 제1 클럭 신호 공급 라인(L7)과 연결되는 제2 전극을 포함할 수 있다. 제7 스위칭 트랜지스터(M7)가 턴온되는 경우, 제1 클럭 신호(CLK1)가 스캔 출력 노드(NS)로 공급될 수 있다. 이 때, 스캔 출력 노드(NS)에 인가되는 제1 클럭 신호(CLK1)가 스캔 신호(SCAN)로서 출력될 수 있다. 제8 스위칭 트랜지스터(M8)는 제3 구동 전압(VGL)에 응답하여 턴온 또는 턴오프되고, 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제8 스위칭 트랜지스터(M8)는 제3 구동 전압 공급 라인과 연결되는 게이트 전극, 제1 노드(N1)와 연결되는 제1 전극 및 제2 노드(N2)와 연결되는 제2 전극을 포함할 수 있다. 제8 스위칭 트랜지스터(M8)가 턴온되는 경우, 제1 노드(N1)의 전압이 제2 노드(N2)로 공급될 수 있다. 제1 커패시터(C1)는 제1 구동 전압 공급 라인과 제3 노드(N3) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제1 구동 전압 공급 라인과 연결되는 제1 전극 및 제3 노드(N3)와 연결되는 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1 구동 전압(VGH)과 제3 노드(N3)에 인가되는 전압의 차를 저장할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 스캔 출력 노드(NS) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 연결되는 제1 전극 및 스캔 출력 노드(NS)와 연결되는 제2 전극을 포함할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)에 인가되는 전압과 스캔 출력 노드(NS)에 인가되는 전압의 차를 저장할 수 있다.

스캔 제어 신호(CTL_S), 즉, 개시 신호(FLM) 및 클럭 신호(CLK1, CLK2)가 비정상적으로 공급되는 경우, 스테이지에서 비정상적인 스캔 신호(SCAN)가 출력될 수 있다. 구체적으로, 연성인쇄회로기판(flexible printed circuit board; FPCB)을 통해 개시 신호(FLM) 및 클럭 신호(CLK)가 공급되는 경우, 라인 간의 쇼트(short), 오픈(open), 커플링(coupling) 등으로 인해 개시 신호(FLM) 및 클럭 신호(CLK1, CLK2)가 비정상적으로 공급될 수 있다. 도 2의 스테이지의 회로에 있어서, 제2 클럭 신호(CLK2)가 개시 신호(FLM)보다 낮은 레벨을 갖는 경우, 제1 스위칭 트랜지스터(M1)와 제7 스위칭 트랜지스터(M7)가 턴온되어 스캔 신호(SCAN)가 비정상적으로 출력될 수 있다. 비정상적인 스캔 신호(SCAN)에 응답하여 표시 패널의 화소들이 발광하여 화면 이상 불량이 발생할 수 있다. 본 발명의 실시예들에 따른 스캔 구동부(100)는 기 설정된 범위를 벗어나는 전압 레벨을 갖는 스캔 제어 신호(CTL_S)(개시 신호(FLM), 클럭 신호(CLK1, CLK2) 등)가 입력되는 경우, 스캔 제어 신호(CTL_S)를 차단하는 차단 회로(142, 144, 146)를 포함함으로써, 비정상적인 스캔 신호(SCAN)가 출력되는 것을 방지할 수 있다.

다시 도 1을 참조하면, 차단 회로(142, 144, 146)는 스캔 제어 신호(CTL_S)를 공급하는 공급 라인과 연결될 수 있다. 차단 회로(142, 144, 146)는 스캔 제어 신호(CTL_S)를 수신하고, 스캔 제어 신호(CTL_S)가 기 설정된 제1 기준 전압 보다 낮거나, 스캔 제어 신호(CTL_S)가 제1기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 경우 스캔 제어 신호(CTL_S)를 차단할 수 있다. 상술한 바와 같이, 스캔 제어 신호(CTL_S)는 개시 신호(FLM) 및 적어도 하나 이상의 클럭 신호를 포함할 수 있다. 차단 회로(142, 144, 146)는 개시 신호(FLM)가 공급되는 개시 신호 공급 라인(L1) 및 클럭 신호(CLK1, CLK2)가 공급되는 클럭 신호 공급 라인(L2, L3) 각각에 연결될 수 있다. 차단 회로(142, 144, 146)는 기 설정된 범위를 벗어나는 전압 레벨을 갖는 스캔 제어 신호(CTL_S)(개시 신호(FLM), 클럭 신호(CLK1, CLK2) 등)가 입력되는 경우, 스캔 제어 신호(CTL_S)를 차단함으로써, 비정상적인 스캔 신호(SCAN)가 출력되는 것을 방지할 수 있다. 이하, 차단 회로에(142, 144, 146)의 구성 및 동작에 대해 자세히 설명하도록 한다.

상술한 바와 같이, 도 1의 스캔 구동부(100)는 스캔 제어 신호(CTL_S)가 공급되는 공급 라인들에 배치되어 스캔 제어 신호(CTL_S)를 수신하고, 스캔 제어 신호(CTL_S)가 제1 기준 전압보다 낮고, 제2 기준 전압보다 높은 경우 스캔 제어 신호(CTL_S)를 차단하는 차단 회로(142, 144, 146)를 포함함으로써, 스캔 제어 신호(CTL_S)가 비정상적으로 공급되어 스테이지들(122, 124, 126)이 비정상적으로 스캔 신호(SCAN)를 출력하는 것을 방지할 수 있다.

도 3은 도 1의 스캔 구동부에 포함되는 차단 회로를 나타내는 블록도이고, 도 4a 내지 도 4c는 도 3의 차단 회로의 동작을 설명하기 위한 그래프들이다.

도 3을 참조하면, 차단 회로(200)는 제1 차단 회로(220) 및 제2 차단 회로(240)를 포함할 수 있다. 이 때, 도 3의 차단 회로(200)는 도 1의 차단 회로들(142, 144, 146) 중 어느 하나일 수 있다. 제1 차단 회로(220) 및 제2 차단 회로(240)는 병렬로 연결될 수 있다. 제1 차단 회로(220)는 제1 기준 전압(VR1)보다 낮은 스캔 제어 신호를 차단하고, 제2 차단 회로(240)는 제2 기준 전압(VR2) 보다 높은 스캔 제어 신호를 차단할 수 있다. 이 때, 스캔 제어 신호는 개시 신호(FLM_IN)일 수 있다. 도 3을 참조하면, 제1 차단 회로는 제1 기준 전압(VR1)보다 낮은 입력 개시 신호(FLM_IN)을 차단하고, 제2차단 회로(240)는 제2 기준 전압(VR2)보다 높은 입력 개시 신호(FLM_IN)을 차단하여 출력 개시 신호(FLM_OUT)를 출력할 수 있다. 도 3에는 비정상적인 개시 신호(FLM_IN)를 차단하는 차단 회로(200)에 대해 설명하지만, 차단 회로(200)는 클럭 신호를 공급하는 클럭 신호 공급 라인에 배치되어 비정상적인 클럭 신호를 차단할 수 있다.

도 4a를 참조하면, 입력 개시 신호(FLM_IN)는 하이 구간(PH) 및 로우 구간(PL)을 포함할 수 있다. 하이 구간(PH) 동안 제1 구동 전압(VGH)을 갖는 입력 개시 신호(FLM_IN)가 제공되고, 로우 구간(PL) 동안 제3 구동 전압(VGL)을 갖는 입력개시 신호(FLM_IN)가 제공될 수 있다. 입력 개시 신호(FLM_IN)의 하이 구간(PH) 동안 도 2의 스테이지의 제1 스위칭 트랜지스터(M1)가 턴오프되어 스캔 신호(SCAN)가 출력되지 않고, 입력 개시 신호(FLM_IN)의 로우 구간(PL) 동안 도 2의 스테이지의 제1 스위칭 트랜지스터(M1)가 턴온되어 스캔 신호(SCAN)가 출력될 수 있다. 정상적인 입력 개시 신호(FLM_IN)이 공급되는 경우, 차단 회로(200)는 입력 개시 신호(FLM_IN)를 그대로 출력 개시 신호(FLM_OUT)로써 출력할 수 있다.

도 4b를 참조하면, 차단 회로(200)에 라인 간의 쇼트(short), 오픈(open), 커플링(coupling) 등으로 인해 비정상적인 입력 개시 신호(FLM_IN)가 공급될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 하이 구간(PH) 동안 제1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 제공되고, 로우 구간(PL) 동안 제3 구동 전압(VGL)보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 제공될 수 있다. 하이 구간(PH) 동안 제1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 도 1의 제1 스테이지(122)에 공급되는 경우, 제1 스테이지(122)의 제1 스위칭 트랜지스터(M1)가 턴온되어 스캔 신호(SCAN)가 비정상적으로 출력될 수 있다. 또한, 로우 구간(PL) 동안 제2 기준 전압(VR2)보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 도 1의 제1 스테이지(122)에 공급되는 경우, 제1 스테이지(122)의 제1 스위칭 트랜지스터(M1)가 턴오프되어 스캔 신호(SCAN)가 출력되지 않을 수 있다.

도 4c를 참조하면, 차단 회로(200)는 하이 구간(PH)에서 제1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하고, 로우 구간(PL)에서 제2 기준 전압(VR2)보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하여 출력 개시 신호(FLM_OUT)로써 출력할 수 있다. 제1 차단 회로(220)에 제1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM)가 공급되어 차단되는 동안 제1 차단 회로(220)의 제1 커패시터에 저장된 전압이 출력되어 입력 개시 신호(FLM_IN)의 전압 레벨을 유지시킬 수 있다. 또한, 제2 차단 회로(240)에 제2 기준 전압(VR2)보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 공급되어 차단되는 동안 제2 차단 회로(240)의 제2 커패시터에 저장된 전압이 출력되어 입력 개시 신호(FLM_IN)의 전압 레벨을 유지시킬 수 있다.

도 5는 도 3의 차단 회로에 포함되는 제1 차단 회로를 나타내는 회로도이고, 도 6a 및 도 6b는 도 5의 제1 차단 회로의 동작을 설명하기 위한 회로도들이다. 도 7은 도 3의 차단 회로에 포함되는 제2 차단 회로를 나타내는 회로도이고, 도 8a 및 도 8b는 도 7의 제2 차단 회로의 동작을 설명하기 위한 회로도들이다.

도 5를 참조하면, 제1 차단 회로(220)는 제1 저항(R1), 제2 저항(R2), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함할 수 있다. 이 때, 제1 저항(R1) 및 제2 저항(R2)은 표시 패널과 연결되는 연성인쇄회로기판 또는 인쇄회로기판에 형성되고, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제1 커패시터(C1)는 표시 패널의 비표시 영역에 형성될 수 있다. 제1 저항(R1)은 제1 구동 전압 공급 라인과 제1 노드(N1) 사이에 연결될 수 있다. 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압(VGH)은 도2의 스테이지에 공급되는 제1 구동 전압(VGH)과 동일할 수 있다. 예를 들어, 제1 구동 전압(VGH)은 0보다 큰 하이 레벨(예를 들어, 7V)의 전압일 수 있다. 제2 저항(R2)은 제2 구동 전압 공급 라인과 제2 노드(N2) 사이에 연결될 수 있다. 예를 들어, 제2 구동 전압(VGLL)은 0보다 작은 로우 레벨(예를 들어, -12V)의 전압이고, 도 2의 스테이지에 공급되는 제3 구동 전압(VGL)의 전압 레벨(예를 들어, -9V)보다 낮은전압 레벨을 가질 수 있다. 제2 저항(R2)의 저항 값은 제1 저항(R1)의 저항 값보다 100배 이상 클 수 있다. 예를 들어, 제1 저항(R1)의 저항 값이 100Ω인 경우, 제2 저항(R2)의 저항 값은 10kΩ일 수 있다. 제1 저항(R1) 및 제2 저항(R2)의 저항 값을 조절하여 제1 트랜지스터(T1)를 턴온 또는 턴오프시키는 제2 노드(N2)의 전압을 결정할 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 전압에 응답하여 턴온 또는 턴오프되고, 입력 개시 신호(FLM_IN)가 입력되는 입력 라인(L_IN)과 출력 개시 신호(FLM_OUT)가 출력되는 출력 라인(L_OUT) 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 노드(N2)와 연결되고, 제1 전극은 입력 라인(L_IN)과 연결되며, 제2 전극은 출력 라인(L_OUT)과 연결될 수 있다. 제2 노드(N2)의 전압에 응답하여 제1 트랜지스터(T1)가 턴온되는 경우, 입력 라인(L_IN)에 공급되는 입력 개시 신호(FLM_IN)가 제1 트랜지스터(T1)를 통해 출력 라인(L_OUT)으로 출력될 수 있다. 제2 트랜지스터(T2)는 입력 개시 신호(FLM_IN)에 응답하여 턴온 또는 턴오프되고, 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 입력 라인(L_IN)과 연결되고, 제1 전극은 제1 노드(N1)와 연결되며, 제2 전극은 제2 노드(N2)와 연결될 수 있다. 입력 개시 신호(FLM_IN)에 응답하여 제2 트랜지스터(T2)가 턴온되는 경우, 제1 구동 전압(VGH)이 제1 저항(R1)을 통해 제2 노드(N2)로 전달될 수 있다. 제1 커패시터(C1)는 출력 라인(L_OUT)을 통해 개시 신호(FLM)가 출력되는 동안 전하를 충전하고, 제1 트랜지스터(T1)가 턴오프되어 입력 개시 신호(FLM_IN)가 차단되는 동안 출력 라인(L_OUT)을 통해 출력되는 전압을 유지시킬 수 있다.

도 6a를 참조하면, 입력 라인(L_IN)을 통해 제1 기준 전압보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 공급되는 경우, 제2 트랜지스터(T2)가 턴오프될 수 있다. 제2 트랜지스터(T2)가 턴오프되는 경우, 제2 구동 전압(VGLL)이 제2 저항(R2)을 통해 제2 노드(N2)로 전달될 수 있다. 제2 노드(N2)의 전압에 응답하여 제1 트랜지스터(T1)가 턴온되면, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 출력 라인(L_OUT)으로 출력될 수 있다. 따라서, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 출력 라인(L_OUT)으로 출력될 수 있다.

도 6b를 참조하면, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 제1 기준 전압보다 낮아지는 경우, 제2 트랜지스터(T2)가 턴온될 수 있다. 제2 트랜지스터(T2)가 턴온되는 경우, 제1 구동 전압(VGH)이 제1 저항(R1)을 통해 제2 노드(N2)로 전달될 수 있다. 제2 노드(N2)의 전압에 응답하여 제1 트랜지스터(T1)가 턴오프되면, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 출력되지 않을 수 있다. 이 경우, 제1 커패시터(C1)에 저장된 전압이 출력 라인(L_OUT)으로 공급될 수 있다.

상술한 바와 같이, 도 5의 제1 차단 회로(220)는 기 설정된 제1 기준 전압보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 입력되는 경우, 입력 개시 신호(FLM_IN)가 출력되는 것을 차단할 수 있다. 또한, 도5, 도 6a 및 도 6a에는 제1 기준 전압보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하는 제1 차단 회로(220)에 대해 설명하였지만, 제1 차단 회로(220)는 클럭 신호를 공급하는 클럭 신호 공급 라인에 배치되어 제1 기준 전압보다 낮은 전압 레벨을 갖는 클럭 신호를 차단할 수 있다.

도 7을 참조하면, 제2 차단 회로(240)는 제3 저항(R3), 제4 저항(R4), 제5 저항(R5), 제6 저항(R6), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제2 커패시터(C2)를 포함할 수 있다. 이 때, 제3 저항(R3), 제4 저항(R4), 제5 저항(R5) 및 제6 저항(R6)은 표시 패널과 연결되는 연성인쇄회로기판 또는 인쇄회로기판에 형성되고, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제2 커패시터(C2)는 표시 패널의 비표시 영역에 형성될 수 있다. 제3 저항(R3)은 제1 구동 전압 공급 라인과 제3 노드(N3) 사이에 연결될 수 있다. 제4 저항(R4)은 제3 구동 전압 공급 라인과 제4 노드(N4) 사이에 연결될 수 있다. 제5 저항(R5)은 제1 구동 전압 공급 라인과 제5 노드(N5) 사이에 연결될 수 있다. 제6 저항(R6)은 제2 구동 전압 공급 라인과 제6 노드(N6) 사이에 연결될 수 있다. 예를 들어, 제1 구동 전압(VGH)은 0보다 큰 하이 레벨(예를 들어, 7V)의 전압이고, 제2 구동 전압(VGLL)은 0보다 작은 로우 레벨(예를 들어, -12V)의 전압이며, 도 2의 스테이지에 공급되는 제3 구동 전압(VGL)의 전압 레벨(예를 들어, -9V)보다 낮은 전압 레벨을 가질 수 있다. 제3 저항(R3)의 저항 값과 제5 저항(R5)의 저항 값은 동일할 수 있다. 제4 저항(R4)의 저항 값과 제6 저항(R6)의 저항 값은동일할 수 있다. 제4 저항(R4)의 저항 값과 제6 저항(R6)의 저항 값은 제3 저항(R3)의 저항 값과 제5 저항(R5)의 저항 값 보다 100배 이상 클 수 있다. 예를 들어, 저항 값은 제3 저항(R3)의 저항 값과 제5 저항(R5)의 저항 값이 100Ω인 경우, 제4 저항(R4)의 저항 값과 제6 저항(R6)의 저항 값은 10kΩ일 수 있다. 제3 저항(R3)과 제4 저항(R4)의 저항 값을 조절하여 제5 트랜지스터(T5)를 턴온 또는 턴오프시키는 제4 노드(N4)의 전압을 결정하고, 제5 저항(R5)과 제6 저항(R6)의 저항 값을 조절하여 제3 트랜지스터(T3)를 턴온 또는 턴오프시키는 제6 노드(N6)의 전압을 결정할 수 있다. 제3 트랜지스터(T3)는 제6 노드(N6)의 전압에 응답하여 턴온 또는 턴오프되고, 입력 개시 신호(FLM_IN)가 입력되는 입력 라인(L_IN)과 출력 개시 신호(FLM_OUT)가 출력되는 출력 라인(L_OUT) 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제6 노드(N6)와 연결되고, 제1 전극은 입력 라인(L_IN)과 연결되며, 제2 전극은 출력 라인(L_OUT)과 연결될 수 있다. 제6 노드(N6)의 전압에 응답하여 제3 트랜지스터(T3)가 턴온되는 경우, 입력 라인(L_IN)에 공급되는 입력 개시 신호(FLM_IN)가 제3 트랜지스터(T3)를 통해 출력 라인(L_OUT)으로 출력될 수 있다. 제4 트랜지스터(T4)는 입력 개시 신호(FLM_IN)에 응답하여 턴온 또는 턴오프되고, 제3 노드(N3)와 제4 노드(N4) 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 입력 라인(L_IN)과 연결되고, 제1 전극은 제3 노드(N3)와 연결되며, 제2 전극은 제4 노드(N4)와 연결될 수 있다. 제4 트랜지스터(T4)가 턴온되는 경우, 제1 구동 전압(VGH)이 제3 저항(R3)을 통해 제4 노드(N4)로 전달될 수 있다. 제5 트랜지스터(T5)는 제4 노드(N4)의 전압에 응답하여 턴온 또는 턴오프되고, 제5 노드(N5)와 제6 노드(N6) 사이에 연결될 수 있다. 제5 트랜지스터(T5)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제4 노드(N4)와 연결되고, 제1 전극은 제5 노드(N5)와 연결되며, 제2 전극은 제6 노드(N6)와 연결될 수 있다. 제5 트랜지스터(T5)가 턴온되는 경우, 제1 구동 전압(VGH)이 제5 저항(R5)을 통해 제6 노드(N6)로 전달될 수 있다. 제2 커패시터(C2)는 출력 라인(L_OUT)을 통해 출력 개시 신호(FLM_OUT)가 출력되는 동안 전하를 충전하고, 제3 트랜지스터(T3)가 턴오프되어 입력 개시 신호(FLM_OUT)가 차단되는 동안 출력 라인(L_OUT)을 통해 출력되는 전압을 유지시킬 수 있다.

도 8a를 참조하면, 입력 라인(L_IN)을 통해 제2 기준 전압보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 공급되는 경우, 제4 트랜지스터(T4)가 턴온될 수 있다. 제4 트랜지스터(T4)가 턴온되는 경우, 제1 구동 전압(VGH)이 제3 저항(R3)을 통해 제4 노드(N4)로 전달될 수 있다. 제4 노드(N4)의 전압에 응답하여 제5 트랜지스터(T5)가 턴오프될 수 있다. 제5 트랜지스터(T5)가 턴오프되면, 제2 구동 전압(VGLL)이 제6 저항(R6)을 통해 제6 노드(N6)로 전달될 수 있다. 제6 노드(N6)의 전압에 응답하여 제3 트랜지스터(T3)가 턴온되면, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 출력 개시 신호(FLM_OUT)로써 출력 라인(L_OUT)으로 출력될 수 있다. 이 때, 제6 노드(N6)에 제3 구동 전압(VGL)보다 낮은 전압 레벨을 갖는 제2 구동 전압(VGLL)을 공급함으로써, 제3 구동 전압(VGL)과 동일한 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 공급될 때 제3 트랜지스터(T3)를 턴온시킬 수 있다.

도 8b를 참조하면, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 제2 기준 전압보다 높아지는 경우, 제4 트랜지스터(T4)가 서서히 턴오프될 수 있다. 즉, 제3 구동 전압(VGL)의 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 서서히 상승하면서 제2 기준 전압보다 높아지는 경우, 제4 트랜지스터(T4)가 턴온되었다가 서서히 턴오프될 수 있다. 따라서, 제4 노드(N4)의 전압이 서서히 감소할 수 있다. 즉, 입력 개시 신호(FLM_IN)가 서서히 상승하면, 제4 노드(N4)의 전압이 서서히 감소할 수 있다. 제4 노드(N4)의 전압이 제5 트랜지스터(T5)의 턴온 레벨까지 감소하면 제5 트랜지스터(T5)가 턴온되어 제1 구동 전압(VGH)이 제5 저항(R5)을 통해 제6 노드(N6)로 전달될 수 있다. 제6 노드(N6)의 전압에 응답하여 제3 트랜지스터(T3)가 턴오프되는 경우, 입력 라인(L_IN)을 통해 공급되는 입력 개시 신호(FLM_IN)가 출력되지 않을 수 있다. 이 경우, 제2 커패시터(C2)에 저장된 전압이 출력 개시 신호(FLM_OUT)로써 출력 라인(L_OUT)으로 공급될 수 있다.

상술한 바와 같이, 도 7의 제2 차단 회로(240)는 기 설정된 제2 기준 전압보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)가 입력되는 경우, 입력 개시 신호(FLM_IN)가 출력되는 것을 차단할 수 있다. 또한, 도7, 도 8a 및 도 8a에는 제2 기준 전압보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하는 제2 차단 회로(240)에 대해 설명하였지만, 제2 차단 회로(240)는 클럭 신호를 공급하는 클럭 신호 공급 라인에 배치되어 제2 기준 전압보다 높은 전압 레벨을 갖는 클럭 신호를 차단할 수 있다.

상술한 바와 같이, 제1 차단 회로(220)는 제1 기준 전압보다 낮은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하면서, 이전에 충전된 전압(즉, 제1 구동 전압(VGH))을 출력 개시 신호(FLM_OUT)로써 출력함으로써, 하이 구간에서 스테이지에 제1 기준 전압보다 낮은 입력 개시 신호(FLM_IN)가 공급되는 것을 방지할 수 있다. 또한, 제2 차단 회로(240)는 제2 기준 전압보다 높은 전압 레벨을 갖는 입력 개시 신호(FLM_IN)를 차단하면서, 이전에 충전된 전압(즉, 제3 구동 전압(VGL))을 출력 개시 신호(FLM_OUT)로써 출력함으로써, 로우 구간에서 스테이지에 제2 기준 전압보다 낮은 입력 개시 신호(FLM_IN)가 공급되는 것을 방지할 수 있다.

도 9은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 10은 도 9의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.

도 9를 참조하면, 표시 장치(300)는 표시 패널(310), 타이밍 제어부(320), 스캔 구동부(330) 및 데이터 구동부(340)를 포함할 수 있다.

표시 패널(310)은 복수의 화소(PX)들을 포함할 수 있다. 표시 패널(310)에는 복수의 데이터 라인(DL)들 및 복수의 스캔 라인(SL)들이 형성될 수 있다. 데이터 라인(DL)들과 스캔 라인(SL)들이 교차하는 영역에 복수의 화소(PX)들이 형성될 수 있다.

도 10을 참조하면, 화소(PX)는 구동 트랜지스터(TD), 제1 스위칭 트랜지스터(TS1), 제2 스위칭 트랜지스터(TS2), 제1 초기화 트랜지스터(TI1), 제2 초기화 트랜지스터(TI2), 제1 발광 제어 트랜지스터(TE1), 제2 발광 제어 트랜지스터(TE2), 저장 커패시터 및 유기 발광 다이오드(EL)를 포함할 수 있다. 하나의 프레임은 초기화 구간, 데이터 기입 구간 및 발광 구간을 포함할 수 있다. 초기화 구간 동안 제2 스캔 신호(SCAN2)에 응답하여 제1 초기화 트랜지스터(TI1)가 턴온되고, 제1 스캔 신호(SCAN1)에 응답하여 제2 초기화 트랜지스터(TI2)가 턴온될 수 있다. 제1 초기화 트랜지스터(TI1)가 턴온되면, 구동 트랜지스터(TD)의 게이트 전극이 초기화 전압(Vinit)으로 초기화되고, 제2 초기화 트랜지스터(TI2)가 턴온되면, 유기 발광 다이오드(EL)의 애노드 전극이 초기화 전압(Vinit)으로 초기화될 수 있다. 데이터 기입 구간 동안 제1 스캔 신호(SCAN1)에 응답하여 제1 스위칭 트랜지스터(TS1) 및 제2 스위칭 트랜지스터(TS2)가 턴온될 수 있다. 제1 스위칭 트랜지스터(TS1) 및 제2 스위칭 트랜지스터(TS2)가 턴온되면, 구동 트랜지스터(TD)가 다이오드 연결되어 문턱 전압이 보상되고, 데이터 라인을 통해 공급되는 데이터 전압(DATA)(즉, 데이터 신호)이 저장 커패시터(Cst)에 저장될 수 있다. 발광 구간 동안 발광 제어 신호(EM)에 응답하여 제1 발광 제어 트랜지스터(TE1) 및 제2 발광 제어 트랜지스터(TE2)가 턴온될 수 있다. 제1 발광 제어 트랜지스터(TE1) 및 제2 발광 제어 트랜지스터(TE2)가 턴온되면, 구동 트랜지스터(TD)에 흐르는 구동 전류가 유기 발광 다이오드(EL)로 공급되어 유기 발광 다이오드(EL)가 발광할 수 있다. 초기화 구간 및 데이터 기입 구간 동안 공급되는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 스캔 구동부(330)로부터 제공될 수 있다. 예를 들어, 제1 스캔 신호(SCAN1)는 스캔 구동부(330)의 N번째 스테이지에서 출력되는 스캔 신호이고, 제2 스캔 신호(SCAN2)는 스캔 구동부(330)의 (N-1)번째 스테이지에서 출력되는 스캔 신호일 수 있다.

타이밍 제어부(320)는 외부 장치에서 공급되는 제1 영상 데이터(DATA1)를 제2 영상 데이터(DATA2)로 변환하고, 제2 영상 데이터(DATA2)의 구동 타이밍을 제어하는 스캔 제어 신호(CTL_S) 및 데이터 제어 신호(CTL_D)를 생성할 수 있다. 타이밍 제어부(320)는 외부 장치에서 공급되는 제1 영상 데이터(DATA1)에 화질을 보정하는 알고리즘(예를 들어, 동적 캐패시턴스 보상(Dynamic Capacitance Compensation; DCC) 등)을 적용하여 제2 영상 데이터(DATA2)로 변환할 수 있다. 타이밍 제어부(320)가 화질 개선을 위한 알고리즘을 포함하지 않는 경우, 제1 영상 데이터(DATA1) 가 그대로 제2 영상 데이터(DATA2)로서 출력될 수 있다. 타이밍 제어부(320)는 외부 장치로부터 제어 신호(CON)를 수신하고, 스캔 구동부(330)에 공급되는 개시 신호 및 적어도 하나 이상의 클럭 신호를 포함하는 스캔 제어 신호(CTL_S) 및 데이터 구동부(340)에 공급되는 개시 신호 및 적어도 하나 이상의 클럭 신호를 포함하는 데이터 제어 신호(CTL_D)를 생성할 수 있다.

스캔 구동부(330)는 스캔 제어 신호(CTL_S)에 기초하여 스캔 신호(SCAN)를 생성하고, 스캔 라인들(SL)을 통해 스캔 신호(SCAN)를 화소(PX)들에 공급할 수 있다. 스캔 구동부(330)는 차단 회로 및 복수의 스테이지들을 포함할 수 있다. 각각의 스테이지들은 스캔 제어 신호(CTL_S)를 공급받을 수 있다. 예를 들어, 스캔 제어 신호(CTL_S)는 개시 신호, 제1 클럭 신호 및 제2 클럭 신호를 포함할 수 있다. 표시 패널(310)의 첫 번째 행에 형성되는 스캔 라인(SL)과 연결되는 제1 스테이지는 개시 신호, 제1 클럭 신호 및 제2 클럭 신호에 기초하여 스캔 신호(SCAN)를 출력할 수 있다. 표시 패널(310)의 N번째 행에 형성되는 스캔 라인과 연결되는 제N 스테이지는 제(N-1) 스테이지에서 공급되는 캐리 신호, 제1 클럭 신호 및 제2 클럭 신호에 기초하여 스캔 신호(SCAN)를 출력할 수 있다. 이와 같이 스캔 구동부(330)의 스테이지들은 종속적으로 연결되어 표시 패널(310)의 스캔 라인들에 스캔 신호(SCAN)들을 순차적으로 출력할 수 있다. 차단 회로는 스캔 제어 신호(CTL_S)를 공급하는 공급 라인에 연결될 수 있다. 예를 들어, 차단 회로는 개시 신호가 공급되는 개시 신호 공급 라인, 제1 클럭 신호가 공급되는 제1 클럭 신호 공급 라인 및 제2 클럭 신호가 공급되는 제2 클럭 신호 공급 라인 각각에 연결될 수 있다. 차단 회로는 기 설정된 제1 기준 전압 보다 낮고, 제2 기준 전압보다 높은 전압 레벨을 갖는 스캔 제어 신호(CTL_S)를 차단할 수 있다. 이 때, 제2 기준 전압은 제1 기준 전압 보다 낮을 수 있다. 차단 회로는 제1 차단 회로 및 제2 차단 회로를 포함하고, 제1 차단 회로 및 제2 차단 회로는 병렬로 연결될 수 있다. 제1 차단 회로에 제1 기준 전압보다 높은 전압 레벨을 갖는 스캔 제어 신호(CTL_S)가 공급되는 경우, 제1 차단 회로는 스캔 제어 신호(CTL_S)를 출력하고, 제1 기준 전압 보다 낮은 전압 레벨을 갖는 스캔 제어 신호(CTL_S)가 공급되는 경우, 제1 차단 회로는 스캔 제어 신호(CTL_S)를 차단할 수 있다. 제2 차단 회로에 제2 기준 전압보다 낮은 전압 레벨을 갖는 스캔 제어 신호(CTL_S)가 공급되는 경우, 제2 차단 회로는 스캔 제어 신호(CTL_S)를 출력하고, 제2 기준 전압보다 높은 전압 레벨을 갖는 스캔 제어 신호(CTL_S)가 공급되는 경우, 제2 차단 회로는 스캔 제어 신호(CTL_S)를 차단할 수 있다. 스캔 구동부(330)는 제1 기준 전압보다 낮고 제2 기준 전압 보다 높은 스캔 제어 신호(CTL_S)를 차단함으로써, 각각의 스테이지가 오작동하여 비정상적으로 스캔 신호(SCAN)를 출력하는 것을 방지할 수 있다.

데이터 구동부(340)는 데이터 제어 신호(CTL_D)에 기초하여 제2 영상 데이터(DATA2)에 상응하는 데이터 신호(DATA)를 생성하고, 데이터 라인들을 통해 데이터 신호(DATA)를 표시 패널(310)의 화소들에 공급할 수 있다.

상술한 바와 같이, 도 9의 표시 장치(300)는 기 설정된 제1 기준 전압 보다 낮고, 제2 기준 전압 보다 높은 스캔 제어 신호(CTL_S)를 차단하는 차단 회로를 포함하는 스캔 구동부(330)를 포함함으로써, 비정상적인 스캔 제어 신호(CTL_S)로 인해 스캔 신호(SCAN)가 출력되는 것을 방지할 수 있다. 따라서, 표시 장치(300)에 화면 이상 불량이 발생하는 것을 방지할 수 있다.

도 11은 도 9의 표시 장치를 나타내는 도면이다.

도 11을 참조하면, 표시 장치(400)는 표시 패널(410), 연성인쇄회로기판(420)(flexible printed circuit board; FPCB) 및 인쇄회로기판(440)(printed circuit board; PCB)을 포함할 수 있다.

표시 패널(410)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA) 및 비표시 영역(NDA)에는 스캔 라인들 및 데이터 라인들이 형성될 수 있다. 예를 들어, 스캔 라인들은 제1 방향(D1)으로 연장하고, 제2 방향(D2)으로 배열될 수 있다. 데이터 라인들은 제2 방향(D2)으로 연장하고, 제1 방향(D1)으로 배열될 수 있다. 제1 방향(D1)은 표시 패널(410)의 단변과 평행할 수 있고, 제2 방향(D2)은 표시 패널(410)의 장변과 평행할 수 있다. 표시 영역(DA)의 스캔 라인과 데이터 라인이 교차되는 영역에 화소가 형성될 수 있다. 비표시 영역(NDA) 에는 스캔 구동부가 형성될 수 있다. 예를 들어, 스캔 구동부의 스테이지들은 비표시 영역(NDA)에 제2 방향(D2)으로 배열되어 스캔 라인들과 연결될 수 있다. 스캔 구동부의 차단 회로는 비표시 영역(NDA) 및 연성인쇄회로기판(420) 또는 인쇄회로기판(440)에 형성될 수 있다. 차단 회로는 복수의 트랜지스터들, 커패시터들 및 저항들을 포함할 수 있다. 차단 회로의 트랜지스터들 및 커패시터들은 비표시 영역(NDA) 에 형성되고, 저항들은 연성인쇄회로기판(420) 또는 인쇄회로기판(440)에 형성될 수 있다. 표시 패널(410)의 비표시 영역(NDA)에는 데이터 구동부가 형성될 수 있다. 이 때, 데이터 구동부는 칩(chip)으로 구현되고, 표시 패널(410)의 비표시 영역(NDA)에 COG(Chip On Glass) 방식으로 실장될 수 있다.

연성인쇄회로기판(420)은 표시 패널(410)과 인쇄회로기판(440)을 연결할 수 있다. 연성인쇄회로기판(420)에는 차단 회로의 저항들이 실장되거나, 칩으로 구현된 데이터 구동부가 COF(Chip On Film) 방식으로 실장될 수 있다.

인쇄회로기판(440)에는 칩으로 구현된 타이밍 구동부, 전원 제어 장치 등이 실장될 수 있으며, 그래픽 처리 장치 등과 연결되는 연결부를 포함할 수 있다. 또한, 인쇄회로기판(440)에는 차단 회로의 저항들이 실장될 수 있다.

도 12는 도 9의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이고, 도 13은 도 12의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.

도 12 및 도 13을 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 저장 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 표시 장치(560)는 도 9의 표시 장치(300)에 상응할 수 있다. 나아가, 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 한편, 도 13에 도시된 바와 같이, 전자 기기(500)는 스마트폰(600)으로 구현될 수 있으나, 전자 기기(500)가 그에 한정되는 것은 아니다.

프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 일 실시예에서, 프로세서(510)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 또한, 프로세서(510)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(520)는 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(520)는 EPROM, EEPROM, 플래시 메모리, PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 저장 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 표시 장치(560)는 입출력 장치(540) 내에 구비될 수도 있다. 파워 서플라이(550)는 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 상술한 바와 같이, 표시 장치(560)는 표시 패널, 타이밍 제어부, 스캔 구동부 및 데이터 구동부를 포함할 수 있다. 표시 패널은 복수의 화소들, 복수의 데이터 라인들 및 스캔 라인들을 포함할 수 있다. 타이밍 제어부는 외부 장치에서 공급되는 제1 영상 데이터를 제2 영상 데이터로 변환하고, 제2 영상 데이터의 구동 타이밍을 제어하는 스캔 제어 신호 및 데이터 제어 신호를 생성할 수 있다. 스캔 구동부는 스캔 제어 신호에 응답하여 스캔 신호들을 출력할 수 있다. 예를 들어, 스캔 제어 신호는 개시 신호, 제1 클럭 신호 및 제2 클럭 신호를 포함할 수 있다. 스캔 구동부는 비정상적인 스캔 제어 신호를 차단하는 차단 회로 및 스캔 제어 신호에 기초하여 스캔 신호를 생성하는 복수의 스테이지들을 포함할 수 있다. 차단 회로는 스캔 제어 신호를 공급하는 공급 라인에 연결될 수 있다. 예를 들어, 차단 회로는 개시 신호가 공급되는 개시 신호 공급 라인, 제1 클럭 신호가 공급되는 제1 클럭 신호 공급 라인 및 제2 클럭 신호가 공급되는 제2 클럭 신호 공급 라인 각각에 연결될 수 있다. 차단 회로는 기 설정된 제1 기준 전압 보다 낮고, 제2 기준 전압보다 높은 전압 레벨을 갖는 스캔 제어 신호를 차단할 수 있다. 이 때, 제2 기준 전압은 제1 기준 전압 보다 낮을 수 있다. 각각의 스테이지들은 스캔 제어 신호를 공급받고, 스캔 제어 신호에 기초하여 스캔 신호를 출력할 수 있다. 비정상적인 스캔 제어 신호가 공급되는 경우, 스테이지에 포함되는 스위칭 트랜지스터가 오작동하여 비정상적인 스캔 신호를 출력할 수 있다. 본 발명의 실시예들에 따른 표시 장치는 제1 기준 전압보다 낮고, 제2 기준 전압보다 높은 스캔 제어 신호, 즉, 비정상적인 스캔 제어 신호를 차단함으로써, 스캔 구동부의 스테이지에서 비정상적인 스캔 신호가 출력되는 것을 방지할 수 있다. 데이터 구동부는 데이터 제어 신호에 기초하여 제2 영상 데이터에 상응하는 데이터 신호를 생성하고, 데이터 라인들을 통해 데이터 신호를 표시 패널의 화소들에 공급할 수 있다.

상술한 바와 같이, 도 12의 전자 기기(500)는 비정상적으로 입력되는 스캔 제어 신호를 차단하는 차단 회로를 포함하는 표시 장치(560)를 구비함으로써, 비정상적인 스캔 신호가 출력되어 화면 이상 불량이 발생하는 것을 방지할 수 있다.

본 발명은 표시 장치를 구비한 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 스마트패드, 타블렛 PC, 피디에이(PDA), 피엠피(PMP), MP3 플레이어, 네비게이션, 비디오폰 등에 적용될 수 있다.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 스캔 구동부 122, 124, 126: 스테이지
142, 144, 146, 200: 차단 회로 210: 제1 차단 회로
220: 제2 차단 회로 300, 400: 표시 장치
500: 전자 기기 600: 스마트폰

Claims

스캔 제어 신호를 수신하고, 기 설정된 제1 기준 전압 보다 낮고, 상기 제1 기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호를 차단하는 차단 회로; 및
상기 스캔 제어 신호에 응답하여 스캔 신호들을 출력하는 복수의 스테이지들을 포함하고, 상기 차단 회로는
상기 제1 기준 전압 보다 낮은 상기 스캔 제어 신호를 차단하는 제1 차단 회로; 및
상기 제2 기준 전압 보다 높은 상기 스캔 제어 신호를 차단하는 제2 차단 회로를 포함하는 것을 특징으로 하는 스캔 구동부.
제1 항에 있어서, 상기 제1 차단 회로 및 상기 제2 차단 회로는 병렬로 연결되는 것을 특징으로 하는 스캔 구동부.
제2 항에 있어서, 상기 제1 차단 회로는
제1 구동 전압 공급 라인과 제1 노드 사이에 연결되는 제1 저항;
제2 구동 전압 공급 라인과 제2 노드 사이에 연결되는 제2 저항;
상기 제2 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제1 트랜지스터;
상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제2 트랜지스터; 및
상기 출력 라인에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 스캔 구동부.
제3 항에 있어서, 상기 제2 저항의 저항 값은 상기 제1 저항의 저항 값보다 100배 이상 큰 것을 특징으로 하는 스캔 구동부.
제3 항에 있어서, 상기 제2 구동 전압 공급 라인을 통해 공급되는 제2 구동 전압의 전압 레벨은 상기 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압의 전압 레벨 보다 낮은 것을 특징으로 하는 스캔 구동부.
제3 항에 있어서, 상기 제1 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고,
상기 제1 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴온되어 상기 스캔 제어 신호가 출력되는 것을 특징으로 하는 스캔 구동부.
제2 항에 있어서, 상기 제2 차단 회로는
제1 구동 전압 공급 라인과 제3 노드 사이에 연결되는 제3 저항;
제3 구동 전압 공급 라인과 제4 노드 사이에 연결되는 제4 저항;
상기 제1 구동 전압 공급 라인과 제5 노드 사이에 연결되는 제5 저항;
제2 구동 전압 공급 라인과 제6 노드 사이에 연결되는 제6 저항;
상기 제6 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제3 트랜지스터;
상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제3 노드와 상기 제4 노드 사이에 연결되는 제4 트랜지스터;
상기 제4 노드의 전압에 응답하여 턴온 또는 턴오프되고 상기 제5 노드와 상기 제6 노드 사이에 연결되는 제5 트랜지스터; 및
상기 출력 라인에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 스캔 구동부.
제7 항에 있어서, 상기 제3 저항의 저항 값과 상기 제5 저항의 저항 값이 동일하고, 상기 제4 저항의 저항 값과 상기 제6 저항의 저항 값이 동일하며, 상기 제4 저항과 상기 제6 저항의 저항 값이 상기 제3 저항과 상기 제5 저항의 저항 값의 100배 이상인 것을 특징으로 하는 스캔 구동부.
제7 항에 있어서, 상기 제1 구동 전압 공급 라인을 통해 공급되는 제1 구동 전압의 전압 레벨은 상기 제2 구동 전압 공급 라인을 통해 공급되는 제2 구동 전압 및 상기 제3 구동 전압 공급 라인을 통해 공급되는 제3 구동 전압의 전압 레벨보다 높은 것을 특징으로 하는 스캔 구동부.
제7 항에 있어서, 상기 제2 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고,
상기 제2 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되는 것을 특징으로 하는 스캔 구동부.
제1 항에 있어서, 상기 스캔 제어 신호는 개시 신호 및 적어도 하나 이상의 클럭 신호를 포함하는 것을 특징으로 하는 스캔 구동부.
제11 항에 있어서, 상기 차단 회로는 상기 개시 신호가 공급되는 개시 신호 공급 라인 및 상기 클럭 신호가 공급되는 클럭 신호 공급 라인 각각에 연결되는 것을 특징으로 하는 스캔 구동부.
복수의 화소들, 상기 화소들과 연결되는 복수의 데이터 라인들 및 상기 화소들과 연결되는 복수의 스캔 라인들을 포함하는 표시 패널;
외부 장치에서 공급되는 제1 영상 데이터를 제2 영상 데이터로 변환하고, 상기 제2 영상 데이터의 구동 타이밍을 제어하는 스캔 제어 신호 및 데이터 제어 신호를 생성하는 타이밍 제어부;
상기 스캔 제어 신호에 기초하여 스캔 신호를 생성하고, 상기 스캔 라인들을 통해 상기 스캔 신호를 상기 화소들에 공급하는 스캔 구동부; 및
상기 데이터 제어 신호에 기초하여 상기 제2 영상 데이터에 상응하는 데이터 신호를 생성하고, 상기 데이터 라인들을 통해 상기 데이터 신호를 상기 화소들에 공급하는 데이터 구동부를 포함하고,
상기 스캔 구동부는
기 설정된 제1 기준 전압 보다 낮고, 상기 제1 기준 전압보다 낮은 기 설정된 제2 기준 전압 보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호를 차단하는 차단 회로; 및
상기 스캔 제어 신호에 응답하여 스캔 신호들을 출력하는 복수의 스테이지들을 포함하며,
상기 차단 회로는
상기 제1 기준 전압 보다 낮은 상기 스캔 제어 신호를 차단하는 제1 차단 회로; 및
상기 제2 기준 전압 보다 높은 상기 스캔 제어 신호를 차단하는 제2 차단 회로를 포함하는 것을 특징으로 하는 표시 장치.
제13 항에 있어서, 상기 제1 차단 회로 및 상기 제2 차단 회로는 병렬로 연결되는 것을 특징으로 하는 표시 장치.
제14 항에 있어서, 상기 제1 차단 회로는
제1 구동 전압 공급 라인과 제1 노드 사이에 연결되는 제1 저항;
제2 구동 전압 공급 라인과 제2 노드 사이에 연결되는 제2 저항;
상기 제2 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제1 트랜지스터;
상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제2 트랜지스터; 및
상기 출력 라인에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
제15 항에 있어서, 상기 제1 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고,
상기 제1 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제1 트랜지스터가 턴온되어 상기 스캔 제어 신호가 출력되는 것을 특징으로 하는 표시 장치.
제15 항에 있어서, 상기 제1 저항 및 상기 제2 저항은 인쇄회로기판(printed circuit board; PCB) 또는 연성인쇄회로기판(flexible printed circuit board; FPCB) 상에 실장되는 것을 특징으로 하는 표시 장치.
제14 항에 있어서, 상기 제2 차단 회로는
제1 구동 전압 공급 라인과 제3 노드 사이에 연결되는 제3 저항;
제3 구동 전압 공급 라인과 제4 노드 사이에 연결되는 제4 저항;
상기 제1 구동 전압 공급 라인과 제5 노드 사이에 연결되는 제5 저항;
제2 구동 전압 공급 라인과 제6 노드 사이에 연결되는 제6 저항;
상기 제6 노드의 전압에 응답하여 턴온 또는 턴오프되고, 상기 스캔 제어 신호가 입력되는 입력 라인과 상기 스캔 제어 신호가 출력되는 출력 라인 사이에 연결되는 제3 트랜지스터;
상기 스캔 제어 신호에 응답하여 턴온 또는 턴오프되고, 상기 제3 노드와 상기 제4 노드 사이에 연결되는 제4 트랜지스터;
상기 제4 노드의 전압에 응답하여 턴온 또는 턴오프되고 상기 제5 노드와 상기 제6 노드 사이에 연결되는 제5 트랜지스터; 및
상기 출력 라인에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
제18 항에 있어서, 상기 제2 기준 전압보다 높은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되지 않고,
상기 제2 기준 전압보다 낮은 전압 레벨을 갖는 상기 스캔 제어 신호가 입력되는 경우, 상기 제3 트랜지스터가 턴오프되어 상기 스캔 제어 신호가 출력되는 것을 특징으로 하는 표시 장치.
제18 항에 있어서, 상기 제3 저항, 상기 제4 저항, 상기 제5 저항 및 상기 제6 저항은 인쇄회로기판(printed circuit board; PCB) 또는 연성인쇄회로기판(flexible printed circuit board; FPCB) 상에 실장되는 것을 특징으로 하는 표시 장치.