JP2005078717A - 信号伝送回路 - Google Patents

Abstract

【課題】 回路電源の低電圧化、回路駆動の高速化をしても安定な動作が可能な信号伝送回路を提供する。
【解決手段】 複数段の回路で構成され、各段の回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路である。例えば、３段目の回路は、駆動パルスをパルス電圧としてソースに出力する出力トランジスタＴ３２と、ドレインが出力トランジスタＴ３２のゲートに接続され、ゲートが２段前の出力トランジスタＴ１２のソースに接続された第１の誤動作防止用トランジスタＴ３５と、ドレインが出力トランジスタＴ３２のソースに接続され、ゲートが２段前の出力トランジスタＴ１２のソースに接続された第２の誤動作防止用トランジスタＴ３６とを備える。
【選択図】 図１

Description

本発明は、信号伝送回路、いわゆるシフトレジスタに関し、特に、液晶ディスプレイ、ＭＯＳ型撮像装置等を駆動するためのシフトレジスタに関する。

図６は従来の信号伝送回路の一構成例を示す回路図であり、多数段からなる回路のうちの４段部分を示している。この信号伝送回路は、次段への出力トランジスタＴ１２、Ｔ２２、Ｔ３２、Ｔ４２と、ブートストラップ用容量Ｃ１、Ｃ２、Ｃ３、Ｃ４と、ブートストラップ用容量充電トランジスタＴ１１、Ｔ２１、Ｔ３１、Ｔ４１と、第１の放電トランジスタＴ１３、Ｔ２３、Ｔ３３、Ｔ４３と、第２の放電トランジスタＴ１４、Ｔ２４、Ｔ３４、Ｔ４４とを備えている。
この信号伝送回路の各素子には、電源電圧ＶＤＤ、駆動パルスＶ１、Ｖ２、およびスタートパルスＶＳＴが供給される。

次に、このように構成された従来の信号伝送回路の動作について説明する。スタートパルスＶＳＴが論理「Ｈｉｇｈ」レベルになると、初段のブートストラップ用容量充電トランジスタＴ１１がＯＮになる。このため、ブートストラップ用容量Ｃ１が、（電源電圧ＶＤＤ−トランジスタＴ１１の閾値電圧Ｖｔ１）へと充電される。

ブートストラップ用容量Ｃ１の充電電圧が出力トランジスタＴ１２の閾値電圧を超えると、初段の出力トランジスタＴ１２がＯＮする。その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力されると、出力トランジスタＴ１２のゲートには、駆動パルスＶ１の電圧とブートストラップ用容量Ｃ１の両端の電位差とが足されて印加されることとなる。出力トランジスタＴ１２のゲート電位（ノードＮ１１）が駆動パルスＶ１の電位よりも上昇すると、駆動パルスＶ１がノードＮ１２から出力パルスＯＵＴ１として出力され、利用される。

また、同時にノードＮ１２の電圧が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されることで、トランジスタＴ２１がＯＮになり、ブートストラップ用容量Ｃ２がトランジスタＴ２１の閾値電圧Ｖｔ２分の降下のない電源電圧ＶＤＤへと充電される。

ブートストラップ用容量Ｃ２の充電電圧が出力トランジスタＴ２２の閾値電圧を超えると、２段目の出力トランジスタＴ２２がＯＮする。その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ２が出力トランジスタＴ２２のドレインに入力されると、出力トランジスタＴ２２のゲートには、駆動パルスＶ２の電位とブートストラップ容量Ｃ２の両端の電位差とが足されて印加されることとなる。出力トランジスタＴ２２のゲート電圧（ノードＮ２１）が駆動パルスＶ２の電位よりも上昇すると、駆動パルスＶ２がノードＮ２２から出力パルスＯＵＴ２として出力され、利用される。

また、同時にノードＮ２２の電圧が、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートに印加されることで、トランジスタＴ３１がＯＮになり、ブートストラップ用容量Ｃ３がトランジスタＴ３１の閾値電圧分Ｖｔ３の降下のない電源電圧ＶＤＤへと充電される。
ブートストラップ用容量Ｃ３の充電電圧が出力トランジスタＴ３２の閾値電圧を超えると、３段目の出力トランジスタＴ３２がＯＮする。

このような動作が繰り返されることで、信号伝送回路は、さらに出力パルスＯＵＴ３、ＯＵＴ４を順次出力することになる。

図７は、従来の誤動作防止付信号伝送回路図の一構成例を示す回路図である。この誤動作防止付信号伝送回路は、図６に示した従来の信号伝送回路では、ブートストラップ用容量充電トランジスタのゲートに電源電圧ＶＤＤより低い電圧しか印加できなかった充電電圧を、確実に電源電圧を印加できるようにした改良型信号伝送回路である。この誤動作防止付信号伝送回路によって、ノードＮ１１、Ｎ２１、Ｎ３１、Ｎ４１の電圧が次第に降下して、何段か先で出力パルスが出なくなることを防止している。

図７に示す誤動作防止付信号伝送回路は、図６に示す信号伝送回路と異なり、３段目および４段目の回路にそれぞれ第１の誤動作防止用トランジスタＴ３５およびＴ４５がさらに設けられている。トランジスタＴ３５は、ゲートが出力トランジスタＴ１２のソース（ノードＮ１２）に接続され、ドレインがブートストラップ用容量充電トランジスタＴ３１のソース（ノードＮ３１）に接続され、ソースが接地されている。トランジスタＴ４５は、ゲートが出力トランジスタＴ２２のソース（ノードＮ２２）に接続され、ドレインがブートストラップ用容量充電トランジスタＴ４１のソース（ノードＮ４１）に接続され、ソースが接地されている。

また、各段の第２の放電トランジスタのゲートは、次段の出力トランジスタのソースに接続されている点が、図６に示す信号伝送回路と異なる。例えば、初段の第２の放電トランジスタＴ１４のゲートは、２段目の出力トランジスタＴ２２のソースに接続されている。

次に、この誤動作防止回路付信号伝送回路の動作説明を行なう。
図８は、ＮＭＯＳのみを用いた従来の信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は３Ｖ系の回路であり、駆動パルスＶ１、Ｖ２の電圧振幅、および電源電圧ＶＤＤが３Ｖの場合を示す。

ただし、スタートパルスＶＳＴの電圧振幅は５Ｖとする。ここでスタートパルスＶＳＴの電圧振幅のみ５Ｖとするのは、スタートパルスＶＳＴが入力される初段のブートストラップ用容量充電トランジスタＴ１１の場合のみ、前段からの高い電圧が供給できないためである。このため、スタートパルスＶＳＴのみ駆動パルスＶ１、Ｖ２の電圧振幅である３Ｖよりも高い５ＶでトランジスタＴ１１を駆動することにより、トランジスタＴ１１による電圧降下を防止し、ブートストラップ容量Ｃ１を電源電圧ＶＤＤである３Ｖに充電可能にするためである。

図８において、時刻Ｔ０にて、スタートパルスＶＳＴが５Ｖに立ち上がると、初段のブートストラップ用容量充電トランジスタＴ１１がＯＮになり、ブートストラップ用容量Ｃ１が電源電圧ＶＤＤに向かって充電されていく。ここでブートストラップ用容量充電トランジスタＴ１１がエンハンスメント型のＮＭＯＳの場合でも、トランジスタＴ１１の閾値電圧Ｖｔ１の影響を受けずに、出力トランジスタＴ１２のゲートが接続されたノードＮ１１の電圧ＶＮ１１は、電源電圧ＶＤＤである３Ｖに充電され、出力トランジスタＴ１２がＯＮする。

次に時刻Ｔ１にて、３Ｖの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力されると、出力トランジスタＴ１２のゲート（ノードＮ１１）には、駆動パルスＶ１の電圧３Ｖとブートストラップ用容量Ｃ１の両端の電位差（３Ｖ−Ｖｔ１）とが加算された電圧ＨＢ１が印加され、ノードＮ１２から振幅Ｈ１のパルスが出力されることになる。

また、同時にノードＮ１１の電圧ＨＢ１が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されて、トランジスタＴ２１がＯＮになり、ブートストラップ用容量Ｃ２がトランジスタＴ２１の閾値電圧分の降下のない電源電圧ＶＤＤへと充電されていく。ブートストラップ用容量Ｃ２の充電電圧（ノードＮ２１）が出力トランジスタＴ２２の閾値電圧を超えると、２段目の出力トランジスタＴ２２がＯＮする。

このとき同時にノードＮ２１の電圧は、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートにも印加される。このため、トランジスタＴ３１がＯＮになり、ブートストラップ用容量Ｃ３には、トランジスタＴ３１の閾値電圧Ｖｔ３分だけ低い電圧（３Ｖ−Ｖｔ３）に充電される。この状態では、駆動パルスＶ１が論理「Ｈｉｇｈ」レベルである３Ｖの場合、初段の出力ノードＮ１２に駆動パルスＶ１が出力されている時に、同時に３段目の出力ノードＮ３２にも駆動パルスＶ１以下の振幅のパルスが出力されてしまう。そのためにブートストラップ用容量Ｃ３のプラス端子側を接地電位側に近づけて、３段目の出力トランジスタＴ３２がＯＦＦするように、ブートストラップ用容量Ｃ３のプラス端子側と接地電位との間に、誤動作防止用トランジスタＴ３５を接続している。すなわち、誤動作防止用トランジスタＴ３５のドレインをブートストラップ用容量Ｃ３のプラス側に、ソースを接地電位に、ゲートを初段の出力ノードＮ１２に接続する。また、初段の出力ノードＮ１２に駆動パルスＶ１が出ているときに誤動作防止用トランジスタＴ３５をＯＮして、ノードＮ３１を接地電位側に近づけて、３段目の出力ノードＮ３２に駆動パルスＶ１が出ないようにしている。

同様に、後段のブートストラップ用容量Ｃ４のプラス端子側と接地電位との間にも、それぞれ、誤動作防止用トランジスタＴ４５のドレインとソースを接続し、ゲートには２段前の出力ノードＮ２２を接続することで、全段に渡って誤動作を防止するようにしている。
特公平３−７５９６０号公報（第３図）

しかしながら、回路の低電圧駆動化や高速動作化の過程においては、出力トランジスタＴ３２等の出力トランジスタの閾値電圧を低く設定する必要がある。このため、ブートストラップ用容量Ｃ３等のプラス端子側だけを接地電位側に近づけるだけの誤動作防止方法では、出力トランジスタＴ３２等の出力トランジスタはＯＮしてしまい、ノードＮ３２やこのノードに相当する後段の全ノードで、駆動パルス電圧Ｖ１およびＶ２以下の振幅の電圧が出力されてしまう。このため所定のパルス出力位置以外にもパルス出力が発生し、信号伝送回路として正常動作しなくなる。たとえば、時刻Ｔ１に着目すると、第１の誤動作防止用トランジスタＴ３５がＯＮ抵抗を有するため、ノードＮ３１の電位が完全に０にはならず、出力トランジスタＴ３２がＯＮしてしまうためである。

将来の回路の低電圧駆動化や高速動作化の流れの中では、この誤動作が顕著に表れる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路電源の低電圧化、回路駆動の高速化をしても安定な動作が可能な信号伝送回路を提供することである。

上記目的を達成するために、本発明に係る信号伝送回路は、複数段の回路で構成され、各段の回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路であって、前記各段の回路は、前記駆動パルスを前記パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、初段の場合はゲートにスタートパルスが供給され、２段目以降の場合はゲートが前段の出力トランジスタのゲートに接続された第１の充電トランジスタと、ドレインが前記ブートストラップ用容量の一端に接続され、ゲートが次段の出力トランジスタのソースに接続された第１の放電トランジスタと、ドレインが前記ブートストラップ用容量の他端に接続され、ゲートが次段の出力トランジスタのソースに接続された第２の放電トランジスタと、ドレインが前記出力トランジスタのゲートに接続され、ゲートが２段前の出力トランジスタのソースに接続された第１の誤動作防止用トランジスタと、ドレインが前記出力トランジスタのソースに接続され、ゲートが２段前の出力トランジスタのソースに接続された第２の誤動作防止用トランジスタとを備える。

この構成によれば、３段目以降の出力トランジスタのソースに誤動作によるパルス電圧が出力された場合でも、２段前の出力パルスが第２の誤動作防止用トランジスタのゲートに印加されることにより第２の誤動作防止用トランジスタがＯＮ状態になっている。このため、３段目以降の出力パルスの電位を接地電位にすることができ、３段目以降の出力トランジスタのソースの誤動作によるパルス電圧発生を防止することができる。

好ましくは、前記各段の回路は、さらに、ドレインが前記出力トランジスタのソースに接続され、ゲートが２段後の出力トランジスタのソースに接続された第３の誤動作防止用トランジスタをさらに備える。

この構成によれば、２段前の回路の出力トランジスタのソースに誤動作によるパルス電圧が出力された場合でも、出力パルスのパルス電圧が２段前の回路の第３の誤動作防止用トランジスタのゲートに印加されることにより、第３の誤動作防止用トランジスタＴ１７がＯＮ状態になっている。このため、２段前のパルス電圧を接地電位にすることができる。

本発明によると、所望の段の回路のみよりパルス電圧が出力され、それ以外の段の回路からは出力されない。このため、電源の低電圧化や回路駆動の高速化を行なっても、信号伝送回路を安定に動作させることができる。特に、ＭＯＳ型固体撮像装置や液晶ディスプレイ装置に搭載して、効果を発揮することが期待でき、本発明は極めて有用である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る信号伝送回路の一構成例である。
信号伝送回路は、複数段の回路で構成され、各段の回路から駆動パルスに従ったパルス電圧が順次出力される回路である。ここでは５段の回路構成を示している。

第１の実施形態に係る誤動作防止回路付信号伝送回路は、図７に示した従来の誤動作防止回路付信号伝送回路と比べ、３段目以降に第２の誤動作防止用トランジスタＴ３６（Ｔ４６、Ｔ５６）が設けられている点が異なる。例えば、第２の誤動作防止用トランジスタＴ３６のドレインには、同じ段の出力トランジスタＴ３２のソースが接続され、ゲートには、２段前の出力トランジスタＴ１２のソースが接続され、ソースは接地されている。

この構成によれば、３段目以降の出力トランジスタＴ３２（Ｔ４２、Ｔ５２）のソースに誤動作によるパルス電圧が出力された場合でも、２段前の出力パルスが第２の誤動作防止用トランジスタＴ３６（Ｔ４６、Ｔ５６）のゲートに印加されることにより第２の誤動作防止用トランジスタＴ３６（Ｔ４６、Ｔ５６）がＯＮ状態になっている。このため、３段目以降の出力パルスの電位を接地電位にすることができ、３段目以降の出力トランジスタのソースの誤動作によるパルス電圧発生を防止することができる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る信号伝送回路の一構成例である。

本実施形態では、第１の実施形態での誤動作防止対策に加え、着目している出力トランジスタより出力パルスが出力される際に、その２つ以上前の回路の出力トランジスタより出力パルスが出力するのを防止するための対策が施されている。
このため、信号伝送回路は、図１に示した信号伝送回路に加え、さらに、第３の誤動作防止用トランジスタＴ１７（Ｔ２７、Ｔ３７、Ｔ４７、Ｔ５７）を備えている。

例えば、第３の誤動作防止用トランジスタＴ１７に着目すると、第３の誤動作防止用トランジスタＴ１７のドレインは、出力トランジスタＴ１２のソースに接続され、ゲートは２段後の出力トランジスタＴ３２のソースに接続され、ソースは接地されている。

回路の高速化が進んでくると、ブートストラップ用容量Ｃ１〜Ｃ５が放電される時間も短縮されるが、十分な放電時間が確保できない場合、ブートストラップ用容量Ｃ１〜Ｃ５には、一定の電荷が放電されずに残ってしまう。このブートストラップ用容量Ｃ１〜Ｃ５の残留電荷によって、出力トランジスタＴ１２〜Ｔ５２のゲートに出力トランジスタＴ１２〜Ｔ５２の閾値電圧よりも高い電圧が印加されてしまうと、２段前の回路の出力トランジスタＴ１２〜Ｔ５２のソースに誤動作によるパルス電圧が出力されることがある。
回路の高速化のために、出力トランジスタＴ１２〜Ｔ５２の閾値電圧はあらかじめ低い閾値電圧に設定していることが多いため、誤動作の確率が高くなる。

第２の実施形態の動作について、出力パルスＯＵＴ３に所望のパルス電圧が出力される場合を例にとり説明する。この場合、２段前の回路の出力トランジスタＴ１２のソースに誤動作によるパルス電圧が出力された場合でも、出力パルスＯＵＴ３のパルス電圧が２段前の回路の第３の誤動作防止用トランジスタＴ１７のゲートに印加されることにより、第３の誤動作防止用トランジスタＴ１７がＯＮ状態になっている。このため、２段前のパルス電圧を接地電位にすることができる。

このため、本実施形態によると、所望のパルス電圧が出力される際に、２段前の回路の出力トランジスタのソースに誤動作によるパルス電圧が出力された場合でも、第３の誤動作防止用トランジスタがＯＮ状態になっている。このため、２段前の出力トランジスタのソースに誤動作によるパルス電圧発生を防止することができる。

（第３の実施形態）
図３は、本発明の第３の実施形態に係る信号伝送回路の一構成例である。
本実施形態では、第１の実施形態と第２の実施形態の対策に加え、着目している出力トランジスタより出力パルスが出力される際に、その４つ以上後の回路の出力トランジスタより出力パルスが出力するのを防止するための対策が施されている。

このため、信号伝送回路は、図２に示した信号伝送回路に加えて、さらに、電圧保持用容量Ｃ１００〜Ｃ３００と、電圧保持用容量充電トランジスタＴ１００〜Ｔ３００と、第３の放電トランジスタＴ１０１〜Ｔ３０１と、第４の誤動作防止用トランジスタＴ１０２〜Ｔ３０２とを備えている。

例えば、電圧保持用容量充電トランジスタＴ１００は、着目している出力トランジスタＴ１２から順次出力されるパルス電圧がゲートに印加され、ドレインが電源線が接続され、ソースが電圧保持用容量Ｃ１００のプラス側に接続されている。

また、第３の放電トランジスタＴ１０１は、それぞれ、着目している出力トランジスタＴ１２から２段後のパルス電圧がゲートに印加され、ドレインが電圧保持用容量Ｃ１００のプラス側に接続されている。

さらに、第４の誤動作防止用トランジスタＴ１０２は、ドレインが着目している出力トランジスタＴ１２から４段後の出力トランジスタＴ１５のゲートに接続され、ゲートが電圧保持用容量Ｃ１００のプラス側に接続されている。

図４を参照して、詳細な動作を説明する。図４は、第３の実施形態に基づく信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は３Ｖ系の回路であり、駆動パルスＶ１、Ｖ２の電圧振幅、および電源電圧ＶＤＤが３Ｖの場合を示す。ただし、スタートパルスＶＳＴの電圧振幅は５Ｖとする。ここでスタートパルスＶＳＴの電圧振幅のみ５Ｖとするのは、スタートパルスＶＳＴが入力される初段のブートストラップ用容量充電トランジスタＴ１１の場合のみ、前段からの高い電圧が供給できないため、スタートパルスＶＳＴのみ駆動パルスＶ１、Ｖ２の電圧振幅である３Ｖよりも高い５ＶでトランジスタＴ１１を駆動することにより、トランジスタＴ１１による電圧降下を防止し、ブートストラップ容量Ｃ１を電源電圧ＶＤＤである３Ｖに充電可能にするためである。

図４において、時刻Ｔ０にて、スタートパルスＶＳＴが５Ｖに立ち上がると、初段のブートストラップ用容量充電トランジスタＴ１１がＯＮになり、ブートストラップ用容量Ｃ１が電源電圧ＶＤＤに向かって充電されていくが、ここでブートストラップ用容量充電トランジスタＴ１１がエンハンスメント型のＮＭＯＳの場合には、トランジスタＴ１１の閾値電圧Ｖｔ１の影響で、出力トランジスタＴ１２のゲートが接続されたノードＮ１１の電圧ＶＮ１１は、電源電圧ＶＤＤである３ＶからトランジスタＴ１１の閾値電圧Ｖｔ１分だけ低い電圧（３Ｖ−Ｖｔ１）となり、この状態で出力トランジスタＴ１２がＯＮする。

次に時刻Ｔ１にて、３Ｖの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲート（ノードＮ１１）には、駆動パルスＶ１の電圧３Ｖとブートストラップ用容量Ｃ１の両端の電位差（３Ｖ−Ｖｔ）が加算された電圧ＨＢ１が印加され、ノードＮ１２から振幅Ｈ１のパルスが出力されることになる。

また、同時にノードＮ１１の電圧ＨＢ１が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されて、トランジスタＴ２１がＯＮになり、ブートストラップ用容量Ｃ２がトランジスタＴ２１の閾値電圧分の降下のない電源電圧ＶＤＤへと充電され、ブートストラップ用容量Ｃ２の充電電圧（ノードＮ２１）が出力トランジスタＴ２２の閾値電圧を超えると、２段目の出力トランジスタＴ２２がＯＮする。このとき同時にノードＮ２１の電圧は、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートにも印加されるため、トランジスタＴ３１がＯＮになり、ブートストラップ用容量Ｃ３には、トランジスタＴ３１の閾値電圧Ｖｔ３分だけ低い電圧（３Ｖ−Ｖｔ３）に充電される。この状態では、駆動パルスＶ１が論理「Ｈｉｇｈ」レベルである３Ｖの場合、初段の出力ノードＮ１２に駆動パルスＶ１が出力されている時に、同時に３段目の出力ノードＮ３２にも駆動パルスＶ１以下の振幅のパルスが出力されてしまう。そのためにブートストラップ用容量Ｃ３のプラス端子側を接地電位側に近づけて、３段目の出力トランジスタがＴ３２がＯＦＦするように、ブートストラップ用容量Ｃ３のプラス端子側と接地電位との間に、誤動作防止用トランジスタＴ３５を接続している。すなわち、誤動作防止用トランジスタＴ３５のドレインをブートストラップ用容量Ｃ３のプラス側に、ソースを接地電位に、ゲートを初段の出力ノードＮ１２に接続し、初段の出力ノードＮ１２に駆動パルスＶ１が出ているときに誤動作防止用トランジスタをＯＮして、ノードＮ３１を接地電位側に近づけて、３段目の出力ノードＮ３２に駆動パルスＶ１が出ないようにしていた。同様に、後段のブートストラップ用容量Ｃ４のプラス端子側と接地電位との間にも、それぞれ、誤動作防止用トランジスタＴ４５のドレインとソースを接続し、ゲートには２段前の出力ノードＮ２２を接続することで、全段に渡って誤動作を防止するようにしていた。しかし、回路の低電圧駆動化や高速動作化の過程では、出力トランジスタＴ３２等の出力トランジスタの閾値電圧を低く設定する必要があり、出力トランジスタＴ５２のゲートに印加される電圧についても、接地電位に限りなく近い電圧に設定しなければならなくなってきている。

すなわち、時刻Ｔ１にて、３Ｖの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲート（ノードＮ１１）には、駆動パルスＶ１の電圧３Ｖとブートストラップ用容量Ｃ１の両端の電位差（３Ｖ−Ｖｔ）が加算された電圧ＨＢ１が印加され、同時にノードＮ１１の電圧ＨＢ１が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されて、トランジスタＴ２１がＯＮになり、ブートストラップ用容量Ｃ２（ノードＮ２１）がトランジスタＴ２１の閾値電圧分の降下のない電源電圧ＶＤＤへと充電され、このとき同時にノードＮ２１の電圧は、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートにも印加されて、トランジスタＴ３１がＯＮになり、ブートストラップ用容量Ｃ３（ノードＮ３１）がトランジスタＴ３１の閾値電圧Ｖｔ３分だけ低い電圧（３Ｖ−Ｖｔ３）に充電され、このとき同時にノードＮ３１の電圧は、４段目のブートストラップ用容量充電トランジスタＴ４１のゲートにも印加されて、トランジスタＴ４１がＯＮになり、ブートストラップ用容量Ｃ４（ノードＮ４１）がトランジスタＴ４１の閾値電圧Ｖｔ４分だけ低い電圧（３Ｖ−Ｖｔ３−Ｖｔ４）に充電され、このとき同時にノードＮ４１の電圧は、５段目のブートストラップ用容量充電トランジスタＴ５１のゲートにも印加されて、トランジスタＴ５１がＯＮになり、ブートストラップ用容量Ｃ５（ノードＮ５１）がトランジスタＴ５１の閾値電圧Ｖｔ５分だけ低い電圧（３Ｖ−Ｖｔ３−Ｖｔ４−Ｖｔ５）に充電される。

この状態では、駆動パルスＶ１が論理「Ｈｉｇｈ」レベルである３Ｖの場合、初段の出力ノードＮ１２に駆動パルスＶ１が出力されている時に、同時に５段目の出力ノードＮ５２にも駆動パルスＶ１以下の振幅のパルスが出力されてしまう可能性がある。そのためにブートストラップ用容量Ｃ５のプラス端子側を接地電位側に近づけて、５段目の出力トランジスタがＴ５２がＯＦＦするように、ブートストラップ用容量Ｃ５のプラス端子側と接地電位との間に、第４の誤動作防止用トランジスタＴ１０２を接続している。なお、第４の誤動作防止用トランジスタＴ１０２は、所望のパルス電圧を出力しているときに充電トランジスタＴ１００がＯＮ状態になり、容量Ｃ１００にＶＤＤ電圧付近の電圧が充電され、第４の誤動作防止用トランジスタＴ１０２もＯＮ状態となり、５段目の出力トランジスタがＴ５２のソースは放電するように制御される。次々段（３段目）のパルス電圧が出力されることによって、放電トランジスタＴ１０１がＯＮ状態になり、容量Ｃ１００は放電され、第４の誤動作防止用トランジスタＴ１０２はＯＦＦ状態になるように制御される。

本実施形態によれば、出力トランジスタの閾値電圧が低い場合でも誤動作を防止でき、閾値電圧の範囲を広くとることができる。

以上説明したような信号伝送回路は、固体撮像装置や液晶表示装置のシフトレジスタとして利用可能である。図５は、そのような固体撮像装置の一例を示した図である。
固体撮像装置は、光を集光するレンズ１０２と、集光された光を蓄積する画素群１０８と、画素群１０８に行ごとにアクセスするための垂直シフトレジスタ１０６および１１０と、画素群１０８から読み出された画素値のノイズ成分を除去するためのノイズ除去部１１４と、画素値を列ごとにアクセスし、１画素ごと画素値を出力するための水平シフトレジスタ１１６と、読み出された画素値を増幅するアンプ１１８と、読み出された画素値をＡ／Ｄ変換するＡ／Ｄ変換部１２０と、各画素から画素値の読み出しのためのタイミングを発生させるタイミング発生器１１２とを備えている。

このような固体撮像装置に本実施の形態に係る信号伝送回路を利用することにより、画素値の正確な読み出しを行なうことができる。なお、信号伝送回路は、液晶ディスプレイ装置等にも適用可能である。

以上、本発明に係る信号伝送回路について実施の形態に基づいて説明を行なったが、本発明はこれらの実施の形態に限定されるものではない。
例えば、第１、第２、第３の実施形態では、放電トランジスタおよび誤動作防止用トランジスタのそれぞれのソースは接地電位（０Ｖ）としているが、各ソース電圧については、第３の実施形態の前記第３の放電トランジスタのソースには、前記第４の誤動作防止用トランジスタの閾値電圧よりも低い電圧を供給しても同様の効果が得られる。

また、第１、第２、第３の実施形態の前記第１の誤動作防止用トランジスタと第１の放電トランジスタのソースには、前記出力トランジスタの閾値電圧よりも低い電圧が供給されていても同様の効果が得られる。

本発明に係る信号伝送回路は、低消費電力や高速処理が必要なＭＯＳ型固体撮像装置や液晶ディスプレイ装置等に適用できる。

本発明の第１の実施形態に係る誤動作防止回路付信号伝送回路の回路図である。 本発明の第２の実施形態に係る誤動作防止回路付信号伝送回路の回路図である。 本発明の第３の実施形態に係る誤動作防止回路付信号伝送回路の回路図である。 本発明の第３の実施形態に係る動作タイミング図である。 本発明の実施形態に係る誤動作防止回路付信号伝送回路を利用した固体撮像装置のブロック図である。 従来の信号伝送回路の回路図である。 従来の誤動作防止回路付信号伝送回路の回路図である。 従来の誤動作防止回路付信号伝送回路の動作タイミング図である。

符号の説明

Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５ ブートストラップ用容量
ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５ 出力パルス（走査パルス）
Ｔ１１、Ｔ２１、Ｔ３１、Ｔ４１、Ｔ５１ ブートストラップ用容量充電トランジスタ（充電トランジスタ）
Ｔ１２、Ｔ２２、Ｔ３２、Ｔ４２、Ｔ５２ 出力トランジスタ
Ｔ１３、Ｔ２３、Ｔ３３、Ｔ４３、Ｔ５３ 第１の放電トランジスタ
Ｔ１４、Ｔ２４、Ｔ３４、Ｔ４４、Ｔ５４ 弟２の放電トランジスタ
Ｔ３５、Ｔ４５、Ｔ５５ 第１の誤動作防止用トランジスタ
Ｔ３６、Ｔ４６、Ｔ５６ 第２の誤動作防止用トランジスタ
Ｔ１７、Ｔ２７、Ｔ３７、Ｔ４７、Ｔ５７ 第３の誤動作防止用トランジスタ
Ｔ１００、Ｔ２００、Ｔ３００ 電圧保持用容量充電トランジスタ
Ｔ１０１、Ｔ２０１、Ｔ３０１ 第３の放電トランジスタ
Ｔ１０２、Ｔ２０２、Ｔ３０２ 第４の誤動作防止用トランジスタ
Ｃ１００、Ｃ２００、Ｃ３００ 電圧保持用容量
Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４、Ｖｔ５ ブートストラップ用容量充電トランジスタの閾値電圧
Ｖ１、Ｖ２ 駆動パルス
ＶＤＤ 電源電圧
ＶＳＴ スタートパルス

Claims (9)

1. 複数段の回路で構成され、各段の回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路であって、
   前記各段の回路は、
   前記駆動パルスを前記パルス電圧としてソースに出力する出力トランジスタと、
   前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、
   前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、初段の場合はゲートにスタートパルスが供給され、２段目以降の場合はゲートが前段の出力トランジスタのゲートに接続された第１の充電トランジスタと、
   ドレインが前記ブートストラップ用容量の一端に接続され、ゲートが次段の出力トランジスタのソースに接続された第１の放電トランジスタと、
   ドレインが前記ブートストラップ用容量の他端に接続され、ゲートが次段の出力トランジスタのソースに接続された第２の放電トランジスタと、
   ドレインが前記出力トランジスタのゲートに接続され、ゲートが２段前の出力トランジスタのソースに接続された第１の誤動作防止用トランジスタと、
   ドレインが前記出力トランジスタのソースに接続され、ゲートが２段前の出力トランジスタのソースに接続された第２の誤動作防止用トランジスタとを備える
   ことを特徴とする信号伝送回路。
2. 前記各段の回路は、さらに、
   ドレインが前記出力トランジスタのソースに接続され、ゲートが２段後の出力トランジスタのソースに接続された第３の誤動作防止用トランジスタをさらに備える
   ことを特徴とする請求項１に記載の信号伝送回路。
3. 前記各段の回路は、さらに、
   充電用容量と、
   着目している前記出力トランジスタから順次出力されるパルス電圧がゲートに印加され、ドレインに電源線が接続され、ソースが充電用容量のプラス側に接続された第２の充電トランジスタと、
   着目している前記出力トランジスタから２段後のパルス電圧がゲートに印加され、ドレインが充電用容量のプラス側に接続された第３の放電トランジスタと、
   ドレインが着目している前記出力トランジスタから４段後の前記出力トランジスタのゲートに接続され、ゲートが前記充電用容量のプラス側に接続された第４の誤動作防止用トランジスタとを備える
   ことを特徴とする請求項１または２に記載の信号伝送回路。
4. 前記トランジスタは全てＮＭＯＳトランジスタであり、前記第１から第３の放電トランジスタのソースには、接地電位が供給されている
   ことを特徴とする請求項１〜３のいずれか１項に信号伝送回路。
5. 前記トランジスタは全てＮＭＯＳトランジスタであり、前記第３の放電トランジスタのソースには、前記第４の誤動作防止用トランジスタの閾値電圧よりも低い電圧が供給されている
   ことを特徴とする請求項３に記載の信号伝送回路。
6. 前記トランジスタは全てＮＭＯＳトランジスタであり、前記第１の誤動作防止用トランジスタのソースには、接地電位が供給されている
   ことを特徴とする請求項１〜３のいずれか１項に記載の信号伝送回路。
7. 前記トランジスタは全てＮＭＯＳトランジスタであり、前記第１の誤動作防止用トランジスタと前記第１の放電トランジスタのソースには、前記出力トランジスタの閾値電圧よりも低い電圧が供給されている
   ことを特徴とする請求項１〜３のいずれか１項に記載の信号伝送回路。
8. 請求項１〜７のいずれか１項に記載の信号伝送回路を搭載した固体撮像装置。
9. 請求項１〜７のいずれか１項に記載の信号伝送回路を搭載した液晶表示装置。

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