KR20050021968A - 신호 전송 회로 - Google Patents

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KR20050021968A
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가스가시게타카
야마구치다쿠미
무라타다카히코
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마쯔시다덴기산교 가부시키가이샤
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Abstract

저전압 및 고속 동작의 소스 전력으로도 안정한 동작들이 가능한 신호 전송 회로가 제공된다. 신호 전송 회로는 구동 펄스에 따른 펄스 전압이 순차적으로 출력되는 스테이지 회로를 복수로 구비한다. 각 스테이지의 회로는, 구동 펄스에 따라, 소스에 펄스 전압을 출력하는 출력 트랜지스터(T12); 출력 트랜지스터의 게이트와 소스 사이에 접속된 부트스트랩 커패시터(C1); 부트스트랩 커패시터를 충전하는 제1 충전 트랜지스터(T11); 부트스트랩 커패시터의 전하를 방전하기 위한 제1 및 제2 방전 트랜지스터(T13, T14); 및 (ⅰ) 다른 스테이지들의 각 회로에 대하여 구동 펄스에 따라, 제1 및 제2 방전 트랜지스터를 온시키고, (ⅱ) 충전 트랜지스터의 게이트 신호에 따라, 제1 및 제2 방전 트랜지스터를 오프시키는 논리 회로를 포함한다.

Description

신호 전송 회로{SIGNAL TRANSMISSION CIRCUIT}
본 발명은, 소위 시프트 레지스터, 특히 액정 표시 장치(Liquid Crystal Display, LCD) 및 금속 산화물 반도체(MOS) 이미지 센서를 구동시키는 시프트 레지스터에 관한 것이다.
도 1은 종래의 신호 전송 회로의 구성예를 도시하는 회로도이며, 다수의 스테이지들을 구비하는 4개의 스테이지 회로를 설명한다(일본 특개 제H3-75960호(도 3) 참조). 이 신호 전송 회로는, 다음 스테이지로의 출력 트랜지스터(T12, T22, T32, T42), 부트스트랩 커패시터(C1, C2, C3, C4), 부트스트랩 커패시터 충전 커패시터(T11, T21, T31, T41), 제1 방전 트랜지스터(T13, T23, T33, T43), 및 제2 방전 트랜지스터(T14, T24, T34, T44)를 구비한다.
신호 전송 회뢰의 각 소자에는, 적어도 소스 전압(VDD), 구동 펄스들(V1, V2), 및 스타트 펄스(VST) 중 하나 이상이 제공된다.
상술된 바와 같은 이러한 구성의 종래의 신호 전송 회로에 의하여 수행된 동작들은 다음과 같이 설명될 것이다. 스타트 펄스(VST)가 논리 "High" 레벨로 상승할 때, 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)가 온된다. 따라서, 전하는 소스 전압(VDD) - 트랜지스터(T11)의 임계 전압(Vt1)이 될 때까지 부트스트랩 커패시터(C1)에 충전된다.
부트스트랩 커패시터(C1)의 충전 전압이 출력 트랜지스터(T12)의 임계 전압을 초과할 때, 제1 스테이지의 출력 트랜지스터(T12)가 온된다. 다음, 논리 "High" 레벨의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력된 후, 구동 펄스(V1)의 전압 및 부트스트랩 커패시터(C1)의 양 단들 간의 전위차가 가산되어 출력 트랜지스터(T12)의 게이트에 인가된다. 출력 트랜지스터(T12)의 게이트 전위(노드(N11))가 구동 펄스(V1)의 전위보다 높게 상승하면, 구동 펄스(V1)는 노드(N12)로부터의 출력 펄스(OUT1)로서 출력되게 된다.
동시에, (ⅰ) 노드(N12)의 전압이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T21)의 게이트에 인가될 때, (ⅱ) 트랜지스터(T21)가 온될 때, 및 (ⅲ) 부트스트랩 커패시터(C2)가 소스 전압(VDD)에 충전될 때, 충전 전압은 트랜지스터(T21)의 임계 전압(Vt2)에 대하여 떨어지지 않는다.
부트스트랩 커패시터(C2)의 충전 전압이 출력 트랜지스터(T22)의 임계 전압을 초과하면, 제2 스테이지의 출력 트랜지스터(T22)가 온된다. 다음, 논리 "High" 레벨의 구동 펄스(V2)가 출력 트랜지스터(T22)의 드레인에 입력된 후, 구동 펄스(V2)의 전위와 부트스트랩 커패시터(C2)의 양 단들 간의 전위차가 가산되어, 출력 트랜지스터의 게이트에 인가된다. 트랜지스터(T22)의 게이트 전압(노드(N21))이 구동 펄스(V2)의 전위보다 높게 상승할 때, 구동 펄스(V2)는 노드(N22)로부터의 출력 펄스(OUT2)로서 출력된다.
동시에, 노드(N22)의 전압이 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에 인가될 때, 트랜지스터(T31)가 온된다. 따라서, 부트스트랩 커패시터(C3)는 트랜지스터(T32)의 임계 전압(Vt3)에 대하여 떨어지지 않고, 소스 전압(VDD)에 충전된다.
부트스트랩 커패시터(C3)의 충전 전압이 출력 트랜지스터(T32)의 임계 전압을 초과할 때, 제3 스테이지의 출력 트랜지스터(T32)가 온된다.
상술된 바와 같은 이러한 동작들이 반복되어, 신호 전송 회로는 출력 펄스(Out3, Out4)를 순차적으로 더 출력한다.
도 2는 종래의 오동작 방지 신호 전송 회로의 구성예를 도시하는 회로도이다. 이 향상된 신호 전송 회로에서는, 소스 전압이 부트스트랩 커패시터 충전 트랜지스터의 게이트에 확실하게 인가되는 반면, 도 1에 도시된 종래의 신호 전송 회로에서는, 소스 전압(VDD)보다 낮은 전압만이 부트스트랩 커패시터 충전 트랜지스터의 게이트에 인가된다. 이 오동작 방지 신호 전송 회로는, (ⅰ) 노드들(N11, N21, N31, N41)의 전압들이 점차 떨어지는 것을 방지하고, (ⅱ) 몇몇 스테이지들 이전에서 출력 펄스들이 중지하는 것을 방지한다.
도 2에 도시된 오동작 방지 신호 전송 회로는 도 1에 도시된 신호 전송 회로와는 상이하며, 제3 및 제4 스테이지들의 회로에 대하여 각각 제1 오동작 방지 트랜지스터(T35, T45)를 더 구비한다. 트랜지스터(T35)에 관해서는, (ⅰ) 게이트는 출력 트랜지스터(T12)의 소스(노드(N12))에 접속되며, (ⅱ) 드레인은 부트스트랩 커패시터 충전 트랜지스터(T31)의 소스(노드(N31))에 접속되며, (ⅲ) 소스는 접지된다. 트랜지스터(T45)에 관해서는, (ⅰ) 게이트는 출력 트랜지스터(T22)의 소스(노드(N22))에 접속되며, (ⅱ) 드레인은 부트스트랩 커패시터 충전 트랜지스터(T41)의 소스(노드(N41))에 접속되며, (ⅲ) 소스는 접지된다.
또한, 도 2에 도시된 오동작 방지 신호 전송 회로는, 각 스테이지의 제2 방전 트랜지스터의 게이트가 다음 스테이지의 출력 트랜지스터의 소스에 접속된다는 점에서, 도 1에 도시된 신호 전송 회로와는 상이하다. 예컨대, 제1 스테이지의 제2 방전 트랜지스터(T14)의 게이트는 제2 스테이지의 출력 트랜지스터(T22)의 소스에 접속된다.
오동작 방지 신호 전송 회로에 의하여 수행된 동작들은 다음과 같이 설명될 것이다.
도 3은 NMOS만을 사용하는 종래의 신호 전송 회로에서 각 유닛의 펄스 전압을 도시하는 타이밍 챠트이다. 이 회로는 3V형 회로이며, 구동 펄스들(V1, V2)의 전압 진폭과 소스 전압(VDD)은 3V이다.
그러나, 스타트 펄스(VST)의 전압 진폭은 5V이다. 여기서, 스타트 펄스(VST)의 소스 전압만이 5V인 이유는, 스타트 펄스(VST)가 입력되는 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)에서만, 이전 스테이지로부터의 고전압이 제공될 수 없기 때문이다. 그러므로, 스타트 펄스(VST) 만이, 구동 펄스들(V1, V2)의 3V보다 높은 5V의 전압 진폭으로 트랜지스터(T11)를 구동시키고, 전압이 트랜지스터(T11)에서 떨어지는 것을 방지하여, 부트스트랩 커패시터(C1)가 소스 전압(VDD)의 3V까지 충전하도록 할 수 있다.
도 3에서, 시각(T0)에서, 스타트 펄스(VST)가 5V까지 상승할 때, 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)가 온 되어, 부트스트랩 커패시터(C1)가 소스 전압(VDD)을 향하여 충전된다. 여기서, 부트스트랩 커패시터 충전 트랜지스터(T11)가, 트랜지스터(T11)의 임계 전압(Vt1)의 영향없이, 인핸스먼트형 NMOS여도, 출력 트랜지스터(T12)의 게이트가 접속된 노드(N11)의 전압(VN11)은 소스 전압(VDD)의 3V까지 충전되며, 출력 트랜지스터(T12)는 온된다.
시각(T1)에서, 3V의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력될 때, 전압(HB1)은 출력 트랜지스터(T12)의 게이트(노드(N11))에 인가되며, 상기 전압(HB1)은 3V의 구동 펄스(V1) 및 부트스트랩 커패시터(C1)의 양 단들 간의 전위차(3V-Vt1)와의 조합이며, 진폭(H1)의 펄스는 노드(N12)로부터 출력된다.
동시에, 노드(N11)의 전압(HB1)이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T21)의 게이트에 인가되고, 트랜지스터(T21)가 온 되며, 부트스트랩 커패시터(C2)는 트랜지스터(T21)의 임계 전압에 대하여 떨어지지 않고, 소스 전압(VDD)으로 충전된다. 부트스트랩 커패시터(C2)(노드(N21))의 충전 전압이 출력 트랜지스터(T22)의 임계 전압을 초과할 때, 제2 스테이지의 출력 트랜지스터(T22)가 온된다.
동시에, 노드(N21)의 전압은 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에 인가된다. 따라서, 트랜지스터(T31)가 온 되며, 부트스트랩 커패시터(C3)는 트랜지스터(T31)의 임계 전압(Vt3)에 대하여 낮춰진 전압(3V-Vt3)으로 충전된다. 이 상태에서, 구동 펄스(V1)가 논리 "High" 레벨인 3V인 경우에, 구동 펄스(V1)가 제1 스테이지의 출력 노드(N12)에 출력될 때, V1의 구동 펄스보다 작은 진폭의 펄스는 또한 제3 스테이지의 출력 노드(N32)에 출력된다. 이 문제점을 해결하기 위하여, 부트스트랩 커패시터(C3)의 플러스 단자는 접지 전압에 근접하게 설정되며, 제3 스테이지의 출력 트랜지스터(T32)가 오프되기 위하여, 오동작 방지 트랜지스터(T35)가 부트스트랩 커패시터(C3)의 플러스 단자와 접지 전압 사이에 접속된다. 다시 말하면, 오동작 방지 트랜지스터(T35)의 드레인은 부트스트랩 커패시터(C3)의 플러스 단자에 접속되며, T35의 소스는 접지 전압에 접속되고, 게이트는 제1 스테이지의 출력 노드(N12)에 접속된다. 또한, 구동 펄스(V1)가 제1 스테이지의 출력 노드(N12)에서 출현하면, 오동작 방지 트랜지스터(T35)가 온 되며, 노드(N31)의 전위는 접지 전압에 근접하게 설정됨으로써, 구동 펄스(V1)가 제3 스테이지의 출력 노드(N32)에 나타나는 것이 방지된다.
동일한 방식으로, 부트스트랩 커패시터(C4)의 플러스 단자가 오동작 방지 트랜지스터(T45)의 드레인에 접속되며, 접지 전압은 T45의 소스에 접속되며, T45의 게이트는 2개의 스테이지 이전의 출력 노드(N22)에 접속됨으로써, 모든 스테이지들을 통하여 오동작이 방지된다.
그러나, 저전압 구동 및 고속 동작의 처리에서, 임계 전압을 출력 트랜지스터(T32)와 같은 출력 트랜지스터에 대하여 낮게 설정할 필요가 있다. 부트스트랩 커패시터(C3)의 플러스 단자 만이 접지 전압에 근접하게 설정되는 오동작 방지 방법에서, 출력 트랜지스터(T32)와 같은 출력 트랜지스터가 온 되며, 구동 펄스의 V1 및 V2 보다 낮은 진폭의 전압이 노드(N32)와 노드(N32)에 대응하는 이후 스테이지들의 모든 노드들에 출력된다. 그러므로, 펄스 출력은 펄스 출력에 대한 지정된 장소 이외의 장소들에서 발생되며, 신호 전송 회로는 정규적으로 동작하지 않는다. 예컨대, 시각(T1)에서, 오동작 방지 트랜지스터(T35)가 "ON" 전기 저항을 가지고, 노드(N31)의 전위가 완전히 0이 되지 않음으로써, 출력 트랜지스터(T32)가 온된다.
회로의 저전압 구동 및 고속 동작에 대한 이후의 처리들에서, 이 오동작이 현저하게 나타날 것이다.
본 발명의 목적은, 상기 문제점의 관점에서, (a) 회로가 저전압의 소스 전력에 접속되며, (b) 회로가 고속 구동으로 동작되는 경우에도, 안정한 동작이 가능한 신호 전송 회로를 제공하는 것이다.
상술된 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 신호 전송 회로는, 구동 펄스를 따른 펄스 전압이 순차적으로 출력되는 스테이지 회로를 복수로 구비하는 신호 전송 회로에 있어서, 각 스테이지 회로는, 구동 펄스에 따라, 펄스 전압을 소스에 출력하는 출력 트랜지스터; 출력 트랜지스터의 게이트와 소스 사이에 접속된 부트스트랩 커패시터; 부트스트랩 커패시터를 충전하기 위하여, 드레인이 전원 또는 접지 라인에 접속되며, 소스가 출력 트랜지스터의 게이트에 접속되는 제1 충전 트랜지스터로서, 제1 방전 트랜지스터가 제1 스테이지에 있는 경우, 스타트 펄스가 제1 방전 트랜지스터의 게이트에 제공되며, 제1 방전 트랜지스터가 제2 스테이지 또는 다음 스테이지에 있는 경우, 제1 방전 트랜지스터의 게이트가 출력 트랜지스터의 게이트에 접속되는, 상기 제1 충전 트랜지스터; 드레인이 부트스트랩 커패시터의 일단에 접속되는 제1 방전 트랜지스터; 드레인이 부트스트랩 커패시터의 타단에 접속되는 제2 방전 트랜지스터; 및 펄스 전압이 출력 트랜지스터의 소스로부터 출력될 때, 펄스 전압이 다른 스테이지들의 각 회로의 출력 트랜지스터로부터 출력되는 것을 방지하는 출력 트랜지스터 제어 회로를 포함한다.
출력 트랜지스터 제어 회로는, (i) 다른 스테이지들의 각 회로에 대한 구동 펄스에 따라, 제1 및 제2 방전 트랜지스터들을 온 시키고, (ii) 충전 트랜지스터의 게이트 신호에 따라, 제1 및 제2 방전 트랜지스터들을 오프시키는 논리 회로이다.
제1 및 제2 방전 트랜지스터들은, 다른 스테이지들의 각 회로에 대한 구동 펄스에 따라 온된다. 그러므로, 펄스 전압이 대응하는 스테이지의 각 회로로부터 출력되지 않는 경우, 출력 트랜지스터의 소스를 확실하게 접지시킬 수 있다. 한편, 펄스 전압이 대응하는 스테이지의 각 회로로부터 출력되는 경우, 제1 및 제2 방전 트랜지스터들이 오프된다. 따라서, 펄스 전압은 출력 트랜지스터의 소스로부터 출력될 수 있다.
또한, 제1 방전 트랜지스터의 게이트는 다음 스테이지의 출력 트랜지스터의 소스에 더 접속되며, 제2 방전 트랜지스터의 게이트는 다음 스테이지의 출력 트랜지스터의 소스에 접속되고, 출력 트랜지스터 제어 회로는, 드레인이 출력 트랜지스터의 게이트에 접속되며, 게이트가 2개의 스테이지 이전의 출력 트랜지스터의 소스에 접속되는 제1 오동작 방지 트랜지스터, 및 드레인이 출력 트랜지스터의 소스에 접속되며, 게이트가 2개의 스테이지 이전의 출력 트랜지스터의 소스에 접속된 제2 오동작 방지 트랜지스터를 가진다.
상술된 바와 같은 구성에 따르면, 펄스 전압이 오동작에 의하여 제3 스테이지 및 이후 스테이지의 출력 트랜지스터의 소스에 출력되는 경우에서도, 2개의 스테이지 이전의 출력 펄스는 제2 오동작 방지 트랜지스터의 게이트에 인가된다. 따라서, 제2 오동작 방지 트랜지스터가 온된다. 그러므로, 제3 스테이지 및 이후 스테이지의 출력 펄스의 전위를 접지시킬 수 있고, 따라서 펄스 전압이 제3 스테이지 및 이후 스테이지의 출력 트랜지스터의 소스의 오동작에 의하여 유발되는 것을 방지할 수 있다.
각 스테이지의 회로는, 드레인이 출력 트랜지스터의 소스에 접속되며, 게이트가 2개의 스테이지 다음의 출력 트랜지스터의 소스에 접속되는 제3 오동작 방지 트랜지스터를 포함하는 것이 바람직하다.
상술된 바와 같은 구성에 따르면, 펄스 전압이 오동작에 의하여 2개의 스테이지 이전의 회로의 출력 트랜지스터의 소스에 출력되는 경우에서도, 출력 펄스의 펄스 전압은 2개의 스테이지 이전의 제3 오동작 방지 트랜지스터의 게이트에 인가된다. 따라서, 제3 오동작 방지 트랜지스터가 온된다. 그러므로, 2개의 스테이지 이전의 펄스 전압을 접지시킬 수 있다.
또한, 제1 방전 트랜지스터에 관하여, 펄스 전압이 게이트에 인가되며, 상기 펄스 전압은 다음 스테이지의 출력 트랜지스터의 소스로부터 제공되며, 제2 방전 트랜지스터에 관해서는, 펄스 전압이 게이트에 인가되며, 상기 펄스 전압은 다음 스테이지의 출력 트랜지스터의 소스로부터 제공되며, 출력 트랜지스터 제어 회로는, (ⅰ) 출력 트랜지스터의 소스 전압이 "High" 레벨일 때, "High" 레벨의 전압 신호를 출력하며, (ⅱ) 출력 트랜지스터의 소스 전압이 "Low" 레벨일 때, 출력 트랜지스터의 게이트 전압에 따라 "Low" 레벨의 전압 신호를 출력하는 논리 회로이다.
논리 회로는 상술된 바와 같이 형성되므로, 원래의 펄스 출력이 유발되는 상태의 회로에서만, 펄스가 통상처럼 OUT 단자에 출력되며, 다른 스테이지들의 회로에서, 펄스 출력이 오동작에 의하여 유발되어도, 펄스는 OUT 단자에 출력되기 전에 스위치 회로에 의하여 정지된다. 따라서, 신호 전송 회로의 OUT 단자의 관점으로부터, 펄스는 정상적으로 주사되며, 주위 회로는 어떠한 악영향도 받지 않는다. 다시 말하면, 오동작이 신호 전송 회로 내에서 발생하여도, 펄스를 외부 OUT 단자에 정상적으로 출력할 수 있는 신호 전송 회로를 제공할 수 있다.
본 발명에 따르면, 펄스 전압은 원하는 스테이지의 회로에서만 출력되며, 다른 스테이지들의 회로에서 출력되지 않는다. 그러므로, 저-소스 전압 회로와 고속 구동에서도 신호 전송 회로를 안정하게 구동시킬 수 있다. 특히, MOS 고체 이미지 센서와 LCD 장치에 적용될 때, 유익한 효과가 기대된다. 결국, 본 발명은 상당히 유익한 것으로 고려된다.
<본 출원에의 기술 배경에 관한 부가적인 정보>
2003년 8월 29일 출원된 일본 특허 출원 No.2003-307744, 2003년 8월 29일 출원된 No.2003-307745, 및 2003년 8월 29일에 출원된 No.2003-307746의 명세서, 도면, 및 청구범위를 포함하는 개시가 여기서 그 전체가 참조용으로 사용되었다.
본 발명의 이들 및 다른 목적들, 이점들, 및 특징들은 본 발명의 특정 실시예를 도시하는 첨부된 도면들을 참조하여 다음의 상세한 설명으로부터 명백해 질 것이다.
(제1 실시 형태)
도 4는 본 발명의 제1 실시 형태의 신호 전송 회로의 개략도이다.
제1 실시 형태의 신호 전송 회로는 복수 스테이지 회로로 구성되고, 각 스테이지 회로로부터 구동 펄스를 따른 각 펄스 전압이 순차로 출력되는 신호 전송 회로이다. 여기서, 회로의 5개의 스테이지가 도시된다. 본 실시 형태의 신호 전송 회로는 도 1에 도시한 종래의 신호 전송 회로와 비교하여, 각 스테이지에 논리 회로를 포함하는 점이 상이하다. 또한, 제1 방전 트랜지스터 및 제2 방전 트랜지스터의 게이트는 논리 회로에 접속된다.
제"2N-1"(N은 자연수이다) 스테이지 회로의 논리 회로는 (i) 제"2N"(N은 자연수이다) 스테이지 회로를 위한 구동 펄스(V2)에 기초하여, 제1 방전 트랜지스터 T13(T33, T53) 및 제2 방전 트랜지스터 T14(T34, T54)를 온시키고, (ii) 부트스트랩 커패시터 충전 트랜지스터 T11(T31, T51)의 게이트 신호에 기초하여, 제1 방전 트랜지스터 T13(T33, T53) 및 제2 방전 트랜지스터 T14(T34, T54)를 오프시키도록 구성되어 있다.
제"2N" 스테이지의 논리 회로는 (i) 제"2N-1" 스테이지 회로를 위한 구동 펄스(V1)에 기초하여, 제1 방전 트랜지스터 T23(T43) 및 제2 방전 트랜지스터 T24(T44)를 온시키고, (ii) 부트스트랩 커패시터 충전 트랜지스터 T21(T41)의 게이트 신호에 기초하여, 제1 방전 트랜지스터 T23(T43) 및 제2 방전 트랜지스터 T24(T44)를 오프시키도록 구성되어 있다.
이 구성에 따르면, 적당한 펄스 출력을 발생하는 스테이지의 회로만 통상대로 OUT 단자에 펄스가 출력되고, 그 이외의 스테이지의 회로에 대해서는, 오동작에 의한 펄스 출력은 발생하지 않는다.
추가의 동작을 도 5를 참조하여 설명한다.
도 5는 본 발명의 제1 실시 형태의 신호 전송 회로에 있어서의 각 유닛의 펄스 전압을 나타내는 동작 타이밍 차트이다. 이 회로는 3V형의 회로이며, 구동 펄스(V1, V2)의 전압 진폭, 및 소스 전압(VDD)이 3V인 경우를 나타낸다. 그러나, 스타트 펄스(VST)의 전압 진폭은 5V이다. 여기서, 스타트 펄스(VST)의 전압 진폭만 5V로 하는 것은, 스타트 펄스(VST)가 입력되는 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)의 경우만, 이전 스테이지로부터의 고 전압이 제공될 수 없기 때문이다. 그러므로, 스타트 펄스(VST)만 구동 펄스(V1, V2)의 전압 진폭인 3V보다도 높은 5V로 트랜지스터(T11)를 구동함으로써, 트랜지스터(T11)에 의한 전압 강하를 방지하여, 부트스트랩 커패시터(C1)를 전원 전압(VDD)의 3V까지 충전 가능하게 하기 위해서이다.
도 5에 있어서, 시각(T1)에 있어서, 스타트 펄스(VST)가 5V에 상승하면, 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)가 온이 되고, 부트스트랩 커패시터(C1)는 소스 전압(VDD)을 향해서 충전된다. 여기서, 부트스트랩 커패시터 충전 트랜지스터(T11)가 인핸스먼트형의 NMOS의 경우라도, 트랜지스터(T11)의 임계 전압(Vt1)의 영향을 받지 않고, 출력 트랜지스터(T12)의 게이트가 접속된 노드(N11)의 전압(VN11)은 소스 전압(VDD)의 3V까지 충전되어, 출력 트랜지스터(T12)가 온된다.
시각(T2)에서, 3V의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력되면, 출력 트랜지스터(T12)의 게이트(노드(N11))에는, 구동 펄스(V1)의 전압 3V와 부트스트랩 커패시터(C1)의 양단의 전위차 3V가 가산된 고 전압(HB1)이 인가되고, 노드(N12)로부터 3V 진폭의 구동 펄스(V1)가 출력 펄스(OUT1)로서 확실하게 출력되게 된다. 동시에, 노드(N11)의 전압(HB1)이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T21)의 게이트에 인가되어서, 트랜지스터(T21)가 온이 되고, 부트스트랩 커패시터(C2)는 트랜지스터(T21)의 임계 전압분의 강하가 없이 소스 전압(VDD)으로 충전된다. 부트스트랩 커패시터(C2)의 충전 전압(노드(N21))이 출력 트랜지스터(T22)의 임계 전압을 초과하면, 제2 스테이지의 출력 트랜지스터(T22)가 온된다. 동시에, 노드(N21)의 전압은 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에도 인가된다. 따라서, 트랜지스터(T31)가 온이 되고, 부트스트랩 커패시터(C3)에는, 트랜지스터(T31)의 임계 전압(Vt3)분 만큼 낮은 전압(3V-Vt3)으로 충전된다. 이 상태에서, 구동 펄스(V1)가 논리 "High" 레벨인 3V의 경우, 제1 스테이지의 출력 노드(N12)에 구동 펄스(V1)가 출력되고 있을 때에, 또한 제3 스테이지의 출력 노드(N32)에도 구동 펄스(V1)보다 작은 진폭의 펄스가 출력되어 버린다. 이 경우라도, 본 실시 형태에서는, 제1 스테이지의 출력 노드(N12)의 구동 펄스(V1)만을 OUT1 단자에 출력하고, 제3 스테이지의 출력 노드(N32)에 발생한 구동 펄스(V1)보다 작은 진폭의 펄스를 OUT3 단자에는 발생시키지 않는다.
즉, 시각(T0)에 있어서, 구동 펄스(V2)에서, 논리 회로 내부 노드(N13), 노드(N33), 및 노드(N53)의 전위를 "High"로 충전한다. 다음에, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 온된다. 그 후, 구동 펄스(V2)가 "High"가 될 때마다 충전이 반복되기 때문에, 출력 노드(N12), 노드(N32), 및 노드(N53)는 접지됨으로써, OUT 단자에 펄스 출력은 나오지 않는다. 그러나, 시각(T1)에 있어서는, 스타트 펄스(VST)가 "High"가 됨으로써, 제1 스테이지의 논리 회로 내부 노드(N13)의 전위는 "Low"로 방전되어, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 오프된다. 시각(T2)에 있어서, 구동 펄스(V1)가 "High"의 상태가 되면, 출력 노드(N12)는 접지되는 일 없이, OUT 단자에 펄스 출력이 나온다. 시각(T3)에서, 다시 구동 펄스(V2)에서, 논리 회로 내부 노드(N13)의 전위를 "High"로 충전한다. 그 후, 구동 펄스(V2)가 "High"가 될 때마다 충전이 반복되기 때문에, 출력 노드(N12)는 계속해서 접지된다. 동시에, 논리 회로 내부 노드(N33)와 노드(N53)에 있어서도, 구동 펄스(V2)가 "High"가 될 때마다 충전이 반복되기 때문에, 출력 노드(N32, N52)는 계속해서 접지된다. 시각(T4)에서, 구동 펄스(V1)가 "High"의 상태가 되면, 제3 스테이지의 논리 회로 내부 노드(N33)의 전위는 "Low"로 방전되어, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 오프되고, 출력 노드(N32)는 접지되는 일 없이, OUT 단자에 펄스 출력이 나온다.
시각(T5)에 있어서, 다시 구동 펄스(V2)에서 논리 회로 내부 노드(N33)의 전위를 "High"로 충전한다. 그 후, 구동 펄스(V2)가 "High"가 될 때마다 충전이 반복되기 때문에, 출력 노드(N32)는 계속해서 접지된다. 출력 노드(N53) 등도 마찬가지로 동일한 동작이 반복된다. 출력 노드(N22)나 노드(N42) 등의 제"2N" 스테이지의 회로에 대해서는, 구동 펄스(V1)가 "High"가 될 때마다, 논리 회로 내부 노드(N23, N43)는 충전되어, 출력 노드는 계속해서 접지된다. 그러나, 각 스테이지 회로의 제1 충전 트랜지스터가 온이 되는 시각에서만, 논리 회로 내부 노드(N23)나 노드(N43) 등은 방전되기 때문에, 각각 OUT 단자에 펄스 출력이 나온다. 상기한 바와 같이, 각 스테이지 회로의 제1 충전 트랜지스터가 온되어 있을 때만, 각 스테이지 회로의 출력 노드로부터 펄스가 출력되고, 그 이외의 타이밍에서는, 펄스 출력이 나오지 않는다.
따라서, 회로 소스 전력의 저전압화 및 회로 구동의 고속화를 해도 안정한 동작이 가능한 신호 전송 회로를 제공하는 것이 가능하다.
(제2 실시 형태)
도 6은 본 발명의 제2 실시 형태의 신호 전송 회로의 구성예이다. 제2 실시 형태의 신호 전송 회로는 제1 실시 형태의 논리 회로 유닛을 보다 구체적으로 나타낸다.
제"2N-1" 스테이지의 논리 회로는 전압 유지 커패시터 C100(C300, C500), 제2 충전 트랜지스터 T101(T301, T501) 및 제3 방전 트랜지스터 T102(T302, T502)를 포함한다. 제2 충전 트랜지스터 T101(T301, T501)는 각 드레인을 각 소스에, 각 게이트를 제"2N" 스테이지의 각 회로를 위한 구동 펄스(V2)에, 각 소스를 전압 유지 커패시터 C100(C300, C500)에 접속한다. 제3 방전 트랜지스터는 각 드레인을 제2 충전 트랜지스터 T101(T301, T501)의 각 소스에, 각 게이트를 부트스트랩 커패시터 충전 트랜지스터 T11(T31, T51)의 각 게이트에, 각 소스를 접지 라인에 접속한다.
제"2N" 스테이지의 논리 회로는 전압 유지 커패시터(C200, C400), 제2 충전 트랜지스터(T201, T401) 및 제3 방전 트랜지스터T(202, T402)를 포함한다. 제2 충전 트랜지스터(T201, T401)는 각 드레인을 각 소스에, 각 게이트를 제"2N-1" 스테이지의 각 회로를 위한 구동 펄스(V1)에, 각 소스를 전압 유지 커패시터(C200, C400)에 접속한다. 제3 방전 트랜지스터는 각 드레인을 제2 충전 트랜지스터(T201, T401)의 각 소스에, 각 게이트를 부트스트랩 커패시터 충전 트랜지스터(T21, T41)의 각 게이트에, 각 소스를 접지 라인에 접속한다.
제"2N" 스테이지의 회로와 제"2N-1" 스테이지의 회로 모두, 논리 회로에 포함되는 전압 유지 커패시터(C100-C500)는 각 전극의 일단이 상기 제2 충전 트랜지스터(T101-501)의 각 소스 및 제3 방전 트랜지스터(T102-T502)의 각 드레인에 접속되고, 각 전극의 타단이 접지 라인에 접속되어 있고, 제2 충전 트랜지스터(T101-501)의 소스 및 제3 방전 트랜지스터(T102-T502)의 드레인은 제1 방전 트랜지스터(T13-T53) 및 제2 방전 트랜지스터(T101-501)의 게이트에 접속되어 있다.
이 신호 전송 회로의 동작에 대해서 하기에 설명한다.
제1 스테이지에 있어서, 제2 충전 트랜지스터(T101)에서, 구동 펄스(V2)가 "High"가 되면, 전압 유지 커패시터(C100)에 충전을 개시하고, 제1 방전 트랜지스터(T13)와 제2 방전 트랜지스터(T14)를 온시키고, 출력 노드(N12)를 접지한다. 스타트 펄스(VST)가 "High"가 되면, 전압 유지 커패시터(C100)의 방전을 개시하고, 제1 방전 트랜지스터(T13)와 제2 방전 트랜지스터(T14)를 오프시키고, 출력 노드(N12)의 전위를 OUT 단자에 출력할 수 있다. 제"2N-1" 스테이지의 회로에 대해서는, 구동 펄스(V2)가 "High"가 되면, 전압 유지 커패시터에 충전을 개시하고, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 온되고, 출력 노드를 접지한다. 제1 충전 트랜지스터의 게이트가 "High"가 되면, 전압 유지 커패시터의 방전을 개시하고, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 오프되고, 출력 노드의 전위를 OUT 단자에 출력할 수 있다.
제"2N" 스테이지의 회로에 대해서, 구동 펄스(V1)가 "High"의 상태가 되면, 전압 유지 커패시터에 충전을 개시하고, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 온되고, 출력 노드를 접지한다. 제1 충전 트랜지스터의 게이트가 "High"가 되면, 전압 유지 커패시터의 방전을 개시하고, 제1 방전 트랜지스터와 제2 방전 트랜지스터가 오프되고, 출력 노드의 전위를 OUT 단자에 출력할 수 있다.
상기한 바와 같이, 본 실시 형태에 따르면, 각 스테이지 회로의 제1 충전 트랜지스터가 온되어 있을 때만, 각 스테이지 회로의 출력 노드로부터 펄스가 출력되고, 그 이외의 타이밍에서는, 펄스 출력이 나오지 않는다.
따라서, 회로 소스의 저전압화, 회로 구동의 고속화의 상태에서 안정한 동작이 가능한 신호 전송 회로를 제공하는 것이 가능하다.
(제3 실시 형태)
도 7은 본 발명의 제3 실시 형태의 신호 전송 회로의 구성예이다.
신호 전송 회로는 복수 스테이지의 회로로 구성되며, 구동 펄스를 따른 각 펄스 전압이 순차로 출력되는 회로이다. 여기서, 5개의 스테이지의 회로 구성이 나타난다.
오동작 방지 신호 전송 회로는 도 1에 도시한 종래의 오동작 방지 신호 전송 회로와 비교해서, 제3 스테이지 및 이후 스테이지들의 제2 오동작 방지 트랜지스터(T36, T46, T56)가 설치되어 있는 점이 상이하다. 예를 들면, 제2 오동작 방지 트랜지스터(T36)의 드레인에는, 같은 스테이지의 출력 트랜지스터(T32)의 소스가 접속되고, 제2 오동작 방지 트랜지스터(T36)의 게이트에는, 2개의 스테이지 전의 출력 트랜지스터(T12)의 소스가 접속되고, 소스는 접지되어 있다.
이 구성에 따르면, 제3 스테이지 및 이후 스테이지들의 출력 트랜지스터(T32, T42, T52)의 소스에 오동작에 의한 펄스 전압이 출력되는 경우라도, 2개의 스테이지 이전의 출력 펄스가 제2 오동작 방지 트랜지스터(T36, T46, T56)의 게이트에 인가됨으로써, 제2 오동작 방지 트랜지스터(T36, T46, T56)가 온 상태가 되어 있다. 따라서, 제3 스테이지 및 이후 스테이지들의 출력 펄스의 각 전위를 접지 전압으로 할 수 있어, 제3 스테이지 및 이후 스테이지들의 출력 트랜지스터의 소스의 오동작에 의한 펄스 전압 발생을 방지할 수 있다.
(제4 실시 형태)
도 8은 본 발명의 제4 실시 형태의 신호 전송 회로의 구성예이다.
본 실시 형태에서는, 제3 실시 형태의 오동작 방지 대책에 더하여, 대응하고 있는 출력 트랜지스터로부터 출력 펄스가 출력될 때에, 2개의 스테이지 이상 전의 회로의 출력 트랜지스터로부터 출력 펄스가 출력하는 것을 방지된다.
그러므로, 신호 전송 회로는 도 7에 도시한 신호 전송 회로에 더하여, 또한, 제3 오동작 방지 트랜지스터(T17, T27, T37, T47, T57)를 구비하고 있다.
예를 들면, 제3 오동작 방지 트랜지스터(T17)에서, T17의 드레인은 출력 트랜지스터(T12)의 소스에 접속되고, 게이트는 2개의 스테이지 다음의 출력 트랜지스터(T32)의 소스에 접속되고, 소스는 접지되어 있다.
회로의 고속화가 진행되면, 부트스트랩 커패시터(C1-C5)이 방전되는 시간이 단축된다. 그렇지만, 충분한 방전 시간을 확보할 수 없는 경우, 부트스트랩 커패시터(C1-C5)에는, 일부 전하가 방전되지 않고 남아 버린다. 이 부트스트랩 커패시터(C1-C5)의 잔류 전하에 의해, 출력 트랜지스터(T12-T52)의 게이트에 출력 트랜지스터(T12-T52)의 임계 전압보다도 높은 전압이 인가되어 버리면, 2개의 스테이지 다음의 회로의 출력 트랜지스터(T12-T52)의 소스에 오동작에 의한 펄스 전압이 출력될 것이 있다.
회로의 고속화를 위해, 출력 트랜지스터(T12-T52)의 각 임계 전압은 종종 낮게 설정되기 때문에, 오동작의 확률이 높아진다. 제4 실시 형태의 동작에 대해서, 출력 펄스(OUT3)에 소망의 펄스 전압이 출력되는 경우를 예로 들어 설명한다. 이 경우에 있어서, 2개의 스테이지 전의 출력 트랜지스터(T12)의 소스에 오동작에 의한 펄스 전압이 출력된 경우라도, 출력 펄스(OUT3)의 펄스 전압이 2개의 스테이지 전의 제3 오동작 방지 트랜지스터(T17)의 게이트에 인가됨으로써, 제3 오동작 방지 트랜지스터(T17)가 온 상태가 되어 있다. 그러므로, 2개의 스테이지 전의 펄스 전압을 접지 전압으로 할 수 있다.
따라서, 본 실시 형태에 따르면, 소망의 펄스 전압이 출력될 때에, 2개의 스테이지 전의 출력 트랜지스터의 소스에 오동작에 의한 펄스 전압이 출력된 경우라도, 제3 오동작 방지 트랜지스터가 온 상태가 되어 있다. 따라서, 2개의 스테이지 전의 출력 트랜지스터의 소스에 오동작에 의한 펄스 전압 발생을 방지할 수 있다.
(제5 실시 형태)
도 9는 본 발명의 제5 실시 형태의 신호 전송 회로의 구성예이다.
제3 및 제4 실시 형태의 대책에 더하여, 대응하고 있는 출력 트랜지스터로부터 출력 펄스가 출력되기 전에, 4개의 스테이지 이상 후의 출력 트랜지스터로부터 출력 펄스가 출력되는 것을 방지하기 위한 대책이 실시되어 있다.
도 8에 도시된 신호 전송 회로에 더하여, 도 9에 도시된 신호 전송 회로는 전압 유지 커패시터(C100-C300)와, 전압 유지 커패시터 충전 트랜지스터(T100-T300)와, 제3 방전 트랜지스터(T101-T301)와, 제4 오동작 방지 트랜지스터(T102-T302)를 구비하고 있다.
예를 들면, 전압 유지 커패시터 충전 트랜지스터(T100)에 대하여, 대응하고 있는 출력 트랜지스터(T12)로부터 순차로 출력되는 펄스 전압이 게이트에 인가되고, 드레인이 소스 라인에 접속되고, 소스가 전압 유지 커패시터(C100)의 플러스 단자에 접속되어 있다.
또한, 제3 방전 트랜지스터(T101)는 대응하고 있는 출력 트랜지스터(T12)로부터 2개의 스테이지 후의 펄스 전압이 게이트에 인가되고, 드레인이 전압 유지 커패시터(C100)의 플러스 단자에 접속되어 있다.
게다가, 제4 오동작 방지 트랜지스터(T102)에 대해서는, 드레인이 대응하고 있는 출력 트랜지스터(T12)로부터 4개의 스테이지 후의 출력 트랜지스터(T15)의 게이트에 접속되고, 게이트가 전압 유지 커패시터(C100)의 플러스 단자에 접속되어 있다.
상세한 동작을 도 10을 참조하여 설명한다. 도 10은 제5 실시 형태의 신호 전송 회로에서의 각 유닛의 펄스 전압을 나타내는 타이밍 차트이다. 이 회로는 3V형의 회로이며, 구동 펄스(V1, V2)의 전압 진폭, 및 전원 전압(VDD)이 3V인 경우를 나타낸다. 그렇지만, 스타트 펄스(VST)의 전압 진폭은 5V이다. 스타트 펄스(VST)의 전압 진폭만 5V로 하는 것은, 스타트 펄스(VST)가 입력되는 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T1)의 경우만, 이전 스테이지로부터의 고 전압이 제공될 수 없기 때문에, 스타트 펄스(VST)만 구동 펄스(V1, V2)의 전압 진폭인 3V보다도 높은 5V로 트랜지스터(T11)를 구동함으로써, 트랜지스터(T11)에 의한 전압 강하를 방지하고, 부트스트랩 커패시터(C1)를 소스 전압(VDD)인 3V로 충전 가능하게 하기 위해서이다.
도 10에서, 시각(T0)에서, 스타트 펄스(VST)가 5V에 상승하면, 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)가 온이 되고, 부트스트랩 커패시터(C1)가 소스 전압(VDD)을 향해서 충전된다. 여기서, 부트스트랩 커패시터 충전 트랜지스터(T11)가 인핸스먼트형의 NMOS의 경우에는, 트랜지스터(T11)의 임계 전압(Vt1)의 영향으로, 출력 트랜지스터(T12)의 게이트가 접속된 노드(N11)의 전압(VN11)은 소스 전압(VDD)인 3V보다 임계 전압(Vt1)분 만큼 낮은 전압(3V-Vt1)이 되고, 이 상태에서 출력 트랜지스터(T12)가 온된다.
시각(T1)에 있어서, 3V의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력되면, 출력 트랜지스터(T12)의 게이트(노드(N11))에는, 구동 펄스(V1)의 전압(3V)와 부트스트랩 커패시터(C1)의 양단의 전위차(3V-Vt)가 가산된 전압(HB1)이 인가되고, 노드(N12)로부터 진폭(H1)의 펄스가 출력되게 된다.
동시에, 노드(N11)의 전압(HB1)이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T21)의 게이트에 인가되어서, 트랜지스터(T21)가 온이 된다. 다음에, 부트스트랩 커패시터(C2)가 트랜지스터(T21)의 임계 전압분의 강하가 없는 소스 전압(VDD)으로 충전된다. 부트스트랩 커패시터(C2)의 충전 전압(노드(N21))이 출력 트랜지스터(T22)의 임계 전압을 초과하면, 제2 스테이지의 출력 트랜지스터(T22)가 온된다. 동시에, 노드(N21)의 전압은 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에도 인가된다. 그러므로, 트랜지스터(T31)가 온이 되고, 부트스트랩 커패시터(C3)에는, 전원 전압(VDD)인 3V보다 임계 전압(Vt3)분 만큼 낮은 전압(3V-Vt3)으로 충전된다.
이 상태에서, 구동 펄스(V1)가 논리 「High」레벨인 3V의 경우, 제1 스테이지의 출력 노드(N12)에 구동 펄스(V1)가 출력되고 있을 때에, 동시에, 제3 스테이지의 출력 노드(N32)에도 구동 펄스(V1)보다 작은 진폭의 펄스가 출력된다. 이 문제를 해결하기 위해, 부트스트랩 커패시터(C3)의 플러스 단자의 전위를 접지 전압에 근접하게 설정하고, 제3 스테이지의 출력 트랜지스터(T32)가 오프하도록, 부트스트랩 커패시터(C3)의 플러스 단자와 접지 전압 사이에, 오동작 방지 트랜지스터(T35)를 접속하고 있다. 즉, 오동작 방지 트랜지스터(T35)의 드레인을 부트스트랩 커패시터(C3)의 플러스 단자에, 소스를 접지 전압에, 게이트를 제1 스테이지의 출력 노드(N12)에 접속한다. 마찬가지로, 제1 스테이지의 출력 노드(N12)에 구동 펄스(V1)가 나올 때에, 오동작 방지 트랜지스터(T35)를 온시키고, 노드(N31)를 접지 전압에 근접하게 설정하여, 제3 스테이지의 출력 노드(N32)에 구동 펄스(V1)가 나오지 않도록 하고 있다.
또한, 이후 스테이지의 부트스트랩 커패시터(C4)의 플러스 단자에 오동작 방지 트랜지스터(T45)의 드레인을 접속하고, 접지 전압에 오동작 방지 트랜지스터(T45)의 소스를 접속하고, 오동작 방지 트랜지스터(T45)의 게이트에는 2개의 스테이지 전의 출력 노드(N22)를 접속함으로써, 전체 스테이지에 걸쳐서 오동작을 방지하도록 하고 있었다. 그러나, 회로의 저전압 구동화나 고속화의 과정에서는, 출력 트랜지스터(T32) 등의 출력 트랜지스터의 임계 전압을 낮게 설정할 필요가 있고, 출력 트랜지스터(T52)의 게이트에 인가되는 전압에 대해서도, 접지 전압에 가능한 한 근접하게 설정되어야 한다.
즉, 시각(T1)에서, 3V의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력되면, 출력 트랜지스터(T12)의 게이트(노드(N11))에는, 구동 펄스(V1)의 전압 3V와 부트스트랩 커패시터(C1)의 양단의 전위차(3V-Vt)가 가산된 전압(HB1)이 인가된다. 동시에, 노드(N11)의 전압(HB1)이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T21)의 게이트에 인가되어서, 트랜지스터(T21)가 온이 된다. 다음에, 부트스트랩 커패시터(C2)(노드(N21))가 트랜지스터(T21)의 임계 전압분의 강하가 없는 소스 전압(VDD)으로 충전된다. 여기서, 동시에, 노드(N21)의 전압은 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에도 인가되고, 트랜지스터(T31)가 온이 된다. 다음에, 부트스트랩 커패시터(C3)(노드(N31))가 소스 전압(VDD)인 3V보다 트랜지스터(T31)의 임계 전압(Vt3)분 만큼 낮은 전압(3V-Vt3)으로 충전된다. 동시에, 노드(N31)의 전압은 제4 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T41)의 게이트에도 인가되어서, 트랜지스터(T41)가 온이 된다. 다음에, 부트스트랩 커패시터(C4)(노드(N41))가 소스 전압(VDD)인 3V보다 트랜지스터(T31, T41)의 임계 전압(Vt3, Vt4)분 만큼 낮은 전압(3V-Vt3-Vt4)으로 충전된다. 동시에, 노드(N41)의 전압은 제5 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T51)의 게이트에도 인가되어서, 트랜지스터(T51)가 온이 된다. 다음에, 부트스트랩 커패시터(C5)(노드(N51))이 소스 전압(VDD)인 3V보다 트랜지스터(T31, T41, T51)의 임계 전압(Vt3, Vt4, Vt5)분 만큼 낮은 전압(3V-Vt3-Vt4-Vt5)으로 충전된다.
이 상태에서, 구동 펄스(V1)가 논리 "High"레벨인 3V의 경우, 제1 스테이지의 출력 노드(N12)에 구동 펄스(V1)가 출력되고 있을 때에, 동시에, 제5 스테이지의 출력 노드(N52)에도 구동 펄스(V1)보다 작은 진폭의 펄스가 출력되어 버릴 가능성이 있다. 이 문제를 해결하기 위해, 부트스트랩 커패시터(C5)의 플러스 단자를 접지 전압에 근접하게 설정하고, 제5 스테이지의 출력 트랜지스터(T52)가 오프되도록, 부트스트랩 커패시터(C5)의 플러스 단자와 접지 전위 사이에, 제4 오동작 방지 트랜지스터(T102)를 접속하고 있다. 제4 오동작 방지 트랜지스터(T102)에 대하여는, 소망의 펄스 전압이 출력될 때에, 충전 트랜지스터(T100)가 온 상태가 되고, 커패시터(C100)에 VDD 전압 부근의 전압이 충전되고, 제4 오동작 방지 트랜지스터(T102)도 온 상태가 되고, 제5 스테이지의 출력 트랜지스터는 T52의 소스가 방전하도록 제어된다. 제3 스테이지의 펄스 전압이 출력됨으로써, 방전 트랜지스터(T101)가 온 상태가 되고, 커패시터(C100)는 방전되어, 제4 오동작 방지 트랜지스터(T102)는 오프 상태로 되도록 제어된다.
제5 실시 형태에 따르면, 출력 트랜지스터의 임계 전압이 낮은 경우라도 오동작을 방지할 수 있어, 임계 전압의 범위를 확대할 수 있다.
(제6 실시 형태)
도 11은 본 발명의 제6 실시 형태의 신호 전송 회로의 개략도이다. 신호 전송 회로는 복수 스테이지 회로로 구성되고, 각 스테이지 회로로부터 구동 펄스를 따른 펄스 전압이 순차로 출력되는 회로이다. 도 11은 5개의 스테이지만을 도시한다.
신호 전송 회로는 도 5에 나타낸 종래의 신호 전송 회로와 비교해서, 각 회로는 논리 회로를 구비하고 있은 점이 상이하다. 출력 트랜지스터(T12-T52)의 게이트 전압에 따라, 출력 트랜지스터(T12-T52)의 소스 전압이 "High" 레벨에 있는 경우, 논리 회로는 "High" 레벨의 전압 신호를 산출하고, 출력 트랜지스터(T12-T52)의 소스 전압이 "Low" 레벨에 있는 경우, 논리 회로는 "Low" 레벨의 전압 신호를 산출한다.
이 구성에 따르면, 원래의 펄스가 발생하는 스테이지의 회로만, 통상대로 OUT 단자에 펄스가 출력되고, 그 이외의 스테이지의 회로에 대해서는, 예를 들어 오동작에 의한 펄스가 출력되어도, 스위치 회로에 의해 출력 펄스가 차단된다. 따라서, 신호 전송 회로의 OUT 단자로부터 보면, 정상적으로 펄스가 주사됨으로써, 주변 회로에 조금도 악영향을 부여하지 않는다. 즉, 신호 전송 회로 내부에서 오동작이 발생하고 있어도 외부의 OUT 단자에는 정상의 펄스 출력이 생기는 신호 전송 회로를 제공할 수 있다.
(제7 실시 형태)
도 12는 본 발명의 제7 실시 형태의 신호 전송 회로의 구성예이다. 이 신호 전송 회로에서, 제6 실시 형태의 신호 전송 회로의 논리 회로를 구체화한다. 도 12에 있어서, 논리 회로는 제1 트랜지스터(T101-T501), 인버터 회로, 제2 트랜지스터(T102-T502), 제3 트랜지스터(T103-T503), 및 제4 트랜지스터(T104-T504)로 구성된다.
제1 트랜지스터(T101-T501)에 있어서, 전원에 각 드레인이 접속되고, 출력 트랜지스터(T12-T52)의 각 소스에 각 게이트가 접속된다. 인버터 회로는 출력 트랜지스터(T12-T52)의 각 게이트를 입력으로서 받는다. 제2 트랜지스터(T102-T502)에서, 각 게이트는 인버터 회로의 출력에 접속한다. 제3 트랜지스터(T103-T503)에서, 각 드레인은 각 스테이지 회로의 출력 트랜지스터의 소스에 접속되고, 각 게이트는 트랜지스터(T102-T502)의 소스에 접속되고, 각 소스는 접지 라인에 접속된다. 제4 트랜지스터(T104-T504)에서, 각 게이트는 출력 트랜지스터(T12-T52)의 각 게이트에 접속되고, 각 드레인은 트랜지스터(T103-T503)의 각 게이트에 접속된다. 또한, 제1 트랜지스터(T101-T501)의 각 소스는 제2 트랜지스터(T102-T502)의 각 드레인에 접속된다.
도 12에 도시되는 바와 같이 신호 전송 회로의 상세한 동작을 도 13을 참조하여 설명한다. 도 13은 제7 본 발명의 실시 형태의 신호 전송 회로에서의 각 유닛의 펄스 전압을 나타내는 타이밍 차트이다. 이 회로는 3V형의 회로이며, 구동 펄스(V1, V2)의 전압 진폭, 및 소스 전압(VDD)이 3V인 경우를 나타낸다. 그렇지만, 스타트 펄스(VST)의 전압 진폭은 5V이다. 여기서, 스타트 펄스(VST)의 전압 진폭만 5V로 하는 것은, 스타트 펄스(VST)가 입력되는 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)의 경우만, 이전 스테이지로부터의 고 전압이 제공될 수 없다. 따라서, 스타트 펄스(VST)만 구동 펄스(V1, V2)의 전압 진폭인 3V보다도 높은 5V로 트랜지스터(T11)를 구동함으로써, 트랜지스터(T11)에 의한 전압 강하를 방지하고, 부트스트랩 커패시터(C1)를 소스 전압(VDD)인 3V로 충전할 수 있다.
도 13에서, 시각(T0)에서, 스타트 펄스(VST)가 5V에 상승하면, 제1 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T11)가 온이 되고, 부트스트랩 커패시터(C1)가 소스 전압(VDD)을 향해서 충전된다. 여기서, 부트스트랩 커패시터 충전 트랜지스터(T11)가 인핸스먼트형의 NMOS의 경우라도, 트랜지스터(T11)의 임계 전압(Vt1)의 영향을 받지 않고, 출력 트랜지스터(T12)의 게이트가 접속된 노드(N11)의 전압(VN11)은 소스 전압(VDD)인 3V로 충전되어, 출력 트랜지스터(T12)가 온된다.
다음에, 시각(T1)에서, 3V의 구동 펄스(V1)가 출력 트랜지스터(T12)의 드레인에 입력되면, 출력 트랜지스터(T12)의 게이트(노드(N11))에는, 구동 펄스(V1)의 전압(3V)와 부트스트랩 커패시터(C1)의 양단의 전위차 3V가 가산된 전압(HB1)이 인가되고, 노드(N12)로부터 3V 진폭의 구동 펄스(V1)가 출력 펄스(OUT1)로서 확실하게 출력되게 된다. 동시에, 노드(N11)의 전압(HB1)이 제2 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T2)의 게이트에 인가되어서, 트랜지스터(T21)가 온이 된다. 다음에, 부트스트랩 커패시터(C2)는 트랜지스터(T21)의 임계 전압분의 강하가 없는 소스 전압(VDD)으로 충전된다. 부트스트랩 커패시터(C2)의 충전 전압(노드(N21))이 출력 트랜지스터(T22)의 임계 전압을 초과하면, 제2 스테이지의 출력 트랜지스터(T22)가 온된다. 동시에, 노드(N21)의 전압은 제3 스테이지의 부트스트랩 커패시터 충전 트랜지스터(T31)의 게이트에도 인가된다. 따라서, 트랜지스터(T31)가 온이 되고, 부트스트랩 커패시터(C3)에는, 소스 전압(VDD)인 3V보다 임계 전압(Vt3)분 만큼 낮은 전압(3V-Vt3)으로 충전된다. 이 상태에서, 구동 펄스(V1)가 논리 "High" 레벨인 3V의 경우, 제1 스테이지의 출력 노드(N12)에 구동 펄스(V1)가 출력되고 있을 때에, 동시에, 제3 스테이지의 출력 노드(N32)에도 구동 펄스(V1)보다 작은 진폭의 펄스가 출력된다. 이 경우라도, 제7 실시 형태에서는, 제1 스테이지의 출력 노드(N12)의 구동 펄스(V1)만을 OUT1 단자에 출력하고, 제3 스테이지의 출력 노드(N32)에 발생한 구동 펄스(V1)보다 작은 진폭의 펄스를 OUT3 단자에는 발생시키지 않는다.
즉, 제1 스테이지의 노드(N12)의 전위를 OUT1 단자에 출력시키기 위해서 시각(T1)에서, 제1 스테이지의 제3 트랜지스터(T103)를 오프시키고, 제3 스테이지 및 제3 스테이지 이후의 제3 트랜지스터(T303, T403) 등을 온 상태로 한다.
즉, 각 스테이지 회로의 각 노드의 동작은 (i) 출력 트랜지스터(T11)의 게이트 전압(노드(N11))이 "High" 레벨이며, (ii) 전압이 제4 트랜지스터(T104)의 게이트에 인가되고, (iii) "Low" 레벨의 반전 전압이 제2 트랜지스터(T102)의 게이트에 인가된다. 따라서, 제3 트랜지스터(T103)의 게이트는 "Low" 레벨이 되고, 출력 트랜지스터(T11)의 소스 전압(노드(N12))에 의해 구동 펄스(V1)를 OUT1 단자에 출력할 수 있다.
한편, 제3 스테이지의 회로의 각 노드의 동작은 (i) 출력 트랜지스터(T31)의 게이트 전압(노드(N31))이 "Low" 레벨이며, (ii) 전압이 제4 트랜지스터(T304)의 게이트에 인가되고, (iii) "High" 레벨의 반전 전압이 제2 트랜지스터(T302)의 게이트에 인가된다. 따라서, 출력 트랜지스터의 소스 전압(노드(N32))에 구동 펄스(V1)의 진폭보다 작은 펄스가 출력되는 경우에 제3 트랜지스터(T303)의 게이트는 "High" 레벨이 되어, 제1 트랜지스터(T301)가 온이 된다. 출력 트랜지스터의 소스 전압(노드(N32))에 구동 펄스(V1)보다 작은 진폭의 펄스가 출력되는 경우라도, 제3 트랜지스터(T303)의 게이트는 OUT3 단자를 접지 레벨로 할 수 있다. 따라서, OUT 단자에 펄스 출력만이 출력된다. 각 스테이지 회로의 출력 트랜지스터의 게이트의 반전 전압을 생성하는 인버터 회로의 입력 논리 레벨에 대해서, 입력 "High" 레벨을 고 전압으로 설정함으로써 안정한 동작에 기여할 수 있다. 또한, 각 스테이지 회로의 제1 트랜지스터의 임계 전압에 대해서는, 입력 "High" 레벨을 저전압으로 설정함으로써 안정한 동작에 기여할 수 있다.
(제8 실시 형태)
도 14는 본 발명의 제8 실시 형태의 신호 전송 회로의 구성예이다. 도 14에서의 신호 전송 회로는 도 12에서의 신호 전송 회로의 구체화된 인버터 회로를 포함한다.
인버터 회로는 제5 트랜지스터(T105-T505), 제6 트랜지스터(T106-T506), 제2 부트스트랩 커패시터(C100-C500), 및 제7 트랜지스터(T107-T507)로 구성된다.
제5 트랜지스터(T105-T505)에 대하여, 각 게이트 및 각 드레인은 전원에 접속된다. 제6 트랜지스터(T106-T506)에 대하여, 각 드레인은 전원에 접속되고, 각 게이트는 각 제5 트랜지스터(T105-T505)의 소스에 접속된다. 제2 부트스트랩 커패시터(C100-C500)의 양단은 각각 게이트 및 제6 트랜지스터(T106-T506)의 소스에 접속된다. 제7 트랜지스터(T107-T507)에 대하여, 각 드레인은 제5 트랜지스터(T105-T505)의 소스에 접속되고, 각 게이트는 각 스테이지 회로의 출력 트랜지스터(T12-T52)의 각 게이트에 접속된다. 제6 트랜지스터(T106-T506)의 각 소스 및 제7 트랜지스터(T107-T507)의 각 드레인인 노드는 제2 트랜지스터(T102-T502)의 각 게이트에 접속된다.
즉, NMOS만에 의해 각 스테이지 회로의 출력 트랜지스터(T12-T52)의 게이트의 반전 전압을 형성하는 인버터 회로가 사용된다. 인버터 회로에 있어서, 제7 트랜지스터(T107-T507)의 각 임계 전압을 높게 설정함으로써 보다 양호한 안정한 동작에 기여할 수 있다. 또한, 각 스테이지 회로의 제7 트랜지스터(T107-T507)의 각 임계 전압을 제1 트랜지스터(T101-T501)의 각 임계 전압보다 높게 설정하는 것이 바람직하다.
게다가, (i) 제7 트랜지스터(T107-T507)의 각 채널 길이를 제1 트랜지스터(T101-T501)의 각 채널 길이보다 짧게 설정하고, (ii) 제1 트랜지스터(T101-T501)의 저항값을 제7 트랜지스터(T107-T507)의 저항값보다 낮게 설정하는 것이 바람직하다.
(i) 각 스테이지 회로의 제1 트랜지스터(T101-T501)의 각 드레인, (ii) 각 드레인 및 제5 트랜지스터 (T105-T505)의 게이트, 및 (iii) 제6 트랜지스터(T106-T506)의 각 드레인에 접속되는 전원은 통상적으로 신호 전송 회로 전체에 접속될 수 있다.
또한, 도 15에 도시하는 바와 같이, (i) 각 스테이지 회로의 제1 트랜지스터(T101-T501)의 각 소스 및 (ii) 제2 트랜지스터(T102-T502)의 각 드레인에 접속되는 노드는 신호 전송 회로 전체에 접속될 수 있다.
제6, 제7 및 제8 실시 형태에 따르면, 방전 트랜지스터 및 오동작 방지 트랜지스터의 각 소스는 접지 전압(0V)이지만, 각 소스 전압에 대해서, 상기 제1 오동작 방지 트랜지스터와 상기 제1 방전 트랜지스터의 각 소스에는, 상기 출력 트랜지스터의 임계 전압보다도 낮은 전압이 공급되어 있어도 마찬가지의 효과가 얻어진다.
이상 설명한 것 같은 신호 전송 회로는 고체 이미지 센서나 액정 표시 장치(LCD)의 시프트 레지스터로서 이용가능하다. 도 16은 이러한 고체 이미지 센서의 일례를 나타낸 도면이다.
고체 이미지 센서는, 광을 집광하는 렌즈(102)와, 집광된 광을 축적하는 화소 유닛들(108)과, 화소 유닛들(108)의 행마다 액세스하기 위한 수직 시프트 레지스터(106, 110)와, 화소 유닛들(108)로부터 검출된 화소값의 노이즈 성분을 제거하기 위한 노이즈 제거 유닛(114)과, 화소값을 열마다 액세스하고, 1화소마다 화소값을 출력하기 위한 수평 시프트 레지스터(116)와, 검출된 화소값을 증폭하는 증폭기(118)와, 검출된 화소값을 A/D 변환하는 A/D 변환부(120)와, 각 화소로부터 화소값을 검출하기 위한 타이밍을 발생시키는 타이밍 발생기(112)를 구비하고 있다.
이러한 고체 이미지 센서에 본 발명의 실시 형태에 따른 신호 전송 회로를 이용함으로써, 화소값의 정확한 검출을 행할 수 있다. 또한, LCD 장치에 신호 전송 회로를 부가할 수 있다.
본 발명의 실시 형태에 따른 신호 전송 회로는 상기와 같이 설명되고 있지만, 본 발명은 이들 실시 형태에 한정되지 않는다.
예를 들면, 제1 및 제2 실시 형태에서, NMOS만이 트랜지스터에 사용될 수 있고, NMOS 커패시터가 커패시터에 사용될 수 있고, 모든 회로 소자는 NMOS로 형성될 수 있다.
또한, 제1 및 제2 실시 형태에 있어서, 각 스테이지 회로에서 출력 트랜지스터의 임계 전압을 가장 낮게 설정하는 것이 바람직하다.
또한, 제1 및 제2 실시 형태에 있어서, 제3 방전 트랜지스터의 소스의 전위를 제1 방전 트랜지스터 및 제2 방전 트랜지스터의 임계 전압보다 낮게 설정해도 마찬가지의 효과를 얻을 수 있다.
게다가, 제1 및 제2 실시 형태에 있어서, 출력 트랜지스터의 임계 전압보다 낮은 전압을 제1 방전 트랜지스터의 소스에 제공해도 마찬가지의 효과를 얻을 수 있다.
제3, 제4 및 제5 실시 형태에서, 방전 트랜지스터 및 오동작 방지 트랜지스터의 각 소스는 접지 전압(0V)이지만, 각 소스 전압에 대해서, 제4 오동작 방지 트랜지스터의 임계 전압보다 낮은 전압을 제5 실시 형태에서 제3 방전 트랜지스터의 소스에 제공해도 마찬가지의 효과를 얻을 수 있다.
또한, 출력 트랜지스터의 임계 전압보다 낮은 전압을 제3, 제4 및 제5 실시 형태에서 오동작 방지 트랜지스터 및 제1 방전 트랜지스터의 각 소스에 제공해도 마찬가지의 효과를 얻을 수 있다.
본 발명의 일부 예시적인 실시 형태가 상기에 구체적으로 설명되고 있지만, 당업자는 본 발명의 신규한 교시 및 이점을 실질적으로 벗어나지 않고 예시적인 실시 형태에서 다수의 변화가 가능하다는 것을 쉽게 알 수 있다. 따라서, 이러한 모든 변화는 본 발명의 범위 내에 포함되고자 함이다.
본 발명의 신호 전송 회로는 저소비 전력 및 고속화가 요구되는 MOS형 고체 이미지 센서나 LCD 장치 장치에 사용될 수 있다.
도 1은 종래의 신호 전송 회로의 회로도이다.
도 2는 종래의 오동작 방지 신호 전송 회로의 회로도이다.
도 3은 종래의 오동작 방지 신호 전송 회로의 동작 타이밍도이다.
도 4는 본 발명의 제1 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 동작 타이밍도이다.
도 6은 본 발명의 제2 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 7은 본 발명의 제3 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 8은 본 발명의 제4 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 9는 본 발명의 제5 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 10은 본 발명의 제5 실시예에 따른 동작 타이밍도이다.
도 11은 본 발명의 제6 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 12는 본 발명의 제7 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 13은 본 발명의 제7 실시예에 따른 동작 타이밍도이다.
도 14는 본 발명의 제8 실시예에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 15는 본 발명의 다른 실시예들에 따른 오동작 방지 신호 전송 회로의 회로도이다.
도 16은 본 발명의 실시예에 따른 오동작 방지 신호 전송 회로를 구비하는 고체 이미지 센서의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
T12, T22, T32, T42, T52 : 출력 트랜지스터
C1, C2, C3, C4, C5 : 부트스트랩 커패시터
T11, T21, T31, T41, T51 : 부트스트랩 커패시터 충전 트랜지스터
T35, T45 : 제1 오동작 방지 트랜지스터
T36, T46, T56 : 제2 오동작 방지 트랜지스터
T17, T27, T37, T47, T57 : 제3 오동작 방지 트랜지스터
T102, T202, T302 : 제4 오동작 방지 트랜지스터

Claims (27)

  1. 구동 펄스에 따른 펄스 전압이 순차적으로 출력되는 스테이지 회로를 복수로 구비하는 신호 전송 회로에 있어서, 각 스테이지 회로는,
    구동 펄스에 따라, 펄스 전압을 출력 트랜지스터의 소스에 출력하는 출력 트랜지스터;
    출력 트랜지스터의 게이트와 소스 사이에 접속된 부트스트랩 커패시터;
    부트스트랩 커패시터를 충전하기 위하여, 드레인이 전원 또는 접지 라인에 접속되며, 소스가 출력 트랜지스터의 게이트에 접속되는 제1 충전 트랜지스터로서, 제1 방전 트랜지스터가 제1 스테이지에 있는 경우, 스타트 펄스가 제1 방전 트랜지스터의 게이트에 제공되며, 제1 방전 트랜지스터가 제2 스테이지 또는 다음 스테이지에 있는 경우, 제1 방전 트랜지스터의 게이트가 이전 스테이지의 출력 트랜지스터의 게이트에 접속되는 것인, 상기 제1 충전 트랜지스터;
    드레인이 부트스트랩 커패시터의 일단에 접속되는 제1 방전 트랜지스터;
    드레인이 부트스트랩 커패시터의 타단에 접속되는 제2 방전 트랜지스터; 및
    펄스 전압이 출력 트랜지스터의 소스로부터 출력될 때, 펄스 전압이 다른 스테이지들의 각 회로의 출력 트랜지스터로부터 출력되는 것을 방지하는 출력 트랜지스터 제어 회로를 포함하는, 신호 전송 회로.
  2. 제 1 항에 있어서, 출력 트랜지스터 제어 회로는, (i) 다른 스테이지들의 각 회로에 대한 구동 펄스에 따라, 제1 및 제2 방전 트랜지스터들을 온시키고, (ii) 충전 트랜지스터의 게이트 신호에 따라, 제1 및 제2 방전 트랜지스터들을 오프시키는 논리 회로인, 신호 전송 회로.
  3. 제 2 항에 있어서, 논리 회로는,
    전압 유지 커패시터;
    드레인이 전원에 접속되고, 게이트에 각 스테이지의 회로의 구동 펄스가 제공되고, 소스가 전압 유지 커패시터에 접속된 제2 충전 트랜지스터;
    드레인이 제2 방전 트랜지스터의 소스에 접속되고, 게이트가 제1 방전 트랜지스터의 게이트에 접속되고, 소스가 접지 라인에 접속되는 제3 방전 트랜지스터를 가지며,
    전압 유지 커패시터에 관해서, (ⅰ) 전극들 중 하나가 제2 충전 트랜지스터의 소스와 제3 방전 트랜지스터의 드레인에 접속되며, (ⅱ) 나머지 다른 전극들은 접지 라인에 접속되며, (ⅲ) 제2 충전 트랜지스터의 소스는 제1 방전 트랜지스터의 게이트에 접속되며, (ⅳ) 제3 방전 트랜지스터의 드레인은 제2 방전 트랜지스터의 게이트에 접속되는, 신호 전송 회로.
  4. 제 3 항에 있어서, 제3 방전 트랜지스터의 소스의 전위는 제1 및 제2 방전 트랜지스터들의 임계 전압들보다 낮게 설정되는, 신호 전송 회로.
  5. 제 2 항에 있어서, 모든 트랜지스터들과 모든 커패시터들은 NMOS에 의하여 형성되는, 신호 전송 회로.
  6. 제 2 항에 있어서, 출력 트랜지스터의 임계 전압은 각 스테이지의 회로에서 가장 낮게 설정되는, 신호 전송 회로.
  7. 제 2 항에 있어서, 모든 트랜지스터들은 NMOS이며, 제1 내지 제3 방전 트랜지스터들의 각 소스는 접지 전압에 접속되는, 신호 전송 회로.
  8. 제 2 항에 있어서, 모든 트랜지스터들은 NMOS이며, 제1 방전 트랜지스터의 소스에 출력 트랜지스터의 임계 전압보다 낮은 전압이 제공되는, 신호 전송 회로.
  9. 제 1 항에 있어서,
    제1 방전 트랜지스터의 게이트는 다음 스테이지의 출력 트랜지스터의 소스에 더 접속되며,
    제2 방전 트랜지스터의 게이트는 다음 스테이지의 출력 트랜지스터의 소스에 접속되며,
    출력 트랜지스터 제어 회로는,
    드레인이 출력 트랜지스터의 게이트에 접속되고, 게이트가 2개의 스테이지들 이전의 출력 트랜지스터의 소스에 접속되는 제1 오동작 방지 트랜지스터; 및
    드레인이 출력 트랜지스터의 소스에 접속되고, 게이트가 2개의 스테이지들 이전의 출력 트랜지스터의 소스에 접속되는 제2 오동작 방지 트랜지스터를 가지는, 신호 전송 회로.
  10. 제 9 항에 있어서, 각 스테이지의 회로는, 드레인이 출력 트랜지스터의 소스에 접속되며, 게이트가 2개의 스테이지들 이후의 출력 트랜지스터의 소스에 접속되는, 신호 전송 회로.
  11. 제 9 항에 있어서, 각 스테이지의 회로는,
    충전 커패시터;
    (ⅰ) 대응하는 출력 트랜지스터로부터 순차적으로 출력되는 펄스 전압이 게이트에 인가되고, (ⅱ) 드레인이 전원 라인에 접속되고, (ⅲ) 소스가 충전 커패시터의 플러스 단자에 접속되는 제2 충전 트랜지스터;
    (ⅰ) 대응하는 출력 트랜지스터로부터 2개의 스테이지 이후인 펄스 전압이 게이트에 인가되고, (ⅱ) 드레인이 충전 커패시터의 플러스 단자에 접속되는 제3 방전 트랜지스터; 및
    (ⅰ) 대응하는 출력 트랜지스터로부터 4개의 스테이지 이후인 출력 트랜지스터의 게이트에 드레인이 접속되고, (ⅱ) 게이트가 충전 커패시터의 플러스 단자에 접속되는 제4 오동작 방지 트랜지스터를 포함하는, 신호 전송 회로.
  12. 제 11 항에 있어서, 모든 트랜지스터들은 NMOS이고, 제3 방전 트랜지스터의 소스에는 제4 오동작 방지 트랜지스터의 임계 전압보다 낮은 전압이 제공되는, 신호 전송 회로.
  13. 제 9 항에 있어서, 상기 모든 트랜지스터는 NMOS이고, 제1 내지 제3 방전 트랜지스터들의 각 소스는 접지 전압에 접속되는, 신호 전송 회로.
  14. 제 9 항에 있어서, 모든 트랜지스터들은 NMOS이고, 제1 오동작 방지 트랜지스터의 소스는 접지 전압에 접속되는, 신호 전송 회로.
  15. 제 9 항에 있어서, 상기 모든 트랜지스터들은 NMOS이고, 제1 오동작 방지 트랜지스터와 제1 방전 트랜지스터의 각 소스에는 출력 트랜지스터의 임계 전압보다 낮은 전압이 제공되는, 신호 전송 회로.
  16. 제 1 항에 있어서,
    제1 방전 트랜지스터에 관해서는, 펄스 전압이 게이트에 인가되며, 상기 펄스 전압은 다음 스테이지의 출력 트랜지스터의 소스로부터 제공되며,
    제2 방전 트랜지스터에 관해서는, 펄스 전압이 게이트에 인가되며, 상기 펄스 전압은 다음 스테이지의 출력 트랜지스터의 소스로부터 제공되며,
    출력 트랜지스터 제어 회로는, (ⅰ) 출력 트랜지스터의 소스 전압이 "High" 레벨일 때, "High" 레벨의 전압 신호를 출력하며, 출력 트랜지스터의 소스 전압이 "Low" 레벨일 때, 출력 트랜지스터의 게이트 전압에 따라, "Low" 레벨의 전압 신호를 출력하는 논리 회로인, 신호 전송 회로.
  17. 제 16 항에 있어서, 논리 회로는,
    (ⅰ) 드레인이 전원에 접속되며, (ⅱ) 게이트가 출력 트랜지스터의 소스에 접속되는 제1 트랜지스터;
    출력 트랜지스터의 게이트를 입력으로서 수신하는 인버터;
    게이트가 인버터의 출력 단자에 접속된 제2 트랜지스터;
    (ⅰ) 드레인이 각 스테이지의 회로의 출력 트랜지스터의 소스에 접속되며, (ⅱ) 게이트가 제2 트랜지스터의 소스에 접속되며, (ⅲ) 소스가 접지 라인에 접속된 제3 트랜지스터; 및
    (ⅰ) 게이트가 각 스테이지의 회로의 출력 트랜지스터의 게이트에 접속되며, (ⅱ) 드레인이 제3 트랜지스터의 게이트에 접속되는 제4 트랜지스터를 가지며,
    제1 트랜지스터의 소스는 제2 트랜지스터의 드레인에 접속되는, 신호 전송 회로.
  18. 제 17 항에 있어서, 인버터는,
    게이트와 드레인이 전원에 접속되는 제5 트랜지스터;
    (ⅰ) 드레인이 전원에 접속되며, (ⅱ) 게이트가 제5 트랜지스터의 소스에 접속되는 제6 트랜지스터;
    단(end)들이 각각 제6 트랜지스터의 게이트와 소스에 접속되는 제2 부트스트랩 커패시터; 및
    (ⅰ) 드레인이 제5 트랜지스터의 소스에 접속되며, (ⅱ) 게이트가 각 스테이지의 회로의 출력 트랜지스터의 게이트에 접속되는 제7 트랜지스터를 가지며,
    노드가 제2 트랜지스터의 게이트에 접속되며, 상기 노드는 제6 트랜지스터의 소스와 제7 트랜지스터의 드레인이며, 상기 소스와 드레인은 서로 접속되어 있는, 신호 전송 회로.
  19. 제 18 항에 있어서, 제7 트랜지스터의 임계 전압은 제1 트랜지스터의 임계 전압 이상인, 신호 전송 회로.
  20. 제 18 항에 있어서, (ⅰ) 제7 트랜지스터의 채널 길이는 제1 트랜지스터의 채널 길이보다 짧으며, (ⅱ) 제1 트랜지스터의 저항값은 동작시 제7 트랜지스터의 저항값보다 낮은, 신호 전송 회로.
  21. 제 18 항에 있어서, 전원은 상기 모든 신호 전송 회로들에 공통으로 접속되며, 상기 전원은 (ⅰ) 제1 트랜지스터의 드레인, (ⅱ) 제5 트랜지스터의 드레인과 게이트, 및 (ⅲ) 제6 트랜지스터의 드레인에 접속되는, 신호 전송 회로.
  22. 제 18 항에 있어서, 노드는 상기 모든 신호 전송 회로들에 공통으로 접속되며, 상기 노드는 제1 트랜지스터의 소스와 제2 트랜지스터의 드레인에 접속되는, 신호 전송 회로.
  23. 제 16 항에 있어서, 모든 트랜지스터들은 NMOS이며, 제1 내지 제3 방전 트랜지스터의 각 소스는 접지 전압에 접속되는, 신호 전송 회로.
  24. 제 16 항에 있어서, 모든 트랜지스터들은 NMOS이며, 제1 오동작 방지 트랜지스터의 소스는 접지 전압에 접속되는, 신호 전송 회로.
  25. 제 16 항에 있어서, 상기 모든 트랜지스터들은 NMOS이며, 제1 오동작 방지 트랜지스터와 제1 방전 트랜지스터의 각 소스에는 출력 트랜지스터의 임계 전압보다 낮은 전압이 제공되는, 신호 전송 회로.
  26. 신호 전송 회로를 이용하는 고체 이미지 센서에 있어서,
    상기 신호 전송 회로는, 구동 펄스에 따른 펄스 전압이 순차적으로 출력되는 스테이지의 회로를 복수개 포함하며, 상기 각 스테이지의 회로는,
    구동 펄스에 따라, 펄스 전압을 소스에 출력하는 출력 트랜지스터;
    출력 트랜지스터의 게이트와 소스 사이에 접속된 부트스트랩 커패시터;
    부트스트랩 커패시터를 충전하기 위하여, 드레인이 전원 또는 접지 라인에 접속되며, 소스가 출력 트랜지스터의 게이트에 접속되는 제1 충전 트랜지스터로서, 제1 스테이지의 경우에, 스타트 펄스가 게이트에 제공되며, 제2 스테이지 또는 이후 스테이지의 경우에, 게이트가 출력 트랜지스터의 게이트에 접속되는 것인 상기 제1 충전 트랜지스터;
    드레인이 부트스트랩 커패시터의 일단에 접속되는 제1 방전 트랜지스터;
    드레인이 부트스트랩 커패시터의 타단에 접속되는 제2 방전 트랜지스터; 및
    펄스 전압이 출력 트랜지스터의 소스로부터 출력되는 경우에, 펄스 전압이 다른 스테이지들의 각 회로의 출력 트랜지스터로부터 출력되는 것을 방지하는 출력 트랜지스터 제어 회로를 포함하는, 고체 이미지 센서.
  27. 신호 전송 회로를 이용하는 액정 표시(LCD) 장치에 있어서,
    신호 전송 회로는, 구동 펄스에 따라, 펄스 전압이 순차적으로 출력되는 스테이지의 회로를 복수개 포함하며, 상기 각 스테이지의 회로는,
    구동 펄스에 따라, 펄스 전압을 소스에 출력하는 출력 트랜지스터;
    출력 트랜지스터의 게이트와 소스 사이에 접속된 부트스트랩 커패시터;
    부트스트랩 커패시터를 충전하기 위하여, 드레인이 전원 또는 접지 라인에 접속되고, 소스가 출력 트랜지스터의 게이트에 접속되는 제1 충전 트랜지스터로서, 제1 스테이지의 경우에, 스타트 펄스가 게이트에 제공되고, 제2 스테이지 또는 이후 스테이지의 경우에, 게이트가 출력 트랜지스터의 게이트에 접속되는 것인, 상기 제1 충전 트랜지스터;
    드레인이 부트스트랩 커패시터의 일단에 접속되는 제1 방전 트랜지스터;
    드레인이 부트스트랩 커패시터의 타단에 접속되는 제2 방전 트랜지스터; 및
    펄스 전압이 출력 트랜지스터의 소스로부터 출력될 때, 펄스 전압이 다른 단계들의 각 회로의 출력 트랜지스터로부터 출력되는 것을 방지하는 출력 트랜지스터 제어 회로를 포함하는, 액정 표시 장치.
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