JPH11153981A - 液晶セルの駆動回路 - Google Patents
液晶セルの駆動回路Info
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- JPH11153981A JPH11153981A JP31799497A JP31799497A JPH11153981A JP H11153981 A JPH11153981 A JP H11153981A JP 31799497 A JP31799497 A JP 31799497A JP 31799497 A JP31799497 A JP 31799497A JP H11153981 A JPH11153981 A JP H11153981A
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Abstract
(57)【要約】 （修正有）
【課題】 表示品位の低下を抑え、ICチップの面積を縮
小し、低コスト化する。 【解決手段】 階調データ変換回路12はシフトレジスタ
10を介して液晶セルのR、G、B の各Ｙ電極線に対応する表
示画面の行方向に配列される画素の８ビットの画像デー
タを並列に受け、信号FRM、信号Ｍ及び画像データの最下
位ビットに応じて受けた画像データの上位７ビットに0
又は1 を加えてなる上位７ビットのデータを形成し、D/
A 変換回路18は"0" を加えた場合はその階調レベルに応
じた正又は負極性階調電圧を形成し、1 を加えた場合は
負極性階調電圧を形成し、出力回路20を介して各々対応
するＹ電極線に出力する。走査線番号１の行方向に配列
される画素の入力データの全てが階調レベル２の場合、
フレーム１では奇数列、偶数列のＹ電極線に夫々階調レ
ベル１の正極性階調電圧、階調レベル３の負極性階調電
圧を出力し、フレーム２ではその逆を出力する。
小し、低コスト化する。 【解決手段】 階調データ変換回路12はシフトレジスタ
10を介して液晶セルのR、G、B の各Ｙ電極線に対応する表
示画面の行方向に配列される画素の８ビットの画像デー
タを並列に受け、信号FRM、信号Ｍ及び画像データの最下
位ビットに応じて受けた画像データの上位７ビットに0
又は1 を加えてなる上位７ビットのデータを形成し、D/
A 変換回路18は"0" を加えた場合はその階調レベルに応
じた正又は負極性階調電圧を形成し、1 を加えた場合は
負極性階調電圧を形成し、出力回路20を介して各々対応
するＹ電極線に出力する。走査線番号１の行方向に配列
される画素の入力データの全てが階調レベル２の場合、
フレーム１では奇数列、偶数列のＹ電極線に夫々階調レ
ベル１の正極性階調電圧、階調レベル３の負極性階調電
圧を出力し、フレーム２ではその逆を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶セルの駆動回路
に係り、とくにアクティブマトリクス型液晶セルのデー
タ信号線を駆動して好適な液晶セルの駆動回路に関する
ものである。
に係り、とくにアクティブマトリクス型液晶セルのデー
タ信号線を駆動して好適な液晶セルの駆動回路に関する
ものである。
【０００２】
【従来の技術】従来からよく知られるフラットディスプ
レイの一種であるアクティブマトリクス液晶ディスプレ
イの回路が図16に示されている。この回路は液晶セル１
と、走査信号線駆動回路２と、データ信号線駆動回路３
とから構成されている。
レイの一種であるアクティブマトリクス液晶ディスプレ
イの回路が図16に示されている。この回路は液晶セル１
と、走査信号線駆動回路２と、データ信号線駆動回路３
とから構成されている。
【０００３】液晶セル１は、同図に示すように、行方向
に等間隔に配列された複数のＸ電極線（X1、X2・・・Xm) と
列方向に等間隔に配列された複数のＹ電極線（Y1、Y2・・・
Yn)を有し、各Ｘ電極線と各Ｙ電極線が立体的に交差す
るところにはアクティブ素子４（この例では薄膜トラン
ジスタ：TFT)および液晶表示素子５が形成される。Ｘ電
極線の各々は行方向に配列されたTFT4のゲート電極と接
続され、またＹ電極線の各々は列方向に配列されたTFT4
のソース電極と接続され、また液晶表示素子５の各々表
示電極は各々対応するTFT4のドレイン電極と接続され、
液晶表示素子５の反対側の各々電極は共通電極７と接続
されている。なお、同図に示すように、液晶表示素子５
の電荷保持特性を改善するために、液晶表示素子５に並
列にキャパシタ６を設けてよい。
に等間隔に配列された複数のＸ電極線（X1、X2・・・Xm) と
列方向に等間隔に配列された複数のＹ電極線（Y1、Y2・・・
Yn)を有し、各Ｘ電極線と各Ｙ電極線が立体的に交差す
るところにはアクティブ素子４（この例では薄膜トラン
ジスタ：TFT)および液晶表示素子５が形成される。Ｘ電
極線の各々は行方向に配列されたTFT4のゲート電極と接
続され、またＹ電極線の各々は列方向に配列されたTFT4
のソース電極と接続され、また液晶表示素子５の各々表
示電極は各々対応するTFT4のドレイン電極と接続され、
液晶表示素子５の反対側の各々電極は共通電極７と接続
されている。なお、同図に示すように、液晶表示素子５
の電荷保持特性を改善するために、液晶表示素子５に並
列にキャパシタ６を設けてよい。
【０００４】Ｙ電極線はデータ信号線とも呼ばれ、Ｙ電
極線の各々は液晶表示素子５へ表示データ信号を供給す
るデータ信号駆動回路３の対応する出力端子(O1、O2・・・O
n)と接続され、またＸ電極線は走査信号線とも呼ばれ、
Ｘ電極線の各々は順次走査信号を出力する走査信号駆動
回路２の対応する出力端子(S1、S2・・・Sn)と接続されてい
る。
極線の各々は液晶表示素子５へ表示データ信号を供給す
るデータ信号駆動回路３の対応する出力端子(O1、O2・・・O
n)と接続され、またＸ電極線は走査信号線とも呼ばれ、
Ｘ電極線の各々は順次走査信号を出力する走査信号駆動
回路２の対応する出力端子(S1、S2・・・Sn)と接続されてい
る。
【０００５】データ信号駆動回路３は一般的には、１〜
ｎ列に対応する１〜ｎ列のラッチ回路、デコーダ回路お
よびレベル選択回路、ならびに電源回路等から構成され
ている。図示しない画像信号入力端子はデータ信号駆動
回路３と接続され、その入力端子にたとえばD0〜D7の８
ビットの28=256階調のディジタル画像信号データが順次
入力される。順次入力される各行の画像信号データは１
〜ｎ列のラッチ回路によりラッチされ、ラッチされた画
像信号データは各列のデコーダ回路に送られデコードさ
れる。各列のデコーダの出力は対応する各列のレベル選
択回路に送られて制御され、各列毎に電源回路からの電
源電圧（階調電圧）V1〜V256の１つが選択されて液晶セ
ル１の各列のＹ電極線（Y1、Y2・・・Yn) に同時に送られ
る。
ｎ列に対応する１〜ｎ列のラッチ回路、デコーダ回路お
よびレベル選択回路、ならびに電源回路等から構成され
ている。図示しない画像信号入力端子はデータ信号駆動
回路３と接続され、その入力端子にたとえばD0〜D7の８
ビットの28=256階調のディジタル画像信号データが順次
入力される。順次入力される各行の画像信号データは１
〜ｎ列のラッチ回路によりラッチされ、ラッチされた画
像信号データは各列のデコーダ回路に送られデコードさ
れる。各列のデコーダの出力は対応する各列のレベル選
択回路に送られて制御され、各列毎に電源回路からの電
源電圧（階調電圧）V1〜V256の１つが選択されて液晶セ
ル１の各列のＹ電極線（Y1、Y2・・・Yn) に同時に送られ
る。
【０００６】レベル選択回路により選択されて送られる
各列毎の電源電圧V1〜V256に同期して、走査信号駆動回
路２は液晶セル１の各Ｘ電極線（X1、X2・・・Xm) に順次繰
り返し駆動する走査信号を送る。これにより、１画面分
の画像信号データの表わす映像が液晶セル１に表示され
る。
各列毎の電源電圧V1〜V256に同期して、走査信号駆動回
路２は液晶セル１の各Ｘ電極線（X1、X2・・・Xm) に順次繰
り返し駆動する走査信号を送る。これにより、１画面分
の画像信号データの表わす映像が液晶セル１に表示され
る。
【０００７】詳細にはTFT4のゲート電極に正の電圧を印
加するとTFT4がオンとなり、Ｙ電極線に印加された電圧
で表示電極と共通電極間に形成された静電容量を充電す
る。またゲート電極に負の電圧を印加するとTFT4はオフ
となり、その時点で印加されていた電圧を表示電極・共
通電極間に保持する。つまり書き込みたい電圧をＹ電極
線に与えてゲート電圧を制御すれば、液晶表示素子５に
任意の電圧を保持させることができる。この保持電圧に
応じて液晶表示素子５の透過率を変化させ画像を表示す
る。この方法は電圧変調駆動法と呼ばれ、液晶ディスプ
レイにおいて中間調表示を行なう代表的な駆動法であ
る。
加するとTFT4がオンとなり、Ｙ電極線に印加された電圧
で表示電極と共通電極間に形成された静電容量を充電す
る。またゲート電極に負の電圧を印加するとTFT4はオフ
となり、その時点で印加されていた電圧を表示電極・共
通電極間に保持する。つまり書き込みたい電圧をＹ電極
線に与えてゲート電圧を制御すれば、液晶表示素子５に
任意の電圧を保持させることができる。この保持電圧に
応じて液晶表示素子５の透過率を変化させ画像を表示す
る。この方法は電圧変調駆動法と呼ばれ、液晶ディスプ
レイにおいて中間調表示を行なう代表的な駆動法であ
る。
【０００８】液晶ディスプレイはまたその信頼性の面か
ら液晶表示素子５を交流駆動しなければいけない。代表
的な交流駆動方式として、中島啓一、「1280x1024 画素
のフルカラーTFT 液晶パネルを開発」日経エレクトロニ
クス、no595 、165 頁〜175頁、1993.11.22に記載され
る「ライン反転駆動法」および「ドット反転駆動法」が
ある。
ら液晶表示素子５を交流駆動しなければいけない。代表
的な交流駆動方式として、中島啓一、「1280x1024 画素
のフルカラーTFT 液晶パネルを開発」日経エレクトロニ
クス、no595 、165 頁〜175頁、1993.11.22に記載され
る「ライン反転駆動法」および「ドット反転駆動法」が
ある。
【０００９】データ信号駆動回路の低電圧化(+5V電源動
作）および低コスト化を図ることのできるライン反転駆
動法が現在の主流になっている。ライン反転駆動法は液
晶表示素子５の表示電極へ印加する電圧の極性をゲート
線ごとに反転し、かつその共通電極へ印加する電圧の極
性を表示電極へ印加する電圧の極性とは逆の極性になる
ようにしたものである。これは、ノートパソコンなどの
10.4インチ型のパレルに主に採用されている。またドッ
ト反転駆動法は、ライン反転駆動法のように共通電極を
ふらないで一定電圧に固定し、隣り合う液晶表示素子５
（ドット）の表示電極への印加電圧の極性を逆になるよ
うにしたものである。
作）および低コスト化を図ることのできるライン反転駆
動法が現在の主流になっている。ライン反転駆動法は液
晶表示素子５の表示電極へ印加する電圧の極性をゲート
線ごとに反転し、かつその共通電極へ印加する電圧の極
性を表示電極へ印加する電圧の極性とは逆の極性になる
ようにしたものである。これは、ノートパソコンなどの
10.4インチ型のパレルに主に採用されている。またドッ
ト反転駆動法は、ライン反転駆動法のように共通電極を
ふらないで一定電圧に固定し、隣り合う液晶表示素子５
（ドット）の表示電極への印加電圧の極性を逆になるよ
うにしたものである。
【００１０】また最近では、CRT モニタの置き換えとし
てパネルの大型化（例えば13インチ以上）および高精細
化（例えば1024x768以上）された高品位パネルが開発さ
れている。
てパネルの大型化（例えば13インチ以上）および高精細
化（例えば1024x768以上）された高品位パネルが開発さ
れている。
【００１１】
【発明が解決しようとする課題】しかしながら、高品位
パネルを上述したライン反転駆動法で駆動すると、たと
えば白ウインドウを黒で囲んだ映像を１画面に表示する
と、ウインドウの左右の黒表示部分が上下の黒表示部分
と異なって見えるクロストークと呼ばれる現象が顕著に
なり、表示品位が低下するという問題があった。
パネルを上述したライン反転駆動法で駆動すると、たと
えば白ウインドウを黒で囲んだ映像を１画面に表示する
と、ウインドウの左右の黒表示部分が上下の黒表示部分
と異なって見えるクロストークと呼ばれる現象が顕著に
なり、表示品位が低下するという問題があった。
【００１２】また、表示品位を低下させないで256 階調
を再現しようとすると、階調電圧レベル数を512 にする
必要があり、ICチップの面積の縮小化およびICチップの
低コスト化が図れないという問題があった。
を再現しようとすると、階調電圧レベル数を512 にする
必要があり、ICチップの面積の縮小化およびICチップの
低コスト化が図れないという問題があった。
【００１３】本発明はこのような従来技術の欠点を解消
し、表示品位の低下を抑えるとともに、ICチップの面積
の縮小化および低コスト化を図ることのできる液晶セル
の駆動回路を提供することを目的とする。
し、表示品位の低下を抑えるとともに、ICチップの面積
の縮小化および低コスト化を図ることのできる液晶セル
の駆動回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は上述の課題を解
決するために、信号発生手段から送られるディジタル画
像信号を記憶する記憶手段と、表示画面の行方向に配列
される走査線である複数のＸ電極線と表示画面の列方向
に配列される複数のＹ電極線を含み、各々Ｘ電極線と各
々Ｙ電極線の交点には薄膜トランジスタおよび液晶表示
素子が形成され、Ｘ電極線の各々はその各々行方向に配
列される薄膜トランジスタのゲート電極と接続され、Ｙ
電極線の各々はその各々列方向に配列される薄膜トラン
ジスタのソース電極と接続され、液晶表示素子の各々表
示電極は各々対応する薄膜トランジスタのドレイン電極
と接続され、液晶表示素子の反対側の各々電極は共通電
極と接続される液晶セルとを有する液晶セルの駆動回路
において、記憶手段から出力されるディジタル画像信号
はフレーム１、２の順に順次繰り返してなる信号であ
り、繰り返しにより順次到来するフレーム１、２のペア
は同じ画像データで構成されており、フレーム１、２を
構成する走査線数は所定の偶数本からなり、フレーム
１、２を構成する各々画素の画像データはｍビット（ｍ
≧２）からなる画像データであり、この駆動回路は、信
号発生手段から送られる所定の制御信号に基づいて記憶
手段から出力されるディジタル画像信号を制御するフレ
ーム信号およびライン信号を形成する制御信号発生手段
と、記憶手段から出力されるディジタル画像信号である
複数のＹ電極線の各々に対応する表示画面の行方向に配
列される画素のｍビットの画像データを並列に受け、制
御信号発生手段から出力されるフレーム信号およびライ
ン信号を受け、受けたフレーム信号、ライン信号および
画像データの最下位ビットに応じて受けた各々画素のｍ
ビットの画像データの上位ｍ−１ビットに"0" または"
1" を加えてなる上位ｍ−１ビットの画像データを形成
し、"0" を加えた上位ｍ−１ビットの画像データの場合
は画像データの階調レベルに応じた共通電極に供給され
る電圧より正側の正極性階調電圧駆動信号および負側の
負極性階調電圧駆動信号を形成し、"1" を加えた上位ｍ
−１ビットの画像データの場合は画像データの階調レベ
ルに応じた負極性階調電圧駆動信号を形成し、形成した
各々階調電圧駆動信号を各々対応するＹ電極線に出力す
るデータ信号駆動手段とを有し、このデータ信号駆動手
段は、制御信号発生手段からフレーム１を示すフレーム
信号および走査線番号１を示すライン信号を受け、記憶
手段から走査線番号１における表示画面の行方向に配列
される画素のｍビットの画像データのすべてが階調レベ
ル２である画像データを受けた場合、複数のＹ電極線の
奇数列のＹ電極線に階調レベル１の正極性階調電圧駆動
信号を出力し、また偶数列のＹ電極線に階調レベル３の
負極性階調電圧駆動信号を出力し、また制御信号発生手
段からフレーム２を示すフレーム信号および走査線番号
１を示すライン信号を受け、記憶手段から走査線番号１
における表示画面の行方向に配列される画素のｍビット
の画像データのすべてが階調レベル２である画像データ
を受けた場合、奇数列のＹ電極線に階調レベル３の負極
性階調電圧駆動信号を出力し、また偶数列のＹ電極線に
階調レベル１の正極性階調電圧駆動信号を出力すること
を特徴とする。
決するために、信号発生手段から送られるディジタル画
像信号を記憶する記憶手段と、表示画面の行方向に配列
される走査線である複数のＸ電極線と表示画面の列方向
に配列される複数のＹ電極線を含み、各々Ｘ電極線と各
々Ｙ電極線の交点には薄膜トランジスタおよび液晶表示
素子が形成され、Ｘ電極線の各々はその各々行方向に配
列される薄膜トランジスタのゲート電極と接続され、Ｙ
電極線の各々はその各々列方向に配列される薄膜トラン
ジスタのソース電極と接続され、液晶表示素子の各々表
示電極は各々対応する薄膜トランジスタのドレイン電極
と接続され、液晶表示素子の反対側の各々電極は共通電
極と接続される液晶セルとを有する液晶セルの駆動回路
において、記憶手段から出力されるディジタル画像信号
はフレーム１、２の順に順次繰り返してなる信号であ
り、繰り返しにより順次到来するフレーム１、２のペア
は同じ画像データで構成されており、フレーム１、２を
構成する走査線数は所定の偶数本からなり、フレーム
１、２を構成する各々画素の画像データはｍビット（ｍ
≧２）からなる画像データであり、この駆動回路は、信
号発生手段から送られる所定の制御信号に基づいて記憶
手段から出力されるディジタル画像信号を制御するフレ
ーム信号およびライン信号を形成する制御信号発生手段
と、記憶手段から出力されるディジタル画像信号である
複数のＹ電極線の各々に対応する表示画面の行方向に配
列される画素のｍビットの画像データを並列に受け、制
御信号発生手段から出力されるフレーム信号およびライ
ン信号を受け、受けたフレーム信号、ライン信号および
画像データの最下位ビットに応じて受けた各々画素のｍ
ビットの画像データの上位ｍ−１ビットに"0" または"
1" を加えてなる上位ｍ−１ビットの画像データを形成
し、"0" を加えた上位ｍ−１ビットの画像データの場合
は画像データの階調レベルに応じた共通電極に供給され
る電圧より正側の正極性階調電圧駆動信号および負側の
負極性階調電圧駆動信号を形成し、"1" を加えた上位ｍ
−１ビットの画像データの場合は画像データの階調レベ
ルに応じた負極性階調電圧駆動信号を形成し、形成した
各々階調電圧駆動信号を各々対応するＹ電極線に出力す
るデータ信号駆動手段とを有し、このデータ信号駆動手
段は、制御信号発生手段からフレーム１を示すフレーム
信号および走査線番号１を示すライン信号を受け、記憶
手段から走査線番号１における表示画面の行方向に配列
される画素のｍビットの画像データのすべてが階調レベ
ル２である画像データを受けた場合、複数のＹ電極線の
奇数列のＹ電極線に階調レベル１の正極性階調電圧駆動
信号を出力し、また偶数列のＹ電極線に階調レベル３の
負極性階調電圧駆動信号を出力し、また制御信号発生手
段からフレーム２を示すフレーム信号および走査線番号
１を示すライン信号を受け、記憶手段から走査線番号１
における表示画面の行方向に配列される画素のｍビット
の画像データのすべてが階調レベル２である画像データ
を受けた場合、奇数列のＹ電極線に階調レベル３の負極
性階調電圧駆動信号を出力し、また偶数列のＹ電極線に
階調レベル１の正極性階調電圧駆動信号を出力すること
を特徴とする。
【００１５】
【発明の実施の形態】次に添付図面を参照して本発明に
よる液晶セルの駆動回路の一実施例を詳細に説明する。
よる液晶セルの駆動回路の一実施例を詳細に説明する。
【００１６】図２には本発明による液晶セルの駆動回路
の一実施例が示されている。同図を参照すると、この駆
動回路は液晶セル１、走査信号線駆動回路２およびデー
タ信号線駆動回路８から構成されている。同図におい
て、図16と対応する部分には同じ符号を付して示し、重
複説明を省略する。
の一実施例が示されている。同図を参照すると、この駆
動回路は液晶セル１、走査信号線駆動回路２およびデー
タ信号線駆動回路８から構成されている。同図におい
て、図16と対応する部分には同じ符号を付して示し、重
複説明を省略する。
【００１７】データ信号線駆動回路８は、図１に示すよ
うに、シフトレジスタ回路10、階調データ変換回路12、
ラッチ回路14、レベルシフト回路16、D/A(ディジタル・
アナログ）変換回路18および出力回路20から構成され、
このうちのシフトレジスタ回路10、階調データ変換回路
12およびラッチ回路14の１ドットセルのシフトレジスタ
回路、階調データ変換回路およびラッチ回路が図３に示
されている。
うに、シフトレジスタ回路10、階調データ変換回路12、
ラッチ回路14、レベルシフト回路16、D/A(ディジタル・
アナログ）変換回路18および出力回路20から構成され、
このうちのシフトレジスタ回路10、階調データ変換回路
12およびラッチ回路14の１ドットセルのシフトレジスタ
回路、階調データ変換回路およびラッチ回路が図３に示
されている。
【００１８】この例では図示しない赤(R)、緑(G)、青(B)
の各フレームメモリを有し、パーソナルコンピュータ
（パソコン）から送られる１フレーム分のR、G、B の画像
データがこれらR、G、B のフレームメモリに順次蓄積され
る。この蓄積された画像データはフレーム毎に読み出さ
れデータ信号線駆動回路８に送られる。駆動回路８に入
力されるフレームを構成する各ドットの画像データは８
ビットからなる画像データである。１表示画素（１ピク
セル）は、R、G、B の３ドットのサブピクセル（サブ画
素）から構成される。
の各フレームメモリを有し、パーソナルコンピュータ
（パソコン）から送られる１フレーム分のR、G、B の画像
データがこれらR、G、B のフレームメモリに順次蓄積され
る。この蓄積された画像データはフレーム毎に読み出さ
れデータ信号線駆動回路８に送られる。駆動回路８に入
力されるフレームを構成する各ドットの画像データは８
ビットからなる画像データである。１表示画素（１ピク
セル）は、R、G、B の３ドットのサブピクセル（サブ画
素）から構成される。
【００１９】また、駆動回路８には、制御信号として、
スタート信号（水平同期信号）EU、データシフトクロッ
クCP、 フレーム信号FRM、走査ライン毎の交流化信号（ラ
イン信号）Ｍおよびロード(LOAD)信号が供給される。制
御信号は、この例では図示しない制御信号発生回路によ
り形成されて送られてくるものであり、この形成のため
に制御信号発生回路にパソコンから垂直同期信号（フレ
ーム信号）が送られる。上記フレーム信号FRM はフレー
ム１(F1)とフレーム２(F2)の繰り返し信号であり、フレ
ーム１(F1)の後にくるフレーム２(F2)の画像データはフ
レーム１(F1)の画像データと同じものである。
スタート信号（水平同期信号）EU、データシフトクロッ
クCP、 フレーム信号FRM、走査ライン毎の交流化信号（ラ
イン信号）Ｍおよびロード(LOAD)信号が供給される。制
御信号は、この例では図示しない制御信号発生回路によ
り形成されて送られてくるものであり、この形成のため
に制御信号発生回路にパソコンから垂直同期信号（フレ
ーム信号）が送られる。上記フレーム信号FRM はフレー
ム１(F1)とフレーム２(F2)の繰り返し信号であり、フレ
ーム１(F1)の後にくるフレーム２(F2)の画像データはフ
レーム１(F1)の画像データと同じものである。
【００２０】この例ではさらに図示しない電源部を有
し、この電源部は階調電圧を形成するに必要な電圧値の
電源を作り駆動回路８に供給している。
し、この電源部は階調電圧を形成するに必要な電圧値の
電源を作り駆動回路８に供給している。
【００２１】駆動回路８は、まず入力する各ドット８ビ
ットの入力データDx0 〜Dx7 の上位７ビットのデータに
＋０した上位７ビットのデータDx1 〜Dx7 または＋１し
た上位７ビットのデータDx1+1 〜Dx7+1 を得、次に得ら
れたデータDx1 〜Dx7 の階調レベルに対応した正極性階
調電圧および負極性階調電圧を得るとともに、Dx1+1〜D
x7+1 の階調レベルに対応した負極性階調電圧を得る回
路であり、たとえば入力データとして液晶セル１の表示
画面のＸ走査線X1の行方向に配列される画素のデータの
すべてが階調レベル２であるデータを受けた場合、フレ
ーム１の場合は液晶セル１の表示画面の奇数列のＹ電極
線に階調レベル１の正極性階調電圧を、また偶数列のＹ
電極線に階調レベル３の負極性階調電圧駆動信号を出力
し、またフレーム２の場合は奇数列のＹ電極線に階調レ
ベル３の負極性階調電圧を、また偶数列のＹ電極線に階
調レベル１の正極性階調電圧を出力する。このように、
駆動回路８は基本的には７ビット（128 階調）対応の回
路で構成したにもかかわらず、疑似階調表示を行なって
いるので液晶セル１には高品位の256 階調の表示が行な
われる。
ットの入力データDx0 〜Dx7 の上位７ビットのデータに
＋０した上位７ビットのデータDx1 〜Dx7 または＋１し
た上位７ビットのデータDx1+1 〜Dx7+1 を得、次に得ら
れたデータDx1 〜Dx7 の階調レベルに対応した正極性階
調電圧および負極性階調電圧を得るとともに、Dx1+1〜D
x7+1 の階調レベルに対応した負極性階調電圧を得る回
路であり、たとえば入力データとして液晶セル１の表示
画面のＸ走査線X1の行方向に配列される画素のデータの
すべてが階調レベル２であるデータを受けた場合、フレ
ーム１の場合は液晶セル１の表示画面の奇数列のＹ電極
線に階調レベル１の正極性階調電圧を、また偶数列のＹ
電極線に階調レベル３の負極性階調電圧駆動信号を出力
し、またフレーム２の場合は奇数列のＹ電極線に階調レ
ベル３の負極性階調電圧を、また偶数列のＹ電極線に階
調レベル１の正極性階調電圧を出力する。このように、
駆動回路８は基本的には７ビット（128 階調）対応の回
路で構成したにもかかわらず、疑似階調表示を行なって
いるので液晶セル１には高品位の256 階調の表示が行な
われる。
【００２２】図１を参照すると、シフトレジスタ回路10
は入力端子100、102、104、106 および108 を有し、入力端
子100、102 および104 には信号線100、102 および104 を
通して上述したＲ、ＧおよびＢフレームメモリから並行
して各ドット、８ビットからなるパラレル画像データD
10 〜D17、D20 〜D27 およびD30 〜D37 が送られる。
は入力端子100、102、104、106 および108 を有し、入力端
子100、102 および104 には信号線100、102 および104 を
通して上述したＲ、ＧおよびＢフレームメモリから並行
して各ドット、８ビットからなるパラレル画像データD
10 〜D17、D20 〜D27 およびD30 〜D37 が送られる。
【００２３】シフトレジスタ回路10はこの例ではＲ、Ｇ
およびＢ対応のシフトレジスタ回路を有し、Ｒ、Ｇおよ
びＢ対応のシフトレジスタ回路は入力端子106 および10
8 から入力するスタート信号EUおよびクロックCPに応動
して入力端子100、102 および104 からそれぞれパラレル
に入力する表示画面の各行の各ドットのＲ、ＧおよびＢ
データをそれら１〜ｎ列対応のレジスタに順次格納す
る。
およびＢ対応のシフトレジスタ回路を有し、Ｒ、Ｇおよ
びＢ対応のシフトレジスタ回路は入力端子106 および10
8 から入力するスタート信号EUおよびクロックCPに応動
して入力端子100、102 および104 からそれぞれパラレル
に入力する表示画面の各行の各ドットのＲ、ＧおよびＢ
データをそれら１〜ｎ列対応のレジスタに順次格納す
る。
【００２４】また、この例では各ドットのビット数は８
ビットであるから、上記各列対応のレジスタは図３に示
すように、８ビット分のレジスタSB0 〜SB7 から構成さ
れている。シフトレジスタ回路10の出力110 は階調デー
タ変換回路12の対応する入力と接続されている。
ビットであるから、上記各列対応のレジスタは図３に示
すように、８ビット分のレジスタSB0 〜SB7 から構成さ
れている。シフトレジスタ回路10の出力110 は階調デー
タ変換回路12の対応する入力と接続されている。
【００２５】階調データ変換回路12は入力端子112 およ
び114 を有し、入力端子112 および114 には制御線112
および114 を通して上述した制御信号発生回路からフレ
ーム信号FRM およびライン信号Ｍが送られる。
び114 を有し、入力端子112 および114 には制御線112
および114 を通して上述した制御信号発生回路からフレ
ーム信号FRM およびライン信号Ｍが送られる。
【００２６】階調データ変換回路12はこの例ではＲ、Ｇ
およびＢ対応の階調データ変換回路を有し、Ｒ、Ｇおよ
びＢ対応の階調データ変換回路はそれぞれ１〜ｎ列対応
の加算装置から構成され、Ｒ、ＧおよびＢ対応の階調デ
ータ変換回路の１、・・・ およびｎ列対応の加算装置の入
力はシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフ
トレジスタ回路の１、・・・ およびｎ列対応のレジスタの
出力と信号バス110 を介して接続されている。
およびＢ対応の階調データ変換回路を有し、Ｒ、Ｇおよ
びＢ対応の階調データ変換回路はそれぞれ１〜ｎ列対応
の加算装置から構成され、Ｒ、ＧおよびＢ対応の階調デ
ータ変換回路の１、・・・ およびｎ列対応の加算装置の入
力はシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフ
トレジスタ回路の１、・・・ およびｎ列対応のレジスタの
出力と信号バス110 を介して接続されている。
【００２７】階調データ変換回路12のＲ、ＧおよびＢ対
応の階調データ変換回路のそれぞれ１〜ｎ列対応の加算
装置は、入力端子112 および114 からフレーム信号FRM
およびライン信号Ｍを受け、また、入力110 からパラレ
ルにシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフ
トレジスタ回路のそれぞれ１〜ｎ列対応のレジスタから
８ビットのデータを受け、受けたフレーム信号FRM およ
びライン信号Ｍに応動して受けた８ビットのデータの上
位７ビットのデータをそのまま出力バス116 に出力する
か、または、その上位７ビットのデータに＋１した７ビ
ットのデータを出力バス116 に出力する演算回路であ
る。
応の階調データ変換回路のそれぞれ１〜ｎ列対応の加算
装置は、入力端子112 および114 からフレーム信号FRM
およびライン信号Ｍを受け、また、入力110 からパラレ
ルにシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフ
トレジスタ回路のそれぞれ１〜ｎ列対応のレジスタから
８ビットのデータを受け、受けたフレーム信号FRM およ
びライン信号Ｍに応動して受けた８ビットのデータの上
位７ビットのデータをそのまま出力バス116 に出力する
か、または、その上位７ビットのデータに＋１した７ビ
ットのデータを出力バス116 に出力する演算回路であ
る。
【００２８】階調データ変換回路12について以下に詳述
する。図３には、奇数列対応の加算装置が示されてい
る。この加算装置は７桁の加算回路(ADR)B0 〜B6、バッ
ファ30、32、エクスクルシブオアゲート(EOR)34、アンドゲ
ート(AND)36 およびインバータ38から構成されている。
する。図３には、奇数列対応の加算装置が示されてい
る。この加算装置は７桁の加算回路(ADR)B0 〜B6、バッ
ファ30、32、エクスクルシブオアゲート(EOR)34、アンドゲ
ート(AND)36 およびインバータ38から構成されている。
【００２９】バッファ30の入力は信号線114 と接続さ
れ、バッファ32の入力は信号線112 と接続され、バッフ
ァ30の出力はエクスクルシブオアゲート34の一方の入力
と接続され、バッファ32の出力はエクスクルシブオアゲ
ート34の他方の入力と接続され、エクスクルシブオアゲ
ート34の出力は信号線118、アンドゲート36の一方の入力
およびインバータ38の入力と接続され、インバータ38の
出力は信号線120 と接続されている。
れ、バッファ32の入力は信号線112 と接続され、バッフ
ァ30の出力はエクスクルシブオアゲート34の一方の入力
と接続され、バッファ32の出力はエクスクルシブオアゲ
ート34の他方の入力と接続され、エクスクルシブオアゲ
ート34の出力は信号線118、アンドゲート36の一方の入力
およびインバータ38の入力と接続され、インバータ38の
出力は信号線120 と接続されている。
【００３０】この例では偶数列対応の加算装置は、奇数
列対応の加算装置のバッファ30、32、エクスクルシブオア
ゲート34およびインバータ38が不要である。すなわち、
偶数列対応の加算装置の場合は、奇数列対応の加算装置
のエクスクルシブオアゲート34の出力がアンドゲート36
の一方の入力に接続される代わりに、奇数列対応の加算
装置のインバータ38の出力が前記アンドゲート36の一方
の入力に接続される構成でよい。
列対応の加算装置のバッファ30、32、エクスクルシブオア
ゲート34およびインバータ38が不要である。すなわち、
偶数列対応の加算装置の場合は、奇数列対応の加算装置
のエクスクルシブオアゲート34の出力がアンドゲート36
の一方の入力に接続される代わりに、奇数列対応の加算
装置のインバータ38の出力が前記アンドゲート36の一方
の入力に接続される構成でよい。
【００３１】加算回路B0、・・・およびB6の被加数端子Y0、・
・・およびY6はレジスタSB1、・・・ およびSB7 の出力と接続
され、アンドゲート36の他方の入力はレジスタSB0 の出
力と接続され、アンドゲート36の出力は加算回路B0の加
数端子X0に接続され、加算回路B0のキャリー（桁上げ）
出力C0は加算回路B1の加数端子X1に接続され、加算回路
B1のキャリー出力C1は加算回路B2の加数端子X2に接続さ
れ、加算回路B2のキャリー出力C2は加算回路B3の加数端
子X3に接続され、加算回路B3のキャリー出力C3は加算回
路B4の加数端子X4に接続され、加算回路B4のキャリー出
力C4は加算回路B5の加数端子X5に接続され、加算回路B5
のキャリー出力C5は加算回路B6の加数端子X6に接続され
ている。
・・およびY6はレジスタSB1、・・・ およびSB7 の出力と接続
され、アンドゲート36の他方の入力はレジスタSB0 の出
力と接続され、アンドゲート36の出力は加算回路B0の加
数端子X0に接続され、加算回路B0のキャリー（桁上げ）
出力C0は加算回路B1の加数端子X1に接続され、加算回路
B1のキャリー出力C1は加算回路B2の加数端子X2に接続さ
れ、加算回路B2のキャリー出力C2は加算回路B3の加数端
子X3に接続され、加算回路B3のキャリー出力C3は加算回
路B4の加数端子X4に接続され、加算回路B4のキャリー出
力C4は加算回路B5の加数端子X5に接続され、加算回路B5
のキャリー出力C5は加算回路B6の加数端子X6に接続され
ている。
【００３２】図３を参照すると、上述したライン信号Ｍ
（図8(e)) はバッファ30の入力に、また上述したフレー
ム信号FRM （図8(c)、(d)) はバッファ32の入力に送られ
る。図8(e)では表示画面の奇数行（奇数ライン）がＭの
高レベル期間、偶数行（偶数ライン）が低レベル期間に
対応する場合を示し、図8(c)、(d)では、表示画面のフレ
ーム１がFRM の高レベル期間、フレーム２が低レベル期
間に対応する場合を示している。
（図8(e)) はバッファ30の入力に、また上述したフレー
ム信号FRM （図8(c)、(d)) はバッファ32の入力に送られ
る。図8(e)では表示画面の奇数行（奇数ライン）がＭの
高レベル期間、偶数行（偶数ライン）が低レベル期間に
対応する場合を示し、図8(c)、(d)では、表示画面のフレ
ーム１がFRM の高レベル期間、フレーム２が低レベル期
間に対応する場合を示している。
【００３３】バッファ30によりバッファアンプされたラ
イン信号Ｍは、エクスクルシブオアゲート（不一致回路
または排他的論理和回路）34の一方の入力に与えられ、
バッファ32によりバッファアンプされたフレーム信号FR
M はエクスクルシブオアゲート34の他方の入力に与えら
れる。これら信号ＭおよびFRM の不一致が不一致回路34
で検出されて、その検出信号（階調電圧選択信号）ENB-
ODD （図8(f)) が信号線118、アンドゲート36の一方の入
力およびインバータ38の入力に与えられる。信号ENB-OD
D は図より明らかなように信号FRM の高レベル期間にお
いて信号Ｍを反転させて得られた信号である。信号ENB-
ODD はインバータ38により反転させられ信号ENB-EVEN
（図8(g)) として出力120 に出力される。出力118 およ
び出力120はD/A 変換回路18の対応する入力とそれぞれ
接続されている。
イン信号Ｍは、エクスクルシブオアゲート（不一致回路
または排他的論理和回路）34の一方の入力に与えられ、
バッファ32によりバッファアンプされたフレーム信号FR
M はエクスクルシブオアゲート34の他方の入力に与えら
れる。これら信号ＭおよびFRM の不一致が不一致回路34
で検出されて、その検出信号（階調電圧選択信号）ENB-
ODD （図8(f)) が信号線118、アンドゲート36の一方の入
力およびインバータ38の入力に与えられる。信号ENB-OD
D は図より明らかなように信号FRM の高レベル期間にお
いて信号Ｍを反転させて得られた信号である。信号ENB-
ODD はインバータ38により反転させられ信号ENB-EVEN
（図8(g)) として出力120 に出力される。出力118 およ
び出力120はD/A 変換回路18の対応する入力とそれぞれ
接続されている。
【００３４】そこで演算動作について説明すると、入力
画像データのあるドットの最下位ビットが"0" のときは
シフトレジスタ回路10のレジスタSB0 の出力から"0" の
データがアンドゲート36の他方の入力に与えられる。こ
の場合アンドゲート36の一方の入力に"0" または"1" の
信号が与えられてもアンドゲート36の出力からは"0"の
データが出力される。そして、この"0" のデータは加算
回路B0の加算端子X0に与えられる。このような場合、入
力した画像データの上位７ビットのデータはそのまま加
算回路B0〜B6の出力から出力バス116 に出力される。
画像データのあるドットの最下位ビットが"0" のときは
シフトレジスタ回路10のレジスタSB0 の出力から"0" の
データがアンドゲート36の他方の入力に与えられる。こ
の場合アンドゲート36の一方の入力に"0" または"1" の
信号が与えられてもアンドゲート36の出力からは"0"の
データが出力される。そして、この"0" のデータは加算
回路B0の加算端子X0に与えられる。このような場合、入
力した画像データの上位７ビットのデータはそのまま加
算回路B0〜B6の出力から出力バス116 に出力される。
【００３５】また入力画像データの最下位ビットが"1"
のときは、シフトレジスタ回路10のレジスタSB0 の出力
から"1" のデータがアンドゲート36の他方の入力に与え
られる。この場合、アンドゲート36の一方の入力に"0"
の信号が与えられた場合はアンドゲート36の出力から
は"0" のデータが出力される。そして、この"0" のデー
タは加算回路B0の加算端子X0に与えられる。このような
場合、入力した画像データの上位７ビットのデータは、
そのまま加算回路B0〜B6の出力から出力バス116に出力
される。またアンドゲート36の一方の入力に"1" の信号
が与えられた場合はアンドゲート36の出力からは"1" の
データが出力される。そして、この"1" のデータは加算
回路B0の加算端子X0に与えられる。このような場合、入
力した画像データの上位７ビットのデータに+1した７ビ
ットのデータが加算回路B0〜B6の出力から出力バス116
に出力される。
のときは、シフトレジスタ回路10のレジスタSB0 の出力
から"1" のデータがアンドゲート36の他方の入力に与え
られる。この場合、アンドゲート36の一方の入力に"0"
の信号が与えられた場合はアンドゲート36の出力から
は"0" のデータが出力される。そして、この"0" のデー
タは加算回路B0の加算端子X0に与えられる。このような
場合、入力した画像データの上位７ビットのデータは、
そのまま加算回路B0〜B6の出力から出力バス116に出力
される。またアンドゲート36の一方の入力に"1" の信号
が与えられた場合はアンドゲート36の出力からは"1" の
データが出力される。そして、この"1" のデータは加算
回路B0の加算端子X0に与えられる。このような場合、入
力した画像データの上位７ビットのデータに+1した７ビ
ットのデータが加算回路B0〜B6の出力から出力バス116
に出力される。
【００３６】すなわち、奇数列であって、入力画像デー
タの最下位ビットが"0" のときはフレームおよびライン
の状態がどのような状態であろうと、入力した画像デー
タの上位７ビットのデータがそのまま加算回路B0〜B6の
出力から出力される。また入力画像データの最下位ビッ
トが"1" のときであって、フレーム１では偶数ラインを
示し、フレーム２では奇数ラインを示しているときは、
入力した画像データの上位７ビットのデータに+1した７
ビットのデータが加算回路B0〜B6の出力から出力され、
フレーム１では奇数ラインを示し、フレーム２では偶数
ラインを示しているときは、入力した画像データの上位
７ビットのデータがそのまま加算回路B0〜B6の出力から
出力される。
タの最下位ビットが"0" のときはフレームおよびライン
の状態がどのような状態であろうと、入力した画像デー
タの上位７ビットのデータがそのまま加算回路B0〜B6の
出力から出力される。また入力画像データの最下位ビッ
トが"1" のときであって、フレーム１では偶数ラインを
示し、フレーム２では奇数ラインを示しているときは、
入力した画像データの上位７ビットのデータに+1した７
ビットのデータが加算回路B0〜B6の出力から出力され、
フレーム１では奇数ラインを示し、フレーム２では偶数
ラインを示しているときは、入力した画像データの上位
７ビットのデータがそのまま加算回路B0〜B6の出力から
出力される。
【００３７】偶数列の場合であって、入力画像データの
最下位ビットが"0" のときは、奇数列と同様に、フレー
ムおよびラインの状態がどのような状態であろうと、入
力した画像データの上位７ビットのデータがそのまま加
算回路B0〜B6の出力から出力される。また入力画像デー
タの最下位ビットが"1" のときは奇数列とは逆の動作に
なる。つまり入力画像データの最下位ビットが"1" のと
きであって、フレーム１では奇数ラインを示し、フレー
ム２では偶数ラインを示しているときは入力した画像デ
ータの上位７ビットのデータに+1した７ビットのデータ
が加算回路B0〜B6の出力から出力され、フレーム１では
偶数ラインを示し、フレーム２では奇数ラインを示して
いるときは、入力した画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6の出力から出力される。出
力116 はラッチ回路14の対応する入力と接続されてい
る。
最下位ビットが"0" のときは、奇数列と同様に、フレー
ムおよびラインの状態がどのような状態であろうと、入
力した画像データの上位７ビットのデータがそのまま加
算回路B0〜B6の出力から出力される。また入力画像デー
タの最下位ビットが"1" のときは奇数列とは逆の動作に
なる。つまり入力画像データの最下位ビットが"1" のと
きであって、フレーム１では奇数ラインを示し、フレー
ム２では偶数ラインを示しているときは入力した画像デ
ータの上位７ビットのデータに+1した７ビットのデータ
が加算回路B0〜B6の出力から出力され、フレーム１では
偶数ラインを示し、フレーム２では奇数ラインを示して
いるときは、入力した画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6の出力から出力される。出
力116 はラッチ回路14の対応する入力と接続されてい
る。
【００３８】図１を参照すると、ラッチ回路14は入力端
子122 を有し、入力端子122 には制御線122 を通して上
述した制御信号発生回路からロード信号が送られる。
子122 を有し、入力端子122 には制御線122 を通して上
述した制御信号発生回路からロード信号が送られる。
【００３９】図１および図３を参照してラッチ回路14に
ついて説明すると、ラッチ回路14はこの例では、Ｒ、Ｇ
およびＢ対応のラッチ回路およびバッファ回路を有し、
Ｒ、ＧおよびＢ対応のラッチ回路は入力端子122 から入
力するロード信号により入力バス116 からそれぞれパラ
レルに入力する表示画面の各行の各ドットのＲ、Ｇおよ
びＢ上位７ビットのデータをそれら１〜ｎ列対応のレジ
スタLB0 〜LB6 に格納し、この格納したデータをバッフ
ァ回路に送る。
ついて説明すると、ラッチ回路14はこの例では、Ｒ、Ｇ
およびＢ対応のラッチ回路およびバッファ回路を有し、
Ｒ、ＧおよびＢ対応のラッチ回路は入力端子122 から入
力するロード信号により入力バス116 からそれぞれパラ
レルに入力する表示画面の各行の各ドットのＲ、Ｇおよ
びＢ上位７ビットのデータをそれら１〜ｎ列対応のレジ
スタLB0 〜LB6 に格納し、この格納したデータをバッフ
ァ回路に送る。
【００４０】Ｒ、ＧおよびＢ対応のバッファ回路は１〜
ｎ列対応のバッファ回路および反転バッファ回路を有
し、それぞれ１〜ｎ列対応のバッファ回路は入力する上
位７ビットのデータをバッファアンプし、このバッファ
アンプした上位７ビットのデータSW1 〜SW7 を信号バス
124 に出力し、またそれぞれ１〜ｎ列対応の反転バッフ
ァ回路は入力する上位７ビットのデータを反転バッファ
アンプし、この反転バッファアンプした上位７ビットの
データSW1 バー〜SW7 バーを信号バス124 に出力する回
路である。出力124 はレベルシフト回路16の対応する入
力と接続されている。
ｎ列対応のバッファ回路および反転バッファ回路を有
し、それぞれ１〜ｎ列対応のバッファ回路は入力する上
位７ビットのデータをバッファアンプし、このバッファ
アンプした上位７ビットのデータSW1 〜SW7 を信号バス
124 に出力し、またそれぞれ１〜ｎ列対応の反転バッフ
ァ回路は入力する上位７ビットのデータを反転バッファ
アンプし、この反転バッファアンプした上位７ビットの
データSW1 バー〜SW7 バーを信号バス124 に出力する回
路である。出力124 はレベルシフト回路16の対応する入
力と接続されている。
【００４１】レベルシフト回路16は、この例ではＲ、Ｇ
およびＢ対応のレベルシフト回路を有し、これらＲ、Ｇ
およびＢ対応のレベルシフト回路は１〜ｎ列対応のレベ
ルシフト回路を有している。Ｒ、ＧおよびＢ対応のレベ
ルシフト回路の１〜ｎ列対応のレベルシフト回路は対応
するＲ、ＧおよびＢ対応のバッファ回路の１〜ｎ列対応
のバッファ回路および反転バッファ回路から送られるTT
L レベルの階調電圧デコード信号SW1 〜SW7 およびSW1
バー〜SW7 バーをMOS レベルの階調電圧デコード信号SW
1 〜SW7 およびSW1 バー〜SW7 バーに変換して信号バス
126 に出力するレベル変換回路である。出力126 はD/A
変換回路18の対応する入力と接続されている。
およびＢ対応のレベルシフト回路を有し、これらＲ、Ｇ
およびＢ対応のレベルシフト回路は１〜ｎ列対応のレベ
ルシフト回路を有している。Ｒ、ＧおよびＢ対応のレベ
ルシフト回路の１〜ｎ列対応のレベルシフト回路は対応
するＲ、ＧおよびＢ対応のバッファ回路の１〜ｎ列対応
のバッファ回路および反転バッファ回路から送られるTT
L レベルの階調電圧デコード信号SW1 〜SW7 およびSW1
バー〜SW7 バーをMOS レベルの階調電圧デコード信号SW
1 〜SW7 およびSW1 バー〜SW7 バーに変換して信号バス
126 に出力するレベル変換回路である。出力126 はD/A
変換回路18の対応する入力と接続されている。
【００４２】ところで、図４にはガンマ補正電圧と階調
データの関係が示されている。同図に示すように、ガン
マ補正電圧Vref0 〜Vref9 は共通電極電圧を中心にVref
0 〜Vref4 の正極性ガンマ補正電圧とVref5 〜Vref9 の
負極性ガンマ補正電圧に分けられて構成される。各ガン
マ補正電圧は使用する液晶材料の駆動電圧対光透過特性
(V-T特性）に近似し、階調特性を向上させる。たとえ
ば、階調データが"00H"の場合は、正極性ガンマ補正電
圧、負極性ガンマ補正電圧共に共通電極電圧に対し電位
差が最大になるように設定され、階調データが"FFH" の
場合は、反対に電位差が最小になるように設定される。
ただし、「H」 は16進数表示を示す。
データの関係が示されている。同図に示すように、ガン
マ補正電圧Vref0 〜Vref9 は共通電極電圧を中心にVref
0 〜Vref4 の正極性ガンマ補正電圧とVref5 〜Vref9 の
負極性ガンマ補正電圧に分けられて構成される。各ガン
マ補正電圧は使用する液晶材料の駆動電圧対光透過特性
(V-T特性）に近似し、階調特性を向上させる。たとえ
ば、階調データが"00H"の場合は、正極性ガンマ補正電
圧、負極性ガンマ補正電圧共に共通電極電圧に対し電位
差が最大になるように設定され、階調データが"FFH" の
場合は、反対に電位差が最小になるように設定される。
ただし、「H」 は16進数表示を示す。
【００４３】図１のD/A 変換回路18は図５に示すよう
に、入力端子128、129、130、131、132、133、134、135、136 お
よび137 を有し、入力端子128、129、130、131、132、133、13
4、135、136 および137 には、電圧線128、129、130、131、13
2、133、134、135、136 および137を通して上述した電源部
から電圧Vref0、Vref1、Vref2、Vref3、Vref4、Vref5、Vref6、
Vref7、Vref8 およびVref9 が供給される。
に、入力端子128、129、130、131、132、133、134、135、136 お
よび137 を有し、入力端子128、129、130、131、132、133、13
4、135、136 および137 には、電圧線128、129、130、131、13
2、133、134、135、136 および137を通して上述した電源部
から電圧Vref0、Vref1、Vref2、Vref3、Vref4、Vref5、Vref6、
Vref7、Vref8 およびVref9 が供給される。
【００４４】D/A 変換回路18はこの例ではＲ、Ｇおよび
Ｂ対応のD/A 変換回路を有し、このＲ、ＧおよびＢ対応
のD/A 変換回路はそれぞれ１〜ｎ列対応のD/A 変換回路
から構成されている。
Ｂ対応のD/A 変換回路を有し、このＲ、ＧおよびＢ対応
のD/A 変換回路はそれぞれ１〜ｎ列対応のD/A 変換回路
から構成されている。
【００４５】D/A 変換回路18のＲ、ＧおよびＢ対応のD/
A 変換回路のそれぞれ１〜ｎ列対応のD/A 変換回路は入
力バス126 から入力する階調電圧デコード信号SW1 〜SW
7 とSW1 バー〜SW7 バーに基づいて入力128 〜132 から
入力する電圧Vref0 〜Vref4より生成された正極性階調
電圧+V1 〜+V128 のいずれか１つを選択し、また入力バ
ス126 から入力する階調電圧デコード信号SW1 〜SW7 と
SW1 バー〜SW7 バーに基づいて入力133 〜137 から入力
する電圧Vref5 〜Vref9 より生成された-V1 〜-V129 の
負極性階調電圧のいずれか１つを選択し、奇数列の場合
は入力118 から入力する階調電圧選択信号EBN-ODD に基
づいてこれら選択した正極性階調電圧+V1 〜+V128 のい
ずれか１つ、-V1 〜-V129 の負極性階調電圧のいずれか
１つのいずれかを選択して出力バス140 に出力し、偶数
列の場合は入力120 から入力する階調電圧選択信号ENB-
EVENに基づいてこれら選択した正極性階調電圧+V1 〜+V
128 のいずれか１つ、-V1 〜-V129 の負極性階調電圧の
いずれか１つのいずれかを選択して出力バス140 に出力
する回路である。
A 変換回路のそれぞれ１〜ｎ列対応のD/A 変換回路は入
力バス126 から入力する階調電圧デコード信号SW1 〜SW
7 とSW1 バー〜SW7 バーに基づいて入力128 〜132 から
入力する電圧Vref0 〜Vref4より生成された正極性階調
電圧+V1 〜+V128 のいずれか１つを選択し、また入力バ
ス126 から入力する階調電圧デコード信号SW1 〜SW7 と
SW1 バー〜SW7 バーに基づいて入力133 〜137 から入力
する電圧Vref5 〜Vref9 より生成された-V1 〜-V129 の
負極性階調電圧のいずれか１つを選択し、奇数列の場合
は入力118 から入力する階調電圧選択信号EBN-ODD に基
づいてこれら選択した正極性階調電圧+V1 〜+V128 のい
ずれか１つ、-V1 〜-V129 の負極性階調電圧のいずれか
１つのいずれかを選択して出力バス140 に出力し、偶数
列の場合は入力120 から入力する階調電圧選択信号ENB-
EVENに基づいてこれら選択した正極性階調電圧+V1 〜+V
128 のいずれか１つ、-V1 〜-V129 の負極性階調電圧の
いずれか１つのいずれかを選択して出力バス140 に出力
する回路である。
【００４６】D/A 変換回路18について以下に詳述する。
図５には、奇数列対応のD/A 変換回路が示されている。
このD/A 変換回路は正極性階調電圧生成部50、負極性階
調電圧生成部52、正極性階調電圧生成部50により生成さ
れた正極性階調電圧を選択するスイッチ回路群54、負極
性階調電圧生成部52により生成された負極性階調電圧を
選択するスイッチ回路群56およびアナログスイッチ回路
SW-P、SW-N から構成されている。
図５には、奇数列対応のD/A 変換回路が示されている。
このD/A 変換回路は正極性階調電圧生成部50、負極性階
調電圧生成部52、正極性階調電圧生成部50により生成さ
れた正極性階調電圧を選択するスイッチ回路群54、負極
性階調電圧生成部52により生成された負極性階調電圧を
選択するスイッチ回路群56およびアナログスイッチ回路
SW-P、SW-N から構成されている。
【００４７】正極性階調電圧生成部50は入力端子128 〜
132 を通して電源部から送られる電圧Vref0 〜Vref4 を
受け、これら電圧Vref0 〜Vref4 から+V1 〜+V128 から
なる正極性階調電圧を生成する回路である。これら生成
された正極性階調電圧+V1 〜+V128 はスイッチ群54に送
られる。
132 を通して電源部から送られる電圧Vref0 〜Vref4 を
受け、これら電圧Vref0 〜Vref4 から+V1 〜+V128 から
なる正極性階調電圧を生成する回路である。これら生成
された正極性階調電圧+V1 〜+V128 はスイッチ群54に送
られる。
【００４８】また、負極性階調電圧生成部52は入力端子
133 〜137 を通して電源部から送られる電圧Vref5 〜Vr
ef9 を受け、これら電圧Vref5 〜Vref9 から-V1 〜-V12
9 からなる負極性階調電圧を生成する回路である。これ
ら生成された正極性階調電圧-V1 〜-V129 はスイッチ群
56に送られる。
133 〜137 を通して電源部から送られる電圧Vref5 〜Vr
ef9 を受け、これら電圧Vref5 〜Vref9 から-V1 〜-V12
9 からなる負極性階調電圧を生成する回路である。これ
ら生成された正極性階調電圧-V1 〜-V129 はスイッチ群
56に送られる。
【００４９】階調電圧生成法について詳述すると、電位
条件はVref0>Vref1>Vref2>Vref3>Vref4>Vref5>Vref6>Vr
ef7>Vref8>Vref9 とする。そして任意の抵抗数および抵
抗値により２点間(Vref0〜Vref1、Vref1 〜Vref2、Vref2
〜Vref3、Vref3 〜Vref4、Vref4 〜Vref5、Vref5 〜Vref6、
Vref6 〜Vref7、Vref7 〜Vref8、Vref8 〜Vref9)のガンマ
補正電圧を分圧して階調電圧を生成する。たとえば、+V
2 ラインの階調電圧の生成法について図６を用いて説明
すると、同図からVref0 とVref1 間の全抵抗値ΣR はΣ
R=R1+R2+R3+R4・・・+Rm となるから、したがって+V2 は+V
2=V1+(Vref0-Vref1)・R1/ΣR となる。
条件はVref0>Vref1>Vref2>Vref3>Vref4>Vref5>Vref6>Vr
ef7>Vref8>Vref9 とする。そして任意の抵抗数および抵
抗値により２点間(Vref0〜Vref1、Vref1 〜Vref2、Vref2
〜Vref3、Vref3 〜Vref4、Vref4 〜Vref5、Vref5 〜Vref6、
Vref6 〜Vref7、Vref7 〜Vref8、Vref8 〜Vref9)のガンマ
補正電圧を分圧して階調電圧を生成する。たとえば、+V
2 ラインの階調電圧の生成法について図６を用いて説明
すると、同図からVref0 とVref1 間の全抵抗値ΣR はΣ
R=R1+R2+R3+R4・・・+Rm となるから、したがって+V2 は+V
2=V1+(Vref0-Vref1)・R1/ΣR となる。
【００５０】スイッチ群54は正極性階調電圧生成部50か
ら送られる+V1、・・・、+V128 を選択する+V1、・・・、+V128 対
応のPMOSトランジスタからなるスイッチ回路から構成さ
れている。正極性階調電圧(+V1、・・・、+V128) のスイッチ
回路はPMOSトランジスタが直列に接続され、スイッチ
は"L" 信号が入力されると "オン" になる。
ら送られる+V1、・・・、+V128 を選択する+V1、・・・、+V128 対
応のPMOSトランジスタからなるスイッチ回路から構成さ
れている。正極性階調電圧(+V1、・・・、+V128) のスイッチ
回路はPMOSトランジスタが直列に接続され、スイッチ
は"L" 信号が入力されると "オン" になる。
【００５１】スイッチ群56は負極性階調電圧生成部52か
ら送られる-V1、・・・、-V129 を選択する-V1、・・・、-V129 対
応のNMOSトランジスタからなるスイッチ回路から構成さ
れている。負極性階調電圧(-V1、・・・、-V128) のスイッチ
回路はNMOSトランジスタが直列に接続され、スイッチ
は"H" 信号が入力されると "オン" になる。
ら送られる-V1、・・・、-V129 を選択する-V1、・・・、-V129 対
応のNMOSトランジスタからなるスイッチ回路から構成さ
れている。負極性階調電圧(-V1、・・・、-V128) のスイッチ
回路はNMOSトランジスタが直列に接続され、スイッチ
は"H" 信号が入力されると "オン" になる。
【００５２】たとえば階調データ変換回路12から出力さ
れる上位７ビットのデータがすべて"0" の場合は、レベ
ルシフト後のSW信号はSW1 〜SW7 がすべて"L" 信号、SW
1 バー〜SW7 バーはすべて"H" 信号となる。SW1 〜SW7
がすべて"L" 信号の時、正極性階調電圧スイッチ群54は
+V1 ラインのスイッチが "オン" 状態となり、+V1 の階
調電圧を選択する。SW1 バー〜SW7 バーがすべて"H" 信
号の時、負極性階調電圧スイッチ群56は-V1 ラインのス
イッチが "オン" 状態となり、かつSW129 バーが "オ
ン" 状態の時に-V1 の階調電圧を選択する。
れる上位７ビットのデータがすべて"0" の場合は、レベ
ルシフト後のSW信号はSW1 〜SW7 がすべて"L" 信号、SW
1 バー〜SW7 バーはすべて"H" 信号となる。SW1 〜SW7
がすべて"L" 信号の時、正極性階調電圧スイッチ群54は
+V1 ラインのスイッチが "オン" 状態となり、+V1 の階
調電圧を選択する。SW1 バー〜SW7 バーがすべて"H" 信
号の時、負極性階調電圧スイッチ群56は-V1 ラインのス
イッチが "オン" 状態となり、かつSW129 バーが "オ
ン" 状態の時に-V1 の階調電圧を選択する。
【００５３】また、スイッチSW129 バーがオンになる条
件については、図７を用いて以下に説明する。図７に
は、スイッチSW129 およびSW129 バーを制御する回路が
示されている。この回路は３入力アンドゲート60、62、6
6、 ２入力アンドゲート64、68、72およびインバータ70、74
から構成されている。
件については、図７を用いて以下に説明する。図７に
は、スイッチSW129 およびSW129 バーを制御する回路が
示されている。この回路は３入力アンドゲート60、62、6
6、 ２入力アンドゲート64、68、72およびインバータ70、74
から構成されている。
【００５４】図７に示すように、３入力アンドゲート60
の３つの入力にはシフトレジスタ回路10のレジスタSB7
〜SB5 の出力が、また３入力アンドゲート62の３つの入
力にはシフトレジスタ回路10のレジスタSB4 〜SB2 の出
力が、また２入力アンドゲート64の入力にはシフトレジ
スタ回路10のレジスタSB1 〜SB0 の出力がそれぞれ入力
される。アンドゲート60、62、64の出力は３入力アンドゲ
ート66に入力される。３入力アンドゲート66の出力は２
入力アンドゲート68と72の一方の入力に入力され、また
２入力アンドゲート68の他方の入力には階調データ変換
回路12のエクスクルシブオアゲート34の出力118 が入力
される。２入力アンドゲート68の出力はインバータ70に
入力される。２入力アンドゲート68の出力信号は信号SW
-129-ODDとして出力され、インバータ70の出力信号は信
号SW-129-ODDバーとして出力される。２入力アンドゲー
ト72の他方の入力には階調データ変換回路12のインバー
タ38の出力120 が入力される。２入力アンドゲート72の
出力はインバータ74に入力される。２入力アンドゲート
72の出力信号は信号SW-129-EVEN として出力され、イン
バータ74の出力信号は信号SW-129-EVEN バーとして出力
される。
の３つの入力にはシフトレジスタ回路10のレジスタSB7
〜SB5 の出力が、また３入力アンドゲート62の３つの入
力にはシフトレジスタ回路10のレジスタSB4 〜SB2 の出
力が、また２入力アンドゲート64の入力にはシフトレジ
スタ回路10のレジスタSB1 〜SB0 の出力がそれぞれ入力
される。アンドゲート60、62、64の出力は３入力アンドゲ
ート66に入力される。３入力アンドゲート66の出力は２
入力アンドゲート68と72の一方の入力に入力され、また
２入力アンドゲート68の他方の入力には階調データ変換
回路12のエクスクルシブオアゲート34の出力118 が入力
される。２入力アンドゲート68の出力はインバータ70に
入力される。２入力アンドゲート68の出力信号は信号SW
-129-ODDとして出力され、インバータ70の出力信号は信
号SW-129-ODDバーとして出力される。２入力アンドゲー
ト72の他方の入力には階調データ変換回路12のインバー
タ38の出力120 が入力される。２入力アンドゲート72の
出力はインバータ74に入力される。２入力アンドゲート
72の出力信号は信号SW-129-EVEN として出力され、イン
バータ74の出力信号は信号SW-129-EVEN バーとして出力
される。
【００５５】奇数列の場合はレジスタSB7 〜SB0 のいず
れかの出力が"0" になると、入力118 から入力する階調
電圧選択信号ENB-ODD がどのような状態にあろうと、出
力信号SW-129-ODDは"0" になり、出力信号SW-129-ODDバ
ーは"1" になる。出力信号SW-129-ODDが"0" になるとス
イッチ256DECはオフになり、出力信号SW-129-ODDバー
が"1" になるとスイッチ256DECバーはオンになる。出力
信号SW-129-ODDが"1" になるとスイッチ256DECはオンに
なり、スイッチ256DECバーはオフになる。
れかの出力が"0" になると、入力118 から入力する階調
電圧選択信号ENB-ODD がどのような状態にあろうと、出
力信号SW-129-ODDは"0" になり、出力信号SW-129-ODDバ
ーは"1" になる。出力信号SW-129-ODDが"0" になるとス
イッチ256DECはオフになり、出力信号SW-129-ODDバー
が"1" になるとスイッチ256DECバーはオンになる。出力
信号SW-129-ODDが"1" になるとスイッチ256DECはオンに
なり、スイッチ256DECバーはオフになる。
【００５６】また、レジスタSB7 〜SB0 のすべての出力
が"1" になり、かつ入力118 から入力する階調電圧選択
信号ENB-ODD が"1" （フレーム１では偶数ライン、フレ
ーム２では奇数ラインを示しているとき）になると、出
力信号SW-129-ODDは"1" になり、出力信号SW-129-ODDバ
ーは"0" になる。出力信号SW-129-ODDが"1" になると、
スイッチ256DECはオンになり、出力信号SW-129-ODDバー
が"0" になると、スイッチ256DECバーはオフになる。す
なわち、レジスタSB7 〜SB0 のすべての出力が"1" で、
選択信号ENB-ODD がフレーム１では偶数ライン、フレー
ム２では奇数ラインを示しているときは、スイッチ256D
ECがオンとなり、-V129 ラインが選択される。
が"1" になり、かつ入力118 から入力する階調電圧選択
信号ENB-ODD が"1" （フレーム１では偶数ライン、フレ
ーム２では奇数ラインを示しているとき）になると、出
力信号SW-129-ODDは"1" になり、出力信号SW-129-ODDバ
ーは"0" になる。出力信号SW-129-ODDが"1" になると、
スイッチ256DECはオンになり、出力信号SW-129-ODDバー
が"0" になると、スイッチ256DECバーはオフになる。す
なわち、レジスタSB7 〜SB0 のすべての出力が"1" で、
選択信号ENB-ODD がフレーム１では偶数ライン、フレー
ム２では奇数ラインを示しているときは、スイッチ256D
ECがオンとなり、-V129 ラインが選択される。
【００５７】スイッチ256DECバーをオフにする理由はレ
ジスタSB7 〜SB0 のすべての出力が"1" になったとき
に、加算回路B0〜B6のすべての出力が"0" になるため、
レジスタSB7 〜SB0 のすべての出力が"1" であるにもか
かわらず、レジスタSB7 〜SB0のすべての出力が"0" で
あったかのように、-V1 対応のNMOSスイッチ群をオンに
するためである。
ジスタSB7 〜SB0 のすべての出力が"1" になったとき
に、加算回路B0〜B6のすべての出力が"0" になるため、
レジスタSB7 〜SB0 のすべての出力が"1" であるにもか
かわらず、レジスタSB7 〜SB0のすべての出力が"0" で
あったかのように、-V1 対応のNMOSスイッチ群をオンに
するためである。
【００５８】なお、レジスタSB7 〜SB0 のすべての出力
が"1" であって、選択信号ENB-ODDが"0" （フレーム１
では奇数ライン、フレーム２では偶数ラインを示してい
るとき）であるときは、出力信号SW-129-ODDは"0" にな
り、スイッチ256DECをオフにする。オフにする理由は選
択信号ENB-ODD が"0" の期間は正極性階調電圧の選択期
間であり、±128Vラインが選択されているため-129V ラ
インをオフにする。
が"1" であって、選択信号ENB-ODDが"0" （フレーム１
では奇数ライン、フレーム２では偶数ラインを示してい
るとき）であるときは、出力信号SW-129-ODDは"0" にな
り、スイッチ256DECをオフにする。オフにする理由は選
択信号ENB-ODD が"0" の期間は正極性階調電圧の選択期
間であり、±128Vラインが選択されているため-129V ラ
インをオフにする。
【００５９】偶数列の場合はレジスタSB7 〜SB0 のいず
れかの出力が"0" になると入力120から入力する階調電
圧選択信号ENB-EVENがどのような状態にあろうと、出力
信号SW-129-EVEN は"0" になり、出力信号SW-129-EVEN
バーは"1" になる。出力信号SW-129-EVEN が"0" になる
と、スイッチ256DECはオフになり、出力信号SW-129-EVE
N バーが"1" になると、スイッチ256DECバーはオンにな
る。出力信号SW-129-EVEN が"1" になると、スイッチ25
6DECはオンになり、出力信号SW-129-EVEN バーが"0" に
なると、スイッチ256DECバーはオフになる。
れかの出力が"0" になると入力120から入力する階調電
圧選択信号ENB-EVENがどのような状態にあろうと、出力
信号SW-129-EVEN は"0" になり、出力信号SW-129-EVEN
バーは"1" になる。出力信号SW-129-EVEN が"0" になる
と、スイッチ256DECはオフになり、出力信号SW-129-EVE
N バーが"1" になると、スイッチ256DECバーはオンにな
る。出力信号SW-129-EVEN が"1" になると、スイッチ25
6DECはオンになり、出力信号SW-129-EVEN バーが"0" に
なると、スイッチ256DECバーはオフになる。
【００６０】またレジスタSB7 〜SB0 のすべての出力
が"1" になり、かつ入力120 から入力する階調電圧選択
信号ENB-EVENが"1" （フレーム１では奇数ライン、フレ
ーム２では偶数ラインを示しているとき）になると、出
力信号SW-129-EVEN は"1" になり、出力信号SW-129-EVE
N バーは"0" になる。出力信号SW-129-EVEN が"1" にな
ると、スイッチ256DECはオンになり、出力信号SW-129-E
VEN バーが"0" になると、スイッチ256DECバーはオフに
なる。すなわち、レジスタSB7 〜SB0 のすべての出力
が"1" で、選択信号ENB-EVENがフレーム１では奇数ライ
ン、フレーム２では偶数ラインを示しているときは、ス
イッチ256DECがオンとなり、-V129 ラインが選択され
る。
が"1" になり、かつ入力120 から入力する階調電圧選択
信号ENB-EVENが"1" （フレーム１では奇数ライン、フレ
ーム２では偶数ラインを示しているとき）になると、出
力信号SW-129-EVEN は"1" になり、出力信号SW-129-EVE
N バーは"0" になる。出力信号SW-129-EVEN が"1" にな
ると、スイッチ256DECはオンになり、出力信号SW-129-E
VEN バーが"0" になると、スイッチ256DECバーはオフに
なる。すなわち、レジスタSB7 〜SB0 のすべての出力
が"1" で、選択信号ENB-EVENがフレーム１では奇数ライ
ン、フレーム２では偶数ラインを示しているときは、ス
イッチ256DECがオンとなり、-V129 ラインが選択され
る。
【００６１】スイッチ群54の+V1 〜+V128 対応のスイッ
チ回路のいずれか１つのスイッチ回路により選択された
階調電圧はアナログスイッチ回路SW-Pの入力に送られ
る。またスイッチ群56の-V1 〜-V129 対応のスイッチ回
路のいずれか１つのスイッチ回路により選択された階調
電圧はアナログスイッチ回路SW-Nの入力に送られる。
チ回路のいずれか１つのスイッチ回路により選択された
階調電圧はアナログスイッチ回路SW-Pの入力に送られ
る。またスイッチ群56の-V1 〜-V129 対応のスイッチ回
路のいずれか１つのスイッチ回路により選択された階調
電圧はアナログスイッチ回路SW-Nの入力に送られる。
【００６２】奇数列の場合は、アナログスイッチ回路SW
-PおよびSW-Nの制御入力には信号線118 を通して階調電
圧選択信号ENB-ODD が送られ、また偶数列の場合は、ア
ナログスイッチ回路SW-PおよびSW-Nの制御入力には信号
線120 を通して階調電圧選択信号ENB-EVENが送られる。
奇数列の場合も偶数列の場合も、アナログスイッチ回路
SW-PおよびSW-Nの出力は接続され、さらにこの接続され
た出力は対応する出力回路20の出力バッファ回路の入力
と接続されている（図５）。
-PおよびSW-Nの制御入力には信号線118 を通して階調電
圧選択信号ENB-ODD が送られ、また偶数列の場合は、ア
ナログスイッチ回路SW-PおよびSW-Nの制御入力には信号
線120 を通して階調電圧選択信号ENB-EVENが送られる。
奇数列の場合も偶数列の場合も、アナログスイッチ回路
SW-PおよびSW-Nの出力は接続され、さらにこの接続され
た出力は対応する出力回路20の出力バッファ回路の入力
と接続されている（図５）。
【００６３】奇数列の場合であって、アナログスイッチ
回路SW-PおよびSW-Nの制御入力に選択信号ENB-ODD が入
力した場合、その選択信号ENB-ODD の論理レベルが"L"
つまり"0" であるときはアナログスイッチ回路SW-Pはオ
ンになり、アナログスイッチ回路SW-Nはオフになる。し
たがってアナログスイッチ回路SW-Pの出力からは選択さ
れた正極性階調電圧が出力される。また選択信号ENB-OD
D の論理レベルが"H"つまり"1" であるときはアナログ
スイッチ回路SW-Pはオフになり、アナログスイッチ回路
SW-Nはオンになる。したがってアナログスイッチ回路SW
-Nの出力からは選択された負極性階調電圧が出力され
る。
回路SW-PおよびSW-Nの制御入力に選択信号ENB-ODD が入
力した場合、その選択信号ENB-ODD の論理レベルが"L"
つまり"0" であるときはアナログスイッチ回路SW-Pはオ
ンになり、アナログスイッチ回路SW-Nはオフになる。し
たがってアナログスイッチ回路SW-Pの出力からは選択さ
れた正極性階調電圧が出力される。また選択信号ENB-OD
D の論理レベルが"H"つまり"1" であるときはアナログ
スイッチ回路SW-Pはオフになり、アナログスイッチ回路
SW-Nはオンになる。したがってアナログスイッチ回路SW
-Nの出力からは選択された負極性階調電圧が出力され
る。
【００６４】偶数列の場合であって、アナログスイッチ
回路SW-PおよびSW-Nの制御入力に選択信号ENB-EVENが入
力した場合、その選択信号ENB-EVENの論理レベルが"L"
であるときはアナログスイッチ回路SW-Pはオンになり、
アナログスイッチ回路SW-Nはオフになる。したがってア
ナログスイッチ回路SW-Pの出力からは選択された正極性
階調電圧が出力される。また選択信号ENB-EVENの論理レ
ベルが"H" であるときはアナログスイッチ回路SW-Pはオ
フになり、アナログスイッチ回路SW-Nはオンになる。し
たがってアナログスイッチ回路SW-Nの出力からは選択さ
れた負極性階調電圧が出力される。
回路SW-PおよびSW-Nの制御入力に選択信号ENB-EVENが入
力した場合、その選択信号ENB-EVENの論理レベルが"L"
であるときはアナログスイッチ回路SW-Pはオンになり、
アナログスイッチ回路SW-Nはオフになる。したがってア
ナログスイッチ回路SW-Pの出力からは選択された正極性
階調電圧が出力される。また選択信号ENB-EVENの論理レ
ベルが"H" であるときはアナログスイッチ回路SW-Pはオ
フになり、アナログスイッチ回路SW-Nはオンになる。し
たがってアナログスイッチ回路SW-Nの出力からは選択さ
れた負極性階調電圧が出力される。
【００６５】上述からわかるように、D/A 変換回路18か
らは疑似階調表示を行なうための液晶セル１を駆動する
ための階調電圧が出力される。図９〜図14を用いて疑似
階調駆動法を以下に説明する。
らは疑似階調表示を行なうための液晶セル１を駆動する
ための階調電圧が出力される。図９〜図14を用いて疑似
階調駆動法を以下に説明する。
【００６６】図９および図10には、画像データと階調電
圧レベルの関係が示されている。図９からわかるよう
に、この例では階調レベルが偶数のときに疑似階調表示
を行なうための階調電圧レベルが生成される。すなわ
ち、たとえば階調レベル２のときには、正極性階調電圧
+V1 と負極性階調電圧-V2 が生成される。
圧レベルの関係が示されている。図９からわかるよう
に、この例では階調レベルが偶数のときに疑似階調表示
を行なうための階調電圧レベルが生成される。すなわ
ち、たとえば階調レベル２のときには、正極性階調電圧
+V1 と負極性階調電圧-V2 が生成される。
【００６７】なお、この例では階調レベル２のときに、
正極性階調電圧+V1 と負極性階調電圧-V2 を生成するよ
うにしたが、正極性側で階調電圧+V2 を負極性側で階調
電圧-V1 を生成するようにしてもよい。このようなこと
は階調レベル２以外の偶数の階調レベルについてもいえ
る。
正極性階調電圧+V1 と負極性階調電圧-V2 を生成するよ
うにしたが、正極性側で階調電圧+V2 を負極性側で階調
電圧-V1 を生成するようにしてもよい。このようなこと
は階調レベル２以外の偶数の階調レベルについてもいえ
る。
【００６８】図11には、データ信号線駆動回路８から出
力される駆動信号の波形が示され、図12、図13および図
14には、図11に示す階調レベル１、階調レベル２、階調
レベル256 に対応する走査信号線駆動回路２の一部出力
端子(S1 〜S3) におけるデータ信号線駆動回路８の一部
出力端子(O1 〜O3) の階調電圧が示されている。
力される駆動信号の波形が示され、図12、図13および図
14には、図11に示す階調レベル１、階調レベル２、階調
レベル256 に対応する走査信号線駆動回路２の一部出力
端子(S1 〜S3) におけるデータ信号線駆動回路８の一部
出力端子(O1 〜O3) の階調電圧が示されている。
【００６９】図11〜図14などを参照し、データ信号線駆
動回路８の奇数出力端子(O1、O3、・・)に注目して疑似階調
表示について説明する。前にも少し触れたように、疑似
階調表示法はフレーム１とフレーム２の２フレーム期間
を利用して、液晶表示素子５からの光透過量を空間的に
平均化して表示するものである。
動回路８の奇数出力端子(O1、O3、・・)に注目して疑似階調
表示について説明する。前にも少し触れたように、疑似
階調表示法はフレーム１とフレーム２の２フレーム期間
を利用して、液晶表示素子５からの光透過量を空間的に
平均化して表示するものである。
【００７０】すなわち、たとえば階調レベル１は入力画
像データの１ドット８ビットのデータがすべて"0" の場
合であり、図12からわかるように、たとえばフレーム
１、奇数ライン、奇数列では正極性階調電圧の最大電圧
値+V1 が選択されて液晶表示素子５に印加され、フレー
ム２、奇数ライン、奇数列では負極性階調電圧の最大電
圧値-V1 が選択されて液晶表示素子５に印加される。液
晶表示素子５は２フレーム間で±V1電圧で交流駆動され
る。これにより液晶表示素子５からは階調レベル１の光
透過量が得られる。
像データの１ドット８ビットのデータがすべて"0" の場
合であり、図12からわかるように、たとえばフレーム
１、奇数ライン、奇数列では正極性階調電圧の最大電圧
値+V1 が選択されて液晶表示素子５に印加され、フレー
ム２、奇数ライン、奇数列では負極性階調電圧の最大電
圧値-V1 が選択されて液晶表示素子５に印加される。液
晶表示素子５は２フレーム間で±V1電圧で交流駆動され
る。これにより液晶表示素子５からは階調レベル１の光
透過量が得られる。
【００７１】階調レベル２では２フレームの期間を利用
して疑似階調表示を行なうために疑似階調駆動が行なわ
れる。階調レベル２は入力画像データの１ドット８ビッ
トのデータのうち最下位ビットのデータが"1" で、それ
より上位の７ビットのデータが"0" の場合であり、図13
からわかるように、たとえばフレーム１、奇数ライン、
奇数列では正極性階調電圧の最大電圧値+V1 が選択され
て液晶表示素子５に印加され、フレーム２、奇数ライ
ン、奇数列では負極性階調電圧値-V2 が選択されて液晶
表示素子５に印加される。この場合、フレーム１の期間
では液晶表示素子５からは階調レベル１の光透過量が得
られ、フレーム２の期間では液晶表示素子５からは階調
レベル３の光透過量が得られる。２フレーム期間での光
透過量の平均は階調レベル１と階調レベル３のほぼ中間
つまり階調レベル２となる。
して疑似階調表示を行なうために疑似階調駆動が行なわ
れる。階調レベル２は入力画像データの１ドット８ビッ
トのデータのうち最下位ビットのデータが"1" で、それ
より上位の７ビットのデータが"0" の場合であり、図13
からわかるように、たとえばフレーム１、奇数ライン、
奇数列では正極性階調電圧の最大電圧値+V1 が選択され
て液晶表示素子５に印加され、フレーム２、奇数ライ
ン、奇数列では負極性階調電圧値-V2 が選択されて液晶
表示素子５に印加される。この場合、フレーム１の期間
では液晶表示素子５からは階調レベル１の光透過量が得
られ、フレーム２の期間では液晶表示素子５からは階調
レベル３の光透過量が得られる。２フレーム期間での光
透過量の平均は階調レベル１と階調レベル３のほぼ中間
つまり階調レベル２となる。
【００７２】同様にして階調レベル３の場合は、たとえ
ばフレーム１、奇数ライン、奇数列では正極性階調電圧
値+V2 が選択されて液晶表示素子５に印加され、フレー
ム２、奇数ライン、奇数列では負極性階調電圧値-V2 が
選択されて液晶表示素子５に印加される。この場合、液
晶表示素子５は２フレーム間で±V2電圧で交流駆動され
る。これにより液晶表示素子５からは階調レベル３の光
透過量が得られる。
ばフレーム１、奇数ライン、奇数列では正極性階調電圧
値+V2 が選択されて液晶表示素子５に印加され、フレー
ム２、奇数ライン、奇数列では負極性階調電圧値-V2 が
選択されて液晶表示素子５に印加される。この場合、液
晶表示素子５は２フレーム間で±V2電圧で交流駆動され
る。これにより液晶表示素子５からは階調レベル３の光
透過量が得られる。
【００７３】以後の奇数および偶数の階調レベルについ
ても上記の方法により所定の光透過量が得られる。そし
て、最後の階調レベル256 の場合は入力画像データの１
ドット８ビットのデータがすべて"1" であり、図14から
わかるように、たとえばフレーム１、奇数ライン、奇数
列では正極性階調電圧の最小電圧値+V128 が選択されて
液晶表示素子５に印加され、フレーム２、奇数ライン、
奇数列では負極性階調電圧の最小電圧値-V129 が選択さ
れて液晶表示素子５に印加される。この場合、フレーム
１の期間では液晶表示素子５からは階調レベル255 の光
透過量が得られ、フレーム２の期間では液晶表示素子５
からは階調レベル257 の光透過量が得られる。２フレー
ム期間での光透過量の平均は階調レベル255 と階調レベ
ル257 の中間つまり階調レベル256 となる。
ても上記の方法により所定の光透過量が得られる。そし
て、最後の階調レベル256 の場合は入力画像データの１
ドット８ビットのデータがすべて"1" であり、図14から
わかるように、たとえばフレーム１、奇数ライン、奇数
列では正極性階調電圧の最小電圧値+V128 が選択されて
液晶表示素子５に印加され、フレーム２、奇数ライン、
奇数列では負極性階調電圧の最小電圧値-V129 が選択さ
れて液晶表示素子５に印加される。この場合、フレーム
１の期間では液晶表示素子５からは階調レベル255 の光
透過量が得られ、フレーム２の期間では液晶表示素子５
からは階調レベル257 の光透過量が得られる。２フレー
ム期間での光透過量の平均は階調レベル255 と階調レベ
ル257 の中間つまり階調レベル256 となる。
【００７４】なお、データ信号線駆動回路８の偶数出力
端子(O2、O4、・・)の場合は、図９および図12〜図14からわ
かるように、上記奇数の場合の動作とは逆の動作とな
る。すなわちフレーム１、奇数ラインでは負極性階調電
圧が選択されて液晶表示素子５に印加され、フレーム
２、奇数ラインでは正極性階調電圧が選択されて液晶表
示素子５に印加される。
端子(O2、O4、・・)の場合は、図９および図12〜図14からわ
かるように、上記奇数の場合の動作とは逆の動作とな
る。すなわちフレーム１、奇数ラインでは負極性階調電
圧が選択されて液晶表示素子５に印加され、フレーム
２、奇数ラインでは正極性階調電圧が選択されて液晶表
示素子５に印加される。
【００７５】出力回路20はこの例ではＲ、ＧおよびＢ対
応の出力回路を有し、これらＲ、ＧおよびＢ対応の出力
回路は１〜ｎ列対応の出力回路を有している。Ｒ、Ｇお
よびＢ対応の出力回路の１〜ｎ列対応の出力回路は対応
する上記Ｒ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列
対応のD/A 変換回路から信号バス140 を通して送られる
正極性階調電圧または負極性階調電圧をバッファアンプ
して信号バス142 に出力するバッファ回路である。出力
回路20によりバッファアンプされた正極性階調電圧また
は負極性階調電圧は信号バス142 、つまりＹ電極線(Y1、
・・・、Yn) を通して液晶セル１に送られる。液晶セル１は
これにより疑似階調表示を行なうことができる。
応の出力回路を有し、これらＲ、ＧおよびＢ対応の出力
回路は１〜ｎ列対応の出力回路を有している。Ｒ、Ｇお
よびＢ対応の出力回路の１〜ｎ列対応の出力回路は対応
する上記Ｒ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列
対応のD/A 変換回路から信号バス140 を通して送られる
正極性階調電圧または負極性階調電圧をバッファアンプ
して信号バス142 に出力するバッファ回路である。出力
回路20によりバッファアンプされた正極性階調電圧また
は負極性階調電圧は信号バス142 、つまりＹ電極線(Y1、
・・・、Yn) を通して液晶セル１に送られる。液晶セル１は
これにより疑似階調表示を行なうことができる。
【００７６】動作を説明する。たとえばＸ電極線X1を駆
動する駆動信号に同期してＲ、ＧおよびＢフレームメモ
リから階調レベル１（各ドットの８ビットのデータがす
べて"0" ）のＲ、ＧおよびＢデータがデータ信号線駆動
回路８の入力端子100、102 および104 に送られ、続いて
Ｘ電極線X2を駆動する駆動信号に同期してＲ、Ｇおよび
Ｂフレームメモリから階調レベル２（各ドットの８ビッ
トのデータのうち最下位ビットのデータが"1" それ以外
の上位の７ビットのデータが"0" ）のＲ、ＧおよびＢデ
ータが駆動回路８の入力端子100、102 および104 に送ら
れる場合の動作を説明する。
動する駆動信号に同期してＲ、ＧおよびＢフレームメモ
リから階調レベル１（各ドットの８ビットのデータがす
べて"0" ）のＲ、ＧおよびＢデータがデータ信号線駆動
回路８の入力端子100、102 および104 に送られ、続いて
Ｘ電極線X2を駆動する駆動信号に同期してＲ、Ｇおよび
Ｂフレームメモリから階調レベル２（各ドットの８ビッ
トのデータのうち最下位ビットのデータが"1" それ以外
の上位の７ビットのデータが"0" ）のＲ、ＧおよびＢデ
ータが駆動回路８の入力端子100、102 および104 に送ら
れる場合の動作を説明する。
【００７７】入力端子100、102 および104 に入力した階
調レベル１のＲ、ＧおよびＢデータは駆動回路８のシフ
トレジスタ回路10のＲ、ＧおよびＢ対応のシフトレジス
タ回路に送られる。Ｒ、ＧおよびＢ対応のシフトレジス
タ回路の１〜ｎ列対応の８ビットからなるレジスタは制
御信号発生回路から入力端子106 および108 を通して送
られるスタート信号EUおよびクロック信号CPに応動して
入力した階調レベル１のＲ、ＧおよびＢデータつまり"
0" のデータを蓄積する。蓄積した"0" のデータはパラ
レルに信号バス110 を通して対応する駆動回路８の階調
データ変換回路12のＲ、ＧおよびＢ対応の階調データ変
換回路の１〜ｎ列対応の加算装置に送られる。これによ
り奇数列および偶数列の加算装置の７桁の加算回路B0〜
B6の被加数端子Y0〜Y6に上位７ビットの"0" のデータが
送られる。
調レベル１のＲ、ＧおよびＢデータは駆動回路８のシフ
トレジスタ回路10のＲ、ＧおよびＢ対応のシフトレジス
タ回路に送られる。Ｒ、ＧおよびＢ対応のシフトレジス
タ回路の１〜ｎ列対応の８ビットからなるレジスタは制
御信号発生回路から入力端子106 および108 を通して送
られるスタート信号EUおよびクロック信号CPに応動して
入力した階調レベル１のＲ、ＧおよびＢデータつまり"
0" のデータを蓄積する。蓄積した"0" のデータはパラ
レルに信号バス110 を通して対応する駆動回路８の階調
データ変換回路12のＲ、ＧおよびＢ対応の階調データ変
換回路の１〜ｎ列対応の加算装置に送られる。これによ
り奇数列および偶数列の加算装置の７桁の加算回路B0〜
B6の被加数端子Y0〜Y6に上位７ビットの"0" のデータが
送られる。
【００７８】奇数列の加算装置について説明すると、上
位７ビットの"0" のデータが送られるに並行して、不一
致回路34には制御信号発生回路から入力端子112 および
114を通してフレーム信号FRM およびライン信号Ｍが送
られる。不一致回路34はそれら信号の不一致を検出し、
その出力から階調電圧選択信号ENB-ODD を出力する。選
択信号ENB-ODD はアンドゲート36の一方の入力に送られ
る。また、アンドゲート36の他方の入力にはシフトレジ
スタ回路10から最下位ビットの"0" のデータが送られ
る。
位７ビットの"0" のデータが送られるに並行して、不一
致回路34には制御信号発生回路から入力端子112 および
114を通してフレーム信号FRM およびライン信号Ｍが送
られる。不一致回路34はそれら信号の不一致を検出し、
その出力から階調電圧選択信号ENB-ODD を出力する。選
択信号ENB-ODD はアンドゲート36の一方の入力に送られ
る。また、アンドゲート36の他方の入力にはシフトレジ
スタ回路10から最下位ビットの"0" のデータが送られ
る。
【００７９】これによりアンドゲート36からは"0" のデ
ータが出力され加算回路B0の加数端子X0に送られる。加
算回路B0の加数端子X0に"0" のデータが送られると、７
桁の加算回路B0〜B6はそれぞれ加算を行なって、それら
出力から"0" のデータを出力する。すなわち、入力画像
データの最下位ビットのデータが"0" である場合には最
下位ビット以外の上位の７ビットのデータがそのまま加
算回路B0〜B6から出力される。
ータが出力され加算回路B0の加数端子X0に送られる。加
算回路B0の加数端子X0に"0" のデータが送られると、７
桁の加算回路B0〜B6はそれぞれ加算を行なって、それら
出力から"0" のデータを出力する。すなわち、入力画像
データの最下位ビットのデータが"0" である場合には最
下位ビット以外の上位の７ビットのデータがそのまま加
算回路B0〜B6から出力される。
【００８０】偶数列の加算装置について説明すると、不
一致回路34出力の選択信号ENB-ODDはアンドゲート36に
より反転され選択信号ENB-EVENとしてアンドゲート36の
一方の入力に送られる。また、アンドゲート36の他方の
入力にはシフトレジスタ回路10から最下位ビットの"0"
のデータが送られる。これによりアンドゲート36から
は"0" のデータが出力され加算回路B0の加数端子X0に送
られる。加算回路B0の加数端子X0に"0" のデータが送ら
れると、７桁の加算回路B0〜B6はそれぞれ加算を行なっ
て、それら出力から"0" のデータを出力する。すなわ
ち、偶数列の場合も奇数列と同様に、入力画像データの
最下位ビットのデータが"0" である場合には最下位ビッ
ト以外の上位の７ビットのデータがそのまま加算回路B0
〜B6から出力される。
一致回路34出力の選択信号ENB-ODDはアンドゲート36に
より反転され選択信号ENB-EVENとしてアンドゲート36の
一方の入力に送られる。また、アンドゲート36の他方の
入力にはシフトレジスタ回路10から最下位ビットの"0"
のデータが送られる。これによりアンドゲート36から
は"0" のデータが出力され加算回路B0の加数端子X0に送
られる。加算回路B0の加数端子X0に"0" のデータが送ら
れると、７桁の加算回路B0〜B6はそれぞれ加算を行なっ
て、それら出力から"0" のデータを出力する。すなわ
ち、偶数列の場合も奇数列と同様に、入力画像データの
最下位ビットのデータが"0" である場合には最下位ビッ
ト以外の上位の７ビットのデータがそのまま加算回路B0
〜B6から出力される。
【００８１】階調データ変換回路12のＲ、ＧおよびＢ対
応の階調データ変換回路の１〜ｎ列対応の加算装置から
出力される上位７ビットの"0" のデータは信号バス116
を介して対応するラッチ回路14のＲ、ＧおよびＢ対応の
ラッチ回路に送られる。Ｒ、ＧおよびＢ対応のラッチ回
路の１〜ｎ列対応のレジスタLB0 〜LB6 は制御信号発生
回路から入力端子122 を通して送られるロード信号によ
り入力バス116 から入力するＲ、ＧおよびＢデータ"0"
のデータを格納する。この格納された"0" のデータはラ
ッチ回路14のＲ、ＧおよびＢ対応のバッファ回路に送ら
れる。
応の階調データ変換回路の１〜ｎ列対応の加算装置から
出力される上位７ビットの"0" のデータは信号バス116
を介して対応するラッチ回路14のＲ、ＧおよびＢ対応の
ラッチ回路に送られる。Ｒ、ＧおよびＢ対応のラッチ回
路の１〜ｎ列対応のレジスタLB0 〜LB6 は制御信号発生
回路から入力端子122 を通して送られるロード信号によ
り入力バス116 から入力するＲ、ＧおよびＢデータ"0"
のデータを格納する。この格納された"0" のデータはラ
ッチ回路14のＲ、ＧおよびＢ対応のバッファ回路に送ら
れる。
【００８２】Ｒ、ＧおよびＢ対応のバッファ回路は上位
７ビットのデータをバッファアンプして階調電圧デコー
ド信号SW1 〜SW7 とし、また反転バッファアンプして階
調電圧デコード信号SW1 バー〜SW7 バーとし、これら信
号を信号バス124 を通して対応する駆動回路８のレベル
シフト回路16のＲ、ＧおよびＢ対応のレベルシフト回路
16の１〜ｎ列対応のレベルシフト回路に送る。
７ビットのデータをバッファアンプして階調電圧デコー
ド信号SW1 〜SW7 とし、また反転バッファアンプして階
調電圧デコード信号SW1 バー〜SW7 バーとし、これら信
号を信号バス124 を通して対応する駆動回路８のレベル
シフト回路16のＲ、ＧおよびＢ対応のレベルシフト回路
16の１〜ｎ列対応のレベルシフト回路に送る。
【００８３】Ｒ、ＧおよびＢ対応のレベルシフト回路16
の１〜ｎ列対応のレベルシフト回路は入力バス124 から
入力するTTL レベルの階調電圧デコード信号SW1 〜SW7
およびSW1 バー〜SW7 バーをMOS レベルの階調電圧デコ
ード信号SW1 〜SW7 およびSW1 バー〜SW7 バーに変換
し、これら変換した信号を信号バス126 を通して対応す
るD/A 変換回路18のＲ、ＧおよびＢ対応のD/A 変換回路
の１〜ｎ列対応のD/A 変換回路に送る。
の１〜ｎ列対応のレベルシフト回路は入力バス124 から
入力するTTL レベルの階調電圧デコード信号SW1 〜SW7
およびSW1 バー〜SW7 バーをMOS レベルの階調電圧デコ
ード信号SW1 〜SW7 およびSW1 バー〜SW7 バーに変換
し、これら変換した信号を信号バス126 を通して対応す
るD/A 変換回路18のＲ、ＧおよびＢ対応のD/A 変換回路
の１〜ｎ列対応のD/A 変換回路に送る。
【００８４】Ｒ、ＧおよびＢ対応のD/A 変換回路の１〜
ｎ列対応のD/A 変換回路のスイッチ群54と56にはMOS レ
ベル"0" または"1" の階調電圧デコード信号SW1 バー〜
SW7バーと階調電圧デコード信号SW1 〜SW7 が送られ
る。
ｎ列対応のD/A 変換回路のスイッチ群54と56にはMOS レ
ベル"0" または"1" の階調電圧デコード信号SW1 バー〜
SW7バーと階調電圧デコード信号SW1 〜SW7 が送られ
る。
【００８５】これによりスイッチ群54の+V1 ラインに接
続されるスイッチSW1 〜SW7 がオンとなり階調電圧+V1
が選択され、この選択された階調電圧+V1 はアナログス
イッチ回路SW-Pに送られる。またスイッチ群56の-V1 ラ
インに接続されるスイッチ256DECがオンとなり、かつス
イッチSW1 バー〜SW7 バーがオンとなるから階調電圧-V
1 が選択され、この選択された階調電圧-V1 はアナログ
スイッチ回路SW-Nに送られる。
続されるスイッチSW1 〜SW7 がオンとなり階調電圧+V1
が選択され、この選択された階調電圧+V1 はアナログス
イッチ回路SW-Pに送られる。またスイッチ群56の-V1 ラ
インに接続されるスイッチ256DECがオンとなり、かつス
イッチSW1 バー〜SW7 バーがオンとなるから階調電圧-V
1 が選択され、この選択された階調電圧-V1 はアナログ
スイッチ回路SW-Nに送られる。
【００８６】奇数列のアナログスイッチ回路SW-Pおよび
SW-Nには信号線118 を通して選択信号ENB-ODD が入力さ
れるから、フレーム１のＸ電極線X1の走査期間ではアナ
ログスイッチ回路SW-Pがオンとなり、アナログスイッチ
回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出
力から階調電圧+V1 が出力される。また、偶数列のアナ
ログスイッチ回路SW-PおよびSW-Nには信号線120 を通し
て選択信号ENB-EVENが入力されるから、フレーム１のＸ
電極線X1の走査期間ではアナログスイッチ回路SW-Pがオ
フとなり、アナログスイッチ回路SW-Nがオンとなり、ア
ナログスイッチ回路SW-Nの出力から階調電圧-V1 が出力
される。
SW-Nには信号線118 を通して選択信号ENB-ODD が入力さ
れるから、フレーム１のＸ電極線X1の走査期間ではアナ
ログスイッチ回路SW-Pがオンとなり、アナログスイッチ
回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出
力から階調電圧+V1 が出力される。また、偶数列のアナ
ログスイッチ回路SW-PおよびSW-Nには信号線120 を通し
て選択信号ENB-EVENが入力されるから、フレーム１のＸ
電極線X1の走査期間ではアナログスイッチ回路SW-Pがオ
フとなり、アナログスイッチ回路SW-Nがオンとなり、ア
ナログスイッチ回路SW-Nの出力から階調電圧-V1 が出力
される。
【００８７】また奇数列のアナログスイッチ回路SW-Pお
よびSW-Nには信号線118 を通して選択信号ENB-ODD が入
力されるから、フレーム２のＸ電極線X1の走査期間では
アナログスイッチ回路SW-Pがオフとなり、アナログスイ
ッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-N
の出力から階調電圧-V1 が出力される。また、偶数列の
アナログスイッチ回路SW-PおよびSW-Nには信号線120 を
通して選択信号ENB-EVENが入力されるから、フレーム２
のＸ電極線X1の走査期間ではアナログスイッチ回路SW-P
がオンとなり、アナログスイッチ回路SW-Nがオフとな
り、アナログスイッチ回路SW-Pの出力から階調電圧+V1
が出力される。
よびSW-Nには信号線118 を通して選択信号ENB-ODD が入
力されるから、フレーム２のＸ電極線X1の走査期間では
アナログスイッチ回路SW-Pがオフとなり、アナログスイ
ッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-N
の出力から階調電圧-V1 が出力される。また、偶数列の
アナログスイッチ回路SW-PおよびSW-Nには信号線120 を
通して選択信号ENB-EVENが入力されるから、フレーム２
のＸ電極線X1の走査期間ではアナログスイッチ回路SW-P
がオンとなり、アナログスイッチ回路SW-Nがオフとな
り、アナログスイッチ回路SW-Pの出力から階調電圧+V1
が出力される。
【００８８】これら選択された階調電圧+V1 および-V1
は信号バス140 を通して出力回路20のＲ、ＧおよびＢ対
応の出力回路に送られ、これら出力回路によりバッファ
アンプされた階調電圧+V1 および-V1 はＲ、ＧおよびＢ
対応のＹ電極線を通して液晶セル１に送られる。これに
より液晶セル１はＸ電極線X1に階調レベル１の映像を表
示する。
は信号バス140 を通して出力回路20のＲ、ＧおよびＢ対
応の出力回路に送られ、これら出力回路によりバッファ
アンプされた階調電圧+V1 および-V1 はＲ、ＧおよびＢ
対応のＹ電極線を通して液晶セル１に送られる。これに
より液晶セル１はＸ電極線X1に階調レベル１の映像を表
示する。
【００８９】この表示が終了すると、次にＸ電極線X2を
駆動する駆動信号に同期してＲ、ＧおよびＢフレームメ
モリから階調レベル２のＲ、ＧおよびＢデータが駆動回
路８の入力端子100、102 および104 に送られる。入力端
子100、102 および104 に送られたデータはシフトレジス
タ回路10に送られる。シフトレジスタ回路10は入力画像
データの上位７ビットの"0" のデータを階調データ変換
回路12の奇数列および偶数列の加算装置の７桁の加算回
路B0〜B6の被加数端子Y0〜Y6に送る。
駆動する駆動信号に同期してＲ、ＧおよびＢフレームメ
モリから階調レベル２のＲ、ＧおよびＢデータが駆動回
路８の入力端子100、102 および104 に送られる。入力端
子100、102 および104 に送られたデータはシフトレジス
タ回路10に送られる。シフトレジスタ回路10は入力画像
データの上位７ビットの"0" のデータを階調データ変換
回路12の奇数列および偶数列の加算装置の７桁の加算回
路B0〜B6の被加数端子Y0〜Y6に送る。
【００９０】奇数列の加算装置について説明すると、選
択信号ENB-ODD はアンドゲート36の一方の入力に送られ
る。また、アンドゲート36の他方の入力にはシフトレジ
スタ回路10から最下位ビットの"1" のデータが送られ
る。
択信号ENB-ODD はアンドゲート36の一方の入力に送られ
る。また、アンドゲート36の他方の入力にはシフトレジ
スタ回路10から最下位ビットの"1" のデータが送られ
る。
【００９１】アンドゲート36の一方の入力に"1" のデー
タが入力した場合、つまりフレーム１では偶数ラインを
示し、フレーム２では奇数ラインを示している信号が入
力した場合には、アンドゲート36の出力からは"1" のデ
ータが出力され加算回路B0の加数端子X0に送られる。加
算回路B0の加数端子X0に"1" のデータが送られると、７
桁の加算回路B0〜B6はそれぞれ加算を行なう。これによ
り加算回路B1〜B6からは"0" のデータが出力され、加算
回路B0からは"1" のデータが出力される。すなわち、入
力画像データの上位７ビットのデータに+1した７ビット
のデータが加算回路B0〜B6から出力される。
タが入力した場合、つまりフレーム１では偶数ラインを
示し、フレーム２では奇数ラインを示している信号が入
力した場合には、アンドゲート36の出力からは"1" のデ
ータが出力され加算回路B0の加数端子X0に送られる。加
算回路B0の加数端子X0に"1" のデータが送られると、７
桁の加算回路B0〜B6はそれぞれ加算を行なう。これによ
り加算回路B1〜B6からは"0" のデータが出力され、加算
回路B0からは"1" のデータが出力される。すなわち、入
力画像データの上位７ビットのデータに+1した７ビット
のデータが加算回路B0〜B6から出力される。
【００９２】また、アンドゲート36の一方の入力に"0"
のデータが入力した場合、つまりフレーム１では奇数ラ
インを示し、フレーム２では偶数ラインを示している信
号が入力した場合には、アンドゲート36の出力からは"
0" のデータが出力され加算回路B0の加数端子X0に送ら
れる。加算回路B0の加数端子X0に"0" のデータが送られ
ると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。
これにより加算回路B0〜B6からは"0" のデータが出力さ
れる。すなわち、入力画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6から出力される。
のデータが入力した場合、つまりフレーム１では奇数ラ
インを示し、フレーム２では偶数ラインを示している信
号が入力した場合には、アンドゲート36の出力からは"
0" のデータが出力され加算回路B0の加数端子X0に送ら
れる。加算回路B0の加数端子X0に"0" のデータが送られ
ると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。
これにより加算回路B0〜B6からは"0" のデータが出力さ
れる。すなわち、入力画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6から出力される。
【００９３】偶数列の加算装置について説明すると、ア
ンドゲート36の一方の入力に"1" のデータが入力した場
合、つまりフレーム１では奇数ラインを示し、フレーム
２では偶数ラインを示している信号が入力した場合に
は、アンドゲート36の出力からは"1" のデータが出力さ
れ加算回路B0の加数端子X0に送られる。加算回路B0の加
数端子X0に"1" のデータが送られると、７桁の加算回路
B0〜B6はそれぞれ加算を行なう。これにより加算回路B1
〜B6からは"0" のデータが出力され、加算回路B0から
は"1" のデータが出力される。すなわち、入力画像デー
タの上位７ビットのデータに+1した７ビットのデータが
加算回路B0〜B6から出力される。
ンドゲート36の一方の入力に"1" のデータが入力した場
合、つまりフレーム１では奇数ラインを示し、フレーム
２では偶数ラインを示している信号が入力した場合に
は、アンドゲート36の出力からは"1" のデータが出力さ
れ加算回路B0の加数端子X0に送られる。加算回路B0の加
数端子X0に"1" のデータが送られると、７桁の加算回路
B0〜B6はそれぞれ加算を行なう。これにより加算回路B1
〜B6からは"0" のデータが出力され、加算回路B0から
は"1" のデータが出力される。すなわち、入力画像デー
タの上位７ビットのデータに+1した７ビットのデータが
加算回路B0〜B6から出力される。
【００９４】また、アンドゲート36の一方の入力に"0"
のデータが入力した場合、つまりフレーム１では偶数ラ
インを示し、フレーム２では奇数ラインを示している信
号が入力した場合には、アンドゲート36の出力からは"
0" のデータが出力され加算回路B0の加数端子X0に送ら
れる。加算回路B0の加数端子X0に"0" のデータが送られ
ると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。
これにより加算回路B0〜B6からは"0" のデータが出力さ
れる。すなわち、入力画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6から出力される。
のデータが入力した場合、つまりフレーム１では偶数ラ
インを示し、フレーム２では奇数ラインを示している信
号が入力した場合には、アンドゲート36の出力からは"
0" のデータが出力され加算回路B0の加数端子X0に送ら
れる。加算回路B0の加数端子X0に"0" のデータが送られ
ると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。
これにより加算回路B0〜B6からは"0" のデータが出力さ
れる。すなわち、入力画像データの上位７ビットのデー
タがそのまま加算回路B0〜B6から出力される。
【００９５】階調データ変換回路12のＲ、ＧおよびＢ対
応の階調データ変換回路の１〜ｎ列対応の加算装置から
出力されるデータは信号バス116 を介して対応するラッ
チ回路14のＲ、ＧおよびＢ対応のラッチ回路に送られ
る。Ｒ、ＧおよびＢ対応のラッチ回路の１〜ｎ列対応の
レジスタLB0 〜LB6 は送られてきたデータを格納する。
この格納したデータはラッチ回路14のＲ、ＧおよびＢ対
応のバッファ回路に送られる。
応の階調データ変換回路の１〜ｎ列対応の加算装置から
出力されるデータは信号バス116 を介して対応するラッ
チ回路14のＲ、ＧおよびＢ対応のラッチ回路に送られ
る。Ｒ、ＧおよびＢ対応のラッチ回路の１〜ｎ列対応の
レジスタLB0 〜LB6 は送られてきたデータを格納する。
この格納したデータはラッチ回路14のＲ、ＧおよびＢ対
応のバッファ回路に送られる。
【００９６】Ｒ、ＧおよびＢ対応のバッファ回路は送ら
れてきたデータをバッファアンプして階調電圧デコード
信号SW1 〜SW7 とし、また反転バッファアンプして階調
電圧デコード信号SW1 バー〜SW7 バーとし、これら信号
を信号バス124 を通して対応する駆動回路８のレベルシ
フト回路16のＲ、ＧおよびＢ対応のレベルシフト回路16
の１〜ｎ列対応のレベルシフト回路に送る。
れてきたデータをバッファアンプして階調電圧デコード
信号SW1 〜SW7 とし、また反転バッファアンプして階調
電圧デコード信号SW1 バー〜SW7 バーとし、これら信号
を信号バス124 を通して対応する駆動回路８のレベルシ
フト回路16のＲ、ＧおよびＢ対応のレベルシフト回路16
の１〜ｎ列対応のレベルシフト回路に送る。
【００９７】Ｒ、ＧおよびＢ対応のレベルシフト回路16
の１〜ｎ列対応のレベルシフト回路は送られてきたTTL
レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バ
ー〜SW7 バーをMOS レベルの階調電圧デコード信号SW1
〜SW7 およびSW1 バー〜SW7バーに変換し、これら変換
した信号を対応するD/A 変換回路18のＲ、ＧおよびＢ対
応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路に送
る。
の１〜ｎ列対応のレベルシフト回路は送られてきたTTL
レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バ
ー〜SW7 バーをMOS レベルの階調電圧デコード信号SW1
〜SW7 およびSW1 バー〜SW7バーに変換し、これら変換
した信号を対応するD/A 変換回路18のＲ、ＧおよびＢ対
応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路に送
る。
【００９８】デコード信号を受信する奇数列対応のD/A
変換回路のスイッチ群54の動作を説明すると、フレーム
１では奇数ラインを示し、フレーム２では偶数ラインを
示している場合には、+V1 ラインに接続されるスイッチ
SW1 〜SW7 がオンとなり階調電圧+V1 が選択され、この
選択された階調電圧+V1 はアナログスイッチ回路SW-Pに
送られる。また、スイッチ群56の-V1 ラインに接続され
るスイッチ256DECバーおよびスイッチSW1 バー〜SW7 バ
ーがオンとなり階調電圧-V1 が選択され、この選択され
た階調電圧-V1 はアナログスイッチ回路SW-Nに送られ
る。
変換回路のスイッチ群54の動作を説明すると、フレーム
１では奇数ラインを示し、フレーム２では偶数ラインを
示している場合には、+V1 ラインに接続されるスイッチ
SW1 〜SW7 がオンとなり階調電圧+V1 が選択され、この
選択された階調電圧+V1 はアナログスイッチ回路SW-Pに
送られる。また、スイッチ群56の-V1 ラインに接続され
るスイッチ256DECバーおよびスイッチSW1 バー〜SW7 バ
ーがオンとなり階調電圧-V1 が選択され、この選択され
た階調電圧-V1 はアナログスイッチ回路SW-Nに送られ
る。
【００９９】また、フレーム１では偶数ラインを示し、
フレーム２では奇数ラインを示している場合には、+V2
ラインに接続されるスイッチSW1 バーとSW2 〜SW7 がオ
ンとなり階調電圧+V2 が選択され、この選択された階調
電圧+V2 はアナログスイッチ回路SW-Pに送られる。また
スイッチ群56の-V2 ラインに接続されるスイッチSW1とS
W2 バー〜SW7 バーがオンとなり階調電圧-V2 が選択さ
れ、この選択された階調電圧-V2 はアナログスイッチ回
路SW-Nに送られる。
フレーム２では奇数ラインを示している場合には、+V2
ラインに接続されるスイッチSW1 バーとSW2 〜SW7 がオ
ンとなり階調電圧+V2 が選択され、この選択された階調
電圧+V2 はアナログスイッチ回路SW-Pに送られる。また
スイッチ群56の-V2 ラインに接続されるスイッチSW1とS
W2 バー〜SW7 バーがオンとなり階調電圧-V2 が選択さ
れ、この選択された階調電圧-V2 はアナログスイッチ回
路SW-Nに送られる。
【０１００】奇数列のアナログスイッチ回路SW-Pおよび
SW-Nには選択信号ENB-ODD が入力される。選択信号ENB-
ODD がフレーム１では奇数ラインを示し、フレーム２で
は偶数ラインを示している場合には、アナログスイッチ
回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオ
フとなり、アナログスイッチ回路SW-Pの出力から階調電
圧+V1 が出力される。また、フレーム１では偶数ライン
を示し、フレーム２では奇数ラインを示している場合に
は、アナログスイッチ回路SW-Pがオフとなり、アナログ
スイッチ回路SW-Nがオンとなり、アナログスイッチ回路
SW-Nの出力から階調電圧-V2 が出力される。
SW-Nには選択信号ENB-ODD が入力される。選択信号ENB-
ODD がフレーム１では奇数ラインを示し、フレーム２で
は偶数ラインを示している場合には、アナログスイッチ
回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオ
フとなり、アナログスイッチ回路SW-Pの出力から階調電
圧+V1 が出力される。また、フレーム１では偶数ライン
を示し、フレーム２では奇数ラインを示している場合に
は、アナログスイッチ回路SW-Pがオフとなり、アナログ
スイッチ回路SW-Nがオンとなり、アナログスイッチ回路
SW-Nの出力から階調電圧-V2 が出力される。
【０１０１】偶数列のアナログスイッチ回路SW-Pおよび
SW-Nには選択信号ENB-EVENが入力される。選択信号ENB-
EVENがフレーム１では偶数ラインを示し、フレーム２で
は奇数ラインを示している場合には、アナログスイッチ
回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオ
フとなり、アナログスイッチ回路SW-Pの出力から階調電
圧+V1 が出力される。また、フレーム１では奇数ライン
を示し、フレーム２では偶数ラインを示している場合に
は、アナログスイッチ回路SW-Pがオフとなり、アナログ
スイッチ回路SW-Nがオンとなり、アナログスイッチ回路
SW-Nの出力から階調電圧-V2 が出力される。
SW-Nには選択信号ENB-EVENが入力される。選択信号ENB-
EVENがフレーム１では偶数ラインを示し、フレーム２で
は奇数ラインを示している場合には、アナログスイッチ
回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオ
フとなり、アナログスイッチ回路SW-Pの出力から階調電
圧+V1 が出力される。また、フレーム１では奇数ライン
を示し、フレーム２では偶数ラインを示している場合に
は、アナログスイッチ回路SW-Pがオフとなり、アナログ
スイッチ回路SW-Nがオンとなり、アナログスイッチ回路
SW-Nの出力から階調電圧-V2 が出力される。
【０１０２】Ｘ電極線X2に着目すると、奇数列のアナロ
グスイッチ回路SW-PおよびSW-Nには信号線118 を通して
選択信号ENB-ODD が入力されるから、フレーム１のＸ電
極線X2の走査期間ではアナログスイッチ回路SW-Pがオフ
となり、アナログスイッチ回路SW-Nがオンとなり、アナ
ログスイッチ回路SW-Nの出力から階調電圧-V2 が出力さ
れる。また偶数列のアナログスイッチ回路SW-PおよびSW
-Nには信号線120 を通して選択信号ENB-EVENが入力され
るから、フレーム１のＸ電極線X2の走査期間ではアナロ
グスイッチ回路SW-Pがオンとなり、アナログスイッチ回
路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力
から階調電圧+V1 が出力される。
グスイッチ回路SW-PおよびSW-Nには信号線118 を通して
選択信号ENB-ODD が入力されるから、フレーム１のＸ電
極線X2の走査期間ではアナログスイッチ回路SW-Pがオフ
となり、アナログスイッチ回路SW-Nがオンとなり、アナ
ログスイッチ回路SW-Nの出力から階調電圧-V2 が出力さ
れる。また偶数列のアナログスイッチ回路SW-PおよびSW
-Nには信号線120 を通して選択信号ENB-EVENが入力され
るから、フレーム１のＸ電極線X2の走査期間ではアナロ
グスイッチ回路SW-Pがオンとなり、アナログスイッチ回
路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力
から階調電圧+V1 が出力される。
【０１０３】また奇数列のアナログスイッチ回路SW-Pお
よびSW-Nには信号線118 を通して選択信号ENB-ODD が入
力されるから、フレーム２のＸ電極線X2の走査期間では
アナログスイッチ回路SW-Pがオンとなり、アナログスイ
ッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-N
の出力から階調電圧+V1 が出力される。また、偶数列の
アナログスイッチ回路SW-PおよびSW-Nには信号線120 を
通して選択信号ENB-EVENが入力されるから、フレーム２
のＸ電極線X1の走査期間ではアナログスイッチ回路SW-P
がオフとなり、アナログスイッチ回路SW-Nがオンとな
り、アナログスイッチ回路SW-Nの出力から階調電圧-V2
が出力される。
よびSW-Nには信号線118 を通して選択信号ENB-ODD が入
力されるから、フレーム２のＸ電極線X2の走査期間では
アナログスイッチ回路SW-Pがオンとなり、アナログスイ
ッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-N
の出力から階調電圧+V1 が出力される。また、偶数列の
アナログスイッチ回路SW-PおよびSW-Nには信号線120 を
通して選択信号ENB-EVENが入力されるから、フレーム２
のＸ電極線X1の走査期間ではアナログスイッチ回路SW-P
がオフとなり、アナログスイッチ回路SW-Nがオンとな
り、アナログスイッチ回路SW-Nの出力から階調電圧-V2
が出力される。
【０１０４】この階調電圧+V1 および-V2 は信号バス14
0 を通して出力回路20のＲ、ＧおよびＢ対応の出力回路
に送られ、各々出力回路によりバッファアンプされた階
調電圧+V1 および-V2 はＹ電極線を通して液晶セル１に
送られる。この疑似階調駆動により液晶セル１はＸ電極
線X2に階調レベル２の映像を表示する。
0 を通して出力回路20のＲ、ＧおよびＢ対応の出力回路
に送られ、各々出力回路によりバッファアンプされた階
調電圧+V1 および-V2 はＹ電極線を通して液晶セル１に
送られる。この疑似階調駆動により液晶セル１はＸ電極
線X2に階調レベル２の映像を表示する。
【０１０５】このように実施例によれば、入力画像デー
タの階調レベルが奇数のレベルである場合には液晶セル
１には交流駆動が行なわれ、階調レベルが偶数のレベル
である場合には液晶セル１には疑似階調駆動が行なわれ
る。
タの階調レベルが奇数のレベルである場合には液晶セル
１には交流駆動が行なわれ、階調レベルが偶数のレベル
である場合には液晶セル１には疑似階調駆動が行なわれ
る。
【０１０６】このように疑似階調駆動方式の採用によ
り、液晶セル１に高品位の映像を表示することができ
る。またこのような方式の採用により、階調再現に必要
な階調電圧レベル数を512 （RGB 各々）から257 （RGB
各々）へ半減させることができるので、ICチップの面積
を縮小でき、ICチップを低コストにできる。
り、液晶セル１に高品位の映像を表示することができ
る。またこのような方式の採用により、階調再現に必要
な階調電圧レベル数を512 （RGB 各々）から257 （RGB
各々）へ半減させることができるので、ICチップの面積
を縮小でき、ICチップを低コストにできる。
【０１０７】図15には１ドットセルのD/A 変換回路の他
の実施例が示されている。同図を参照すると、このD/A
変換回路80は正極性階調電圧生成部50、負極性階調電圧
生成部52、スイッチ群82およびスイッチ群84から構成さ
れている。同図において、図５と対応する部分には同じ
符号を付して示し、重複説明を省略する。
の実施例が示されている。同図を参照すると、このD/A
変換回路80は正極性階調電圧生成部50、負極性階調電圧
生成部52、スイッチ群82およびスイッチ群84から構成さ
れている。同図において、図５と対応する部分には同じ
符号を付して示し、重複説明を省略する。
【０１０８】図５の１ドットセルのD/A 変換回路18と異
なるところを説明する。図15では図５のスイッチ回路群
54および56をスイッチ回路群82および84に変更すること
で、図５のアナログスイッチ回路SW-P、SP-N を削除して
いる。スイッチ回路群82ではスイッチ回路群54の各々ス
イッチ回路に図示のようにPMOSトランジスタによる極性
選択スイッチSW-Cバーを挿入し、また、スイッチ回路群
84ではスイッチ回路群56の各々スイッチ回路に図示のよ
うにNMOSトランジスタによる極性選択スイッチSW-Cを挿
入している。そしてスイッチ回路群82および84の出力は
接続され、さらにこの接続された出力は対応する出力回
路20の出力バッファ回路の入力に接続されている。
なるところを説明する。図15では図５のスイッチ回路群
54および56をスイッチ回路群82および84に変更すること
で、図５のアナログスイッチ回路SW-P、SP-N を削除して
いる。スイッチ回路群82ではスイッチ回路群54の各々ス
イッチ回路に図示のようにPMOSトランジスタによる極性
選択スイッチSW-Cバーを挿入し、また、スイッチ回路群
84ではスイッチ回路群56の各々スイッチ回路に図示のよ
うにNMOSトランジスタによる極性選択スイッチSW-Cを挿
入している。そしてスイッチ回路群82および84の出力は
接続され、さらにこの接続された出力は対応する出力回
路20の出力バッファ回路の入力に接続されている。
【０１０９】極性選択スイッチSW-CおよびSW-Cバー以外
のスイッチの動作はD/A 変換回路18のところで説明した
のと同じであり、その説明を省略する。奇数列では極性
選択スイッチSW-CおよびSW-Cバーへは階調電圧選択信号
ENB-ODD が送られ、また偶数列では極性選択スイッチSW
-CおよびSW-Cバーへは階調電圧選択信号ENB-EVENが送ら
れる。階調電圧選択信号ENB-ODD およびENB-EVENの信号
レベルが"L" 論理の場合は正極性階調電圧が選択され、
また"H" 論理の場合は負極性階調電圧が選択される。つ
まり、奇数列および偶数列のSW-CバーはD/A 変換回路18
の奇数列および偶数列のアナログスイッチ回路SW-Pに相
当し、奇数列および偶数列のSW-CはD/A変換回路18の奇
数列および偶数列のアナログスイッチ回路SW-Nに相当す
る。したがって、このD/A 変換回路80の詳細動作の説明
は省略する。
のスイッチの動作はD/A 変換回路18のところで説明した
のと同じであり、その説明を省略する。奇数列では極性
選択スイッチSW-CおよびSW-Cバーへは階調電圧選択信号
ENB-ODD が送られ、また偶数列では極性選択スイッチSW
-CおよびSW-Cバーへは階調電圧選択信号ENB-EVENが送ら
れる。階調電圧選択信号ENB-ODD およびENB-EVENの信号
レベルが"L" 論理の場合は正極性階調電圧が選択され、
また"H" 論理の場合は負極性階調電圧が選択される。つ
まり、奇数列および偶数列のSW-CバーはD/A 変換回路18
の奇数列および偶数列のアナログスイッチ回路SW-Pに相
当し、奇数列および偶数列のSW-CはD/A変換回路18の奇
数列および偶数列のアナログスイッチ回路SW-Nに相当す
る。したがって、このD/A 変換回路80の詳細動作の説明
は省略する。
【０１１０】なお、この例では液晶セル１をRGB からな
るカラーディスプレイとしたが、白黒ディスプレイでも
よい。
るカラーディスプレイとしたが、白黒ディスプレイでも
よい。
【０１１１】なおまた、この例ではフレーム１およびフ
レーム２のライン位置が奇数行であってそのラインの画
素位置が奇数列である場合には正極性階調電圧および負
極性階調電圧が選択され、フレーム１およびフレーム２
のライン位置が奇数行であってそのラインの画素位置が
偶数列である場合には負極性階調電圧および正極性階調
電圧が選択され、またフレーム１およびフレーム２のラ
イン位置が偶数行であってそのラインの画素位置が奇数
列である場合には負極性階調電圧および正極性階調電圧
が選択され、フレーム１およびフレーム２のライン位置
が偶数行であってそのラインの画素位置が偶数列である
場合には正極性階調電圧および負極性階調電圧が選択さ
れるように構成されている。
レーム２のライン位置が奇数行であってそのラインの画
素位置が奇数列である場合には正極性階調電圧および負
極性階調電圧が選択され、フレーム１およびフレーム２
のライン位置が奇数行であってそのラインの画素位置が
偶数列である場合には負極性階調電圧および正極性階調
電圧が選択され、またフレーム１およびフレーム２のラ
イン位置が偶数行であってそのラインの画素位置が奇数
列である場合には負極性階調電圧および正極性階調電圧
が選択され、フレーム１およびフレーム２のライン位置
が偶数行であってそのラインの画素位置が偶数列である
場合には正極性階調電圧および負極性階調電圧が選択さ
れるように構成されている。
【０１１２】この構成をフレーム１およびフレーム２の
ライン位置が奇数行であってそのラインの画素位置が奇
数列である場合には負極性階調電圧および正極性階調電
圧が選択され、フレーム１およびフレーム２のライン位
置が奇数行であってそのラインの画素位置が偶数列であ
る場合には正極性階調電圧および負極性階調電圧が選択
され、またフレーム１およびフレーム２のライン位置が
偶数行であってそのラインの画素位置が奇数列である場
合には正極性階調電圧および負極性階調電圧が選択さ
れ、フレーム１およびフレーム２のライン位置が偶数行
であってそのラインの画素位置が偶数列である場合には
負極性階調電圧および正極性階調電圧が選択されるよう
に構成してよい。
ライン位置が奇数行であってそのラインの画素位置が奇
数列である場合には負極性階調電圧および正極性階調電
圧が選択され、フレーム１およびフレーム２のライン位
置が奇数行であってそのラインの画素位置が偶数列であ
る場合には正極性階調電圧および負極性階調電圧が選択
され、またフレーム１およびフレーム２のライン位置が
偶数行であってそのラインの画素位置が奇数列である場
合には正極性階調電圧および負極性階調電圧が選択さ
れ、フレーム１およびフレーム２のライン位置が偶数行
であってそのラインの画素位置が偶数列である場合には
負極性階調電圧および正極性階調電圧が選択されるよう
に構成してよい。
【０１１３】
【発明の効果】このように本発明によれば、データ信号
駆動手段は、記憶手段から出力されるディジタル画像信
号である複数のＹ電極線の各々に対応する表示画面の行
方向に配列される画素のｍビットの画像データを並列に
受け、制御信号発生手段から出力されるフレーム信号お
よびライン信号を受け、受けたフレーム信号、ライン信
号および画像データの最下位ビットに応じて受けた各々
画素のｍビットの画像データの上位ｍ−１ビットに"0"
または"1" を加えてなる上位ｍ−１ビットの画像データ
を形成し、"0" を加えた上位ｍ−１ビットの画像データ
の場合はこの画像データの階調レベルに応じた共通電極
に供給される電圧より正側の正極性階調電圧駆動信号お
よび負側の負極性階調電圧駆動信号を形成し、"1" を加
えた上位ｍ−１ビットの画像データの場合はこの画像デ
ータの階調レベルに応じた負極性階調電圧駆動信号を形
成し、形成した各々階調電圧駆動信号を各々対応するＹ
電極線に出力する機能を有する。
駆動手段は、記憶手段から出力されるディジタル画像信
号である複数のＹ電極線の各々に対応する表示画面の行
方向に配列される画素のｍビットの画像データを並列に
受け、制御信号発生手段から出力されるフレーム信号お
よびライン信号を受け、受けたフレーム信号、ライン信
号および画像データの最下位ビットに応じて受けた各々
画素のｍビットの画像データの上位ｍ−１ビットに"0"
または"1" を加えてなる上位ｍ−１ビットの画像データ
を形成し、"0" を加えた上位ｍ−１ビットの画像データ
の場合はこの画像データの階調レベルに応じた共通電極
に供給される電圧より正側の正極性階調電圧駆動信号お
よび負側の負極性階調電圧駆動信号を形成し、"1" を加
えた上位ｍ−１ビットの画像データの場合はこの画像デ
ータの階調レベルに応じた負極性階調電圧駆動信号を形
成し、形成した各々階調電圧駆動信号を各々対応するＹ
電極線に出力する機能を有する。
【０１１４】このような機能を有するので、データ信号
駆動手段は、たとえば制御信号発生手段からフレーム１
を示すフレーム信号および走査線番号１を示すライン信
号を受け、記憶手段から走査線番号１における液晶セル
の表示画面の行方向に配列される画素のｍビットの画像
データのすべてが階調レベル２である画像データを受け
た場合、液晶セルの複数のＹ電極線の奇数列のＹ電極線
に階調レベル１の正極性階調電圧駆動信号を出力し、ま
た偶数列のＹ電極線に階調レベル３の負極性階調電圧駆
動信号を出力し、また制御信号発生手段からフレーム２
を示すフレーム信号および走査線番号１を示すライン信
号を受け、記憶手段から走査線番号１における表示画面
の行方向に配列される画素のｍビットの画像データのす
べてが階調レベル２である画像データを受けた場合、奇
数列のＹ電極線に階調レベル３の負極性階調電圧駆動信
号を出力し、また偶数列のＹ電極線に階調レベル１の正
極性階調電圧駆動信号を出力することができる。
駆動手段は、たとえば制御信号発生手段からフレーム１
を示すフレーム信号および走査線番号１を示すライン信
号を受け、記憶手段から走査線番号１における液晶セル
の表示画面の行方向に配列される画素のｍビットの画像
データのすべてが階調レベル２である画像データを受け
た場合、液晶セルの複数のＹ電極線の奇数列のＹ電極線
に階調レベル１の正極性階調電圧駆動信号を出力し、ま
た偶数列のＹ電極線に階調レベル３の負極性階調電圧駆
動信号を出力し、また制御信号発生手段からフレーム２
を示すフレーム信号および走査線番号１を示すライン信
号を受け、記憶手段から走査線番号１における表示画面
の行方向に配列される画素のｍビットの画像データのす
べてが階調レベル２である画像データを受けた場合、奇
数列のＹ電極線に階調レベル３の負極性階調電圧駆動信
号を出力し、また偶数列のＹ電極線に階調レベル１の正
極性階調電圧駆動信号を出力することができる。
【０１１５】このように、データ信号駆動手段は基本的
にはｍ−１ビット対応の機能であるにもかかわらず、疑
似階調駆動を行なっているので液晶セルに高品位のｍビ
ット対応の階調の表示を行なうことができる。
にはｍ−１ビット対応の機能であるにもかかわらず、疑
似階調駆動を行なっているので液晶セルに高品位のｍビ
ット対応の階調の表示を行なうことができる。
【図１】図２の実施例に適用されるデータ信号線駆動回
路の一実施例を示すブロック図である。
路の一実施例を示すブロック図である。
【図２】本発明による液晶セルの駆動回路の一実施例を
示すブロック図である。
示すブロック図である。
【図３】図１の実施例に適用されるシフトレジスタ回
路、階調データ変換回路およびラッチ回路の１ドットセ
ルの構成例を示すブロック図である。
路、階調データ変換回路およびラッチ回路の１ドットセ
ルの構成例を示すブロック図である。
【図４】図１の実施例に適用されるガンマ補正電圧対階
調データの関係を示す一例の説明図である。
調データの関係を示す一例の説明図である。
【図５】図１の実施例に適用されるD/A 変換回路の１ド
ットセルの一例を示すブロック図である。
ットセルの一例を示すブロック図である。
【図６】図１の実施例に適用されるD/A 変換回路の正極
性階調電圧生成部の階調電圧生成に関する一例の説明図
である。
性階調電圧生成部の階調電圧生成に関する一例の説明図
である。
【図７】図５および図15に示すD/A 変換回路に適用され
るデコード回路の一例を示す回路図である。
るデコード回路の一例を示す回路図である。
【図８】図１に示すデータ信号線駆動回路の動作説明図
である。
である。
【図９】図１に示すデータ信号線駆動回路の動作説明図
である。
である。
【図１０】図１に示すデータ信号線駆動回路における画
像データと階調電圧レベルの関係を示す説明図である。
像データと階調電圧レベルの関係を示す説明図である。
【図１１】図１に示すデータ信号線駆動回路の駆動波形
に関する動作説明図である。
に関する動作説明図である。
【図１２】図１に示すデータ信号線駆動回路の動作説明
図である。
図である。
【図１３】図１に示すデータ信号線駆動回路の動作説明
図である。
図である。
【図１４】図１に示すデータ信号線駆動回路の動作説明
図である。
図である。
【図１５】図１の実施例に適用されるD/A 変換回路の１
ドットセルの他の例を示すブロック図である。
ドットセルの他の例を示すブロック図である。
【図１６】従来のアクティブマトリクス液晶ディスプレ
イ回路のブロック図である。
イ回路のブロック図である。
1 液晶セル 2 走査信号線駆動回路 3、8 データ信号線駆動回路 4 薄膜トランジスタ 5 液晶表示素子 6 キャパシタ 10 シフトレジスタ回路 12 階調データ変換回路 14 ラッチ回路 16 レベルシフト回路 18 ディジタル・アナログ変換回路 20 出力回路
Claims (5)
- 【請求項１】 信号発生手段から送られるディジタル画
像信号を記憶する記憶手段と、表示画面の行方向に配列
される走査線である複数のＸ電極線と該表示画面の列方
向に配列される複数のＹ電極線を含み、該各々Ｘ電極線
と該各々Ｙ電極線の交点には薄膜トランジスタおよび液
晶表示素子が形成され、該Ｘ電極線の各々はその各々行
方向に配列される前記薄膜トランジスタのゲート電極と
接続され、該Ｙ電極線の各々はその各々列方向に配列さ
れる前記薄膜トランジスタのソース電極と接続され、前
記液晶表示素子の各々表示電極は各々対応する前記薄膜
トランジスタのドレイン電極と接続され、該液晶表示素
子の反対側の各々電極は共通電極と接続される液晶セル
とを有する液晶セルの駆動回路において、 前記記憶手段から出力されるディジタル画像信号はフレ
ーム１、２の順に順次繰り返してなる信号であり、該繰
り返しにより順次到来するフレーム１、２のペアは同じ
画像データで構成されており、該フレーム１、２を構成
する走査線数は所定の偶数本からなり、該フレーム１、
２を構成する各々画素の画像データはｍビット（ｍ≧
２）からなる画像データであり、 該駆動回路は、前記信号発生手段から送られる所定の制
御信号に基づいて前記記憶手段から出力されるディジタ
ル画像信号を制御するフレーム信号およびライン信号を
形成する制御信号発生手段と、 前記記憶手段から出力されるディジタル画像信号である
前記複数のＹ電極線の各々に対応する前記表示画面の行
方向に配列される画素のｍビットの画像データを並列に
受け、該制御信号発生手段から出力されるフレーム信号
およびライン信号を受け、該受けたフレーム信号、ライ
ン信号および画像データの最下位ビットに応じて該受け
た各々画素のｍビットの画像データの上位ｍ−１ビット
に"0" または"1" を加えてなる上位ｍ−１ビットの画像
データを形成し、該"0" を加えた上位ｍ−１ビットの画
像データの場合は該画像データの階調レベルに応じた前
記共通電極に供給される電圧より正側の正極性階調電圧
駆動信号および負側の負極性階調電圧駆動信号を形成
し、該"1" を加えた上位ｍ−１ビットの画像データの場
合は該画像データの階調レベルに応じた負極性階調電圧
駆動信号を形成し、該形成した各々階調電圧駆動信号を
各々対応する前記Ｙ電極線に出力するデータ信号駆動手
段とを有し、 該データ信号駆動手段は、前記制御信号発生手段からフ
レーム１を示すフレーム信号および走査線番号１を示す
ライン信号を受け、前記記憶手段から走査線番号１にお
ける前記表示画面の行方向に配列される画素のｍビット
の画像データのすべてが階調レベル２である画像データ
を受けた場合、前記複数のＹ電極線の奇数列のＹ電極線
に階調レベル１の正極性階調電圧駆動信号を出力し、ま
た偶数列のＹ電極線に階調レベル３の負極性階調電圧駆
動信号を出力し、また前記制御信号発生手段からフレー
ム２を示すフレーム信号および走査線番号１を示すライ
ン信号を受け、前記記憶手段から走査線番号１における
前記表示画面の行方向に配列される画素のｍビットの画
像データのすべてが階調レベル２である画像データを受
けた場合、奇数列のＹ電極線に階調レベル３の負極性階
調電圧駆動信号を出力し、また偶数列のＹ電極線に階調
レベル１の正極性階調電圧駆動信号を出力することを特
徴とする液晶セルの駆動回路。 - 【請求項２】 請求項１に記載の液晶セルの駆動回路に
おいて、前記データ信号駆動手段は、前記表示画面の列
方向に配列される複数のＹ電極線の奇数列対応の奇数列
階調データ変換手段および偶数列対応の偶数列階調デー
タ変換手段を備える階調データ変換手段を有し、 前記奇数列階調データ変換手段は、前記制御信号発生手
段からフレーム１のとき"1" を示し、フレーム２のと
き"0" を示すフレーム信号および前記走査線番号が奇数
番号であるとき"1" を示し、偶数番号であるとき"0" を
示すライン信号を受け、該受けたフレーム信号とライン
信号との一致・不一致をとり、一致しているとき"0" を
示し、不一致のとき"1" を示す奇数列階調電圧選択信号
を出力するエクスクルシブオアゲート手段と、 該エクスクルシブオアゲート手段から奇数列階調電圧選
択信号を受け、前記記憶手段から前記奇数列のＹ電極線
の各々に対応する前記表示画面の行方向に配列される画
素の最下位ビットの画像データを受け、該受けた奇数列
階調電圧選択信号と最下位ビットの画像データとのアン
ドをとる奇数列アンドゲート手段と、 前記エクスクルシブオアゲート手段から奇数列階調電圧
選択信号を受け、該受けた奇数列階調電圧選択信号の極
性を反転してなる偶数列階調電圧選択信号を出力するイ
ンバータ手段と、 前記奇数列アンドゲート手段から"0" または"1" のデー
タを受け、前記記憶手段から前記奇数列のＹ電極線の各
々に対応する前記表示画面の行方向に配列される画素の
上位ｍ−１ビットの画像データを受け、該受けたデータ
が"0" のときは該受けた上位ｍ−１ビットの画像データ
に"0" を加えた上位ｍ−１ビットの画像データを出力
し、また該受けたデータが"1" のときは該受けた上位ｍ
−１ビットの画像データに"1" を加えた上位ｍ−１ビッ
トの画像データを出力する奇数列加算手段とを含み、 前記偶数列階調データ変換手段は、前記インバータ手段
から偶数列階調電圧選択信号を受け、前記記憶手段から
前記偶数列のＹ電極線の各々に対応する前記表示画面の
行方向に配列される画素の最下位ビットの画像データを
受け、該受けた偶数列階調電圧選択信号と最下位ビット
の画像データとのアンドをとる偶数列アンドゲート手段
と、 該偶数列アンドゲート手段から"0" または"1" のデータ
を受け、前記記憶手段から前記偶数列のＹ電極線の各々
に対応する前記表示画面の行方向に配列される画素の上
位ｍ−１ビットの画像データを受け、該受けたデータ
が"0" のときは該受けた上位ｍ−１ビットの画像データ
に"0" を加えた上位ｍ−１ビットの画像データを出力
し、また該受けたデータが"1" のときは該受けた上位ｍ
−１ビットの画像データに"1" を加えた上位ｍ−１ビッ
トの画像データを出力する偶数列加算手段とを含むこと
を特徴とする液晶セルの駆動回路。 - 【請求項３】 請求項２に記載の液晶セルの駆動回路に
おいて、前記データ信号駆動手段はさらに、前記表示画
面の列方向に配列される複数のＹ電極線の奇数列対応の
奇数列階調電圧デコード信号形成手段および偶数列対応
の偶数列階調電圧デコード信号形成手段を備える階調電
圧デコード信号形成手段を有し、 前記奇数列階調電圧デコード信号形成手段は、前記奇数
列加算手段から上位ｍ−１ビットの画像データを受け、
該受けた上位ｍ−１ビットの各々ビットの画像データの
電圧レベルを該受けた電圧レベルの極性と同じ極性の所
定の電圧レベルに変換してなるバッファ階調電圧デコー
ド信号を出力する奇数列バッファ階調電圧デコード信号
形成手段と、 前記奇数列加算手段から上位ｍ−１ビットの画像データ
を受け、該受けた上位ｍ−１ビットの各々ビットの画像
データの電圧レベルを該受けた電圧レベルの極性を反転
した極性の所定の電圧レベルに変換してなるインバータ
階調電圧デコード信号を出力する奇数列インバータ階調
電圧デコード信号形成手段とを含み、 前記偶数列階調電圧デコード信号形成手段は、前記偶数
列加算手段から上位ｍ−１ビットの画像データを受け、
該受けた上位ｍ−１ビットの各々ビットの画像データの
電圧レベルを該受けた電圧レベルの極性と同じ極性の所
定の電圧レベルに変換してなるバッファ階調電圧デコー
ド信号を出力する偶数列バッファ階調電圧デコード信号
形成手段と、 前記偶数列加算手段から上位ｍ−１ビットの画像データ
を受け、該受けた上位ｍ−１ビットの各々ビットの画像
データの電圧レベルを該受けた電圧レベルの極性を反転
した極性の所定の電圧レベルに変換してなるインバータ
階調電圧デコード信号を出力する偶数列インバータ階調
電圧デコード信号形成手段とを含むことを特徴とする液
晶セルの駆動回路。 - 【請求項４】 請求項３に記載の液晶セルの駆動回路に
おいて、前記データ信号駆動手段はさらに、前記共通電
極に供給する電圧を生成するとともに、前記液晶表示素
子のガンマ補正電圧特性に対応する前記共通電極に供給
される電圧より正側の正極性のガンマ補正電圧および負
側の負極性のガンマ補正電圧を生成する第１の電源手段
と、 前記表示画面の列方向に配列される複数のＹ電極線の奇
数列対応の第１の奇数列ディジタル・アナログ変換手段
および偶数列対応の第１の偶数列ディジタル・アナログ
変換手段を備える第１のディジタル・アナログ変換手段
とを有し、 前記第１の奇数列ディジタル・アナログ変換手段は、前
記第１の電源手段から正極性のガンマ補正電圧を受け、
該受けた電圧から前記記憶手段からの上位ｍ−１ビット
の画像データの各々階調レベルに応じた正極性階調電圧
駆動信号を生成する第１の正極性階調電圧生成手段と、 前記第１の電源手段から負極性のガンマ補正電圧を受
け、該受けた電圧から前記記憶手段からの上位ｍ−１ビ
ットの画像データの各々階調レベルに応じた負極性階調
電圧駆動信号を生成する第１の負極性階調電圧生成手段
と、 前記第１の正極性階調電圧生成手段から各々正極性階調
電圧駆動信号を受け、前記奇数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、該受けた各々
正極性階調電圧駆動信号を各々選択する各々スイッチ回
路をからなり、該受けたバッファおよびインバータ階調
電圧デコード信号に応じて該各々スイッチ回路のいずれ
か１つを"ON"にする第１の奇数列正極性階調電圧選択手
段と、 前記第１の負極性階調電圧生成手段から各々負極性階調
電圧駆動信号を受け、前記奇数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、該受けた各々
負極性階調電圧駆動信号を各々選択する各々スイッチ回
路からなり、該受けたバッファおよびインバータ階調電
圧デコード信号に応じて該各々スイッチ回路のいずれか
１つを"ON"にする第１の奇数列負極性階調電圧選択手段
と、 前記第１の奇数列正極性階調電圧選択手段から正極性階
調電圧駆動信号を受け、前記第１の奇数列負極性階調電
圧選択手段から負極性階調電圧駆動信号を受け、前記エ
クスクルシブオアゲート手段から奇数列階調電圧選択信
号を受け、該受けた選択信号が"0" のときは該受けた正
極性階調電圧駆動信号を選択して出力し、該受けた選択
信号が"1" のときは該受けた負極性階調電圧駆動信号を
選択して出力する第１の奇数列階調電圧選択手段とを含
み、 前記第１の偶数列ディジタル・アナログ変換手段は、前
記第１の正極性階調電圧生成手段から各々正極性階調電
圧駆動信号を受け、前記偶数列バッファおよびインバー
タ階調電圧デコード信号形成手段からバッファおよびイ
ンバータ階調電圧デコード信号を受け、該受けた各々正
極性階調電圧駆動信号を各々選択する各々スイッチ回路
からなり、該受けたバッファおよびインバータ階調電圧
デコード信号に応じて該各々スイッチ回路のいずれか１
つを"ON"にする第１の偶数列正極性階調電圧選択手段
と、 前記第１の負極性階調電圧生成手段から各々負極性階調
電圧駆動信号を受け、前記偶数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、該受けた各々
負極性階調電圧駆動信号を各々選択する各々スイッチ回
路からなり、該受けたバッファおよびインバータ階調電
圧デコード信号に応じて該各々スイッチ回路のいずれか
１つを"ON"にする第１の偶数列負極性階調電圧選択手段
と、 前記第１の偶数列正極性階調電圧選択手段から正極性階
調電圧駆動信号を受け、前記第１の偶数列負極性階調電
圧選択手段から負極性階調電圧駆動信号を受け、前記イ
ンバータ手段から偶数列階調電圧選択信号を受け、該受
けた選択信号が"0" のときは該受けた正極性階調電圧駆
動信号を選択して出力し、該受けた選択信号が"1" のと
きは該受けた負極性階調電圧駆動信号を選択して出力す
る第１の偶数列階調電圧選択手段とを含み、 前記記憶手段から走査線番号１における前記表示画面の
行方向に配列される画素のｍビットの画像データのすべ
てが階調レベル２である画像データが出力された場合、
フレーム１においては第１の奇数列階調電圧選択手段か
らは階調レベル１の正極性階調電圧駆動信号が出力さ
れ、また、第１の偶数列階調電圧選択手段からは階調レ
ベル３の負極性階調電圧駆動信号が出力され、フレーム
２においては第１の奇数列階調電圧選択手段からは階調
レベル３の負極性階調電圧駆動信号が出力され、また第
１の偶数列階調電圧選択手段からは階調レベル１の正極
性階調電圧駆動信号が出力されことを特徴とする液晶セ
ルの駆動回路。 - 【請求項５】 請求項３に記載の液晶セルの駆動回路に
おいて、前記データ信号駆動手段はさらに、前記共通電
極に供給する電圧を生成するとともに、前記液晶表示素
子のガンマ補正電圧特性に対応する前記共通電極に供給
される電圧より正側の正極性のガンマ補正電圧および負
側の負極性のガンマ補正電圧を生成する第２の電源手段
と、 前記表示画面の列方向に配列される複数のＹ電極線の奇
数列対応の第２の奇数列ディジタル・アナログ変換手段
および偶数列対応の第２の偶数列ディジタル・アナログ
変換手段を備える第２のディジタル・アナログ変換手段
とを有し、 前記第２の奇数列ディジタル・アナログ変換手段は、前
記第２の電源手段から正極性のガンマ補正電圧を受け、
該受けた電圧から前記記憶手段からの上位ｍ−１ビット
の画像データの各々階調レベルに応じた正極性階調電圧
駆動信号を生成する第２の正極性階調電圧生成手段と、 前記第２の電源手段から負極性のガンマ補正電圧を受
け、該受けた電圧から前記記憶手段からの上位ｍ−１ビ
ットの画像データの各々階調レベルに応じた負極性階調
電圧駆動信号を生成する第２の負極性階調電圧生成手段
と、 前記第２の正極性階調電圧生成手段から各々正極性階調
電圧駆動信号を受け、前記奇数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、前記エクスク
ルシブオアゲート手段から奇数列階調電圧選択信号を受
け、該受けた各々正極性階調電圧駆動信号を各々選択す
る各々スイッチ回路からなり、該受けたバッファ、イン
バータ階調電圧デコード信号および奇数列階調電圧選択
信号に応じて該各々スイッチ回路のいずれか１つを"ON"
にする第２の奇数列正極性階調電圧選択手段と、 前記第２の負極性階調電圧生成手段から各々負極性階調
電圧駆動信号を受け、前記奇数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、前記エクスク
ルシブオアゲート手段から奇数列階調電圧選択信号を受
け、該受けた各々負極性階調電圧駆動信号を各々選択す
る各々スイッチ回路からなり、該受けたバッファ、イン
バータ階調電圧デコード信号および奇数列階調電圧選択
信号に応じて該各々スイッチ回路のいずれか１つを"ON"
にする第２の奇数列負極性階調電圧選択手段と、 第２の奇数列正極性階調電圧選択手段の出力と第２の奇
数列負極性階調電圧選択手段の出力とを接続する第１の
接続手段とを含み、 前記第２の偶数列ディジタル・アナログ変換手段は、前
記第２の正極性階調電圧生成手段から各々正極性階調電
圧駆動信号を受け、前記偶数列バッファおよびインバー
タ階調電圧デコード信号形成手段からバッファおよびイ
ンバータ階調電圧デコード信号を受け、前記インバータ
手段から偶数列階調電圧選択信号を受け、該受けた各々
正極性階調電圧駆動信号を各々選択する各々スイッチ回
路からなり、該受けたバッファ、インバータ階調電圧デ
コード信号および偶数列階調電圧選択信号に応じて該各
々スイッチ回路のいずれか１つを"ON"にする第２の偶数
列正極性階調電圧選択手段と、 前記第２の負極性階調電圧生成手段から各々負極性階調
電圧駆動信号を受け、前記偶数列バッファおよびインバ
ータ階調電圧デコード信号形成手段からバッファおよび
インバータ階調電圧デコード信号を受け、前記インバー
タ手段から偶数列階調電圧選択信号を受け、該受けた各
々負極性階調電圧駆動信号を各々選択する各々スイッチ
回路からなり、該受けたバッファ、インバータ階調電圧
デコード信号および偶数列階調電圧選択信号に応じて該
各々スイッチ回路のいずれか１つを"ON"にする第２の偶
数列負極性階調電圧選択手段と、 第２の偶数列正極性階調電圧選択手段の出力と第２の偶
数列負極性階調電圧選択手段の出力とを接続する第２の
接続手段とを含み、 前記記憶手段から走査線番号１における前記表示画面の
行方向に配列される画素のｍビットの画像データのすべ
てが階調レベル２である画像データが出力された場合、
フレーム１においては第１の接続手段からは階調レベル
１の正極性階調電圧駆動信号が出力され、また、第２の
接続手段からは階調レベル３の負極性階調電圧駆動信号
が出力され、フレーム２においては第１の接続手段から
は階調レベル３の負極性階調電圧駆動信号が出力され、
また第２の接続手段からは階調レベル１の正極性階調電
圧駆動信号が出力されことを特徴とする液晶セルの駆動
回路。
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|---|---|---|---|
| JP31799497A JP3977498B2 (ja) | 1997-11-19 | 1997-11-19 | 液晶セルの駆動回路 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH11153981A true JPH11153981A (ja) | 1999-06-08 |
| JP3977498B2 JP3977498B2 (ja) | 2007-09-19 |
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ID=18094306
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|---|---|---|---|
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| KR100437346B1 (ko) * | 2001-04-16 | 2004-06-25 | 샤프 가부시키가이샤 | 화상표시패널, 화상표시장치 및 화상표시방법 |
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-
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- 1997-11-19 JP JP31799497A patent/JP3977498B2/ja not_active Expired - Fee Related
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|---|---|
| JP3977498B2 (ja) | 2007-09-19 |
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