KR101051587B1 - 표시장치 - Google Patents

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Abstract

(과제) 화상의 표시품질이 손상되는 것을 억제하는 것이 가능한 표시장치를 제공한다.
(해결수단) 본 액정표시장치(100)는, 클록신호에 근거하여, 화소(1a)에 영상신호를 기입하기 위한 샘플링펄스를 순차적으로 생성하는 복수의 시프트레지스터부(4c)를 구비하되, 각각의 시프트레지스터부(4c)는, 2개의 시프트레지스터(4f 및 4g)를 포함하고, 시프트레지스터부(4c)마다 하나의 샘플링펄스가 생성되고 또한, 클록신호의 상승 및 하강 중 미리 설정된 어느 한쪽에 근거하여 대략 모든 샘플링펄스가 생성되도록 구성되어 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은, 표시장치에 관한 것으로, 특히, 복수의 시프트레지스터를 구비한 표시장치에 관한 것이다.
종래, 복수의 시프트레지스터를 구비한 표시장치가 알려져 있다(예컨대, 특허문헌 1 참조).
상기 특허문헌 1에는, 데이터선과 영상신호선의 사이에 배치된 스위치부(HSW)와, 스위치부의 온오프를 제어하는 신호(샘플링펄스)를 생성하기 위한 시프트레지스터를 구비한 액정표시장치가 개시되어 있다. 상기 특허문헌 1에 기재된 액정표시장치에서는, 클록신호의 상승 및 하강에 근거하여 샘플링펄스가 생성되고 또한, 순차적으로 스위치부에 출력되도록 구성되어 있다.
(특허문헌 1) 일본 특허 공개 제 2003-122322 호 공보
그러나, 상기 특허문헌 1에 기재된 액정표시장치에서는, 예컨대, 첫 단의 시프트레지스터에 있어서는 클록신호의 상승에 근거하여 샘플링펄스가 생성되는 한편으로, 다음 단의 시프트레지스터에서는 클록신호의 하강에 근거하여 샘플링펄스가 생성되도록 구성되어 있다. 이 때문에, 구동부 및 회로소자의 특성의 편차 등에 기인하여, 클록신호의 상승시간(상승에 요하는 시간 : tr)과 하강시간(하강에 요하는 시간 : tf)이 다른 경우에, 클록신호의 상승에 근거하여 생성된 샘플링펄스와 클록신호의 하강에 근거하여 생성된 샘플링펄스에서는, 서로 펄스폭이 다르다. 따라서, 각 샘플링펄스의 펄스폭이 등간격이 되지 않으므로, 각 샘플링펄스에 대응하는 스위치부가 온상태가 되는 기간이 다르고, 그 결과, 각 화소에 따라 기입시간이 다르다고 하는 문제가 있다.
또한, 샘플링펄스가 공급되어 데이터선에 접속되는 스위치부가 온상태로 전환될 때에, 데이터선과 COM배선의 사이에 기생용량이 발생하여 COM전위가 변동하는 경우가 있다. 이때, 통상적으로는, 스위치부가 온으로 전환될 때에 변동한 COM전위는, 그 후 스위치부의 온기간 중에 원래의 전위로 되돌아간다. 이에 대하여, 공급되는 샘플링펄스의 펄스폭이 등간격이 아닌 경우에는, 스위치부(HSW)의 온기간이 다르므로 COM전위의 변동이 되돌아가는 비율이 화소에 따라 다르다고 하는 문제가 있다.
따라서, 이 결과, 각 화소에 휘도차가 생겨, 화상의 표시품질이 손상된다고 하는 문제점이 있다.
본 발명은, 상기와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 한 목적은, 화상의 표시품질이 손상되는 것을 억제하는 것이 가능한 표시장치를 제공하는 것이다.
본 발명의 제 1 국면에 따른 표시장치는, 클록신호에 근거하여, 화소에 영상신호를 기입하기 위한 샘플링펄스를 순차적으로 생성하는 복수의 시프트레지스터부를 구비하되, 각각의 시프트레지스터부는, 짝수의 시프트레지스터를 포함하고, 시프트레지스터부마다 하나의 샘플링펄스가 생성되고 또한, 클록신호의 상승 및 하강 중 미리 설정된 어느 한쪽에 근거하여 샘플링펄스가 생성되도록 구성되어 있다.
이 제 1 국면에 따른 표시장치에서는, 상기한 바와 같이, 모든 샘플링펄스를 클록신호의 상승 및 하강 중 어느 한쪽에 근거하여 생성하도록 구성함으로써, 클록신호의 상승시간(tr) 및 하강시간(tf)이 달랐다고 하더라도, 샘플링펄스가 클록신호의 상승 및 하강 중 어느 한쪽에만 근거하여 생성되고 있으므로, 생성되는 각 샘플링펄스의 펄스폭이 등간격이 되도록 각 샘플링펄스를 생성할 수 있다. 따라서, 모든 화소에 대하여 같은 기간 기입을 행할 수 있다. 또한, 이때, 데이터선과 COM배선의 사이에 발생하는 기생용량에 기인하여 COM전위가 변동한 경우라도, 샘플링펄스의 펄스폭이 등간격인 것에 의해, 각 화소에 있어서의 COM전위가 원래로 돌아가는 비율도 같아진다. 따라서, 화소에 따라 휘도차가 생기는 것을 억제할 수 있 으므로, 화상의 표시품질이 손상되는 것을 억제할 수 있다.
상기 제 1 국면에 따른 표시장치에 있어서, 바람직하게는, 복수의 시프트레지스터부는, 각각, 2개의 시프트레지스터를 포함하고, 2개의 시프트레지스터에 근거하여 하나의 샘플링펄스가 생성되도록 구성되어 있다. 이와 같이 구성하면, 각 시프트레지스터부에 있어서, 각각, 앞 단의 시프트레지스터부로부터의 신호가 다음 단의 시프트레지스터에 입력되고 또한, 다음 단의 시프트레지스터로부터 샘플링펄스가 출력되도록 구성한 경우, 모든 시프트레지스터부에 있어서, 클록신호의 상승 및 하강 중 어느 한쪽에만 근거하여 샘플링펄스를 생성할 수 있다. 예컨대, 종래와 같이 하나의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 경우에는, 홀수단의 시프트레지스터로부터는 클록신호의 상승에 근거하여 샘플링펄스가 생성되고 또한 짝수단의 시프트레지스터로부터는 클록신호의 하강에 근거하여 샘플링펄스가 생성되므로, 클록신호의 상승시간(tr)과 하강시간(tf)이 달랐다고 하더라도 확실히 샘플링펄스의 펄스폭을 등간격으로 생성할 수 있다.
상기 제 1 국면에 따른 표시장치에 있어서, 바람직하게는, 복수의 화소마다 하나의 화소블록이 구성되어 있고 또한, 화소블록마다 하나의 샘플링펄스가 공급되도록 구성되고, 짝수의 시프트레지스터를 포함하는 하나의 시프트레지스터부에 의해 생성된 하나의 샘플링펄스에 근거하여, 화소블록 내의 복수의 화소에 동시에 기입이 행해지도록 구성되어 있다. 이와 같이 구성하면, 하나의 샘플링펄스에 의해, 복수의 화소로 이루어지는 화소블록마다 동시에 기입을 행할 수 있다. 또한, 이 경우, 화소블록마다 공급되는 모든 샘플링펄스는, 클록신호의 상승 및 하강 중 어 느 한쪽에 근거하여 생성됨으로써 펄스폭이 등간격이 되므로, 화소블록마다 휘도차가 생기는 것을 억제할 수 있다.
이 경우, 바람직하게는, 영상신호를 공급하기 위한 영상신호선과, 영상신호선으로부터 화소에 영상신호를 공급하기 위한 데이터선과, 데이터선마다 마련되고 또한, 영상신호선과 데이터선의 사이에 배치된 스위치부를 더 구비하고, 화소블록마다 공급되는 하나의 샘플링펄스는, 화소블록 내의 화소에 각각 대응하는 스위치부를 제어하도록 구성되고, 소정의 화소블록에 대하여 영상신호가 공급되었을 때에, 시프트레지스터부로부터 공급되는 하나의 샘플링펄스에 근거하여 소정의 화소블록 내의 화소에 대응하는 각 스위치부가 동시에 온상태가 되는 것에 의해, 영상신호가 화소블록 내의 각 화소에 공급되도록 구성되어 있다. 이와 같이 구성하면, 펄스폭이 각각 등간격이 되도록 생성된 각 샘플링펄스가 순차적으로 공급되는 것에 의해, 각 화소블록 내의 각 스위치부가 같은 시간만큼 온상태가 되도록 제어되므로, 각 화소블록 내의 각 화소에 대하여 확실히 같은 기간만큼 기입을 행할 수 있다.
상기 제 1 국면에 따른 표시장치에 있어서, 바람직하게는, 복수의 시프트레지스터부는, 각각, 2개의 시프트레지스터를 포함하고, 2개의 시프트레지스터 중, 한쪽 및 다른 쪽의 시프트레지스터에 클록신호가 공급되도록 구성되어 있고 또한, 다른 쪽의 시프트레지스터로부터 샘플링펄스가 출력되도록 구성되어 있다. 이와 같이 구성하면, 클록신호의 상승에 근거하여, 우선 한쪽의 시프트레지스터에 신호가 입력된 경우, 다음 클록신호의 하강에 근거하여 샘플링펄스가 출력되는 일 없 이, 다음 클록신호의 상승에 근거하여 다른 쪽의 시프트레지스터로부터 샘플링펄스가 출력되므로, 클록신호의 상승에만 근거하여 샘플링펄스를 생성할 수 있다. 또한, 클록신호의 하강에 근거하여 한쪽의 시프트레지스터에 신호가 입력된 경우라도, 마찬가지로 클록신호의 하강에만 근거하여 샘플링펄스를 생성할 수 있다.
이 경우, 바람직하게는, 시프트레지스터부 내의 2개의 시프트레지스터 중, 한쪽의 시프트레지스터로부터 출력된 신호가 다른 쪽의 시프트레지스터에 입력되도록 구성되어 있고 또한, 다른 쪽의 시프트레지스터에 의해 샘플링펄스로서 출력신호가 생성되도록 구성되어 있다. 이와 같이 구성하면, 클록신호의 상승에 근거하여 한쪽의 시프트레지스터에 신호가 입력된 경우, 다음 클록신호의 하강시에는 한쪽의 시프트레지스터로부터 샘플링펄스가 출력되는 일 없이 다른 쪽의 시프트레지스터에 신호가 공급되고, 다음 클록신호의 상승에 근거하여 다른 쪽의 시프트레지스터로부터 샘플링펄스가 공급된다. 따라서, 확실히 클록신호의 상승에만 근거하여 샘플링펄스를 생성할 수 있다. 또한, 클록신호의 하강에 근거하여 한쪽의 시프트레지스터에 신호가 입력된 경우라도, 마찬가지로 클록신호의 하강에만 근거하여 샘플링펄스를 생성할 수 있다.
상기 제 1 국면에 따른 표시장치에 있어서, 바람직하게는, 복수의 화소마다 하나의 화소블록이 구성되어 있고 또한, 화소블록마다 하나의 샘플링펄스가 공급되도록 구성되고, 시프트레지스터를 구동할 때에 공급되는 스타트신호의 펄스폭을 변화시키는 것에 의해, 소정의 화소블록에 대한 기입이 종료된 후에 다음 화소블록에 기입을 행하는 기입방식과, 소정의 화소블록에 대한 기입이 행해지고 있는 상태에 서 다음 화소블록에 기입을 행하는 기입방식 중 어느 한쪽의 기입방식에 의해 기입동작을 행하는 것이 가능하도록 구성되어 있다. 이와 같이 구성하면, 회로구성을 바꾸는 일 없이, 스타트신호의 펄스폭을 변화시키는 것만으로 상기 2종류의 기입방식 중 어느 한쪽의 방식에 의해 기입을 행할 수 있다. 또, 종래의 표시장치의 구성(하나의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 구성)에 있어서, 예컨대, 소정의 화소블록에 대한 기입이 종료된 후에 다음 화소블록에 기입을 행하는 기입방식의 구성에서, 스타트신호의 펄스폭을 길게 한 경우에는, 각 시프트레지스터에 의해 샘플링펄스가 2번 출력되어버리므로, 스타트신호의 펄스폭을 변경함으로써 상기 2종류의 기입방식 중 어느 한쪽의 방식에 의해 기입을 행할 수 없다. 이에 대하여, 본 발명에 있어서의 표시장치로서는, 2개의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 구성이므로, 스타트신호의 펄스폭을 길게 했다고 하더라도, 출력된 샘플링펄스는, 클록신호의 최초의 1주기째의 상승 또는 하강에 의해 오프가 되는 일 없이, 클록신호의 2주기째의 상승 또는 하강에 의해 오프상태가 된다. 즉, 클록신호의 샘플링펄스는, 스타트신호의 펄스폭을 길게 한 경우에도 1번밖에 출력되지 않는다. 또, 이 효과에 대해서는, 후술하는 실시예에 의해 상세하게 설명한다.
이 경우, 바람직하게는, 시프트레지스터부는, 각각, 2개의 시프트레지스터를 포함하고, 2개의 시프트레지스터 중, 한쪽 및 다른 쪽의 시프트레지스터에 클록신호가 공급되도록 구성되어 있고 또한, 다른 쪽의 시프트레지스터로부터 샘플링펄스가 출력되도록 구성되고, 시프트레지스터부 내의 다른 쪽의 시프트레지스터에 의해 생성된 출력신호는, 샘플링펄스로서 대응하는 스위치부에 출력되고 또한, 다음 단의 시프트레지스터부 내의 한쪽의 시프트레지스터에 입력되도록 구성되어 있다. 이와 같이 구성하면, 예컨대, 클록신호의 상승에 동기하여, 다른 쪽의 시프트레지스터로부터 샘플링펄스의 출력과 다음 단의 시프트레지스터부로의 신호의 출력이 동시에 행해지므로, 샘플링펄스의 출력과 다음 단의 시프트레지스터부에서의 출력신호의 상승을 클록신호의 상승에 근거하여 행할 수 있다. 또한, 마찬가지로, 샘플링펄스의 출력과 다음 단의 시프트레지스터부에서의 출력신호의 상승을 클록신호의 하강시에 동기하여 행할 수 있다.
본 발명의 제 2 국면에 따른 전자기기는, 상기 제 1 국면에 따른 표시장치를 구비한다. 이와 같이 구성하면, 휘도차가 생기는 것이 억제됨으로써, 표시품질이 높은 화상을 표시하는 것이 가능한 전자기기를 얻을 수 있다.
상기한 본 발명에 따르면, 화상의 표시품질이 손상되는 것을 억제하는 것이 가능한 표시장치를 제공할 수 있다.
이하, 본 발명의 실시예를 도면에 근거하여 설명한다.
(제 1 실시예)
도 1은, 본 발명의 제 1 실시예에 의한 액정표시장치의 전체구성을 나타내는 블록도이다. 도 2~도 4는, 본 발명의 제 1 실시예에 의한 액정표시장치의 상세한 구성을 설명하기 위한 도면이다. 우선, 도 1~도 4를 참조하여, 본 발명의 제 1 실시예에 의한 액정표시장치(100)의 구성에 대하여 설명한다. 또, 제 1 실시예에서는, 표시장치의 일례인 액정표시장치에 본 발명을 적용한 경우에 대하여 설명한다.
제 1 실시예에 의한 액정표시장치(100)는, 도 1에 나타내는 바와 같이, 표시화면부(1)와, 구동IC(2)와, V드라이버(3)와, H드라이버(4)와, 백라이트(5)와, COM드라이버(6)를 구비하고 있다. 표시화면부(1)에는, 복수의 화소(1a)가 매트릭스형상으로 배치되어 있다. 또, 도 1은, 도면의 간략화를 위해 3화소분의 화소(1a)를 도시하고 있다.
구동IC(2)는, 액정표시장치(100) 전체를 구동하기 위한 기능을 갖는다. V드라이버(3)및 H드라이버(4)에는, 각각, 복수의 게이트선(3a) 및 데이터선(4a)이 접속되어 있다. 또한, 게이트선(3a) 및 데이터선(4a)은, 서로 직교하도록 배치되어 있다. V드라이버(3)는, 게이트선(3a)의 구동회로로서의 기능을 갖는다. 또한, H드라이버(4)는, 데이터선(4a)을 통해서, 후술하는 화소전극(1c)에 영상신호를 순차적으로 공급하는 기능을 갖는다. 또한, 백라이트(5)는, 화소(1a)의 투과영역의 광원으로서 구성되어 있다. COM드라이버(6)는, 후술하는 공통전극(1d)의 전위를 제어하는 기능을 갖는다.
또한, 각 화소(1a)는, 화소트랜지스터(1b)(TFT)와, 화소전극(1c)과, 공통전극(1d)와, 보지용량(1e)에 의해 구성되어 있다. 화소트랜지스터(1b)의 드레인영역 D는, 데이터선(4a)에 접속되어 있고 또한, 화소트랜지스터(1b)의 소스영역 S는, 화 소전극(1c)과 보지용량(1e)의 한쪽의 전극에 접속되어 있다. 또한, 화소트랜지스터(1b)의 게이트 G는, 게이트선(3a)에 접속되어 있다. 또한, 공통전극(1d)과 보지용량(1e)의 다른 쪽의 전극은, 각각, COM드라이버(6)에 접속되어 있다.
또한, 도 2에 나타내는 바와 같이, H드라이버(4)는, 스캔방향 제어부(4b)와 복수의 시프트레지스터부(4c)(제 1 실시예에서는 n개(n=1, 2, …))를 구비하고 있다. 스캔방향 제어부(4b)는, 하나의 인버터(4d)와, 복수의 스위치부(4e)를 포함하고 있다. 또한, 스캔방향 제어부(4b)는, 구동IC(2)로부터 공급되는 직류의 CSH신호에 근거하여, 샘플링펄스가 출력되는 순서(주사하는 방향)를 제어가능하도록 구성되어 있다.
구체적으로는, 예컨대, 스캔방향 제어부(4b)에 H레벨의 CSH신호가 공급된 경우, 스위치부(4e)의 온오프의 상태는 도 2와 같아진다. 다시 말해, STH신호는, 첫 단의 시프트레지스터부(4c)로서 도면 중의 시프트레지스터부(1)에 공급되고 또한, 시프트레지스터부(1)로부터 SR1신호가 출력된다. 그리고, 다음 단의 시프트레지스터부(4c)(도면 중의 시프트레지스터부(2))에 SR1신호가 입력되고 또한, SR2신호가 출력된다. 그리고, SR2신호가 다음 단의 시프트레지스터부(4c)에 공급되도록 구성되어 있다. 다시 말해, 앞 단의 시프트레지스터부(4c)로부터 출력된 신호(SR1, SR2, …)가, 순차적으로 다음 단의 시프트레지스터부(4c)에 공급되어가도록 구성되어 있다. 그리고, SR신호가 공급된 시프트레지스터부(4c)로부터, 도면 중의 화살표A 방향의 순서로 샘플링펄스(SP1, SP2, …, SPn)가 순차적으로 출력되도록 구성되어 있다.
또한, 스캔방향 제어부(4b)에 L레벨의 CSH신호가 공급된 경우, 스위치부(4e)의 온오프의 상태는 도 2의 반대의 상태가 된다. 다시 말해, STH신호는, 첫 단의 시프트레지스터부(4c)로서 도면 중의 시프트레지스터부(n)에 공급되고 또한, 시프트레지스터부(n)로부터 SRn신호가 출력된다. 그리고, 다음 단의 시프트레지스터부(4c)(시프트레지스터부(n-1))(도시하지 않음)로부터 SRn-1신호가 출력되고 또한, SRn-1신호가 다음 단의 시프트레지스터부(4c)에 공급되도록 구성되어 있다. 이에 따라, 상기의 경우와 마찬가지로, 앞 단의 시프트레지스터부(4c)로부터 출력된 SR신호가 다음 단의 시프트레지스터부(4c)에 공급되고, SR신호가 공급된 시프트레지스터부(4c)로부터 도면 중의 화살표B 방향의 순서로 샘플링펄스(SPn, …, SP2, SP1)가 순차적으로 출력되도록 구성되어 있다.
여기서, 제 1 실시예에서는, 도 2에 나타내는 바와 같이, 각 시프트레지스터부(4c)는, 2개의 시프트레지스터(4f 및 4g)와, 반전신호 생성회로(4h)와, 정형회로(4i)를 구비하고 있다. 구체적으로는, 도 3에 나타내는 바와 같이, 시프트레지스터(4f)는, 인버터(4j)와, 인버터(4k 및 4l)에 의해 구성된 래치회로(4m)에 의해 구성되어 있다. 시프트레지스터(4f)의 입력측(인버터(4j)의 입력측(도면 중의 in))에는, 구동IC(2)로부터 출력되는 STH신호 또는 앞 단의 시프트레지스터부(4c)로부터 출력되는 SR신호 중 어느 하나가 공급되도록 구성되어 있다. 또한, 인버터(4j)의 출력측과 래치회로(4m)의 입력측은 접속되어 있다. 또, 인버터(4j 및 4k)는, 클록신호에 근거하여 출력이 제어되는 클록드인버터에 의해 구성되어 있다.
또한, 제 1 실시예에서는, 시프트레지스터(4f 및 4g)는 같은 회로가 되도록 구성되어 있고 또한, 시프트레지스터(4f)의 출력측(래치회로(4m)의 출력측)과 시프트레지스터(4g)의 입력측(인버터(4j)의 입력측)이 접속되어 있다.
또한, 반전신호 생성회로(4h)는, 구동IC(2)로부터 공급되는 클록신호로부터 서로 반전하는 2상의 클록신호를 생성하도록 구성되어 있고 또한, 생성된 2상의 클록신호는, 각각, 시프트레지스터(4f 및 4g) 내의 각 인버터(4j 및 4k)(클록드인버터)에 입력되도록 구성되어 있다.
또한, 반전신호 생성회로(4h)는, 7개의 인버터(4n)에 의해 구성되어 있다. 구체적으로는, 2개의 인버터(4n)에 의해 래치회로(4o)가 구성되어 있다. 그리고, 래치회로(4o)의 2개의 입력측 중 한쪽의 입력측에 2개의 인버터(4n)의 출력측이 접속되어 있고 또한, 다른 쪽의 입력측에 하나의 인버터(4n)의 출력측이 접속되어 있다. 또한, 래치회로(4o)의 2개의 출력측에, 각각 하나씩 인버터(4n)의 입력측이 접속되어 있다.
또한, 시프트레지스터(4g)의 출력측(도면 중 out)과 정형회로(4i)가 접속되어 있다. 정형회로(4i)는, 시프트레지스터(4g)로부터의 출력신호를 정형하여 샘플링펄스(SP)로서 후술하는 스위치부(8)(도 4 참조)에 출력되도록 구성되어 있다.
이상에 의해, 제 1 실시예에서는, 각 시프트레지스터부(4c)에서, 2개의 시프트레지스터(4f 및 4g)에 의해 하나의 샘플링펄스가 생성되도록 구성되어 있다. 또한, 시프트레지스터(4g)로부터의 출력신호는, 샘플링펄스로서 출력되고 또한, SR신호로서 다음 단의 시프트레지스터부(4c)에도 출력되도록 구성되어 있다. 또, 샘플링펄스란, 후술하는 스위치부(8)(도 4 참조)의 온오프를 제어하기 위한 신호이다.
또한, 제 1 실시예에서는, 도 4에 나타내는 바와 같이, 표시화면부(1) 내에서, 24개의 화소(1a)마다 하나의 화소블록이 구성되어 있다. 구체적으로는, 표시화면부(1)의 테두리부분에, 24개로 이루어지는 영상신호선(7)이 배선되어 있고 또한, 각 영상신호선(7)과, 1블록 내의 각 화소(1a)(24개)에 대응하는 데이터선(4a)이 스위치부(8)(HSW)를 통해서 서로 접속되어 있다. 그리고, 1블록 내의 각 화소(1a)에 대응하는 24개의 스위치부(8)는, 하나의 샘플링펄스에 의해 온오프제어되도록 구성되어 있다. 다시 말해, 하나의 샘플링펄스에 의해 24개의 스위치부(8)가 동시에 온상태가 되고 또한, 24개의 영상신호선(7)으로부터 각 스위치부(8)를 통해서 화소전극(1c)에 영상신호가 공급되도록 구성되어 있다. 이상에 의해, 제 1 실시예에 있어서의 액정표시장치(100)는, 각 블록마다 기입을 행하는 블록순차 기입방식에 의해 영상신호의 기입을 행하도록 구성되어 있다.
도 5 및 도 6은, 본 발명의 제 1 실시예에 의한 액정표시장치의 동작을 설명하기 위한 도면이다. 도 7은, 본 발명의 제 1 실시예에 의한 액정표시장치에 대한 비교예에 대하여 설명하기 위한 도면이다. 다음으로, 도 2 및 도 4~도 7을 참조하여, 본 발명의 제 1 실시예에 의한 액정표시장치(100)에 있어서의 동작에 대하여 설명한다.
우선, 도 5에 나타내는 바와 같이, STH신호(도 2 참조)가 구동IC(2)로부터 스캔방향 제어부(4b)를 통해서 첫 단의 시프트레지스터부(4c)(도 2의 시프트레지스터부(1))에 공급된다. 그리고, STH신호가 공급된 상태에서의 클록신호의 최초의 하강에 동기하여, 첫 단의 시프트레지스터부(4c)로부터 SR1신호 및 SP1신호(샘플링 펄스)가 출력된다. 이때, SR1신호는 스캔방향 제어부(4b)를 통해서 다음 단의 시프트레지스터부(4c)(도 2의 시프트레지스터부(2))에 입력되고 또한, SP1신호는, 하나의 화소블록에 대응하는 24개의 스위치부(8)(도 4 참조)에 온신호로서 출력된다. 그리고, SP1신호에 대응하는 24개의 스위치부(8)가 동시에 온상태가 되어 기입이 행해진다.
여기서, 제 1 실시예에서는, 서로 접속된 2개의 시프트레지스터(4f 및 4g)에 의해 하나의 샘플링펄스가 생성됨으로써, 클록신호의 다음 상승시에 SR신호 및 샘플링펄스는 출력되지 않는다. 그리고, 클록신호의 다음 하강시에, SR1신호 및 SP1신호가 오프상태가 됨과 동시에, 다음 단의 시프트레지스터부(4c)로부터 SR2신호 및 SP2신호가 출력된다. 이에 따라, SP2신호에 대응하는 24개의 스위치부(8)가 동시에 온상태가 되어 기입이 행해진다. 마찬가지로, 클록신호의 다음 하강에 동기하여 SR2신호 및 SP신호가 오프상태가 되고 또한, 다음 단의 시프트레지스터부(4c)(시프트레지스터부(3)(도시하지 않음))로부터 SR3신호 및 SP신호(3)가 출력된다. 그리고, 최종 단의 시프트레지스터부(4c)(도 2의 시프트레지스터부(n))까지 이상의 동작을 순차적으로 행함으로써, 1행분의 화소(1a)의 기입이 행해진다.
이상과 같이, 제 1 실시예에서는, 모든 화소(1a)로의 기입은, 클록신호의 하강에만 근거하여 행해진다.
다음으로, 도 6을 참조하여, 제 1 실시예에 의한 액정표시장치(100)에 있어서, 클록신호에 지연시간이 생긴 경우에 있어서의 동작에 대하여 설명한다. 또, 제 1 실시예에서는, 클록신호의 하강이 통상보다 t1의 기간만큼 지연된 경우에 대 하여 설명한다.
우선, STH신호가 공급되는 것에 의해, 클록신호의 하강에 동기하여 SR1신호 및 SP1신호가 출력된다. 여기서, SR1신호 및 SP1신호는, 클록신호와 마찬가지로 기간 t1만큼 지연되어 출력된다. 그리고, 클록신호의 다음 하강에 동기하여 SR1신호 및 SP1신호가 오프상태가 되고 또한, SR2신호 및 SP2신호가 출력된다. 여기서, SR1신호 및 SP1신호의 하강과, SR2신호 및 SP2신호의 상승은, 모두 클록신호와 마찬가지로 기간 t1만큼 지연된 상태가 된다. 그리고, 이 동작이 순차적으로 최종 단의 시프트레지스터부(4c)까지 행해진다. 여기서, 모든 샘플링펄스(SP신호)는, 기간 t1씩 마찬가지로 지연됨으로써 같은 길이의 펄스폭(t2)이 된다. 이에 따라, 기생용량에 기인하여 변동한 공통전극(1d)의 전위가 되돌아가는 비율도 모두 같아진다.
이에 대하여, 도 7을 참조하여, 비교예로서 종래의 시프트레지스터에 있어서의 샘플링펄스의 생성시의 동작에 대하여 설명한다. 이 비교예에 의한 종래의 시프트레지스터는, 출력신호(SR신호)를 클록신호의 반주기분 시프트시켜 샘플링펄스를 출력하는 구성이며, 하나의 시프트레지스터에 의해 하나의 샘플링펄스가 생성되도록 구성되어 있다. 이에 따라, 짝수단의 시프트레지스터로부터 출력되는 샘플링펄스는, CKH신호의 상승에 동기하여 온상태가 되고 또한, CKH신호의 하강에 동기하여 오프상태가 된다. 이에 대하여, 홀수단의 시프트레지스터로부터 출력되는 샘플링펄스는, /CKH신호의 상승에 동기하여 온상태가 되고 또한, /CKH신호의 하강에 동기하여 오프상태가 되도록 구성되어 있다. 또, 비교예에서는, CKH신호의 상승 및 /CKH신호의 하강이, 통상보다 t1의 기간만큼 지연된 경우에 대하여 설명한다.
우선, STH신호가 공급된 상태에서, CKH신호의 상승에 동기하여, 기간 t1만큼 지연되어 SR1신호가 출력된다. 이 상태에서, 다음 CKH신호의 하강에 동기하여 SR2신호가 출력되는 동시에 SP1신호가 출력된다. 다시 말해, /CKH신호의 상승에 동기하여 SP1신호가 출력된다. 그리고, 다음 CKH의 상승에 동기하여, 기간 t1만큼 지연되어 SR1신호가 오프상태가 됨과 동시에 SP1신호도 오프상태가 된다. 다시 말해, /CKH신호의 하강에 동기하여 SP1이 오프상태가 된다. 또, 이때, SP1신호는, 기간 t3동안 온상태가 된다. 또한, 이때, SR3신호가 기간 t1만큼 지연되어 출력됨으로써, 마찬가지로 기간 t1만큼 지연되어 SP2신호가 출력된다. 그리고, 다음 CKH신호의 하강에 동기하여 SR2신호가 오프상태가 됨으로써 SP2신호도 오프상태가 된다. 또, 이때, SP2신호는, 기간 t3보다 짧은 기간 t4동안 온상태가 된다.
이상에 의해, 종래의 시프트레지스터에 의한 구성에서는, 클록신호에 지연이 생긴 경우에, 홀수단의 시프트레지스터로부터 공급되는 샘플링펄스의 펄스폭(t3)과, 짝수단의 시프트레지스터로부터 공급되는 샘플링펄스의 펄스폭(t4)이 다르다. 다시 말해, 홀수단의 시프트레지스터로부터 공급되는 샘플링펄스에 근거하여 행해지는 영상신호의 기입기간 t3과, 짝수단의 시프트레지스터로부터 공급되는 샘플링펄스에 근거하여 행해지는 영상신호의 기입기간 t4에서는 기간 t3쪽이 기간 t4보다 기간 t1만큼 길기 때문에, 기입시간에 기간 t1의 2배의 길이만큼 차가 생기는 것을 알 수 있다. 또한, 이때, 데이터선(4a)과 공통전극(1d)의 배선의 사이에 발생하는 기생용량에 기인하여 공통전극(1d)의 전위가 변동한 경우, 펄스폭이 t3의 샘플링펄 스가 공급된 화소(1a)에서의 공통전극(1d)의 전위가 되돌아가는 비율에 비하여, 펄스폭이 t4의 샘플링펄스가 공급된 화소(1a)의 공통전극(1d)의 전위가 되돌아가는 비율이 작아지는 것을 알 수 있다.
도 8 및 도 9는, 각각, 본 발명의 제 1 실시예에 의한 액정표시장치를 이용한 전자기기의 일례 및 다른 예를 설명하기 위한 도면이다. 다음으로, 도 8 및 도 9를 참조하여, 본 발명의 제 1 실시예에 의한 액정표시장치(100)를 이용한 전자기기에 대하여 설명한다.
본 발명의 제 1 실시예에 의한 액정표시장치(100)는, 도 8 및 도 9에 나타내는 바와 같이, 휴대전화(50) 및 PC(Personal Computer)(60) 등에 이용하는 것이 가능하다. 도 8의 휴대전화(50)에 있어서는, 표시화면(50a)에 본 발명의 제 1 실시예에 있어서의 액정표시장치(100)가 이용된다. 또한, 도 9의 PC(60)에 있어서는, 키보드(60a) 등의 입력부 및 표시화면(60b) 등에 이용하는 것이 가능하다. 또한, 주변회로를 액정패널 내의 기판에 내장함으로써 부품수를 대폭으로 줄이고 또한, 장치본체의 경량화 및 소형화를 행하는 것이 가능해진다.
제 1 실시예에서는, 상기한 바와 같이, 모든 샘플링펄스가 클록신호(CKH)의 하강에만 근거하여 생성되도록 구성함으로써, 클록신호의 상승시간(tr) 및 하강시간(tf)이 달랐다고 하더라도 모든 샘플링펄스가 클록신호의 하강에만 근거하여 생성되고 있으므로, 생성되는 각 샘플링펄스에 생기는 지연시간이 모두 같은 길이가 된다. 이에 따라, 펄스폭이 등간격이 되도록 각 샘플링펄스를 생성할 수 있으므로, 모든 화소(1a)에 대하여 같은 기간 t2동안 기입을 행할 수 있다. 또한, 이때, 데이터선(4a)과 공통전극(1d)의 배선의 사이에 발생하는 기생용량에 기인하여 공통전극(1d)의 전위가 변동한 경우라도, 샘플링펄스의 펄스폭이 등간격인 것에 의해, 각 화소(1a)에서의 공통전극(1d)의 전위가 원래로 돌아가는 비율도 같아진다. 따라서, 화소(1a)에 따라 휘도차가 생기는 것을 억제할 수 있으므로, 화상의 표시품질이 손상되는 것을 억제할 수 있다.
또한, 상기 제 1 실시예에서는, 2개의 시프트레지스터(4f 및 4g)에 근거하여 하나의 샘플링펄스를 생성하도록 구성함으로써, 모든 시프트레지스터부(4c)에서, 클록신호의 하강에만 근거하여 샘플링펄스를 생성할 수 있다. 즉, 상기 비교예와 같이, 하나의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 경우에는, 홀수단의 시프트레지스터로부터는 클록신호의 상승에 근거하여 샘플링펄스가 생성되고 또한 짝수단의 시프트레지스터로부터는 클록신호의 하강에 근거하여 샘플링펄스가 생성된다. 이에 대하여, 제 1 실시예에서는, 클록신호의 하강에만 근거하여, 확실히 샘플링펄스를 생성할 수 있다.
또한, 상기 제 1 실시예에서는, 24개의 화소(1a)마다 하나의 화소블록을 구성하고 또한, 화소블록마다 하나의 샘플링펄스가 공급되도록 구성하고, 각 시프트레지스터부(4c)에 의해 생성된 하나의 샘플링펄스에 근거하여, 하나의 화소블록 내의 각 화소(1a)에 동시에 기입이 행해지도록 구성한다. 이와 같이 구성함으로써, 하나의 샘플링펄스에 의해, 24개의 화소(1a)로 이루어지는 화소블록마다 동시에 기입을 행할 수 있다. 또한, 이 경우, 화소블록에 공급되는 모든 샘플링펄스는, 클록신호의 하강에만 근거하여 생성됨으로써 펄스폭이 등간격이 되므로, 화소블록마 다 휘도차가 생기는 것을 억제할 수 있다.
또한, 상기 제 1 실시예에서는, 시프트레지스터부(4c)로부터 공급되는 하나의 샘플링펄스에 근거하여, 소정의 화소블록 내의 각 화소(1a)에 각각 대응하는 스위치부(8)가 동시에 온상태가 됨으로써, 영상신호가 화소블록 내의 각 화소(1a)에 공급되도록 구성한다. 이에 따라, 펄스폭이 각각 등간격으로 생성된 각 샘플링펄스가 순차적으로 공급됨으로써, 각 화소블록 내의 각 스위치부(8)가 같은 시간만큼 온상태가 되도록 제어되므로, 각 화소블록 내의 각 화소(1a)에 대하여 확실히 같은 기간만큼 기입을 행할 수 있다.
또한, 상기 제 1 실시예에서는, 각 시프트레지스터부(4c)에서의 2개의 시프트레지스터(4f 및 4g)에 클록신호가 공급되고 또한, 시프트레지스터(4g)로부터만 샘플링펄스가 출력되도록 구성함으로써, 클록신호의 하강에 근거하여, 우선 시프트레지스터(4f)에 신호가 입력된 경우, 다음 클록신호의 상승에 근거하여 샘플링펄스가 출력되는 일 없이, 그 다음 클록신호의 하강에 근거하여 시프트레지스터(4g)로부터 샘플링펄스가 출력되므로, 클록신호의 하강에만 근거하여 샘플링펄스를 생성할 수 있다. 또한, 클록신호의 상승에만 근거하여 시프트레지스터(4f)에 신호가 입력된 경우라도, 용이하게 클록신호의 상승에만 근거하여 샘플링펄스를 생성할 수 있다.
또한, 상기 제 1 실시예에서는, 각 시프트레지스터부(4c) 내의 시프트레지스터(4f)로부터 출력된 신호가 같은 시프트레지스터부(4c) 내의 시프트레지스터(4g)에 입력되도록 구성하고 또한, 시프트레지스터(4g)에 의해 샘플링펄스가 생성되도 록 구성한다. 이에 따라, 클록신호의 하강에 근거하여 시프트레지스터(4f)에 신호가 입력된 경우, 다음 클록신호의 상승시에는 시프트레지스터(4f)로부터의 출력신호가 샘플링펄스로서 출력되는 일 없이 시프트레지스터(4g)에 공급되고 또한, 다음 클록신호의 하강에 근거하여 시프트레지스터(4g)로부터 샘플링펄스로서 출력신호가 출력된다. 따라서, 확실히 클록신호의 하강에만 근거하여 샘플링펄스를 생성할 수 있다. 또한, 클록신호의 상승에 근거하여 한쪽의 시프트레지스터에 신호가 입력된 경우라도, 용이하게 클록신호의 상승에만 근거하여 샘플링펄스를 생성할 수 있다.
또한, 상기 제 1 실시예에서는, 시프트레지스터부(4c)의 시프트레지스터(4g)에 의해 생성된 출력신호를 샘플링펄스로서, 대응하는 스위치부(8)에 출력하고 또한, 다음 단의 시프트레지스터부(4c) 내의 시프트레지스터(4f)에 입력하도록 구성함으로써, 클록신호의 하강에 동기하여, 샘플링펄스의 출력과 다음 단의 시프트레지스터부(4c)로의 입력이 동시에 행해진다. 다시 말해, 샘플링펄스의 출력과 다음 단의 시프트레지스터부(4c)에서의 출력신호의 상승을 클록신호의 하강에 근거하여 행할 수 있다. 또한, 마찬가지로, 클록신호의 상승시에 동기하여, 샘플링펄스의 출력과 다음 단의 시프트레지스터부(4c)에서의 신호의 상승을 행할 수 있다.
(제 2 실시예)
도 10 및 도 11은, 본 발명의 제 2 실시예에 의한 액정표시장치의 구성을 설명하기 위한 도면이다. 제 2 실시예에서는, 1상의 클록신호를 시프트레지스터부(4c)에 공급하도록 구성된 제 1 실시예와는 달리, 서로 위상이 반전한 2상의 클록신호를 시프트레지스터부(4c)에 공급하도록 구성한 액정표시장치(200)에 대하여 설명한다.
본 발명의 제 2 실시예에 의한 액정표시장치(200)에서는, 도 10에 나타내는 바와 같이, 서로 위상이 반전한 2개의 클록신호(CKH신호 및 /CKH신호)가, 각 시프트레지스터부(4c)의 시프트레지스터(4f 및 4g)에 각각 공급되도록 구성되어 있다. 또, 제 2 실시예의 그 밖의 구성은 제 1 실시예의 구성과 같다.
또한, 도 11에 나타내는 바와 같이, 2상의 클록신호에 의해 샘플링펄스를 생성하는 경우에 있어서도, 제 1 실시예와 같이, CKH신호의 하강(/CKH신호의 상승)에만 근거하여 샘플링펄스(SP1, SP2, …, SP(n))가 생성된다.
제 2 실시예에서는, 상기한 바와 같이, 2상의 클록신호를 각 시프트레지스터부(4c)에 공급하도록 구성하는 경우라도, 클록신호의 하강에만 근거하여 모든 샘플링펄스를 생성할 수 있다. 또한, 이 경우, 1상의 클록신호로부터 반전신호 생성회로(4h)에 의해 2상의 클록신호를 생성하는 제 1 실시예와는 달리, 반전신호 생성회로(4h)를 마련할 필요가 없으므로, 그만큼, 회로구성이 복잡화하는 것을 억제할 수 있다.
(제 3 실시예)
도 12는, 본 발명의 제 3 실시예의 동작을 설명하기 위한 타이밍차트이다. 제 3 실시예에서는, 도 12를 참조하여, 상기 제 1 실시예에 있어서의 STH신호(스타트신호)에 비하여, 펄스폭을 보다 크게 한 경우의 동작에 대하여 설명한다. 또, 제 3 실시예에 있어서의 액정표시장치(300)의 구성은, 상기 제 1 실시예에 있어서의 액정표시장치(100)와 같다.
본 발명의 제 3 실시예에서는, 도 5에 나타내는 제 1 실시예의 동작(소정의 화소블록에 대한 기입이 종료된 후에 다음 화소블록에 기입을 행하는 기입방식(논오버랩(non-overlap)방식))에 있어서, 클록신호의 대략 1주기분에 상당하는 길이로 구성되어 있던 스타트신호의 펄스폭을, 클록신호의 대략 2주기분에 상당하는 길이까지 크게 하도록 구성되어 있다. 이에 따라, 제 3 실시예에 있어서의 액정표시장치(300)에 있어서의 화소블록으로의 기입방식은, 제 1 실시예에 있어서의 논오버랩방식으로부터 오버랩방식으로 변경되어 있다.
구체적으로는, 제 3 실시예에 있어서의 표시장치(300)에서는, 2개의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 구성이므로, 스타트신호의 펄스폭을 길게 했다고 하더라도, 출력된 샘플링펄스는, 클록신호의 다음 하강시에 있어서 오프상태로 이행하는 일 없이, 클록신호의 보다 다음 하강시에 의해 오프상태가 된다. 즉, 스타트신호의 펄스폭에 근거한 길이의 펄스폭으로 생성되는 샘플링펄스가 1번밖에 출력되지 않는다.
이에 대하여, 종래의 표시장치의 구성(하나의 시프트레지스터에 의해 하나의 샘플링펄스를 생성하는 구성)에 있어서, 예컨대, 도 13에 나타내는 논오버랩방식에 의한 기입방식의 구성으로부터, 스타트신호의 펄스폭을 길게 한 경우에는, 도 14에 나타내는 바와 같이, 각 시프트레지스터에 의해 샘플링펄스가 2번 출력되어버린다. 이것은, 클록신호와 논리곱을 취하고 있으므로, 스타트신호의 펄스폭이 클록신호의 대략 1주기분의 길이에 상당하는 경우에, 샘플링펄스가 클록신호의 상승에 동기하여 온상태가 되고, 또한, 클록신호의 하강에 동기하여 오프상태가 된다. 이 상태 에서, 스타트신호의 펄스폭을 클록신호의 대략 2주기분의 길이까지 크게 한 경우, 클록신호의 최초의 1주기째에서 첫 번째 샘플링펄스가 생성되고 또한, 클록신호의 2주기째에도 두 번째 샘플링펄스가 생성된다. 따라서, 종래의 표시장치의 구성에서는, 스타트신호의 펄스폭을 변경하는 것만으로는 상기 2종류의 기입방식 중 어느 한쪽의 방식에 의해 기입을 행하도록 설정할 수 없다. 또한, 클록신호와는 다른 신호를 별도생성하고 또한, 생성한 신호와의 논리곱을 취함으로써 샘플링펄스의 타이밍을 가변으로 한 경우에는, 오버랩구동을 행하는 것은 가능하다. 그러나, 이 경우에는, 별도신호를 생성하지 않으면 안 되게 된다.
제 3 실시예에서는, 상기한 바와 같이, 시프트레지스터를 구동할 때에 공급되는 스타트신호의 펄스폭을 변화시킴으로써, 논오버랩방식에 의한 기입방식과, 오버랩방식에 의한 기입방식 중 어느 한쪽의 기입방식에 의해 기입동작을 행할 수 있다. 이에 따라, 회로구성을 바꾸는 일 없이, 스타트신호의 펄스폭을 변화시키는 것만으로 상기 2종류의 기입방식 중 어느 한쪽의 방식에 의해 기입을 행할 수 있다.
또, 여기에 개시된 실시예는, 모든 점에서 예시일뿐 제한적인 것으로 생각되어서는 안 된다. 본 발명의 범위는, 상기한 실시예의 설명이 아닌 특허청구의 범위에 의해 나타내어지고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 더 포함된다.
예컨대, 상기 제 1~제 3 실시예에서는, 복수의 화소마다 기입을 행하는 블록순차 기입방식에 본 발명을 적용하는 예를 나타냈지만, 본 발명은 이것에 한하지 않고, 각 화소마다 기입을 행하는 점순차 기입방식에도 적용가능하다.
또한, 상기 제 1~제 3 실시예에서는, 듀티비(duty ratio)가 약 50%인 클록신호에 대하여 본 발명을 적용하는 예를 나타냈지만, 본 발명은 이것에 한하지 않고, 듀티비가 약 50%가 아닌 경우라도 적용가능하다.
도 1은 본 발명의 제 1 실시예에 따른 액정표시장치의 전체구성을 나타내는 블록도,
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 H드라이버에 대하여 설명하기 위한 회로도,
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 H드라이버에 대하여 설명하기 위한 회로도,
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 스위치부에 대하여 설명하기 위한 회로도,
도 5는 본 발명의 제 1 실시예에 따른 액정표시장치의 화소전극으로의 기입동작을 설명하기 위한 타이밍차트,
도 6은 본 발명의 제 1 실시예에 따른 액정표시장치의 화소전극으로의 기입동작을 설명하기 위한 타이밍차트,
도 7은 본 발명의 제 1 실시예에 따른 액정표시장치에 대한 비교예에 대하여 설명하기 위한 타이밍차트,
도 8은 본 발명의 제 1 실시예에 따른 액정표시장치를 구비한 전자기기에 대하여 설명하는 도면,
도 9는 본 발명의 제 1 실시예에 따른 액정표시장치를 구비한 전자기기에 대하여 설명하는 도면,
도 10은 본 발명의 제 2 실시예에 따른 액정표시장치의 전체구성을 나타내는 블록도,
도 11은 본 발명의 제 2 실시예에 따른 액정표시장치의 화소전극으로의 기입동작을 설명하기 위한 타이밍차트,
도 12는 본 발명의 제 3 실시예에 따른 액정표시장치의 화소전극으로의 기입동작을 설명하기 위한 타이밍차트,
도 13은 본 발명의 제 3 실시예에 따른 액정표시장치에 대한 비교예에 대하여 설명하기 위한 타이밍차트,
도 14는 본 발명의 제 3 실시예에 따른 액정표시장치에 대한 비교예에 대하여 설명하기 위한 타이밍차트이다.
도면의 주요 부분에 대한 부호의 설명
1a : 화소 4a : 데이터선
4c : 시프트레지스터부
4f : 시프트레지스터(한쪽의 시프트레지스터)
4g : 시프트레지스터(다른 쪽의 시프트레지스터)
7 : 영상신호선 8 : 스위치부
50 : 휴대전화(전자기기) 60 : PC(전자기기)
100, 200, 300 : 액정표시장치

Claims (9)

  1. 클록신호에 근거하여, 화소에 영상신호를 기입하기 위한 샘플링펄스를 순차적으로 생성하는 복수의 시프트레지스터부를 구비하되,
    상기 각각의 시프트레지스터부는, 짝수의 시프트레지스터를 포함하고,
    상기 시프트레지스터부마다 하나의 샘플링펄스가 생성되고 또한, 클록신호의 상승 및 하강 중 미리 설정된 어느 한쪽에 근거하여 샘플링펄스가 생성되도록 구성되어 있고,
    복수의 상기 화소마다 하나의 화소블록이 구성되어 있고 또한, 상기 화소블록마다 하나의 샘플링펄스가 공급되도록 구성되고,
    상기 시프트레지스터를 구동할 때에 공급되는 스타트신호의 펄스폭을 변화시키는 것에 의해, 소정의 상기 화소블록에 대한 기입이 종료된 후에 다음의 상기 화소블록에 기입을 행하는 기입방식과, 상기 소정의 화소블록에 대한 기입이 행해지고 있는 상태에서 상기 다음 화소블록에 기입을 행하는 기입방식 중 어느 한쪽의 기입방식에 의해 기입동작을 행하는 것이 가능하도록 구성되어 있는
    표시장치.
  2. 제 1 항에 있어서,
    상기 복수의 시프트레지스터부는, 각각, 2개의 상기 시프트레지스터를 포함하고,
    상기 2개의 시프트레지스터에 근거하여 하나의 샘플링펄스가 생성되도록 구성되어 있는
    표시장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 짝수의 시프트레지스터를 포함하는 하나의 시프트레지스터부에 의해 생성된 하나의 샘플링펄스에 근거하여, 상기 화소블록 내의 복수의 화소에 동시에 기입이 행해지도록 구성되어 있는
    표시장치.
  4. 제 3 항에 있어서,
    영상신호를 공급하기 위한 영상신호선과,
    상기 영상신호선으로부터 상기 화소에 영상신호를 공급하기 위한 데이터선과,
    상기 데이터선마다 마련되고 또한, 상기 영상신호선과 상기 데이터선의 사이에 배치된 스위치부
    를 더 구비하고,
    상기 화소블록마다 공급되는 하나의 샘플링펄스는, 상기 화소블록 내의 화소에 각각 대응하는 상기 스위치부를 제어하도록 구성되고,
    소정의 상기 화소블록에 대하여 영상신호가 공급되었을 때에, 상기 시프트레지스터부로부터 공급되는 하나의 샘플링펄스에 근거하여 상기 소정의 화소블록 내의 화소에 대응하는 각 스위치부가 동시에 온상태가 되는 것에 의해, 영상신호가 상기 화소블록 내의 각 화소에 공급되도록 구성되어 있는
    표시장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 시프트레지스터부는, 각각, 2개의 상기 시프트레지스터를 포함하고,
    상기 2개의 시프트레지스터의 한쪽 및 다른 쪽의 상기 시프트레지스터에 클록신호가 공급되도록 구성되어 있고 또한, 상기 다른 쪽의 시프트레지스터로부터 샘플링펄스가 출력되도록 구성되어 있는
    표시장치.
  6. 제 5 항에 있어서,
    상기 시프트레지스터부 내의 2개의 시프트레지스터 중, 상기 한쪽의 시프트레지스터로부터 출력된 신호가 상기 다른 쪽의 시프트레지스터에 입력되도록 구성되어 있고 또한, 상기 다른 쪽의 시프트레지스터에 의해 샘플링펄스로서 출력신호가 생성되도록 구성되어 있는 표시장치.
  7. 삭제
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 시프트레지스터부는, 각각, 2개의 상기 시프트레지스터를 포함하고,
    상기 2개의 시프트레지스터의 한쪽 및 다른 쪽의 상기 시프트레지스터에 클록신호가 공급되도록 구성되어 있고 또한, 상기 다른 쪽의 시프트레지스터로부터 샘플링펄스가 출력되도록 구성되고,
    상기 시프트레지스터부 내의 다른 쪽의 시프트레지스터에 의해 생성된 출력신호는, 샘플링펄스로서 대응하는 스위치부에 출력되고 또한, 다음 단의 상기 시프트레지스터부 내의 한쪽의 시프트레지스터에 입력되도록 구성되어 있는
    표시장치.
  9. 청구항 1 또는 청구항 2에 기재된 표시장치를 구비한 전자기기.
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