JP4123839B2 - 電気光学装置、その駆動方法、階調制御信号生成回路および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置、その駆動方法、階調制御信号生成回路および電子機器に関する。
【０００２】
【従来の技術】
電気光学物質として液晶やＥＬ（electroluminescence）素子を用いた電気光学装置は、走査線とデータ線との各交差に対応する画素を有するのが一般的である。近年、この種の電気光学装置の駆動方法として、パルス幅変調法を用いて画素を複数の階調により表示させる方法（以下、「ＰＷＭ階調制御方法」という）が提案されている。
【０００３】
このＰＷＭ階調制御方法においては、走査線が選択される期間（以下、「選択期間」という）のうち、電気光学物質を駆動させる電圧をデータ線に対して印加する時間長を、各画素の階調を指示する階調データに応じて異ならせることにより、各選択期間における電気光学物質への電圧実効値を制御して、画素を階調表示させるようになっている。したがって、ＰＷＭ階調制御方法を用いるためには、選択期間の開始から各階調に応じた時間長を規定するための信号（以下、「階調制御信号ＧＣＰ」という）を生成することが必要となる。
【０００４】
この階調制御信号ＧＣＰの電圧波形は、図１５に示すように、各選択期間の開始から各階調に応じた時間長を経た時点にパルス（以下、「階調規定パルス」という）ＧＰが配置されたものとなる。そして、図１５に示すように、各選択期間の開始から、階調制御信号ＧＣＰのうち各画素の階調に応じた階調規定パルスＧＰの立ち上がりまでの期間において、電気光学物質に対して画素をオン状態とする電圧を印加する一方、残りの期間において画素をオフ状態とする電圧を印加することによって画素が階調表示される。
【０００５】
図１３は、図１５に示した階調制御信号ＧＣＰを生成するための回路（以下、「階調制御信号生成回路」という）の構成を示すブロック図である。同図に示すように、この階調制御信号生成回路７０は、ひとつの選択期間に含まれる階調規定パルスＧＰに対応する数（ここでは「６４」とする）のデコードユニット７１と、各デコードユニット７１から出力された信号の論理和を出力するＯＲゲート７２とを有する。各デコードユニット７１は、図１３および図１５に示すように、クロック信号ＣＬＫと、選択期間の最初に立ち上がるリセット信号と、電気光学装置の電源入力直後に与えられる階調規定データとに基づいて、いずれかの階調規定パルスＧＰに対応する期間にＨレベルとなる信号を出力する。このうち階調規定データは、選択期間の開始から各階調規定パルスＧＰが出力されるべきタイミングまでのクロック数（すなわち時間長）を特定するためのデータである。例えば、図１５に示す階調制御信号ＧＣＰは、選択期間の開始から数えて第６番目（選択期間の開始を「第０番目」とする）のクロック信号ＣＬＫの立ち上がりにおいて階調規定パルスＧＰを有する。したがって、この階調規定パルスＧＰに対応する階調規定データは、“０００００００００００００１１０”となる。なお、ここでは、図１５に示すように、ひとつの選択期間の時間長がクロック信号ＣＬＫ周期の５１２倍に相当する場合を想定している。そして、クロック信号ＣＬＫの５１２個の立ち上がりのうちいずれかを階調規定データによって特定する必要があることとの関係上、各階調規定データを１６ビット（＝２バイト）とする。さらに、ひとつの選択期間内には６４個の階調規定パルスＧＰが含まれるから、各階調規定パルスＧＰに対応した６４種類の階調規定データが用意されることとなる。
【０００６】
図１４は、各デコードユニット７１の構成例を示すブロック図である。同図に示すメモリ７１１および７１２は、電気光学装置の電源投入直後に与えられる階調規定データを保持するためのメモリである。すなわち、ひとつの階調規定パルスＧＰに対応する階調規定データのうち下位８ビットはメモリ７１１に保持される一方、上位８ビットはメモリ７１２に保持される。
【０００７】
カウンタ７１３は、クロック信号ＣＬＫのクロック数をカウントするための８ビットカウンタであり、８ビットのカウント値に桁上がりが発生すると信号Ｃを出力するようになっている。一方、カウンタ７１４は、この信号Ｃに基づいて桁上がりの回数をカウントするための８ビットカウンタである。これらのカウンタ７１３および７１４は、リセット信号ＲＥＳの立ち上がり（すなわち選択期間の開始時点）においてカウント値をリセットする。また、比較器７１５は、メモリ７１１に格納された階調規定データの下位８ビットとカウンタ７１３によるカウント値とを比較する。一方、比較器７１６は、メモリ７１２に格納された階調規定データの上位８ビットとカウンタ７１４によるカウント値とを比較する。いずれの比較器７１５および７１６も、階調規定データの８ビットとカウント値とが一致する場合にはＨレベルの信号を出力する一方、一致しない場合にはＬレベルの信号を出力するようになっている。ＡＮＤゲート７１７は、各比較器７１５および７１６から出力された信号の論理積を出力するようになっている。この構成のもと、カウンタ７１３によるカウント値と階調規定データの下位８ビットとが一致し、かつカウンタ７１４によるカウント値と階調規定データの上位８ビットとが一致する期間においてのみ、図１５に示すように各デコードユニット７１からの出力信号がＨレベルとなる。図１５に示すように、これらのデコードユニット７１からの出力信号の論理積が、図１３に示すＯＲゲート７２によって階調制御信号ＧＣＰとして出力されるのである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１３ないし図１５に示したように、各階調規定パルスＧＰごとに選択期間からの時間長を規定する方法を採った場合、階調制御信号ＧＣＰに転送される階調規定データのデータ量が膨大となるという問題があった。例えば、図１３ないし図１５に示した従来の構成のもとでは、各階調規定パルスＧＰごとに２バイトの階調規定データが必要とされるため、６４個の階調規定パルスＧＰを特定するためには合計１２８バイト（＝２バイト×６４）にもおよぶデータを階調制御信号生成回路７０に転送する必要がある。また、表示の多階調化を図るためにはひとつの選択期間に含まれる階調規定パルスＧＰの数を増加させる必要がある。しかしながら、この場合には、階調規定パルスＧＰの数の増大に比例して階調規定データのデータ量も増大するため、上記問題はいっそう深刻なものとなる。さらに、階調規定データのデータ量の増大に伴なって、階調制御信号生成回路の回路規模の肥大化といった問題も生じ得る。
【０００９】
本発明は、以上説明した事情に鑑みてなされたものであり、階調制御信号を生成するためのデータ量を低減することができる電気光学装置およびその駆動方法、この電気光学装置を用いた電子機器、ならびに階調制御信号生成回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置の駆動方法において、前記走査線が選択される選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列に基づいて、前記選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号であって、転送された前記階調規定ビット列をメモリに格納し、前記メモリに格納した前記階調規定ビット列を前記選択期間の開始時にシフトレジスタにセットするとともに、セットした前記階調規定ビット列を前記シフトレジスタから前記クロック信号の１周期毎に１ビットずつ順番に読み出し、読み出した１ビットと前記クロック信号とを論理演算することにより前記階調制御信号を生成し、前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加することを特徴とする電気光学装置の駆動方法。
【００１１】
この構成によれば、選択期間内の各時点が選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示す階調規定ビット列に基づいて階調制御信号が生成されるようになっている。このため、選択期間の開始から各階調に応じた時点までの時間長を表すデータに基づいて階調制御信号を生成する構成と比較して、階調制御信号生成回路へのデータ転送量を著しく低減することができる。
【００１３】
また、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴としている。上述したように本発明に係る電気光学装置によれば、階調制御信号生成回路へのデータ転送量を低減することができるから、この電気光学装置は、消費電力の低減が要求される電子機器の表示装置として特に好適である。このような電子機器としては、例えば可搬型のパーソナルコンピュータや携帯電話機などが考えられる。
【００１４】
また、本発明は、走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置であって、前記走査線が選択される選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号が供給されるとともに、前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加するデータ線駆動回路を具備する電気光学装置に用いられて前記階調制御信号を生成する回路において、
前記選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列を生成する回路であって、転送された前記階調規定ビット列を格納するメモリと、前記メモリに格納された階調規定ビット列を前記選択期間の開始時にセットするとともに、セットした前記階調規定ビット列を前記クロック信号の１周期毎に１ビットずつ順番に読み出すシフトレジスタと、前記シフトレジスタから読み出された１ビットと前記クロック信号とを論理演算して、前記階調制御信号として生成する論理回路とを有することを特徴とする。この階調制御信号生成回路によれば、電気光学装置に関して上述した理由によって、階調制御信号の生成のためのデータ転送量を低減することができるという利点がある。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００１６】
＜Ａ：実施形態の構成＞
まず、本発明に係る電気光学装置を、電気光学物質として液晶を用いた液晶表示装置に適用した形態について説明する。なお、ここでは、画素を駆動するためのスイッチング素子としてＴＦＤ（Thin Film Diode）素子を用いた構成を例示するが、本発明の適用範囲をこの種の液晶表示装置に限定する趣旨ではない。この液晶表示装置は、素子基板と対向基板とがシール材を介して貼り合わされるとともに、両基板とシール材とによって囲まれた領域に、電気光学物質たる液晶が封止された構成となっている。
【００１７】
図１は、本実施形態に係る液晶表示装置の電気的な構成を示すブロック図である。同図に示すように、液晶表示装置は、複数の走査線２００と複数のデータ線３００とを有する。このうち走査線２００は、対向基板上に形成された帯状の電極であり、行（Ｘ）方向に延在する。他方、データ線３００は、素子基板上に形成されて列（Ｙ）方向に延在する。そして、データ線３００と走査線２００との各交差には画素５０が設けられる。なお、本実施形態においては、説明の便宜上、２００本の走査線２００と１６０本のデータ線３００とが設けられた場合を想定する。したがって、この液晶表示装置は、２００行×１６０列のマトリクス型の表示装置として機能するが、本発明の適用範囲をこれに限定する趣旨ではない。
【００１８】
各画素５０は、液晶表示要素５１と、素子基板に形成されたＴＦＤ素子５２とが直列に接続された構成となっている。このうち液晶表示要素５１は、ＴＦＤ素子５２に接続された矩形状の画素電極と、電極として作用する走査線２００と、両電極間に挟持された液晶とから構成される。なお、図１においては、ＴＦＤ素子５２がデータ線３００の側に接続され、液晶表示要素５１が走査線２００の側に接続された構成が示されているが、これとは逆に、ＴＦＤ素子５２が走査線２００の側に接続され、液晶表示要素５１がデータ線３００の側に接続された構成としてもよい。
【００１９】
データ線駆動回路３０は、各データ線３００に対してデータ信号Ｘ１〜Ｘ１６０をそれぞれ供給するための回路である。走査線駆動回路２０は、各走査線２００に対して走査信号Ｙ１〜Ｙ２００をそれぞれ供給するための回路である。なお、本実施形態においては、１水平走査期間（１Ｈ）を前半期間と後半期間とに２分割して駆動を行なう構成となっている。このため、以下では、１水平走査期間の前半期間と後半期間とを総称するとき「１／２水平走査期間」と表記する場合がある。
【００２０】
一方、駆動電圧生成回路４０は、データ信号として用いられる電圧レベルＶＤＰおよびＶＤＮ、ならびに走査信号として用いられる電圧レベルＶＳＰ（正側選択電圧）、ＶＨＰ（正側非選択電圧）、ＶＨＮ（負側非選択電圧）およびＶＳＮ（負側選択電圧）をそれぞれ生成するものである。なお、電圧レベルＶＤＰとＶＨＰは同一レベルとして共用され、電圧レベルＶＤＮ、ＶＨＮは同一レベルとして共用されるが、説明の便宜上、これらの電圧レベルを別個の表記として説明する。また、以下では、走査線２００やデータ線３００に印加される電位について、データ線３００に印加される電圧ＶＤＰ、ＶＤＮの中間電位を基準として、高電位側を正、低電位側を負としている。
【００２１】
＜制御回路＞
制御回路１０は、走査線駆動回路２０およびデータ線駆動回路３０に対して、所定の制御信号やクロック信号などを供給するための回路である。図２は、制御回路１０の構成を示すブロック図である。同図に示すように、この制御回路１０は、発振回路１１と、制御信号生成回路１２と、メモリ１３と、階調制御信号生成回路１４とを有する。このうち発振回路１１は、各種の信号を生成するための基準となるクロック信号ＣＬＫを発振して出力するものである。なお、本実施形態においては、１／２水平走査期間に含まれるクロック数を「５１２」とした場合、すなわち１／２水平走査期間の時間長がクロック信号ＣＬＫの周期の５１２倍に相当する場合を想定する（図３参照）。
【００２２】
制御信号生成回路１２は、発振回路１１から供給されるクロック信号ＣＬＫに基づいて各種の制御信号を生成するための回路である。具体的には、制御信号生成回路１２は、フレーム開始パルスＹＤ、クロック信号ＹＣＬＫ、交流駆動信号ＭＹ、制御信号ＩＮＨ、ラッチパルスＬＰ、リセット信号ＲＥＳおよび交流駆動信号ＭＸをそれぞれ生成する。以下、制御信号生成回路１２によって生成される信号について簡単に説明する。
【００２３】
まず第１に、フレーム開始パルスＹＤは、図６に示すように、１垂直走査期間（１フレーム）の最初に出力されるパルスである。第２に、クロック信号ＹＣＬＫは、走査線２００側の基準信号であり、１水平走査期間の時間長に相当する周期を有する。第３に、交流駆動信号ＭＹは、走査線２００側において画素５０を交流駆動するために用いられる信号である。すなわち、交流駆動信号ＭＹは、図６に示すように、１水平走査期間ごとにレベルが反転し、かつ、同一の走査線２００が選択される水平走査期間においては１フレームごとに信号レベルが反転するようになっている。後述するように、本実施形態においては、この交流駆動信号ＭＹに基づいて、１水平走査期間ごとに走査信号の極性が反転され、かつ、その極性が１フレームごとに反転されることとなる。第４に、制御信号ＩＮＨは、１水平走査期間を２等分した期間のうち後半期間を選択するための信号であり、図６に示すように、当該後半期間においてＨレベルとなる。
【００２４】
第５に、ラッチパルスＬＰは、データ線３００側においてデータ信号をラッチするための信号であり、図８に示すように、１水平走査期間の最初に出力されるパルスである。第６に、リセット信号ＲＥＳは、データ線３００側において、１水平走査期間を２等分した期間のうち前半期間と後半期間とを規定するためのパルスであり、図８に示すように、前半期間の最初および後半期間の最初に出力される。このリセット信号ＲＥＳは、データ線駆動回路３０のほか階調制御信号生成回路１４にも出力される（図２参照）。第７に、交流駆動信号ＭＸは、データ線３００側において画素５０を交流駆動するために用いられる信号であり、図８に示すように、ある水平走査期間の後半期間から次の水平走査期間の前半期間まで同レベルを維持し、その後、レベル反転する信号である。なお、１水平走査期間の後半期間における交流駆動信号ＭＸと、同期間における交流駆動信号ＭＹとは、互いに反転レベルとなるように設定されている。
【００２５】
次に、図２に示す階調制御信号生成回路１４は、階調制御信号ＧＣＰを生成してデータ線駆動回路３０に出力するための回路である。この階調制御信号ＧＣＰは、図３に示すように、１／２水平走査期間（１水平走査期間の前半期間または後半期間）の開始時点から各階調に応じた時間長を経た時点に階調規定パルスＧＰを配列させたものである。本実施形態においては、画素５０の濃度を指示する階調データが６ビットで表されて６４階調表示を行なうものとする。そして、このうち階調データの（００００００）が白（オフ）を指示する一方、（１１１１１１）が黒（オン）を指示するものとすると、階調制御信号ＧＣＰは、白表示および黒表示を除いた階調データ（０００００１）〜（１１１１１０）に対応する計６２の中間階調に対応する階調規定パルスＧＰを有する必要がある。もっとも、本実施形態においては、各階調に対応する時間長の調整を可能とするため、階調制御信号ＧＣＰが、１／２水平走査期間において、中間階調数「６２」に「２」を補助的に加えた「６４」個の階調規定パルスＧＰを有するものとする。なお、本実施形態においては、階調規定パルスＧＰが等ピッチで配列されているが、実際には、液晶の電圧−透過率特性に応じてそのパルス間隔を異ならせることによって、その特性の非線形性を補償することが望ましい。
【００２６】
この階調制御信号ＧＣＰは、図２に示すように、発振回路１１から供給されるクロック信号ＣＬＫと、制御信号生成回路１２から供給されるリセット信号ＲＥＳと、メモリ１３に格納された階調規定ビット列ＧＰＢとに基づいて生成される。ここで、階調制御信号生成回路１４の具体的な構成の説明に先立ち、階調規定ビット列ＧＰＢの内容について詳述する。
【００２７】
この階調規定ビット列ＧＰＢは、メモリ１３に格納された一連のビットであり、液晶表示装置の電源投入直後にこのメモリ１３から階調制御信号生成回路１４に転送される。この階調規定ビット列ＧＰＢは、１／２水平走査期間内の各時点に時系列的に対応するビットからなる。ただし、本実施形態における階調規定ビット列ＧＰＢは、１／２水平走査期間に含まれるクロック数「５１２」に対応した数のビットからなるものとする。換言すると、階調規定ビット列ＧＰＢは、１／２水平走査期間内に等間隔に並ぶ「５１２」の時点の各々に時系列的に対応する「５１２」のビットからなるということができる。なお、以下では、階調規定ビット列ＧＰＢを構成する各ビットのうち１／２水平走査期間の開始に対応するビットを「第０番目」のビットとし、続く各ビットを「第１番目」、「第２番目」、……、と表記するものとする。
【００２８】
階調規定ビット列ＧＰＢを構成する各ビットは、１／２水平走査期間のうち当該ビットに対応する時点が、当該１／２水平走査期間の開始時点からみて、いずれかの中間階調に応じた時間長を経た時点に該当するか否かを示している。より具体的には、ビット「１」は、このビットに対応する時点が、いずれかの中間階調に応じた時間長を経た時点に該当することを示している。これに対し、ビット「０」は、このビットに対応する時点が、いずれの中間階調に応じた時間長を経た時点にも該当しないことを示している。したがって、図３に示すように、階調規定パルスＧＰは、１／２水平走査期間のうち階調規定ビット列ＧＰＢのビット「１」に対応する時点に配列されることとなる。
【００２９】
次に、図４を参照して、階調制御信号生成回路１４の具体的構成について説明する。同図に示すように、階調制御信号生成回路１４は、複数のメモリ１４１と、シフトレジスタ１４２とを有する。
【００３０】
各メモリ１４１は、５１２ビットの階調規定ビット列ＧＰＢを８ビットずつ格納する８ビットメモリである。したがって、階調制御信号生成回路１４が備えるメモリ１４１の数は、階調規定ビット列ＧＰＢを構成するビット数「５１２」を、ひとつのメモリ１４１に格納されるビット数「８」で除した数である「６４」となる。液晶表示装置の電源が投入されると、メモリ１３に格納された５１２ビットの階調規定ビット列ＧＰＢが、８ビットずつ分割されて各メモリ１４１に転送される。具体的には、図４に示す上から第１段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち１／２水平走査期間の開始に対応する第０番目から第７番目までの合計８ビットが転送される。図４において第１段目のメモリ１４１に付記された「１／６４」は、階調規定ビット列ＧＰＢを「６４」分割したビット列のうち、１／２水平走査期間の開始からみて第「１」番目のビット列がこのメモリ１４１に格納されることを示している。同様に、第２段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち第８番目から第１５番目までの合計８ビットが転送され、第６４段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち第５０４番目から第５１１番目までの合計８ビットが転送されることとなる。
【００３１】
次に、シフトレジスタ１４２は、１／２水平走査期間内のクロック数に対応する５１２ビットのシフトレジスタであり、各メモリ１４１に保持された階調規定ビット列ＧＰＢをクロック信号ＣＬＫに従って順次シフトする。詳述すると、シフトレジスタ１４２は、６４個のメモリ１４１に格納された５１２ビットからなる階調規定ビット列ＧＰＢを、リセット信号ＲＥＳの立ち上がりのタイミング（すなわち１／２水平走査期間の開始時点）においてセットするとともに、セットされた階調規定ビット列ＧＰＢをクロック信号ＣＬＫの立ち上がりタイミングにおいて順次シフトする。なお、シフト方向（図中の矢印の方向）に対して最も下流側に階調規定ビット列ＧＰＢの第０番目のビットがセットされ、最も上流側に第５１１番目のビットがセットされるようになっている。
【００３２】
かかる構成により、クロック信号ＣＬＫの立ち上がりタイミングにおいて、階調規定ビット列ＧＰＢを構成する各ビットが１ビットずつシフトレジスタ１４２から出力されることとなる。例えば、図３に示した階調規定ビット列ＧＰＢは第０番目から第５番目までのビットが「０」である。したがって、１／２水平走査期間の開始直後からクロック信号ＣＬＫの６周期分の時間長にわたって、シフトレジスタ１４２からの出力信号ＧＰＰはＬレベルとなる。一方、階調規定ビット列ＧＰＢのうち第６番目のビットは「１」である。したがって、第６番目のクロック信号ＣＬＫの立ち上がりから、続く第７番目のクロック信号ＣＬＫの立ち上がりまでの期間において、出力信号ＧＰＰはＨレベルとなる。
【００３３】
図４に示すＡＮＤゲート１４３は、シフトレジスタ１４２からの出力信号ＧＰＰとクロック信号ＣＬＫとの論理積を階調制御信号ＧＣＰとして出力する。この結果、図３に示すように、、クロック信号ＣＬＫの半周期に対応する幅を有する階調規定パルスＧＰが、階調規定ビット列ＧＰＢのうちビット「１」に対応するタイミングに配置された階調制御信号ＧＣＰが得られるのである。この構成によれば、電源投入直後において階調制御信号生成回路１４に転送されるデータ量は５１２ビット（＝６４バイト）である。これに対し、図１３および図１４に示した従来の階調制御信号生成回路によれば１２８バイトのデータ転送が必要であった。すなわち、本実施形態によれば、階調制御信号生成回路１４へのデータ転送量を半分に低減することができるのである。
【００３４】
＜走査線駆動回路＞
次に、走査線駆動回路２０について詳述する。図５は、この走査線駆動回路２０の構成を示すブロック図であり、図６は、走査線駆動回路２０の動作を説明するためのタイミングチャートである。図５に示すように、走査線駆動回路２０は、シフトレジスタ２１、電圧選択信号生成回路２２、レベルシフタ２３およびセレクタ２４を有する。
【００３５】
シフトレジスタ２１は、走査線２００の本数に対応する２００ビットシフトレジスタである。このシフトレジスタ２１は、図６に示すように、１フレームの最初に供給されるフレーム開始パルスＹＤを、１水平走査期間の周期を有するクロック信号ＹＣＬＫに従って順次シフトして、転送信号ＹＳ１、ＹＳ２、……、ＹＳ２００として出力するものである。ここで、転送信号ＹＳ１〜ＹＳ２００は、各走査線２００にそれぞれ１対１に対応して、選択すべき走査線２００を指定するものである。
【００３６】
電圧選択信号生成回路２２は、交流駆動信号ＭＹと制御信号ＩＮＨとに基づいて電圧選択信号を生成する。この電圧選択信号は、ＶＳＰ（正側選択電圧）、ＶＨＰ（正側非選択電圧）、ＶＨＮ（負側非選択電圧）、またはＶＳＮ（正側選択電圧）の４値のうち各走査線２００に印加すべき電圧を指示するための信号である。なお、この電圧選択信号の具体的な内容は、後述する走査信号の電圧波形とあわせて説明する。
【００３７】
レベルシフタ２３は、電圧選択信号生成回路２２によって出力された電圧選択信号の電圧振幅を拡大するものである。セレクタ２４は、電圧振幅が拡大された電圧選択信号によって指示される電圧を実際に選択して、対応する走査線２００の各々に供給する。
【００３８】
＜走査信号の電圧波形＞
ここで、図６を参照して、走査線駆動回路２０によって出力される走査信号の電圧波形について説明する。
同図に示すように、フレーム開始パルスＹＤは、クロック信号ＹＣＬＫによって１水平走査期間（１Ｈ）ごとに順次シフトされ、これが転送信号ＹＳ１〜ＹＳ２００としてシフトレジスタ２１から出力される。
【００３９】
さらに、これらの転送信号ＹＳ１〜ＹＳ２００と、交流駆動信号ＭＹと、制御信号ＩＮＨとに基づいて、以下の条件を満たす電圧選択信号が生成される。すなわち、ある走査線２００に供給される走査信号に着目すると、第１に、当該走査線２００に対応する転送信号がＨレベルとなる水平走査期間のうち、制御信号ＩＮＨがＨレベルとなる後半期間において、当該走査信号の電圧レベルが交流駆動信号ＭＹに応じた選択電圧（ＶＳＰまたはＶＳＮのいずれか）となり、第２に、制御信号ＩＮＨがＬレベルに反転した後においては、当該走査信号の電圧レベルが直前の選択電圧に対応する非選択電圧（ＶＨＰまたはＶＨＮのいずれか）となるように、電圧選択信号が生成される（図６参照）。
【００４０】
そして、かかる電圧選択信号に応じた電圧が印加される結果、各走査線２００に供給される走査信号の電圧波形は以下のようになる。いま、図６に示す第ｎフレーム内の水平走査期間のうち、転送信号ＹＳ１がＨレベルとなる第１番目の水平走査期間に着目する。この水平走査期間のうち制御信号ＩＮＨがＨレベルとなる後半期間において、第１行目の走査線２００に供給される走査信号Ｙ１の電圧は、Ｈレベルの交流駆動信号ＭＹに対応する正側選択信号ＶＳＰとなり、その後半期間の経過後において当該選択電圧ＶＳＰに対応する正側非選択電圧ＶＨＰとなる。一方、次の第（ｎ＋１）フレームに属する第１番目の水平走査期間においては、交流駆動信号ＭＹのレベルはＬレベルとなる。したがって、第１番目の水平走査期間の後半期間においては、第１行目の走査線２００に供給される走査信号Ｙ１の電圧はＬレベルの交流駆動信号ＭＹに対応する負側選択信号ＶＳＮとなり、その後半期間の経過後において当該選択電圧ＶＳＮに対応する負側非選択電圧ＶＨＮとなる。
【００４１】
一方、交流駆動信号ＭＹは、１水平走査期間ごとにレベルが反転するため、隣接する走査線２００に供給される走査信号の電圧も、１水平走査期間ごとに交互に極性が反転することとなる。例えば、図６に示す第ｎフレームにおいて第１行目の走査線２００に供給される走査信号の電圧が、当該水平走査期間の後半期間において正側選択電圧ＶＳＰであれば、第２行目の走査線２００に供給される走査信号の電圧は、当該水平走査期間の後半期間において負側選択電圧ＶＳＮとなる。
【００４２】
＜データ線駆動回路＞
次に、図７を参照して、データ線駆動回路３０の構成について説明する。同図に示すように、データ線駆動回路３０は、アドレス制御回路３１、表示データＲＡＭ３２、ＰＷＭデコーダ３３およびセレクタ３４を備える。このうちアドレス制御回路３１は、階調データの読み出しに用いる行アドレスを生成するものであり、当該行アドレスを、１フレームの最初に供給されるフレーム開始パルスＹＤによりリセットするとともに、各水平走査期間の最初に供給されるラッチパルスＬＰで歩進させる構成となっている。
【００４３】
表示データＲＡＭ３２は、２００行×１６０列に配列する画素５０に対応した記憶領域を有するデュアルポートＲＡＭ（Random Access Memory）である。すなわち、表示データＲＡＭ３２の書き込み側（図示略）では、各画素５０の階調を指示する階調データが、当該各画素５０に対応する番地に書き込まれる。一方、表示データＲＡＭ３２の読み出し側では、行アドレスで指定された番地の階調データが１行分ごとに読み出されるようになっている。すなわち、１水平走査期間ごとに、ひとつの行に属する１６０個の画素５０の階調を指示する階調データが読み出されることとなる。
【００４４】
次に、ＰＷＭデコーダ３３は、表示データＲＡＭ３２から読み出された階調データと、制御回路１０から供給される交流駆動信号ＭＸ、リセット信号ＲＥＳおよび階調制御信号ＧＣＰとに基づいて、各データ線３００ごとに電圧選択信号を出力する。この電圧選択信号は、ＶＤＰ（正側データ電圧）およびＶＤＮ（負側データ電圧）の２値のうち各データ線３００に対して印加すべき電圧をセレクタ３４に指示するための信号である。一方、セレクタ３４は、ＰＷＭデコーダ３３から出力される電圧選択信号に応じて電圧ＶＤＰまたはＶＤＮのいずれかを選択するとともに、選択した電圧を各データ線３００に印加する。
【００４５】
＜データ信号の電圧波形＞
次に、図８を参照して、データ線駆動回路３０によって出力されるデータ信号の電圧波形について説明する。
上述したように、各水平走査期間ごとに、ひとつの行に属する１６０個の画素５０の階調を指示する階調データが表示データＲＡＭ３２から読み出されてＰＷＭデコーダ３３に供給される。一方、ＰＷＭデコーダ３３は、これらの階調データと、交流駆動信号ＭＸ、リセット信号ＲＥＳおよび階調制御信号ＧＣＰとに基づいて、以下の条件を満たす電圧選択信号を生成する。すなわち、図８に示すように、各データ信号の電圧レベルが、第１に、リセット信号ＲＥＳが供給される１水平走査期間の最初において交流駆動信号ＭＸと反対のレベルにリセットされ、第２に、階調制御信号ＧＣＰのうち階調データに対応する階調規定パルスＧＰの立ち上がりにおいて交流駆動信号ＭＸと同一レベルに反転する関係となるように、ＰＷＭデコーダ３３は電圧選択信号を生成する。ただし、ＰＷＭデコーダ３３は、階調データがオフに相当する（００００００）であればデータ信号が交流駆動信号ＭＸと反対レベルとなるように、階調データがオンに相当する（１１１１１１）であればデータ信号が交流駆動信号ＭＸと同一のレベルとなるように、それぞれ電圧選択信号を生成する。
【００４６】
こうして生成された電圧選択信号に基づいて電圧ＶＤＰまたはＶＤＮのいずれかが選択される結果、データ信号の電圧波形は図８に示すとおりとなる。すなわち、１水平走査期間の前半期間に着目すると、当該期間の開始から、階調制御信号ＧＣＰのうち階調データに対応する階調規定パルスＧＰの立ち上がりのタイミングに至るまでの期間において、交流駆動信号ＭＸの反転レベルに対応する電圧がデータ線３００に印加される一方、残りの期間において交流駆動信号ＭＸと同一レベルに対応する電圧がデータ線３００に印加される。これに対し、１水平走査期間の後半期間に着目すると、当該期間の開始から階調データに対応する階調規定パルスＧＰの立ち上がりまでの期間においては交流駆動信号ＭＸと同一レベルに対応する電圧が、残りの期間においては交流駆動信号ＭＸの反転レベルに対応する電圧が、それぞれデータ線３００に印加されることとなる。この結果、１水平走査期間において、データ信号が電圧ＶＤＰとなる期間と電圧ＶＤＮとなる期間とは、階調データにかかわらず相互に等しい時間長となる。また、１水平走査期間の後半期間において、データ信号の極性を規定する交流駆動信号ＭＸは、同後半期間において走査信号の極性を規定する交流駆動信号ＭＹの反転レベルとなるように設定されているから、データ信号は走査信号の極性に対応したものとなる。
【００４７】
＜画素への印加電圧波形＞
次に、図９を参照して、画素５０に対して実際に印加される電圧波形について説明する。階調データとして、オンに対応する（１１１１１１）、中間階調に対応する（０００１１１）、オフに対応する（００００００）が与えられた場合、データ信号の電圧波形がそれぞれ図９（ａ）、（ｂ）および（ｃ）に示されるものとなる点は、図８を参照して上述したとおりである。ここで、実際に画素５０に印加される電圧波形は、走査信号の電圧レベルをデータ信号の電圧レベルで差し引いたものとなるから、表示データがオン、中間階調およびオフを示す場合に画素５０に印加される電圧波形は、それぞれ図９（ｄ）、(ｅ)および（ｆ）に示される通りとなる。
【００４８】
ここで、データ信号は、階調データの内容にかかわらず電圧ＶＤＰとなる期間と電圧ＶＤＮとなる期間とが互いに等しい時間長となるように供給されるので、保持期間（対応する水平走査期間以外の期間）では、階調データがいかに変化したとしても、画素５０に印加される電圧実効値はすべての画素５０にわたって等しくなる。このため、水平走査期間（の後半期間）において液晶層に与えられた電荷が、ＴＦＤ素子５２のオフリークによって放電する割合は、すべての画素５０にわたって均等となる。したがって、同一濃度となるべき画素５０同士に書き込まれた電荷は、次の書き込みまで同じように減少（放電）するので、特定のパターンを表示させたときに発生する表示品位の低下を防止することができる
【００４９】
また、ＴＦＤ素子５２は、電流−電圧特性が正負双方向にわたって非線形となるが、この特性が正極側と負極側とで若干異なる場合がある。本実施形態においては、隣接する走査線２００において極性を反転させるとともに、データ信号の極性も走査信号の極性に対応させているので、偶数番目の走査線２００に位置する画素５０と奇数番目の走査線２００に位置する画素５０の明滅が交互に発生する。このため、フリッカが目立たない構成となっている。
【００５０】
以上説明したように、本実施形態においては、１／２水平走査期間内の各時点に対応するビットからなる階調規定ビット列ＧＰＢに基づいて階調制御信号ＧＣＰが生成されるようになっている。そして、この階調規定ビット列ＧＰＢを構成する各ビットは、当該ビットに対応する時点が、１／２水平走査期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示すようになっている。この結果、選択期間の開始から各階調に応じた時点までの時間長（クロック数）を示す階調規定データを用いて階調制御信号ＧＣＰを生成する従来の構成（図１３ないし図１５に示した構成）と比較して、階調制御信号生成回路１４へのデータ転送量を著しく低減することができる。さらに、データ転送量の低減に伴ない、転送されたデータを保持するためのメモリや、このデータを処理するための回路の規模を小さく抑えることができるという利点がある。
【００５１】
この効果は、以下に示すとおり、表示階調数を増加させるときに特に顕著となる。ここで、さらなる表示の多階調化を図るためには、１／２水平走査期間内の階調規定パルスＧＰの数を増加させる必要がある。このとき、図１３ないし図１５に示した従来の構成においては、増加させた階調規定パルスＧＰの分だけ階調規定データを追加する必要があり、データ量の増加を避けることはできない。これに対し、本実施形態に係る構成においては、階調規定パルスＧＰを追加すべきタイミングに対応するビットを「０」から「１」に変更すれば足りる。すなわち、本実施形態によれば、データ量の増大を伴なうことなく表示階調数を増加させることができるのである。また、上記からも明らかなとおり、本実施形態によれば、従来の構成と比較して、階調規定パルスＧＰの位置を容易に変更することができるという利点がある。
【００５２】
＜Ｂ：変形例＞
以上この発明の一実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【００５３】
＜Ｂ−１：変形例１＞
階調制御信号生成回路の構成は上記実施形態に示したものに限られない。図１０は、階調制御信号生成回路の他の構成例を示すブロック図である。同図に示す階調制御信号生成回路１４’は、カウンタ１４５とアドレスデコーダ１４６とレジスタ１４７とがこの順に配列された構成となっている。カウンタ１４５は、階調規定ビット列ＧＰＢのビット数に対応する「０」から「５１１」までをカウントする９ビットカウンタである。このカウンタ１４５は、クロック信号ＣＬＫのクロック数をアップカウントする一方、リセット信号ＲＥＳの立ち上がり（すなわち選択期間の開始時点）においてカウント値をリセットするようになっている。
【００５４】
レジスタ１４７は、メモリ１３（図２参照）から読み出された５１２ビットの階調規定ビット列ＧＰＢを格納する。一方、アドレスデコーダ１４６は、カウンタ１４５によるカウント値に対応してレジスタ１４７の読出アドレスを生成するための回路である。より具体的には、アドレスデコーダ１４６は、「０」から「５１１」までの各カウント値に対応して、階調規定ビット列ＧＰＢの第０番目のビットから第５１１番目のビットの格納アドレスをそれぞれ指定する。この構成のもと、１／２水平走査期間において、階調規定ビット列ＧＰＢの第０番目から第５１１番目までのビットが、クロック信号ＣＬＫに同期して順番に読み出される。この結果、レジスタ１４７から出力信号は、図３に示したのと同様に、１／２水平走査期間の開始時点から各階調に応じた時間長を経た時点に階調規定パルスＧＰが配列された階調制御信号ＧＣＰとなる。
【００５５】
もっとも、本発明に係る階調制御信号生成回路の構成は、上記実施形態や本変形例に示したものには限られない。すなわち、本発明に係る階調制御信号生成回路は、階調規定ビット列ＧＰＢに基づいて、選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号ＧＣＰを生成し得るものであればよい。
【００５６】
＜Ｂ−２：変形例２＞
上記実施形態においては、階調規定ビット列ＧＰＢを構成する各ビットを、クロック信号ＣＬＫの立ち上がりにそれぞれ対応させたものとした。しかしながら、階調規定ビット列ＧＰＢの内容はこれに限られるものではない。例えば、データ線駆動回路３０として、クロック信号ＣＬＫを分周して得られたクロック信号ＸＣＬＫに従って動作するシフトレジスタを用いた構成を採った場合、階調規定ビット列ＧＰＢを構成する各ビットを、このクロック信号ＸＣＬＫの各立ち上がりにそれぞれ対応させたものとし、階調制御信号生成回路１４が、クロック信号ＸＣＬＫに基づいて階調制御信号ＧＣＰを生成するものとしてもよい。
【００５７】
もっとも、階調規定ビット列ＧＰＢを構成する各ビットが何らかのクロック信号ＣＬＫに対応したものである必要は必ずしもない。要は、階調規定ビット列ＧＰＢを構成するビットが、選択期間内の各時点に対応するものであり、かつ当該時点が選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示すものであればよい。
【００５８】
＜Ｂ−３：変形例３＞
上記実施形態においては、１水平走査期間を前半期間と後半期間とに分けて駆動する方法を採ったため、６４個の階調規定パルスＧＰが１水平走査期間の半分の期間内に配置されたものとした。しかしながら、１水平走査期間を分割することなく駆動する方法においては、階調制御信号ＧＣＰにおける６４個の階調規定パルスＧＰが１水平走査期間にわたって配置されたものとしてもよい。すなわち、本発明における「選択期間」とは、いずれかの走査線２００が選択される期間、すなわち階調データに応じた電圧が画素に対して印加されるべき期間を意味し、水平走査期間またはその半分の期間のみを意味するものではない。
【００５９】
また、上記実施形態においては、階調制御信号ＧＣＰが１／２水平走査期間内に６４個の階調規定パルスＧＰを有する場合を例示したが、本発明における選択期間に含まれる階調規定パルスＧＰの数がこれに限られるものでないことはもちろんである。
【００６０】
＜Ｂ−４：変形例４＞
上記実施形態においては、画素への印加電圧を制御するためのスイッチング素子としてＴＦＤ素子５２を用いた液晶表示装置を例示したが、ＴＦＴ（Thin Film Transistor）に代表される三端子型スイッチング素子を用いた液晶表示装置や、かかるスイッチング素子を持たないパッシブマトリクス方式の液晶表示装置にも本発明を適用可能である。
【００６１】
また、上記実施形態においては、電気光学物質に液晶を用いた液晶表示装置を例示したが、電気光学物質としてＥＬ素子を用いたＥＬ表示装置や、電気光学物質としてガスを用いたプラズマディスプレイなど、電気光学効果によって表示を行なう各種の電気光学装置に本発明を適用可能である。
【００６２】
このように、階調規定ビット列に基づいて階調制御信号を生成する回路を備えた電気光学装置であれば、その他の構成の如何を問わず本発明を適用可能である。
【００６３】
＜Ｃ：電子機器＞
次に、本発明に係る電気光学装置を用いた電子機器について説明する。
【００６４】
＜Ｃ−１：モバイル型コンピュータ＞
まず、本発明に係る電気光学装置を、可搬型のパーソナルコンピュータ（いわゆるノート型パソコン）の表示部に適用した例について説明する。図１１は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ９１は、キーボード９１１を備えた本体部９１２と、本発明に係る電気光学装置を適用した表示部９１３とを備えている。
【００６５】
＜Ｃ−２：携帯電話機＞
続いて、本発明に係る電気光学装置を、携帯電話機の表示部に適用した例について説明する。図１２は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機９２は、複数の操作ボタン９２１のほか、受話口９２２、送話口９２３とともに、本発明に係る電気光学装置を適用した表示部９２４を備える。
【００６６】
なお、本発明に係る電気光学装置を適用可能な電子機器としては、図１１に示したパーソナルコンピュータや図１２に示した携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、あるいは本発明に係る電気光学装置をライトバルブとして用いたプロジェクタなどが挙げられる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、階調制御信号の生成に要するデータ量を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の電気的構成を示すブロック図である。
【図２】 同液晶表示装置における制御回路の構成を示すブロック図である。
【図３】 階調制御信号および階調規定ビット列について説明するためのタイミングチャートである。
【図４】 同階調制御信号生成回路の構成を示すブロック図である。
【図５】 同液晶表示装置における走査線駆動回路の構成を示すブロック図である。
【図６】 同走査線駆動回路の動作を説明するためのタイミングチャートである。
【図７】 同液晶表示装置におけるデータ線駆動回路の構成を示すブロック図である。
【図８】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図９】 同液晶表示装置において画素に印加される電圧波形を説明するためのタイミングチャートである。
【図１０】 本発明の変形例に係る階調制御信号生成回路の構成を示すブロック図である。
【図１１】 本発明に係る電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１２】 本発明に係る電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【図１３】 従来の電気光学装置における階調制御信号生成回路の構成を示すブロック図である。
【図１４】 従来の階調制御信号生成回路におけるデコードユニットの構成を示すブロック図である。
【図１５】 従来の階調制御信号生成回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０……制御回路、１１……発振回路、１２……制御信号生成回路、１３……メモリ、１４，１４’……階調制御信号生成回路、１４１……メモリ、１４２……シフトレジスタ、１４３……ＡＮＤゲート、１４５……カウンタ、１４６……アドレスデコーダ、１４７……レジスタ、２０……走査線駆動回路２０、２００……走査線、２１……シフトレジスタ、２２……電圧選択信号生成回路、２３……レベルシフタ、２４……セレクタ、３０……データ線駆動回路、３００……データ線、３１……アドレス制御回路、３２……表示データＲＡＭ、３３……ＰＷＭデコーダ、３４……セレクタ、４０……駆動電圧生成回路、５０……画素、５１……液晶表示要素、５２……ＴＦＤ素子。
【発明の属する技術分野】
本発明は、電気光学装置、その駆動方法、階調制御信号生成回路および電子機器に関する。
【０００２】
【従来の技術】
電気光学物質として液晶やＥＬ（electroluminescence）素子を用いた電気光学装置は、走査線とデータ線との各交差に対応する画素を有するのが一般的である。近年、この種の電気光学装置の駆動方法として、パルス幅変調法を用いて画素を複数の階調により表示させる方法（以下、「ＰＷＭ階調制御方法」という）が提案されている。
【０００３】
このＰＷＭ階調制御方法においては、走査線が選択される期間（以下、「選択期間」という）のうち、電気光学物質を駆動させる電圧をデータ線に対して印加する時間長を、各画素の階調を指示する階調データに応じて異ならせることにより、各選択期間における電気光学物質への電圧実効値を制御して、画素を階調表示させるようになっている。したがって、ＰＷＭ階調制御方法を用いるためには、選択期間の開始から各階調に応じた時間長を規定するための信号（以下、「階調制御信号ＧＣＰ」という）を生成することが必要となる。
【０００４】
この階調制御信号ＧＣＰの電圧波形は、図１５に示すように、各選択期間の開始から各階調に応じた時間長を経た時点にパルス（以下、「階調規定パルス」という）ＧＰが配置されたものとなる。そして、図１５に示すように、各選択期間の開始から、階調制御信号ＧＣＰのうち各画素の階調に応じた階調規定パルスＧＰの立ち上がりまでの期間において、電気光学物質に対して画素をオン状態とする電圧を印加する一方、残りの期間において画素をオフ状態とする電圧を印加することによって画素が階調表示される。
【０００５】
図１３は、図１５に示した階調制御信号ＧＣＰを生成するための回路（以下、「階調制御信号生成回路」という）の構成を示すブロック図である。同図に示すように、この階調制御信号生成回路７０は、ひとつの選択期間に含まれる階調規定パルスＧＰに対応する数（ここでは「６４」とする）のデコードユニット７１と、各デコードユニット７１から出力された信号の論理和を出力するＯＲゲート７２とを有する。各デコードユニット７１は、図１３および図１５に示すように、クロック信号ＣＬＫと、選択期間の最初に立ち上がるリセット信号と、電気光学装置の電源入力直後に与えられる階調規定データとに基づいて、いずれかの階調規定パルスＧＰに対応する期間にＨレベルとなる信号を出力する。このうち階調規定データは、選択期間の開始から各階調規定パルスＧＰが出力されるべきタイミングまでのクロック数（すなわち時間長）を特定するためのデータである。例えば、図１５に示す階調制御信号ＧＣＰは、選択期間の開始から数えて第６番目（選択期間の開始を「第０番目」とする）のクロック信号ＣＬＫの立ち上がりにおいて階調規定パルスＧＰを有する。したがって、この階調規定パルスＧＰに対応する階調規定データは、“０００００００００００００１１０”となる。なお、ここでは、図１５に示すように、ひとつの選択期間の時間長がクロック信号ＣＬＫ周期の５１２倍に相当する場合を想定している。そして、クロック信号ＣＬＫの５１２個の立ち上がりのうちいずれかを階調規定データによって特定する必要があることとの関係上、各階調規定データを１６ビット（＝２バイト）とする。さらに、ひとつの選択期間内には６４個の階調規定パルスＧＰが含まれるから、各階調規定パルスＧＰに対応した６４種類の階調規定データが用意されることとなる。
【０００６】
図１４は、各デコードユニット７１の構成例を示すブロック図である。同図に示すメモリ７１１および７１２は、電気光学装置の電源投入直後に与えられる階調規定データを保持するためのメモリである。すなわち、ひとつの階調規定パルスＧＰに対応する階調規定データのうち下位８ビットはメモリ７１１に保持される一方、上位８ビットはメモリ７１２に保持される。
【０００７】
カウンタ７１３は、クロック信号ＣＬＫのクロック数をカウントするための８ビットカウンタであり、８ビットのカウント値に桁上がりが発生すると信号Ｃを出力するようになっている。一方、カウンタ７１４は、この信号Ｃに基づいて桁上がりの回数をカウントするための８ビットカウンタである。これらのカウンタ７１３および７１４は、リセット信号ＲＥＳの立ち上がり（すなわち選択期間の開始時点）においてカウント値をリセットする。また、比較器７１５は、メモリ７１１に格納された階調規定データの下位８ビットとカウンタ７１３によるカウント値とを比較する。一方、比較器７１６は、メモリ７１２に格納された階調規定データの上位８ビットとカウンタ７１４によるカウント値とを比較する。いずれの比較器７１５および７１６も、階調規定データの８ビットとカウント値とが一致する場合にはＨレベルの信号を出力する一方、一致しない場合にはＬレベルの信号を出力するようになっている。ＡＮＤゲート７１７は、各比較器７１５および７１６から出力された信号の論理積を出力するようになっている。この構成のもと、カウンタ７１３によるカウント値と階調規定データの下位８ビットとが一致し、かつカウンタ７１４によるカウント値と階調規定データの上位８ビットとが一致する期間においてのみ、図１５に示すように各デコードユニット７１からの出力信号がＨレベルとなる。図１５に示すように、これらのデコードユニット７１からの出力信号の論理積が、図１３に示すＯＲゲート７２によって階調制御信号ＧＣＰとして出力されるのである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１３ないし図１５に示したように、各階調規定パルスＧＰごとに選択期間からの時間長を規定する方法を採った場合、階調制御信号ＧＣＰに転送される階調規定データのデータ量が膨大となるという問題があった。例えば、図１３ないし図１５に示した従来の構成のもとでは、各階調規定パルスＧＰごとに２バイトの階調規定データが必要とされるため、６４個の階調規定パルスＧＰを特定するためには合計１２８バイト（＝２バイト×６４）にもおよぶデータを階調制御信号生成回路７０に転送する必要がある。また、表示の多階調化を図るためにはひとつの選択期間に含まれる階調規定パルスＧＰの数を増加させる必要がある。しかしながら、この場合には、階調規定パルスＧＰの数の増大に比例して階調規定データのデータ量も増大するため、上記問題はいっそう深刻なものとなる。さらに、階調規定データのデータ量の増大に伴なって、階調制御信号生成回路の回路規模の肥大化といった問題も生じ得る。
【０００９】
本発明は、以上説明した事情に鑑みてなされたものであり、階調制御信号を生成するためのデータ量を低減することができる電気光学装置およびその駆動方法、この電気光学装置を用いた電子機器、ならびに階調制御信号生成回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置の駆動方法において、前記走査線が選択される選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列に基づいて、前記選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号であって、転送された前記階調規定ビット列をメモリに格納し、前記メモリに格納した前記階調規定ビット列を前記選択期間の開始時にシフトレジスタにセットするとともに、セットした前記階調規定ビット列を前記シフトレジスタから前記クロック信号の１周期毎に１ビットずつ順番に読み出し、読み出した１ビットと前記クロック信号とを論理演算することにより前記階調制御信号を生成し、前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加することを特徴とする電気光学装置の駆動方法。
【００１１】
この構成によれば、選択期間内の各時点が選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示す階調規定ビット列に基づいて階調制御信号が生成されるようになっている。このため、選択期間の開始から各階調に応じた時点までの時間長を表すデータに基づいて階調制御信号を生成する構成と比較して、階調制御信号生成回路へのデータ転送量を著しく低減することができる。
【００１３】
また、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴としている。上述したように本発明に係る電気光学装置によれば、階調制御信号生成回路へのデータ転送量を低減することができるから、この電気光学装置は、消費電力の低減が要求される電子機器の表示装置として特に好適である。このような電子機器としては、例えば可搬型のパーソナルコンピュータや携帯電話機などが考えられる。
【００１４】
また、本発明は、走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置であって、前記走査線が選択される選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号が供給されるとともに、前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加するデータ線駆動回路を具備する電気光学装置に用いられて前記階調制御信号を生成する回路において、
前記選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列を生成する回路であって、転送された前記階調規定ビット列を格納するメモリと、前記メモリに格納された階調規定ビット列を前記選択期間の開始時にセットするとともに、セットした前記階調規定ビット列を前記クロック信号の１周期毎に１ビットずつ順番に読み出すシフトレジスタと、前記シフトレジスタから読み出された１ビットと前記クロック信号とを論理演算して、前記階調制御信号として生成する論理回路とを有することを特徴とする。この階調制御信号生成回路によれば、電気光学装置に関して上述した理由によって、階調制御信号の生成のためのデータ転送量を低減することができるという利点がある。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００１６】
＜Ａ：実施形態の構成＞
まず、本発明に係る電気光学装置を、電気光学物質として液晶を用いた液晶表示装置に適用した形態について説明する。なお、ここでは、画素を駆動するためのスイッチング素子としてＴＦＤ（Thin Film Diode）素子を用いた構成を例示するが、本発明の適用範囲をこの種の液晶表示装置に限定する趣旨ではない。この液晶表示装置は、素子基板と対向基板とがシール材を介して貼り合わされるとともに、両基板とシール材とによって囲まれた領域に、電気光学物質たる液晶が封止された構成となっている。
【００１７】
図１は、本実施形態に係る液晶表示装置の電気的な構成を示すブロック図である。同図に示すように、液晶表示装置は、複数の走査線２００と複数のデータ線３００とを有する。このうち走査線２００は、対向基板上に形成された帯状の電極であり、行（Ｘ）方向に延在する。他方、データ線３００は、素子基板上に形成されて列（Ｙ）方向に延在する。そして、データ線３００と走査線２００との各交差には画素５０が設けられる。なお、本実施形態においては、説明の便宜上、２００本の走査線２００と１６０本のデータ線３００とが設けられた場合を想定する。したがって、この液晶表示装置は、２００行×１６０列のマトリクス型の表示装置として機能するが、本発明の適用範囲をこれに限定する趣旨ではない。
【００１８】
各画素５０は、液晶表示要素５１と、素子基板に形成されたＴＦＤ素子５２とが直列に接続された構成となっている。このうち液晶表示要素５１は、ＴＦＤ素子５２に接続された矩形状の画素電極と、電極として作用する走査線２００と、両電極間に挟持された液晶とから構成される。なお、図１においては、ＴＦＤ素子５２がデータ線３００の側に接続され、液晶表示要素５１が走査線２００の側に接続された構成が示されているが、これとは逆に、ＴＦＤ素子５２が走査線２００の側に接続され、液晶表示要素５１がデータ線３００の側に接続された構成としてもよい。
【００１９】
データ線駆動回路３０は、各データ線３００に対してデータ信号Ｘ１〜Ｘ１６０をそれぞれ供給するための回路である。走査線駆動回路２０は、各走査線２００に対して走査信号Ｙ１〜Ｙ２００をそれぞれ供給するための回路である。なお、本実施形態においては、１水平走査期間（１Ｈ）を前半期間と後半期間とに２分割して駆動を行なう構成となっている。このため、以下では、１水平走査期間の前半期間と後半期間とを総称するとき「１／２水平走査期間」と表記する場合がある。
【００２０】
一方、駆動電圧生成回路４０は、データ信号として用いられる電圧レベルＶＤＰおよびＶＤＮ、ならびに走査信号として用いられる電圧レベルＶＳＰ（正側選択電圧）、ＶＨＰ（正側非選択電圧）、ＶＨＮ（負側非選択電圧）およびＶＳＮ（負側選択電圧）をそれぞれ生成するものである。なお、電圧レベルＶＤＰとＶＨＰは同一レベルとして共用され、電圧レベルＶＤＮ、ＶＨＮは同一レベルとして共用されるが、説明の便宜上、これらの電圧レベルを別個の表記として説明する。また、以下では、走査線２００やデータ線３００に印加される電位について、データ線３００に印加される電圧ＶＤＰ、ＶＤＮの中間電位を基準として、高電位側を正、低電位側を負としている。
【００２１】
＜制御回路＞
制御回路１０は、走査線駆動回路２０およびデータ線駆動回路３０に対して、所定の制御信号やクロック信号などを供給するための回路である。図２は、制御回路１０の構成を示すブロック図である。同図に示すように、この制御回路１０は、発振回路１１と、制御信号生成回路１２と、メモリ１３と、階調制御信号生成回路１４とを有する。このうち発振回路１１は、各種の信号を生成するための基準となるクロック信号ＣＬＫを発振して出力するものである。なお、本実施形態においては、１／２水平走査期間に含まれるクロック数を「５１２」とした場合、すなわち１／２水平走査期間の時間長がクロック信号ＣＬＫの周期の５１２倍に相当する場合を想定する（図３参照）。
【００２２】
制御信号生成回路１２は、発振回路１１から供給されるクロック信号ＣＬＫに基づいて各種の制御信号を生成するための回路である。具体的には、制御信号生成回路１２は、フレーム開始パルスＹＤ、クロック信号ＹＣＬＫ、交流駆動信号ＭＹ、制御信号ＩＮＨ、ラッチパルスＬＰ、リセット信号ＲＥＳおよび交流駆動信号ＭＸをそれぞれ生成する。以下、制御信号生成回路１２によって生成される信号について簡単に説明する。
【００２３】
まず第１に、フレーム開始パルスＹＤは、図６に示すように、１垂直走査期間（１フレーム）の最初に出力されるパルスである。第２に、クロック信号ＹＣＬＫは、走査線２００側の基準信号であり、１水平走査期間の時間長に相当する周期を有する。第３に、交流駆動信号ＭＹは、走査線２００側において画素５０を交流駆動するために用いられる信号である。すなわち、交流駆動信号ＭＹは、図６に示すように、１水平走査期間ごとにレベルが反転し、かつ、同一の走査線２００が選択される水平走査期間においては１フレームごとに信号レベルが反転するようになっている。後述するように、本実施形態においては、この交流駆動信号ＭＹに基づいて、１水平走査期間ごとに走査信号の極性が反転され、かつ、その極性が１フレームごとに反転されることとなる。第４に、制御信号ＩＮＨは、１水平走査期間を２等分した期間のうち後半期間を選択するための信号であり、図６に示すように、当該後半期間においてＨレベルとなる。
【００２４】
第５に、ラッチパルスＬＰは、データ線３００側においてデータ信号をラッチするための信号であり、図８に示すように、１水平走査期間の最初に出力されるパルスである。第６に、リセット信号ＲＥＳは、データ線３００側において、１水平走査期間を２等分した期間のうち前半期間と後半期間とを規定するためのパルスであり、図８に示すように、前半期間の最初および後半期間の最初に出力される。このリセット信号ＲＥＳは、データ線駆動回路３０のほか階調制御信号生成回路１４にも出力される（図２参照）。第７に、交流駆動信号ＭＸは、データ線３００側において画素５０を交流駆動するために用いられる信号であり、図８に示すように、ある水平走査期間の後半期間から次の水平走査期間の前半期間まで同レベルを維持し、その後、レベル反転する信号である。なお、１水平走査期間の後半期間における交流駆動信号ＭＸと、同期間における交流駆動信号ＭＹとは、互いに反転レベルとなるように設定されている。
【００２５】
次に、図２に示す階調制御信号生成回路１４は、階調制御信号ＧＣＰを生成してデータ線駆動回路３０に出力するための回路である。この階調制御信号ＧＣＰは、図３に示すように、１／２水平走査期間（１水平走査期間の前半期間または後半期間）の開始時点から各階調に応じた時間長を経た時点に階調規定パルスＧＰを配列させたものである。本実施形態においては、画素５０の濃度を指示する階調データが６ビットで表されて６４階調表示を行なうものとする。そして、このうち階調データの（００００００）が白（オフ）を指示する一方、（１１１１１１）が黒（オン）を指示するものとすると、階調制御信号ＧＣＰは、白表示および黒表示を除いた階調データ（０００００１）〜（１１１１１０）に対応する計６２の中間階調に対応する階調規定パルスＧＰを有する必要がある。もっとも、本実施形態においては、各階調に対応する時間長の調整を可能とするため、階調制御信号ＧＣＰが、１／２水平走査期間において、中間階調数「６２」に「２」を補助的に加えた「６４」個の階調規定パルスＧＰを有するものとする。なお、本実施形態においては、階調規定パルスＧＰが等ピッチで配列されているが、実際には、液晶の電圧−透過率特性に応じてそのパルス間隔を異ならせることによって、その特性の非線形性を補償することが望ましい。
【００２６】
この階調制御信号ＧＣＰは、図２に示すように、発振回路１１から供給されるクロック信号ＣＬＫと、制御信号生成回路１２から供給されるリセット信号ＲＥＳと、メモリ１３に格納された階調規定ビット列ＧＰＢとに基づいて生成される。ここで、階調制御信号生成回路１４の具体的な構成の説明に先立ち、階調規定ビット列ＧＰＢの内容について詳述する。
【００２７】
この階調規定ビット列ＧＰＢは、メモリ１３に格納された一連のビットであり、液晶表示装置の電源投入直後にこのメモリ１３から階調制御信号生成回路１４に転送される。この階調規定ビット列ＧＰＢは、１／２水平走査期間内の各時点に時系列的に対応するビットからなる。ただし、本実施形態における階調規定ビット列ＧＰＢは、１／２水平走査期間に含まれるクロック数「５１２」に対応した数のビットからなるものとする。換言すると、階調規定ビット列ＧＰＢは、１／２水平走査期間内に等間隔に並ぶ「５１２」の時点の各々に時系列的に対応する「５１２」のビットからなるということができる。なお、以下では、階調規定ビット列ＧＰＢを構成する各ビットのうち１／２水平走査期間の開始に対応するビットを「第０番目」のビットとし、続く各ビットを「第１番目」、「第２番目」、……、と表記するものとする。
【００２８】
階調規定ビット列ＧＰＢを構成する各ビットは、１／２水平走査期間のうち当該ビットに対応する時点が、当該１／２水平走査期間の開始時点からみて、いずれかの中間階調に応じた時間長を経た時点に該当するか否かを示している。より具体的には、ビット「１」は、このビットに対応する時点が、いずれかの中間階調に応じた時間長を経た時点に該当することを示している。これに対し、ビット「０」は、このビットに対応する時点が、いずれの中間階調に応じた時間長を経た時点にも該当しないことを示している。したがって、図３に示すように、階調規定パルスＧＰは、１／２水平走査期間のうち階調規定ビット列ＧＰＢのビット「１」に対応する時点に配列されることとなる。
【００２９】
次に、図４を参照して、階調制御信号生成回路１４の具体的構成について説明する。同図に示すように、階調制御信号生成回路１４は、複数のメモリ１４１と、シフトレジスタ１４２とを有する。
【００３０】
各メモリ１４１は、５１２ビットの階調規定ビット列ＧＰＢを８ビットずつ格納する８ビットメモリである。したがって、階調制御信号生成回路１４が備えるメモリ１４１の数は、階調規定ビット列ＧＰＢを構成するビット数「５１２」を、ひとつのメモリ１４１に格納されるビット数「８」で除した数である「６４」となる。液晶表示装置の電源が投入されると、メモリ１３に格納された５１２ビットの階調規定ビット列ＧＰＢが、８ビットずつ分割されて各メモリ１４１に転送される。具体的には、図４に示す上から第１段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち１／２水平走査期間の開始に対応する第０番目から第７番目までの合計８ビットが転送される。図４において第１段目のメモリ１４１に付記された「１／６４」は、階調規定ビット列ＧＰＢを「６４」分割したビット列のうち、１／２水平走査期間の開始からみて第「１」番目のビット列がこのメモリ１４１に格納されることを示している。同様に、第２段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち第８番目から第１５番目までの合計８ビットが転送され、第６４段目のメモリ１４１には、階調規定ビット列ＧＰＢのうち第５０４番目から第５１１番目までの合計８ビットが転送されることとなる。
【００３１】
次に、シフトレジスタ１４２は、１／２水平走査期間内のクロック数に対応する５１２ビットのシフトレジスタであり、各メモリ１４１に保持された階調規定ビット列ＧＰＢをクロック信号ＣＬＫに従って順次シフトする。詳述すると、シフトレジスタ１４２は、６４個のメモリ１４１に格納された５１２ビットからなる階調規定ビット列ＧＰＢを、リセット信号ＲＥＳの立ち上がりのタイミング（すなわち１／２水平走査期間の開始時点）においてセットするとともに、セットされた階調規定ビット列ＧＰＢをクロック信号ＣＬＫの立ち上がりタイミングにおいて順次シフトする。なお、シフト方向（図中の矢印の方向）に対して最も下流側に階調規定ビット列ＧＰＢの第０番目のビットがセットされ、最も上流側に第５１１番目のビットがセットされるようになっている。
【００３２】
かかる構成により、クロック信号ＣＬＫの立ち上がりタイミングにおいて、階調規定ビット列ＧＰＢを構成する各ビットが１ビットずつシフトレジスタ１４２から出力されることとなる。例えば、図３に示した階調規定ビット列ＧＰＢは第０番目から第５番目までのビットが「０」である。したがって、１／２水平走査期間の開始直後からクロック信号ＣＬＫの６周期分の時間長にわたって、シフトレジスタ１４２からの出力信号ＧＰＰはＬレベルとなる。一方、階調規定ビット列ＧＰＢのうち第６番目のビットは「１」である。したがって、第６番目のクロック信号ＣＬＫの立ち上がりから、続く第７番目のクロック信号ＣＬＫの立ち上がりまでの期間において、出力信号ＧＰＰはＨレベルとなる。
【００３３】
図４に示すＡＮＤゲート１４３は、シフトレジスタ１４２からの出力信号ＧＰＰとクロック信号ＣＬＫとの論理積を階調制御信号ＧＣＰとして出力する。この結果、図３に示すように、、クロック信号ＣＬＫの半周期に対応する幅を有する階調規定パルスＧＰが、階調規定ビット列ＧＰＢのうちビット「１」に対応するタイミングに配置された階調制御信号ＧＣＰが得られるのである。この構成によれば、電源投入直後において階調制御信号生成回路１４に転送されるデータ量は５１２ビット（＝６４バイト）である。これに対し、図１３および図１４に示した従来の階調制御信号生成回路によれば１２８バイトのデータ転送が必要であった。すなわち、本実施形態によれば、階調制御信号生成回路１４へのデータ転送量を半分に低減することができるのである。
【００３４】
＜走査線駆動回路＞
次に、走査線駆動回路２０について詳述する。図５は、この走査線駆動回路２０の構成を示すブロック図であり、図６は、走査線駆動回路２０の動作を説明するためのタイミングチャートである。図５に示すように、走査線駆動回路２０は、シフトレジスタ２１、電圧選択信号生成回路２２、レベルシフタ２３およびセレクタ２４を有する。
【００３５】
シフトレジスタ２１は、走査線２００の本数に対応する２００ビットシフトレジスタである。このシフトレジスタ２１は、図６に示すように、１フレームの最初に供給されるフレーム開始パルスＹＤを、１水平走査期間の周期を有するクロック信号ＹＣＬＫに従って順次シフトして、転送信号ＹＳ１、ＹＳ２、……、ＹＳ２００として出力するものである。ここで、転送信号ＹＳ１〜ＹＳ２００は、各走査線２００にそれぞれ１対１に対応して、選択すべき走査線２００を指定するものである。
【００３６】
電圧選択信号生成回路２２は、交流駆動信号ＭＹと制御信号ＩＮＨとに基づいて電圧選択信号を生成する。この電圧選択信号は、ＶＳＰ（正側選択電圧）、ＶＨＰ（正側非選択電圧）、ＶＨＮ（負側非選択電圧）、またはＶＳＮ（正側選択電圧）の４値のうち各走査線２００に印加すべき電圧を指示するための信号である。なお、この電圧選択信号の具体的な内容は、後述する走査信号の電圧波形とあわせて説明する。
【００３７】
レベルシフタ２３は、電圧選択信号生成回路２２によって出力された電圧選択信号の電圧振幅を拡大するものである。セレクタ２４は、電圧振幅が拡大された電圧選択信号によって指示される電圧を実際に選択して、対応する走査線２００の各々に供給する。
【００３８】
＜走査信号の電圧波形＞
ここで、図６を参照して、走査線駆動回路２０によって出力される走査信号の電圧波形について説明する。
同図に示すように、フレーム開始パルスＹＤは、クロック信号ＹＣＬＫによって１水平走査期間（１Ｈ）ごとに順次シフトされ、これが転送信号ＹＳ１〜ＹＳ２００としてシフトレジスタ２１から出力される。
【００３９】
さらに、これらの転送信号ＹＳ１〜ＹＳ２００と、交流駆動信号ＭＹと、制御信号ＩＮＨとに基づいて、以下の条件を満たす電圧選択信号が生成される。すなわち、ある走査線２００に供給される走査信号に着目すると、第１に、当該走査線２００に対応する転送信号がＨレベルとなる水平走査期間のうち、制御信号ＩＮＨがＨレベルとなる後半期間において、当該走査信号の電圧レベルが交流駆動信号ＭＹに応じた選択電圧（ＶＳＰまたはＶＳＮのいずれか）となり、第２に、制御信号ＩＮＨがＬレベルに反転した後においては、当該走査信号の電圧レベルが直前の選択電圧に対応する非選択電圧（ＶＨＰまたはＶＨＮのいずれか）となるように、電圧選択信号が生成される（図６参照）。
【００４０】
そして、かかる電圧選択信号に応じた電圧が印加される結果、各走査線２００に供給される走査信号の電圧波形は以下のようになる。いま、図６に示す第ｎフレーム内の水平走査期間のうち、転送信号ＹＳ１がＨレベルとなる第１番目の水平走査期間に着目する。この水平走査期間のうち制御信号ＩＮＨがＨレベルとなる後半期間において、第１行目の走査線２００に供給される走査信号Ｙ１の電圧は、Ｈレベルの交流駆動信号ＭＹに対応する正側選択信号ＶＳＰとなり、その後半期間の経過後において当該選択電圧ＶＳＰに対応する正側非選択電圧ＶＨＰとなる。一方、次の第（ｎ＋１）フレームに属する第１番目の水平走査期間においては、交流駆動信号ＭＹのレベルはＬレベルとなる。したがって、第１番目の水平走査期間の後半期間においては、第１行目の走査線２００に供給される走査信号Ｙ１の電圧はＬレベルの交流駆動信号ＭＹに対応する負側選択信号ＶＳＮとなり、その後半期間の経過後において当該選択電圧ＶＳＮに対応する負側非選択電圧ＶＨＮとなる。
【００４１】
一方、交流駆動信号ＭＹは、１水平走査期間ごとにレベルが反転するため、隣接する走査線２００に供給される走査信号の電圧も、１水平走査期間ごとに交互に極性が反転することとなる。例えば、図６に示す第ｎフレームにおいて第１行目の走査線２００に供給される走査信号の電圧が、当該水平走査期間の後半期間において正側選択電圧ＶＳＰであれば、第２行目の走査線２００に供給される走査信号の電圧は、当該水平走査期間の後半期間において負側選択電圧ＶＳＮとなる。
【００４２】
＜データ線駆動回路＞
次に、図７を参照して、データ線駆動回路３０の構成について説明する。同図に示すように、データ線駆動回路３０は、アドレス制御回路３１、表示データＲＡＭ３２、ＰＷＭデコーダ３３およびセレクタ３４を備える。このうちアドレス制御回路３１は、階調データの読み出しに用いる行アドレスを生成するものであり、当該行アドレスを、１フレームの最初に供給されるフレーム開始パルスＹＤによりリセットするとともに、各水平走査期間の最初に供給されるラッチパルスＬＰで歩進させる構成となっている。
【００４３】
表示データＲＡＭ３２は、２００行×１６０列に配列する画素５０に対応した記憶領域を有するデュアルポートＲＡＭ（Random Access Memory）である。すなわち、表示データＲＡＭ３２の書き込み側（図示略）では、各画素５０の階調を指示する階調データが、当該各画素５０に対応する番地に書き込まれる。一方、表示データＲＡＭ３２の読み出し側では、行アドレスで指定された番地の階調データが１行分ごとに読み出されるようになっている。すなわち、１水平走査期間ごとに、ひとつの行に属する１６０個の画素５０の階調を指示する階調データが読み出されることとなる。
【００４４】
次に、ＰＷＭデコーダ３３は、表示データＲＡＭ３２から読み出された階調データと、制御回路１０から供給される交流駆動信号ＭＸ、リセット信号ＲＥＳおよび階調制御信号ＧＣＰとに基づいて、各データ線３００ごとに電圧選択信号を出力する。この電圧選択信号は、ＶＤＰ（正側データ電圧）およびＶＤＮ（負側データ電圧）の２値のうち各データ線３００に対して印加すべき電圧をセレクタ３４に指示するための信号である。一方、セレクタ３４は、ＰＷＭデコーダ３３から出力される電圧選択信号に応じて電圧ＶＤＰまたはＶＤＮのいずれかを選択するとともに、選択した電圧を各データ線３００に印加する。
【００４５】
＜データ信号の電圧波形＞
次に、図８を参照して、データ線駆動回路３０によって出力されるデータ信号の電圧波形について説明する。
上述したように、各水平走査期間ごとに、ひとつの行に属する１６０個の画素５０の階調を指示する階調データが表示データＲＡＭ３２から読み出されてＰＷＭデコーダ３３に供給される。一方、ＰＷＭデコーダ３３は、これらの階調データと、交流駆動信号ＭＸ、リセット信号ＲＥＳおよび階調制御信号ＧＣＰとに基づいて、以下の条件を満たす電圧選択信号を生成する。すなわち、図８に示すように、各データ信号の電圧レベルが、第１に、リセット信号ＲＥＳが供給される１水平走査期間の最初において交流駆動信号ＭＸと反対のレベルにリセットされ、第２に、階調制御信号ＧＣＰのうち階調データに対応する階調規定パルスＧＰの立ち上がりにおいて交流駆動信号ＭＸと同一レベルに反転する関係となるように、ＰＷＭデコーダ３３は電圧選択信号を生成する。ただし、ＰＷＭデコーダ３３は、階調データがオフに相当する（００００００）であればデータ信号が交流駆動信号ＭＸと反対レベルとなるように、階調データがオンに相当する（１１１１１１）であればデータ信号が交流駆動信号ＭＸと同一のレベルとなるように、それぞれ電圧選択信号を生成する。
【００４６】
こうして生成された電圧選択信号に基づいて電圧ＶＤＰまたはＶＤＮのいずれかが選択される結果、データ信号の電圧波形は図８に示すとおりとなる。すなわち、１水平走査期間の前半期間に着目すると、当該期間の開始から、階調制御信号ＧＣＰのうち階調データに対応する階調規定パルスＧＰの立ち上がりのタイミングに至るまでの期間において、交流駆動信号ＭＸの反転レベルに対応する電圧がデータ線３００に印加される一方、残りの期間において交流駆動信号ＭＸと同一レベルに対応する電圧がデータ線３００に印加される。これに対し、１水平走査期間の後半期間に着目すると、当該期間の開始から階調データに対応する階調規定パルスＧＰの立ち上がりまでの期間においては交流駆動信号ＭＸと同一レベルに対応する電圧が、残りの期間においては交流駆動信号ＭＸの反転レベルに対応する電圧が、それぞれデータ線３００に印加されることとなる。この結果、１水平走査期間において、データ信号が電圧ＶＤＰとなる期間と電圧ＶＤＮとなる期間とは、階調データにかかわらず相互に等しい時間長となる。また、１水平走査期間の後半期間において、データ信号の極性を規定する交流駆動信号ＭＸは、同後半期間において走査信号の極性を規定する交流駆動信号ＭＹの反転レベルとなるように設定されているから、データ信号は走査信号の極性に対応したものとなる。
【００４７】
＜画素への印加電圧波形＞
次に、図９を参照して、画素５０に対して実際に印加される電圧波形について説明する。階調データとして、オンに対応する（１１１１１１）、中間階調に対応する（０００１１１）、オフに対応する（００００００）が与えられた場合、データ信号の電圧波形がそれぞれ図９（ａ）、（ｂ）および（ｃ）に示されるものとなる点は、図８を参照して上述したとおりである。ここで、実際に画素５０に印加される電圧波形は、走査信号の電圧レベルをデータ信号の電圧レベルで差し引いたものとなるから、表示データがオン、中間階調およびオフを示す場合に画素５０に印加される電圧波形は、それぞれ図９（ｄ）、(ｅ)および（ｆ）に示される通りとなる。
【００４８】
ここで、データ信号は、階調データの内容にかかわらず電圧ＶＤＰとなる期間と電圧ＶＤＮとなる期間とが互いに等しい時間長となるように供給されるので、保持期間（対応する水平走査期間以外の期間）では、階調データがいかに変化したとしても、画素５０に印加される電圧実効値はすべての画素５０にわたって等しくなる。このため、水平走査期間（の後半期間）において液晶層に与えられた電荷が、ＴＦＤ素子５２のオフリークによって放電する割合は、すべての画素５０にわたって均等となる。したがって、同一濃度となるべき画素５０同士に書き込まれた電荷は、次の書き込みまで同じように減少（放電）するので、特定のパターンを表示させたときに発生する表示品位の低下を防止することができる
【００４９】
また、ＴＦＤ素子５２は、電流−電圧特性が正負双方向にわたって非線形となるが、この特性が正極側と負極側とで若干異なる場合がある。本実施形態においては、隣接する走査線２００において極性を反転させるとともに、データ信号の極性も走査信号の極性に対応させているので、偶数番目の走査線２００に位置する画素５０と奇数番目の走査線２００に位置する画素５０の明滅が交互に発生する。このため、フリッカが目立たない構成となっている。
【００５０】
以上説明したように、本実施形態においては、１／２水平走査期間内の各時点に対応するビットからなる階調規定ビット列ＧＰＢに基づいて階調制御信号ＧＣＰが生成されるようになっている。そして、この階調規定ビット列ＧＰＢを構成する各ビットは、当該ビットに対応する時点が、１／２水平走査期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示すようになっている。この結果、選択期間の開始から各階調に応じた時点までの時間長（クロック数）を示す階調規定データを用いて階調制御信号ＧＣＰを生成する従来の構成（図１３ないし図１５に示した構成）と比較して、階調制御信号生成回路１４へのデータ転送量を著しく低減することができる。さらに、データ転送量の低減に伴ない、転送されたデータを保持するためのメモリや、このデータを処理するための回路の規模を小さく抑えることができるという利点がある。
【００５１】
この効果は、以下に示すとおり、表示階調数を増加させるときに特に顕著となる。ここで、さらなる表示の多階調化を図るためには、１／２水平走査期間内の階調規定パルスＧＰの数を増加させる必要がある。このとき、図１３ないし図１５に示した従来の構成においては、増加させた階調規定パルスＧＰの分だけ階調規定データを追加する必要があり、データ量の増加を避けることはできない。これに対し、本実施形態に係る構成においては、階調規定パルスＧＰを追加すべきタイミングに対応するビットを「０」から「１」に変更すれば足りる。すなわち、本実施形態によれば、データ量の増大を伴なうことなく表示階調数を増加させることができるのである。また、上記からも明らかなとおり、本実施形態によれば、従来の構成と比較して、階調規定パルスＧＰの位置を容易に変更することができるという利点がある。
【００５２】
＜Ｂ：変形例＞
以上この発明の一実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【００５３】
＜Ｂ−１：変形例１＞
階調制御信号生成回路の構成は上記実施形態に示したものに限られない。図１０は、階調制御信号生成回路の他の構成例を示すブロック図である。同図に示す階調制御信号生成回路１４’は、カウンタ１４５とアドレスデコーダ１４６とレジスタ１４７とがこの順に配列された構成となっている。カウンタ１４５は、階調規定ビット列ＧＰＢのビット数に対応する「０」から「５１１」までをカウントする９ビットカウンタである。このカウンタ１４５は、クロック信号ＣＬＫのクロック数をアップカウントする一方、リセット信号ＲＥＳの立ち上がり（すなわち選択期間の開始時点）においてカウント値をリセットするようになっている。
【００５４】
レジスタ１４７は、メモリ１３（図２参照）から読み出された５１２ビットの階調規定ビット列ＧＰＢを格納する。一方、アドレスデコーダ１４６は、カウンタ１４５によるカウント値に対応してレジスタ１４７の読出アドレスを生成するための回路である。より具体的には、アドレスデコーダ１４６は、「０」から「５１１」までの各カウント値に対応して、階調規定ビット列ＧＰＢの第０番目のビットから第５１１番目のビットの格納アドレスをそれぞれ指定する。この構成のもと、１／２水平走査期間において、階調規定ビット列ＧＰＢの第０番目から第５１１番目までのビットが、クロック信号ＣＬＫに同期して順番に読み出される。この結果、レジスタ１４７から出力信号は、図３に示したのと同様に、１／２水平走査期間の開始時点から各階調に応じた時間長を経た時点に階調規定パルスＧＰが配列された階調制御信号ＧＣＰとなる。
【００５５】
もっとも、本発明に係る階調制御信号生成回路の構成は、上記実施形態や本変形例に示したものには限られない。すなわち、本発明に係る階調制御信号生成回路は、階調規定ビット列ＧＰＢに基づいて、選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号ＧＣＰを生成し得るものであればよい。
【００５６】
＜Ｂ−２：変形例２＞
上記実施形態においては、階調規定ビット列ＧＰＢを構成する各ビットを、クロック信号ＣＬＫの立ち上がりにそれぞれ対応させたものとした。しかしながら、階調規定ビット列ＧＰＢの内容はこれに限られるものではない。例えば、データ線駆動回路３０として、クロック信号ＣＬＫを分周して得られたクロック信号ＸＣＬＫに従って動作するシフトレジスタを用いた構成を採った場合、階調規定ビット列ＧＰＢを構成する各ビットを、このクロック信号ＸＣＬＫの各立ち上がりにそれぞれ対応させたものとし、階調制御信号生成回路１４が、クロック信号ＸＣＬＫに基づいて階調制御信号ＧＣＰを生成するものとしてもよい。
【００５７】
もっとも、階調規定ビット列ＧＰＢを構成する各ビットが何らかのクロック信号ＣＬＫに対応したものである必要は必ずしもない。要は、階調規定ビット列ＧＰＢを構成するビットが、選択期間内の各時点に対応するものであり、かつ当該時点が選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かを示すものであればよい。
【００５８】
＜Ｂ−３：変形例３＞
上記実施形態においては、１水平走査期間を前半期間と後半期間とに分けて駆動する方法を採ったため、６４個の階調規定パルスＧＰが１水平走査期間の半分の期間内に配置されたものとした。しかしながら、１水平走査期間を分割することなく駆動する方法においては、階調制御信号ＧＣＰにおける６４個の階調規定パルスＧＰが１水平走査期間にわたって配置されたものとしてもよい。すなわち、本発明における「選択期間」とは、いずれかの走査線２００が選択される期間、すなわち階調データに応じた電圧が画素に対して印加されるべき期間を意味し、水平走査期間またはその半分の期間のみを意味するものではない。
【００５９】
また、上記実施形態においては、階調制御信号ＧＣＰが１／２水平走査期間内に６４個の階調規定パルスＧＰを有する場合を例示したが、本発明における選択期間に含まれる階調規定パルスＧＰの数がこれに限られるものでないことはもちろんである。
【００６０】
＜Ｂ−４：変形例４＞
上記実施形態においては、画素への印加電圧を制御するためのスイッチング素子としてＴＦＤ素子５２を用いた液晶表示装置を例示したが、ＴＦＴ（Thin Film Transistor）に代表される三端子型スイッチング素子を用いた液晶表示装置や、かかるスイッチング素子を持たないパッシブマトリクス方式の液晶表示装置にも本発明を適用可能である。
【００６１】
また、上記実施形態においては、電気光学物質に液晶を用いた液晶表示装置を例示したが、電気光学物質としてＥＬ素子を用いたＥＬ表示装置や、電気光学物質としてガスを用いたプラズマディスプレイなど、電気光学効果によって表示を行なう各種の電気光学装置に本発明を適用可能である。
【００６２】
このように、階調規定ビット列に基づいて階調制御信号を生成する回路を備えた電気光学装置であれば、その他の構成の如何を問わず本発明を適用可能である。
【００６３】
＜Ｃ：電子機器＞
次に、本発明に係る電気光学装置を用いた電子機器について説明する。
【００６４】
＜Ｃ−１：モバイル型コンピュータ＞
まず、本発明に係る電気光学装置を、可搬型のパーソナルコンピュータ（いわゆるノート型パソコン）の表示部に適用した例について説明する。図１１は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ９１は、キーボード９１１を備えた本体部９１２と、本発明に係る電気光学装置を適用した表示部９１３とを備えている。
【００６５】
＜Ｃ−２：携帯電話機＞
続いて、本発明に係る電気光学装置を、携帯電話機の表示部に適用した例について説明する。図１２は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機９２は、複数の操作ボタン９２１のほか、受話口９２２、送話口９２３とともに、本発明に係る電気光学装置を適用した表示部９２４を備える。
【００６６】
なお、本発明に係る電気光学装置を適用可能な電子機器としては、図１１に示したパーソナルコンピュータや図１２に示した携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、あるいは本発明に係る電気光学装置をライトバルブとして用いたプロジェクタなどが挙げられる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、階調制御信号の生成に要するデータ量を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の電気的構成を示すブロック図である。
【図２】 同液晶表示装置における制御回路の構成を示すブロック図である。
【図３】 階調制御信号および階調規定ビット列について説明するためのタイミングチャートである。
【図４】 同階調制御信号生成回路の構成を示すブロック図である。
【図５】 同液晶表示装置における走査線駆動回路の構成を示すブロック図である。
【図６】 同走査線駆動回路の動作を説明するためのタイミングチャートである。
【図７】 同液晶表示装置におけるデータ線駆動回路の構成を示すブロック図である。
【図８】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図９】 同液晶表示装置において画素に印加される電圧波形を説明するためのタイミングチャートである。
【図１０】 本発明の変形例に係る階調制御信号生成回路の構成を示すブロック図である。
【図１１】 本発明に係る電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１２】 本発明に係る電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【図１３】 従来の電気光学装置における階調制御信号生成回路の構成を示すブロック図である。
【図１４】 従来の階調制御信号生成回路におけるデコードユニットの構成を示すブロック図である。
【図１５】 従来の階調制御信号生成回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０……制御回路、１１……発振回路、１２……制御信号生成回路、１３……メモリ、１４，１４’……階調制御信号生成回路、１４１……メモリ、１４２……シフトレジスタ、１４３……ＡＮＤゲート、１４５……カウンタ、１４６……アドレスデコーダ、１４７……レジスタ、２０……走査線駆動回路２０、２００……走査線、２１……シフトレジスタ、２２……電圧選択信号生成回路、２３……レベルシフタ、２４……セレクタ、３０……データ線駆動回路、３００……データ線、３１……アドレス制御回路、３２……表示データＲＡＭ、３３……ＰＷＭデコーダ、３４……セレクタ、４０……駆動電圧生成回路、５０……画素、５１……液晶表示要素、５２……ＴＦＤ素子。
Claims (4)
- 走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置の駆動方法において、
前記走査線が選択される選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列に基づいて、前記選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号であって、
転送された前記階調規定ビット列をメモリに格納し、
前記メモリに格納した前記階調規定ビット列を前記選択期間の開始時にシフトレジスタにセットするとともに、セットした前記階調規定ビット列を前記シフトレジスタから前記クロック信号の１周期毎に１ビットずつ順番に読み出し、読み出した１ビットと前記クロック信号とを論理演算することにより前記階調制御信号を生成し、
前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加する
ことを特徴とする電気光学装置の駆動方法。 - 走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置において、
前記走査線が選択される選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から各階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列に基づいて、前記選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号を生成する階調制御信号生成回路と、
前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加するデータ線駆動回路と
を具備し、
前記階調制御信号生成回路は、
転送された前記階調規定ビット列を格納するメモリと、
前記メモリに格納された階調規定ビット列を前記選択期間の開始時にセットするとともに、セットした前記階調規定ビット列を前記クロック信号の１周期毎に１ビットずつ順番に読み出すシフトレジスタと、
前記シフトレジスタから読み出された１ビットと前記クロック信号とを論理演算して、前記階調制御信号として生成する論理回路と
を有することを特徴とする電気光学装置。 - 請求項２に記載の電気光学装置を備えることを特徴とする電子機器。
- 走査線とデータ線との交差に対応する画素を、複数の階調のいずれかを示す階調データに従って階調表示させる電気光学装置であって、
前記走査線が選択される選択期間の開始から各階調に応じた時間長を経た時点においてレベル変動する階調制御信号が供給されるとともに、前記複数の階調のうち少なくとも中間階調を示す階調データが与えられたとき、前記データ線に対し、選択期間の開始から、前記階調制御信号がレベル変動する時点のうち当該階調データに対応する時点までの期間において第１の電圧を印加する一方、残りの期間において前記第１の電圧とは異なる第２の電圧を印加するデータ線駆動回路を具備する電気光学装置に用いられて前記階調制御信号を生成する回路において、
前記選択期間内の複数の時点に時系列的に対応するビットであって、前記各時点が当該選択期間の開始から階調に応じた時間長を経た時点に該当するか否かをクロック信号の周期毎に対応させて示すビットからなる階調規定ビット列を生成する回路であって、
転送された前記階調規定ビット列を格納するメモリと、
前記メモリに格納された階調規定ビット列を前記選択期間の開始時にセットするとともに、セットした前記階調規定ビット列を前記クロック信号の１周期毎に１ビットずつ順番に読み出すシフトレジスタと、
前記シフトレジスタから読み出された１ビットと前記クロック信号とを論理演算して、前記階調制御信号として生成する論理回路と
を有することを特徴とする階調制御信号生成回路。
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