JPH088727A - 一致検出回路 - Google Patents
一致検出回路Info
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- JPH088727A JPH088727A JP14496195A JP14496195A JPH088727A JP H088727 A JPH088727 A JP H088727A JP 14496195 A JP14496195 A JP 14496195A JP 14496195 A JP14496195 A JP 14496195A JP H088727 A JPH088727 A JP H088727A
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- signal
- detection circuit
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Abstract
(57)【要約】
【構成】２つのディジタル信号を入力するトランジスタ
の直並列回路を用いて、ディジタル信号をパルス幅変調
した出力を得る。 【効果】構成素子数の少ない回路により構成するため、
ＩＣ化の際に占有面積を小さくできる。
の直並列回路を用いて、ディジタル信号をパルス幅変調
した出力を得る。 【効果】構成素子数の少ない回路により構成するため、
ＩＣ化の際に占有面積を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号の一致
検出回路に関する。
検出回路に関する。
【０００２】
【従来の技術】従来、例えば、液晶表示装置の輝度変調
回路において、ディジタル映像信号を輝度変調パルスに
よってパルス幅変調する場合、特開昭６ｌー４３７３に
示される様に、２つのディジタル信号の一致を検出する
手段としてオア回路とナンド回路を用い、その出力を保
持する手段としてＳ−Ｒラッチ回路を用いた一致検出回
路が知られている。
回路において、ディジタル映像信号を輝度変調パルスに
よってパルス幅変調する場合、特開昭６ｌー４３７３に
示される様に、２つのディジタル信号の一致を検出する
手段としてオア回路とナンド回路を用い、その出力を保
持する手段としてＳ−Ｒラッチ回路を用いた一致検出回
路が知られている。
【０００３】
【発明が解決しようとする課題】しかし、従来の回路で
は回路を構成する素子数が多く、いくつも並列して使用
する場合、その回路プロックが大きくなり配線も複雑に
なることから、コストが高くなるという傾向があった。
は回路を構成する素子数が多く、いくつも並列して使用
する場合、その回路プロックが大きくなり配線も複雑に
なることから、コストが高くなるという傾向があった。
【０００４】本発明は以上のような従来の技術の不具合
点を改善し、構成素子数を削減してコストをおさえ、信
頼性を上げるとともに動作スピードを速くした一致検出
回路を提供することを目的とする。
点を改善し、構成素子数を削減してコストをおさえ、信
頼性を上げるとともに動作スピードを速くした一致検出
回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記のような従来技術の
問題点を解決するため本発明の一致検出回路において
は、 （１）それぞれＮ（Ｎは正整数）ビットの２つの信号群
Ａ、Ｂがあって、 ａ）前記信号群Ａ、Ｂの対応する各ビットがそれぞれゲ
ート入力されている、複数個並列に接続された第１の型
のトランジスタの組Ｃ、 ｂ）前記並列トランジスタの組ＣがＮ段直列に接続され
たトランジスタ群Ｄ、 Ｃ）前記トランジスタ群Ｄのソース端子と第１の電源間
に少なくとも１つ接続された第一の型のトランジスタ
Ｅ、 ｄ）前記トランジスタ群Ｄのドレイン端子と第１の電源
間に少なくとも１つ接続された第２導電型のトランジス
タＦ、 ｅ）前記トランジスタＥ，Ｆには共通の信号Ｇが入力さ
れていて、トランジスタ群ＤとトランジスタＦの共通ド
レイン端子からＡ￣とＢもしくはＡとＢ￣の一致を検出
する信号を発生することを特徴とする。
問題点を解決するため本発明の一致検出回路において
は、 （１）それぞれＮ（Ｎは正整数）ビットの２つの信号群
Ａ、Ｂがあって、 ａ）前記信号群Ａ、Ｂの対応する各ビットがそれぞれゲ
ート入力されている、複数個並列に接続された第１の型
のトランジスタの組Ｃ、 ｂ）前記並列トランジスタの組ＣがＮ段直列に接続され
たトランジスタ群Ｄ、 Ｃ）前記トランジスタ群Ｄのソース端子と第１の電源間
に少なくとも１つ接続された第一の型のトランジスタ
Ｅ、 ｄ）前記トランジスタ群Ｄのドレイン端子と第１の電源
間に少なくとも１つ接続された第２導電型のトランジス
タＦ、 ｅ）前記トランジスタＥ，Ｆには共通の信号Ｇが入力さ
れていて、トランジスタ群ＤとトランジスタＦの共通ド
レイン端子からＡ￣とＢもしくはＡとＢ￣の一致を検出
する信号を発生することを特徴とする。
【０００６】（２） ａ）前記共通ドレイン端子には２つのインバータＨ，Ｉ
をループ状に接続した保持回路が接続され、 ｂ）前記２つのインバータのうち、前記一致検出回路の
ドレインとドレインが接続されているインバータＩの出
力抵抗が前記一致検出回路の出力抵抗より大きくなって
いることを特徴とする。
をループ状に接続した保持回路が接続され、 ｂ）前記２つのインバータのうち、前記一致検出回路の
ドレインとドレインが接続されているインバータＩの出
力抵抗が前記一致検出回路の出力抵抗より大きくなって
いることを特徴とする。
【０００７】（３）第１導電型のトランジスタがＮチャ
ンネルトランジスタであることを特徴とする。
ンネルトランジスタであることを特徴とする。
【０００８】
【作用】本発明では、以上に述べた手段で構成すること
により、Ｎビットの２つの信号Ａ、Ｂを、並列に接続さ
れた第１導電型のトランジスタの組ＣがＮ段直列に接続
されたトランジスタ群Ｄで比較し、各トランジスタの組
Ｃのどちらか一方がＯＮし、ソースードレイン間が導通
すれば、第１の電源電位が一致検出信号として出力され
る。これを、トランジスタＦによりあらかじめ第２の電
源電位にリセットしてある保持回路に強制的に入力さ
せ、状態を反転させる。
により、Ｎビットの２つの信号Ａ、Ｂを、並列に接続さ
れた第１導電型のトランジスタの組ＣがＮ段直列に接続
されたトランジスタ群Ｄで比較し、各トランジスタの組
Ｃのどちらか一方がＯＮし、ソースードレイン間が導通
すれば、第１の電源電位が一致検出信号として出力され
る。これを、トランジスタＦによりあらかじめ第２の電
源電位にリセットしてある保持回路に強制的に入力さ
せ、状態を反転させる。
【０００９】従って、本発明の一致較出回路において、
一致した時点から出力状態を変えることで一致を検出で
きるのである。
一致した時点から出力状態を変えることで一致を検出で
きるのである。
【００１０】
【実施例】以下に本発明の一実施例を図面をもとに説明
する。
する。
【００１１】図１は本発明による一致検出回路を、液晶
パネルを用いた画像表示装置の輝度変調回路に応用した
具体的な実施例である。１は輝度変調パルス発生回路、
２は輝度変調回路である。上記輝度変調パルス発生回路
１は、４ビットのカウンタ１０により構成されており、
上記輝度変調回路２は、コード比較検出回路３、ラッチ
回路４、信号電極駆動信号作成回路５より構成され、コ
ード比較検出回路３とラッチ回路４が一致検出回路を形
成している。上記４ビットのカウンタ１０は、図２に示
すラッチパルスφL によりリセットされクロックパルス
φC によリカウントアップ動作する。
パネルを用いた画像表示装置の輝度変調回路に応用した
具体的な実施例である。１は輝度変調パルス発生回路、
２は輝度変調回路である。上記輝度変調パルス発生回路
１は、４ビットのカウンタ１０により構成されており、
上記輝度変調回路２は、コード比較検出回路３、ラッチ
回路４、信号電極駆動信号作成回路５より構成され、コ
ード比較検出回路３とラッチ回路４が一致検出回路を形
成している。上記４ビットのカウンタ１０は、図２に示
すラッチパルスφL によりリセットされクロックパルス
φC によリカウントアップ動作する。
【００１２】上記クロックパルスφC は、図２に示すよ
うに各ラッチパルスφL 間において例えば１４発発生す
る。そして上記カウンタ１０のＱ１〜Ｑ４の出力は、上
記輝度変調回路２内の上記コード比較検出回路３に入力
される。つまりこの信号が信号群Ａであり、上記コード
比較検出回路３内のトランジスタ群Ｄのトランジスタ１
１ａ〜１１ｄにゲート入力される。また、上記コード比
較検出回路３では、４ビットのディジタル映像信号Ｄ1
〜Ｄ4 が信号群Ｂとして上記トランジスタ群Ｄのトラン
ジスタ１２ａ〜１２ｄに入力され、上記ラッチパルスφ
L を反転したφL ￣が信号Ｇとしてセット用トランジス
タ1３であるトランジスタＦに入力されている。そし
て、上記トランジスタ群Ｄと上記トランジスタＦのソー
スードレイン間の導通が計られたとき、その出力は上記
ラッチ回路４に入力される。上記ラッチ回路４では、ル
ープ状に接続されたインパータ1５、1６が保持回路のイ
ンバータＨ，Ｉとして、上記ラッチパルスφL ￣でリセ
ットされるまで保持する。そして、上記ラッチ回路４の
出力、すなわち一致検出回路の出力Ｘは、フレーム信号
φF と共に上記信号電極駆動信号作成回路５へ入力され
る。上記信号電極駆動信号作成回路５は、同回路内の論
理回路に応じて液晶駆動用電圧Ｖ0 ，Ｖ2 ，Ｖ3，Ｖ5
を選択し、液晶表示パネルの信号電極駆動信号Ｙn を出
力する。
うに各ラッチパルスφL 間において例えば１４発発生す
る。そして上記カウンタ１０のＱ１〜Ｑ４の出力は、上
記輝度変調回路２内の上記コード比較検出回路３に入力
される。つまりこの信号が信号群Ａであり、上記コード
比較検出回路３内のトランジスタ群Ｄのトランジスタ１
１ａ〜１１ｄにゲート入力される。また、上記コード比
較検出回路３では、４ビットのディジタル映像信号Ｄ1
〜Ｄ4 が信号群Ｂとして上記トランジスタ群Ｄのトラン
ジスタ１２ａ〜１２ｄに入力され、上記ラッチパルスφ
L を反転したφL ￣が信号Ｇとしてセット用トランジス
タ1３であるトランジスタＦに入力されている。そし
て、上記トランジスタ群Ｄと上記トランジスタＦのソー
スードレイン間の導通が計られたとき、その出力は上記
ラッチ回路４に入力される。上記ラッチ回路４では、ル
ープ状に接続されたインパータ1５、1６が保持回路のイ
ンバータＨ，Ｉとして、上記ラッチパルスφL ￣でリセ
ットされるまで保持する。そして、上記ラッチ回路４の
出力、すなわち一致検出回路の出力Ｘは、フレーム信号
φF と共に上記信号電極駆動信号作成回路５へ入力され
る。上記信号電極駆動信号作成回路５は、同回路内の論
理回路に応じて液晶駆動用電圧Ｖ0 ，Ｖ2 ，Ｖ3，Ｖ5
を選択し、液晶表示パネルの信号電極駆動信号Ｙn を出
力する。
【００１３】上記の構成において、輝度変調パルス発生
回路１は、カウンタ１０がラッチパルスφL によりリセ
ットされた後、クロックパルスφC をカウントして出力
端子Ｑ1 〜Ｑ4 から図２に示す輝度変調パルスＰ1 〜Ｐ
4 を出力する。上記輝度変調パルスＰ1 〜Ｐ4 は、４ビ
ットのディジタル映像信号Ｄ1 〜Ｄ4 と共に輝度変調回
路２のデータ比較検出回路３に入力される。また一方、
上記輝度変調回路２においては、ラッチパルスφL によ
ってラッチ回路４の入力が“１”になり、その出力信号
Ｘは図２に示すように“０”に立下る。この状態で上記
ディジタル信号Ｄ1 〜Ｄ4 と上記輝度変調パルスＰ1 〜
Ｐ4 の論理条件がとられ、上記カウンタ１０の内容が上
記クロックパルスφC により順次カウントアップされる
と、並直列接続されたＮチャンネルトランジスタ１１ａ
〜１１ｄ，１２ａ〜１２ｄがＯＮして、ソースードレイ
ン間が導通し、上記データ比較検出回路３の出力が
“０”となる。この時上記ラッチ回路４のインバータ１
６の能力を安定動作できうる範囲で十分小さくすること
によって、ラッチ回路４の出力Ｘは“１”でラッチされ
る。今、例えばディジタル映像信号Ｄ1 〜Ｄ4 が「０１
１０」であったとすれば、データ比較検出回路２内のト
ランジスタ１２ｂ，１２ｃはＯＮ状態にあるので、トラ
ンジスタ１１ａ，１１ｄが共にＯＮになったときに上記
データ比較検出回路２内の並直列接続されたＮチャンネ
ルトランジスタ群のソースードレイン間が導通し、その
出力が“０”に切り変わる。つまり、カウンタ１０が
「９」までカウントアップされて、「０１１０」の反転
データである「１００１」となった時に、上記データ比
較検出回路２の出力が“０”となり、ラッチ回路４の出
力Ｘは“１”でラッチされ、ラッチパルスφL ￣ によ
ってリセットされるまでこの状態を続ける。上記のよう
にラッチ回路４の出力信号Ｘの時間幅は、ディジタル映
像信号のデータＤ1〜Ｄ4に対応して設定されるもので、
図２に示す様に変化する。しかして、上記ラッチ回路４
の出力信号Ｘは、フレーム信号φF と共に信号電極駆動
信号作成回路５内のノア回路１９ａ〜１９ｄを介して、
ゲート回路２０ａ〜２０ｄが制御されて液晶駆動電圧Ｖ
0 ，Ｖ2 ，Ｖ3 ，Ｖ5 が選択され、信号電極駆動信号Ｙ
n として出力される。
回路１は、カウンタ１０がラッチパルスφL によりリセ
ットされた後、クロックパルスφC をカウントして出力
端子Ｑ1 〜Ｑ4 から図２に示す輝度変調パルスＰ1 〜Ｐ
4 を出力する。上記輝度変調パルスＰ1 〜Ｐ4 は、４ビ
ットのディジタル映像信号Ｄ1 〜Ｄ4 と共に輝度変調回
路２のデータ比較検出回路３に入力される。また一方、
上記輝度変調回路２においては、ラッチパルスφL によ
ってラッチ回路４の入力が“１”になり、その出力信号
Ｘは図２に示すように“０”に立下る。この状態で上記
ディジタル信号Ｄ1 〜Ｄ4 と上記輝度変調パルスＰ1 〜
Ｐ4 の論理条件がとられ、上記カウンタ１０の内容が上
記クロックパルスφC により順次カウントアップされる
と、並直列接続されたＮチャンネルトランジスタ１１ａ
〜１１ｄ，１２ａ〜１２ｄがＯＮして、ソースードレイ
ン間が導通し、上記データ比較検出回路３の出力が
“０”となる。この時上記ラッチ回路４のインバータ１
６の能力を安定動作できうる範囲で十分小さくすること
によって、ラッチ回路４の出力Ｘは“１”でラッチされ
る。今、例えばディジタル映像信号Ｄ1 〜Ｄ4 が「０１
１０」であったとすれば、データ比較検出回路２内のト
ランジスタ１２ｂ，１２ｃはＯＮ状態にあるので、トラ
ンジスタ１１ａ，１１ｄが共にＯＮになったときに上記
データ比較検出回路２内の並直列接続されたＮチャンネ
ルトランジスタ群のソースードレイン間が導通し、その
出力が“０”に切り変わる。つまり、カウンタ１０が
「９」までカウントアップされて、「０１１０」の反転
データである「１００１」となった時に、上記データ比
較検出回路２の出力が“０”となり、ラッチ回路４の出
力Ｘは“１”でラッチされ、ラッチパルスφL ￣ によ
ってリセットされるまでこの状態を続ける。上記のよう
にラッチ回路４の出力信号Ｘの時間幅は、ディジタル映
像信号のデータＤ1〜Ｄ4に対応して設定されるもので、
図２に示す様に変化する。しかして、上記ラッチ回路４
の出力信号Ｘは、フレーム信号φF と共に信号電極駆動
信号作成回路５内のノア回路１９ａ〜１９ｄを介して、
ゲート回路２０ａ〜２０ｄが制御されて液晶駆動電圧Ｖ
0 ，Ｖ2 ，Ｖ3 ，Ｖ5 が選択され、信号電極駆動信号Ｙ
n として出力される。
【００１４】また、図３は本発明による一致検出回路を
用いた輝度変調回路に、全消灯（ＩＮＨ）回路を付加し
た一実施例であり、図４はその動作を説明するためのタ
イムチャートである。Ｎチャンネルトランジスタ２１
は、ＶSSをソースとしてそのドレインがラッチ回路４の
入力に接続されていて、インヒビット信号φINH が
“１”になるとＯＮする。また、上記インヒビット信号
φINH の反転信号φINH ￣が、ラッチパルスφL と共に
ナンド回路２２に入力され、フレーム信号φF と共にア
ンド回路２３に入力される。上記インヒビット信号φ
INH ￣が“０”はなると、上記ナンド回路２２は上記ラ
ッチパルスφL のいかんにかかわらず“１”を出力し
（）、上記ラッチ回路４内のリセット用トランジスタ
１４にゲート入力される。従って、上記ラッチ回路４の
入力は“０”となり、その出力Ｘは“１”でラッチされ
る。一方、上記アンド回路２３は、上記インヒビット信
号φINH ￣が“０”となると上記フレーム信号φF のい
かんにかかわらず“０”を出力し（）、その出力は上
記ラッチ回路４の出力Ｘと共に信号電極駆動信号作成回
路５に入力される。上記信号電極駆動信号作成回路５で
は、それらの入力からノア回路１９ａを介してゲート回
路２０ａが制御されて、全消灯時の液晶駆動電圧である
Ｖ0 が選択されて、信号電極駆動信号Ｙnとして出力さ
れる。
用いた輝度変調回路に、全消灯（ＩＮＨ）回路を付加し
た一実施例であり、図４はその動作を説明するためのタ
イムチャートである。Ｎチャンネルトランジスタ２１
は、ＶSSをソースとしてそのドレインがラッチ回路４の
入力に接続されていて、インヒビット信号φINH が
“１”になるとＯＮする。また、上記インヒビット信号
φINH の反転信号φINH ￣が、ラッチパルスφL と共に
ナンド回路２２に入力され、フレーム信号φF と共にア
ンド回路２３に入力される。上記インヒビット信号φ
INH ￣が“０”はなると、上記ナンド回路２２は上記ラ
ッチパルスφL のいかんにかかわらず“１”を出力し
（）、上記ラッチ回路４内のリセット用トランジスタ
１４にゲート入力される。従って、上記ラッチ回路４の
入力は“０”となり、その出力Ｘは“１”でラッチされ
る。一方、上記アンド回路２３は、上記インヒビット信
号φINH ￣が“０”となると上記フレーム信号φF のい
かんにかかわらず“０”を出力し（）、その出力は上
記ラッチ回路４の出力Ｘと共に信号電極駆動信号作成回
路５に入力される。上記信号電極駆動信号作成回路５で
は、それらの入力からノア回路１９ａを介してゲート回
路２０ａが制御されて、全消灯時の液晶駆動電圧である
Ｖ0 が選択されて、信号電極駆動信号Ｙnとして出力さ
れる。
【００１５】尚、本発明は、画像表示装置だけに使われ
るものではなく、ディジタル値をアナログ値に変換する
リニアな一致検出を必要とする場合に広く応用できるも
のである。
るものではなく、ディジタル値をアナログ値に変換する
リニアな一致検出を必要とする場合に広く応用できるも
のである。
【００１６】
【発明の効果】以上に述べたように本発明によれば、以
下の様な効果を上げることができる。
下の様な効果を上げることができる。
【００１７】1．構成素子数とドレイン配線が少ないた
め、ＩＣ化した場合、ドライバアレイの占有面積を少な
くできるので、従来よりも多数のドライバアレイを1チ
ップ上に集積化できる。
め、ＩＣ化した場合、ドライバアレイの占有面積を少な
くできるので、従来よりも多数のドライバアレイを1チ
ップ上に集積化できる。
【００１８】２．Ｎチャンネルだけで構成したコード比
較検出回路による一致検出回路は、Ｐチャンネルに比べ
ると移動度が大きいため高速化に適すので、従来よりも
多重化駆動（映像データのビット数が多い）を必要と
し、画素数が多いため高速動作が必須の大表示容晶パネ
ルにおいても、パルス幅精度の高い輝度変調出力を得る
ことができる。
較検出回路による一致検出回路は、Ｐチャンネルに比べ
ると移動度が大きいため高速化に適すので、従来よりも
多重化駆動（映像データのビット数が多い）を必要と
し、画素数が多いため高速動作が必須の大表示容晶パネ
ルにおいても、パルス幅精度の高い輝度変調出力を得る
ことができる。
【００１９】３．５ビット以上のパルス幅変調信号に対
しても大幅な回路増加とならない。
しても大幅な回路増加とならない。
【００２０】４．輝度変調回路において、Ｎチャンネル
トランジスタを1つ加えるだけで全消灯回路（ＩＮＨ）
が実現できる。
トランジスタを1つ加えるだけで全消灯回路（ＩＮＨ）
が実現できる。
【図１】本発明の一実施例を示す回路構成図。
【図２】同実施例の動作を説明するためのタイミーング
チャート。
チャート。
【図３】本発明の一実施例に全消灯回路を付加した場合
の回路構成図。
の回路構成図。
【図４】同回路の動作を説明するためのタイミングチャ
ートである。
ートである。
１・・・輝度変調パルス発生回路 ２・・・輝度変調回路 ３・・・データ比較検出回路 ４・・・ラッチ回路 ５・・・信号電極駆動信号作成回路 １０・・カウンタ １１ａ〜１１ｄ・・輝度変調パルス入力用トランジスタ １２ａ〜１２ｄ・・ディジタル映像信号入力用トランジ
スタ １３・・セット用トランジスタ １４・・リセット用トランジスタ １５・・イバータ １６・・能力の小さいインバータ １７，１８・・インバータ １９ａ〜１９ｄ・・ノア回路 ２０ａ〜２０ｄ・・ゲート回路 ２１・・インヒビット用トランジスタ ２２・・ナンド回路 ２３・・アンド回路
スタ １３・・セット用トランジスタ １４・・リセット用トランジスタ １５・・イバータ １６・・能力の小さいインバータ １７，１８・・インバータ １９ａ〜１９ｄ・・ノア回路 ２０ａ〜２０ｄ・・ゲート回路 ２１・・インヒビット用トランジスタ ２２・・ナンド回路 ２３・・アンド回路
Claims (3)
- 【請求項１】それぞれＮ（Ｎは正整数）ビットの２つの
信号群Ａ，Ｂがあって、 ａ）前記信号群Ａ，Ｂの対応する各ビットがそれぞれゲ
ート入力されている複数個並列的に按続された第１の型
のトランジスタの組Ｃ、 ｂ）前記並列トランジスタの組ＣがＮ段直列に接続され
たトランジスタ群Ｄ、 ｃ）前記トランジスタ群Ｄのソース端子と第１の電源間
に少なくとも１つ接続された第１導電型のトランジスタ
Ｅ、 ｄ）前記トランジスタ群Ｄのドレイン端子と第２の電源
間に少なくとも１つ接続された第２導電型のトランジス
タＦ、 ｅ）前記トランジスタＥ，Ｆには共通の信号Ｇが入力さ
れていて、トランジスタ群ＤとトランジスタＦの共通ド
レイン端子からＡ￣とＢもしくはＡとＢ￣の一致を検出
する信号を発生することを特徴とする一致検出回路。 - 【請求項２】ａ）前記共通ドレイン端子には２つのイン
バータＨ、Ｉをループ状に接続した保持回路が接続さ
れ、 ｂ）前記２つのインパータのうち、前記一致検出回路の
ドレインとドレインが接続されているインバータＩの出
力抵抗が前記一致検出回路の出力抵抗より大きくなって
いることを特徴とする請求項１記載の一致検出回路。 - 【請求項３】第１導電型トランジスタがＮチャンネルト
ランジスタであることを特徴とする請求項１記載の一致
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496195A JPH088727A (ja) | 1995-06-12 | 1995-06-12 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496195A JPH088727A (ja) | 1995-06-12 | 1995-06-12 | 一致検出回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124907A Division JPH0824268B2 (ja) | 1987-05-21 | 1987-05-21 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088727A true JPH088727A (ja) | 1996-01-12 |
Family
ID=15374230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14496195A Pending JPH088727A (ja) | 1995-06-12 | 1995-06-12 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088727A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927785B2 (en) | 2001-11-08 | 2005-08-09 | Seiko Epson Corporation | Pulse width modulation signal generation circuit, data line drive circuit, electro-optical device, and electronic instrument |
| JP2005308897A (ja) * | 2004-04-19 | 2005-11-04 | Fujitsu Ltd | 表示装置及びその駆動方法 |
| US7295195B2 (en) | 2003-06-11 | 2007-11-13 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JPWO2005104073A1 (ja) * | 2004-03-30 | 2008-03-13 | 富士フイルム株式会社 | 発光パネル表示装置 |
-
1995
- 1995-06-12 JP JP14496195A patent/JPH088727A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927785B2 (en) | 2001-11-08 | 2005-08-09 | Seiko Epson Corporation | Pulse width modulation signal generation circuit, data line drive circuit, electro-optical device, and electronic instrument |
| US7295195B2 (en) | 2003-06-11 | 2007-11-13 | Seiko Epson Corporation | Semiconductor integrated circuit |
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| JP2005308897A (ja) * | 2004-04-19 | 2005-11-04 | Fujitsu Ltd | 表示装置及びその駆動方法 |
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