KR940002295B1 - 액정표시장치의 구동회로 - Google Patents

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샤프 가부시끼가이샤
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Abstract

내용 없음.

Description

액정표시장치의 구동회로
제1도는 본 발명의 일실시예를 나타내고 있는 블럭도.
제2a도와 제2b도는 시프트 레지스터, 래치회로 및 변환회로의 구조를 나타내고 있는 회로도.
제3도는 상기 실시예에서 변환회로를 나타내고 있는 회로도.
제4a도, 제4b도 및 제4c도는 상기 변환회로의 동작을 설명하기 위한 도면.
제5도는 상기 실시예에서의 비교데이터 발생기와 펄스폭 변조기의 회로도.
제6도는 종래 기술의 블럭도.
제7도는 종래 기술의 주요부에 있어서의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : TFT 어레이
21 : 타이밍 발생회로(timing generating circuit)
22 : 시프트 레지스터회로(shift register circuit)
24 : 래치 게이트회로(latch gate circuit)
25 : 출력회로 26 : 게이트 구동회로
본 발명은 박막트랜지스터 매트릭스 어레이(thin film transister matrix array)(이하 TFT 어레이라고 칭함)를 구비하는 액티브 매트릭스형 액정표시장치의 소오스 라인(source line)을 구동하기 위한 구동회로에 관한 것이다.
종래, 제6도에 도시된 바와같이 액티브 매트릭스형 액정표시장치의 소오스 라인을 구동하는 회로가 제안되어 왔다. 제6도에서, 참조번호 21은 타이밍 발생회로(timing generatmg circuit)를 나타내고 있다.
상기 타이밍 발생회로(21)는 기준타이밍신호(reference timing signal)인 수평 및 수직동기신호(HD와 VD)를 제공받는다. 상기의 수평 및 수직동기신호(HD와 VD)는 아래에서 묘사되는 아날로그 비데오신호(analog video signal)로 동기된다.
시프트 레지스터회로(shift register circuit)(22)는 상기의 타이밍 발생회로(21)으로부터 샘플링 클럭신호(sampling clock)(CK)와 개시펄스신호(start pulse)(P ST)를 제공받는다. 아날로그 비데오신호(SVa)는 샘플링 게이트회로(sampling gate circuit)(23)로 제공된다.
상기의 샘플링 게이트회로(23)는 복구의 게이트부(gate portion)를 갖는다.
상기의 게이트부는 화소신호(pixel signal)를 얻기 위하여 상기의 아날로그 비데오신호(SVa)를 샘플링한다. 아울러, 상기의 게이트부는 상기의 시프트 레지스터회로(22)로부터 출력되는 게이트 펄스신호(P SG)를 제공받아서 각 수평주기(horizontal period)에 대한 하나의 라인에 제공되는 상기의 화소신호를 샘플링한다.
래치 게이트회로(latch gate circuit)(24)는 상기의 샘플링 게이트회로(23)에 의해 샘플링된 하나의 라인에 제공되는 상기의 화소신호를 제공받는다.
래치 펄스신호(P LG)는 상기의 타이밍 발생회로(21)로부터 출력되어서 수평블랭킹주기(horizontal blanking period) 동안에 상기의 래치 게이트회로(24)로 제공된다.
이어, 하나의 라인에 제공되는 상기의 화소신호는 상기의 샘플링 게이트회로(23)로부터 출력되어서 다음의 수평주기동안 래치됨과 동시에 유지된다.
상기의 래치 게이트회로(24)로부터 출력된(하나의 라인에 제공되는) 상기의 화소신호는 출력회로(output circuit)(25)/를 통해서 TFT 어레이(10)의 대응 소오스 라인(ls)에 동시에 제공된다.
제7도는 하나의 화소신호에 대응하는 상기의 게이트회로(23)와 (24) 및 출력회로(25)에 있어서 특정부의 구성을 나타내고 있는 도면이다. 바꾸어말하면, 상기의 게이트회로(23), (24) 및 출력회로(25)의 전체 구성은 상기 구성의 소정수로 구성되어 있다. 참고번호 G23 및 G24는 게이트를 나타내고 있고, 참조번호 A25는 버퍼를 나타내고 있다.
제6도에 있어서, 타이밍 발생회로(21)는 제어신호를 게이트 구동회로(gate driving circuit)(26)로 제공한다. 이때, 스캐닝 펄스신호(scanning pulse)는 연속적으로 게이트 라인(lg)으로 제공된다.
상기의 게이트 라인(lg)은 출력회로(25)를 통하여 상기의 TFT 어레이(10)의 소오스 라인(ls)으로 공급되는(하나의 라인에 제공되는) 상기의 화소신호와 대응하는 위치로 배열되어 있다.
제6도에 도시된 구동회로에 따르면, 상기의 아날로그 비데오신호(SVa)는 입력된다.
따라서, 만일 하나의 라인상에 있는 화소수가 대형 스크린 및 고품질의 화상을 갖는 상기의 TFT 어레이(10)와 마찬가지로 증가되면, 하나의 화소신호를 위해 허락될 수 있는 샘플링 시간은 더욱 짧게 된다.
게다가, 상기의 샘플링 게이트회로(23)의 커패시터(C23)를 충전하는 시간이 불충분하기 때문에 상기의 비데오신호(SVa)는 정확하게 샘플링될 수 없다. 바꾸어말하면, 상기의 TFT 어레이(10)는 상기 비데오신호(SVa)와 대응하여 정확하게 구동될 수 없다.
따라서, 품질이 좋은 디스플레이를 얻기가 어렵다. 심사되지 않은 일본국 공개특허 제63-182695호 및 63-186295호는 디지탈 비데오신호에 응답하여 상기의 액정표시장치를 구동하는 회로를 개시하고 있다. 전자의 공개특허에 개시된 기술은 상기의 액정표시장치에 대응하는 구동전압을 출력하기 위하여 입력된 다단계(multi-gradation) 디지탈 비데오신호에 대응하는 구동전압을 선택하기 위한 구동회로이다. 후자의 공개특허에 개시된 기술은 복구의 비트에 의해 표현된 어떤 값을 기초로 하여 액정표시장치의 각 화소에 대한 디스플레이 밝기(display brightness)를 특정지우는 데이터를 제공받고 아울러 이러한 데이터에 대응하는 펄스폭(pulse width)을 갖는 구동신호를 출력하는 구동회로인 것이다.
따라서, 본 발명은 시프트 레지스터회로, 래치회로, 변환회로(conversion circuit) 및 비교데이터 발생회로(comparison data generating circuit)로 구성된 박막 트랜지스터 매트릭스 어레이를 구비하는 액티브 매트릭스형 액정표시장치의 소오스 라인을 구동하는 액정표시장치 구동회로를 제공하는데 그 목적이 있다.
구체적으로 본 발명은 하나의 라인상에 제공되는 디지탈 비데오신호 즉, 일련의 소정 비트의 화소데이터로 구성된 상기의 디지탈 비데오신호의 각각을 순차적으로 저장하는 시프트 레지스터회로와, 상기의 시프트 레지스터회로에 저장된 하나의 라인상의 상기 디지탈 비데오신호를 하나의 수평주기 동안 유지하기 위한 래치회로와, 상기 래치회로로부터 출력되는 하나의 라인상에 있는 상기의 디지탈 비데오신호를 형성하는 각 화소 데이터를 상부 및 하부 비트로 분류하고, 상기 상부 비트에 의해 지정된 값에 따라 인접하는 두개의 상이한 DC전압을 선택하며, 상기 하부 비트에 의해 지정된 값에 따라 상기 두개의 상이한 DC전압 사이에서 펄스폭 변조(pulse width modulation)를 실행함과 아울러 상기의 매트릭스 어레이의 대응 소오스 라인으로 아날로그 비데오신호를 제공하는 변환회로(conversion circuit) 및 상기 하부 비트와 동등한 수의 비트를 갖고 또한 상기 변환회로에 대한 상기의 하부 비트와 비교되는 비교데이터를 출력하는 비교데이터 발생회로를 제공한다.
본 발명에 따른 액정표시장치의 구동회로는 기본적으로 타이밍 발생회로, 게이트 구동회로, 출력회로 및 전원회로 구성된다.
상기의 타이밍 발생회로는 신호처리의 타이밍을 판단하기 위한 신호를 출력한다. 상기의 게이트 구동회로는 액티브 매트릭스형 액정표시장치의 TFT 어레이의 게이트 라인이 동작되도록 구동한다. 상기의 출력회로는 아날로그 비데오신호가 상기 TFT 어레이에 있는 소오스 라인으로 제공되도록 적절한 수준으로 맞춘다. 상기의 전원회로는 DC전압을 출력한다.
상기 구동회로에 따르면, 하나의 라인상에 있는 디지탈 비데오신호는 시프트 레지스터회로에 순차적으로 저장되어서 하나의 수평주기 동안 래치회로에 의해 유지됨과 동시에 상기의 TFT 어레이의 소오스 라인에 공급되도록 하기 위하여 변환회로에서 아날로그 비데오신호로 변환된다.
종래 기술과는 달리 화소신호가 상기의 아날로그 비데오신호로부터 샘플링되는 처리과정을 실행하지 않는다. 이어, 하나의 라인상에 있는 화소수가 증가된다 하더러도 상기의 TFT 어레이는 상기의 비데오신호에 대응하여 충분하고도 정확하게 구동될 수 있다.
본 발명의 구동회로에 의해 구동될 수 있는 액티브 매트릭스형 액정표시장치의 일실시예는 박막 트랜지스터 매트릭스 어레이가 형성되도록(예를들면, 미심사된 일본국 공개특허 제86-59492호)하기 위하여 화소전극이 액정셀내에서 매트릭스와 같이 형성되고 그리고 전압을 상기 전극으로 공급 또는 차단하기 위해 박막트랜지스터가 각각의 화소전극에 접속되어 있는 것이다.
제1도를 참고하여 본 발명의 일실시예를 설명한다.
제1도에서, 참조번호 1은 타이밍 발생회로를 나타내고 있다. 상기의 타이밍 발생회로(10)는 기준 타이밍신호인 수평 및 수직동기신호(HD 및 VD)를 제공받는다.
상기의 수평 및 수직동기신호(HD 및 VD)는 다음에서 설명되는 디지탈 비데오신호와 동기된다.
참조번호 2는 시프트 레지스터회로이다. 상기의 시프트 레지스터회로(2)는 일련의 소정비트의 화소데이터로 구성된(하나의 라인상에 있는) 디지탈 비데오신호를 순차적으로 저장한다. 아울러, 상기의 시프트 레지스터회로(2)는 상기의 디지탈 비데오신호(SVd)를 제공받는다.
상기의 디지탈 비데오신호(SVd)는 D0∼D7의 8비트를 각각 갖는 화소데이터(P1∼Pm)로 구성된다.
상기의 시프트 레지스터회로(2)는 상기의 타이밍 발생회로(1)로부터 제공되는 클럭신호(CLK)를 공급받고 그리고 각각의 수평주기(제2(a)도를 참고) 동안에 하나의 라인에 제공되는 상기의 디지탈 비데오신호를 순차적으로 저장한다.
래치회로(3)는 각각의 수평주기(제2(b)도를 참고) 동안에 상기의 시프트 레지스터회로(2)에 저장되어 있는 하나의 라인상의 화소데이터를 공급받는다.
래치펄스(latch pulse)(PL)는 상기의 타이밍 발생회로(1)에서 공급받아 어떤 수평블랭킹 주기동안 상기 래치회로(3)로 제공되어서, 상기 시프트 레지스터회로(2)로부터 공급받은 한 라인의 화소데이터(L1∼Lm)가 다음의 수평주기 동안 래치됨과 동시에 유지된다.
변환회로(4)는 상기 래치회로(3)로부터 출력된 한 라인의 화소데이터를 공급받는다.
상기의 변환회로(4)는 상기 래치회로(3)로부터 출력되는 한 라인의 디지탈 비데오신호를 형성하는 각 화소데이터를 분류 형성하는 각 화소데이터를 상부비트 및 하부비트로 분류하고, 이때 상기의 상부비트에 의해 지정된 값에 따라 인접하는 두개의 상이한 DC전압을 선택하며, 그리고 상기의 매트릭스 어레이의 대응 소오스 라인으로 상기의 아날로그 비데오신호 공급하기 위하여 상기의 하부비트에 의해 지정된 값에 따라 상기 두개의 상이한 DC전압 사이에서 펄스폭 변조를 실행 바꾸어 표현하면, 상기의 변환회로(4)는 8비트의 화소데이터를 상부 4비트의 데이터(DH)(D7∼D4)와 하부 4비트의 데이터(DL)(D3∼D0)로 각각 분류한다.
상기의 상부 4비트 데이터(DH)는 전압 V0(Vmin), V1, V2, …, V16(Vmax) 사이에서 상기의 TFT 어레이의 소오스 라인으로 제공되는 인접하는 두개의 상이한 전압(VA와 VB)를 선택한다. 이러한 경우, 상기의 데이터(DH)에 의해 지정된 값이 n(n=0∼15), VA=Vn+1및 VB=Vn이다.
상기의 펄스폭 변조는 상기에서 언급된 바와같이 하부비트 데이터(DL)에 따라 선택된 전압 VA 및 VB사이에서 실행된다. 이때, 펄스폭 변조신호는 축약화(integrated)됨과 동시에 출력된다.
상기의 변환회로(4)는 한 라인의 화소데이터의 수(제2(b)도를 참조)에 대응하는 유니트 회로(unit circuit)(41, 42, …, 4m)를 포함하여 구성한다.
제3도에 도시된 바와같이, 각 유니트 회로는 스위칭회로(41), 펄스폭 변조기(43), 두개의 스위칭소자(42N 및 42P) 그리고, 적분회로(44)로 구성한다.
상기의 스위칭회로(41)는 상기의 DC전압을 선택한다.
상기의 펄스폭 변조기(43)는 상기의 하부비트를 비교결과에 대응하는 상이한 펄스폭을 갖는 신호를 출력하기 위하여 비교데이터 발생회로(5)로부터 출력된 비교데이터(dh)로 비교한다.
상기의 스위칭소자(42N 및 42P)는 상기의 펄스폭 변조기(43)로부터 출력된 신호에 응답하여 상기 스위칭회로(41)로부터 출력된 상기의 DC전압을 스위칭한다.
상기의 적분회로(44)는 상기의 스위칭소자(42N 및 42P)로부터 출력된 상기 신호에 응답하여 상기 아날로그 화소신호를 출력한다.
제3도는 상기의 변환회로(4)의 한 화소부의 구성을 나타내고 있는 도면이다.
제3도에서, 상기 스위칭회로(41)는 상부 유니트 데이터(DH)(제4a도를 참조)에 따라 전압(V0∼V16)을 제공받고 또한 상기 전압(VA 및 VB)를 선택함과 동시에 출력한다.
상기 스위칭회로(41)에 의해 선택된 전압(VA 및 VB)은 각각 N채널의 FET(field effect transistor)(42N)의 드레인으로 제공됨과 동시에 P채널의 FET(42P)의 소오스로 제공된다. 참조번호 43은 펄스폭 변조기를 나타내고 있다.
상기 펄스폭 변조기(43)은 상기의 비교데이터 발생회로(5)(제1도를 참조)로부터 제공되는 4비트의 비교데이터(DR)(DR3∼DR0)와 하부 4비트의 데이터(DL)를 공급받는다.
달리 표현하면, 상기의 비교데이터 발생회로(5)는 상기의 비교데이터를 출력하고, 이 비교데이터는 상기의 하부비트와 동일한 수를 갖는 비트를 포함하여 구성하되 상기 변환회로(4)로 제공되는 하부비트와 비교된다.
제5도는 상기의 비교데이터 발생회로(5)와 펄스폭 변조기(43)의 특정구성을 나타내고 있는 도면이다.
상기의 비교데이터 발생회로(5)는 D플립플롭(51∼54)을 순차적으로 접속하므로써 구성된 4비트 16진 카운터(4-bit hexadecimal counter)이다.
상기의 D플립플롭의 클럭단자는 상기 타이밍 발생회로(1)로부터 제공되는 클럭신호(CLK)를 공급받는다.
상기의 D플립플롭(51∼54)의 출력단자(Q)에서의 신호(DR0∼DR3)는 4비트 비교데이터(DR)를 구성한다.
상기 4비트 비교데이터(DR)는 상기 클럭신호(CLK)의 16클럭 동안 한 사이클(cycle)에 "0000"에서 "1111"까지 되플이 된다.
상기의 펄스폭 변조기(43)는 상기의 데이터(DL)가 상기의 비교데이터(DR)와 비교되게 하는 4비트 비교기이다.
상기의 펄스폭 변조기(43)는 신호(S PWM)를 출력한다.
만일, 상기 데이터(DL)가 상기 비교데이타(DR)보다 작다면 상기 신호(S PWM)는 로우레벨 "0"이 된다.
만일, 상기 데이터(DL)가 상기 비교데이터(DR)보다 크다면 상기 신호(S PWM)는 하이레벨 "1"이 된다.
이러한 경우에, 상기 클럭신호(CLK)가 상기의 비교데이터 발생회로(5)로 제공되는 모든 시간에는 상기의 비교데이터(DR)가 감소된다.
만일, 비교데이터(DR)가 상기 데이터(DL)보다 크다면 신호(S PWM)의 레벨은 하이레벨 "1"에서 로우레벨 "0"로 변하게 된다. 계속해서, 상기의 신호(S PWM)가 하이레벨 "1"로 유지되는 주기는 상기 클럭신호(CLK)의 16클럭 동안 그 사이클에서의 상기 데이터(DL)와 일치한다.
달리 표현하면, 상기 펄스폭 변조기(43)는 상기 데이터(DL)를 근거로 상기 펄스폭 변조에 의해 생성된 신호(S PWM)를 출력한다.
제3도에 있어서, 상기 펄스폭 변조기(43)으로부터 출력된 신호(S PWM)는 상기 FET(42N 및 42P)의 게이트로 제공된다.
이러한 경우, 만일 상기의 신호(S PWM)가 하이레벨 "1"이 된다면 상기의 FET(42N)은 도통된다.
만일 상기 신호(S PWM)가 로우레벨 "0"이 된다면, 상기 FET(42P)는 도통된다.
따라서, 상기 신호(S PWM)가 상기의 데이터(DL)를 근거로 펄스폭 변조에 의해 생성되기 때문에, 상기의 전압(VA 및 VB) 사이에 있는 상기 데이터(DL)를 근거로 펄스폭 변조에 의해 생성된 신호는 상기 FET(42N)의 소오스 노드와 상기 FET(42P)의 드레인 노드로 출력된다.
상기의 적분회로(44)는 상기의 전압(VA 및 VB) 사이에서 상기의 펄스폭 변조에 의해 발생된 신호를 공급받는다.
상기에서 설명된 바와 같이, 상기 전압(VA 및 VB)은 상기 화소데이터의 상부 4비트 데이터(DH)를 근거로 하여 선택되고, 그리고 펄스폭 변조는 상기 화소데이터의 하부 4비트 데이터(DL)를 근거로 하여 실행된다.
이어, 상기 적분회로(44)로부터 출력된 상기 신호는 8비트 화소 데이터(제4(c)도를 참고)에 대응하는레벨을 갖는 상기의 아날로그 화소신호로 변환된다.
제1도에 있어서, 상기의 변환회로(4)는 상기 래치회로(3)로부터 공급되는 한 라인의 디지탈 화소데이터에 대응하는 레벨을 갖는 아날로그 화소신호를 출력한다.
상기 아날로그 화소신호는 각각 상기 출력회로(6)를 통하여 TFT어레이(10)의 대응 소오스 라인(ls)으로 동시에 제공된다.
상기 출력회로(6)는 모든 소오스라인에 접속된 전압 폴로워(voltage follower)이다.
참조번호 7은 게이트 구동회로를 나타내고 있다.
상기의 게이트 구동회로(7)는 상기의 타이밍 발생회로(1)로부터 출력되는 제어신호를 공급받는다. 스캐닝 펄스(scanning pulse)는 상기의 게이트 라인(lg)으로 순차적으로 제공된다.
상기의 게이트 라인(1 g)은 각 수평주기 동안 상기 출력회로(6)로부터 출력되어서 상기 TFT 어레이(10)의 소오스 라인(ls)으로 제공되는 한 라인의 화소신호에 대응하는 위치에 배열되어 있다.
그러므로, 상기 한 라인의 디지탈 비데오신호는 상기의 시프트 레지스터회로(2)에 순차적으로 저장되고, 하나의 수평주기 동안 상기 래치회로(3)에 의해 유지되며, 또한 상기 TFT어레이(10)의 소오스라인(ls)으로 공급되도록 하기 위하여 상기 변환회로(4)에 의해 아날로그 비데오신호로 변환된다.
그리고, 상기의 스캐닝 펄스는 순차적으로 상기 게이트 라인(lg)으로 공급된다.
상기의 게이트 라인(1 g)은 상기 TFT어레이(10)의 소오스 라인으로 공급되는 한 라인의 비데오신호에 대응하는 위치에 배열된다.
상기 TFT어레이의 각 화소는 상기 비데오신호(SVd)의 각 화소데이터에 대응하는 상기 아날로그 화소신호에 응답하여 구동되어서, 어떤 화상이 디스플레이 된다.
본 발명의 실시예에 따르면, 상기의 화소신호는 아날로그 비데오신호(SVa)로부터 샘플링 된다.
이어서, 한 라인의 화소수가 증가된다하더라도, 상기의 TFT어레이는 상기 비데오신호(SVd)에 대응하여 충분하고도 정확하게 구동될 수 있다.
상기에서 설명된 바와 같이, 상기의 비교데이터(DR)는 상기 데이터(DL)과 비교되어서, 상기 펄스폭 변조가 실행된다.
상기의 비교데이터(DR)는 양자화 스텝폭(quantize step width)에 의해 순차적으로 증가되도록 하기 위하여 상기의 클럭신호(CLK)와 동기된다.
상기의 안정된 아날로그 비데오신호를 얻기 위하여 하나의 수평주기 동안 상기 펄스폭 변조는 약 10번 반복하는 것이 요구된다.
상기 실시예에 따라, 상기의 펄스폭 변조는 상기 전압(VA 및 VB)사이에서 상기 하부 4비트 데이터(DL)에 의해 실행된다. 이어, 하나의 펄스폭 변조의 시간은 8비트 화소데이터 그 자체에 의한 펄스폭 변조와 비교하여 볼때 감소될 수 있다.
상기 8비트 화소데이터 그 자체에 의한 펄스폭 변조에 대하여, 상기의 클럭신호(CLK)의 사이클이 10nsec이면 10의 펄스폭 변조의 시간은 10(nsec)×256(스텝)×10(배)=25.6μsec이다.
상기 실시예에 대하여, 10개의 펄스폭 변조의 시간은 상기 클럭신호(CLK)의 사이클이 10nsec이면 10(nsec)×16(스텝)×10(배)=1.6μsec이다.
따라서, 본 발명의 실시예에서의 구성은 상기 클럭신호의 사이클이 길어지게 한다.
또한, 어떤 값싼 클럭발생기를 사용하더라도 상기의 화소 데이터는 상기의 아날로그 비데오신호로 양호하게 변환될 수 있다.
상기의 8비트 화소데이터는 본 발명의 실시예에 있어서는 상부 4비트의 데이터와 하부 4비트의 데이터로 분류되는 동안 비트수의 분할은 제한되지 않는다.
환언하면, 상기의 비트수 분할은 상기 클럭신호(CLK)등의 사이클을 고려하여 결정된다.
요약하면, 상기 화소데이터의 비트는 상기 펄스폭 변조에 관련되는 비트수를 감소하기 위하여 상부 4비트 및 하부 4비트로 분할된다.
상기 8비트 화소데이타가 상기한 실시예에 사용되는 동안, 상기 화소데이터의 비트수는 제한되지 않는다.
만일 비트수가 증가된다면, 본 발명은 더욱 효과적이다.
그리고 상기의 화소데이터는 상부 및 하부비트의 데이터로 분류된다.
상기의 인접하는 두개의 상이한 DC전압을 상기의 상부 비트의 데이터에 따라 선택된다.
상기의 두개의 상이한 DC전압은 상기의 상부비트의 데이터에 따라 선택된다.
상기의 두개의 상이한 DC전압 사이에서의 펄스폭 변조는 하부 비트의 데이터에 따라 실행된다.
또한, 상기 화소데이터의 비트수가 크게된다 하더라도 상기의 펄스폭 변조시간은 거의 증가되지 않는다.
따라서, 상기의 클럭신호의 사이클은 더욱 길게할 수 있다.
또한 상기 화소데이터의 비트수가 증가된다 하더라도 상기 화소데이터는 값싼 클럭발생기를 사용하여서 상기 아날로그 비데오 신호로 양호하게 변환될 수 있다.

Claims (5)

  1. 박막 트랜지스터 매트릭스 어레이를 구비하는 액티브 매트릭스형 액정표시장치의 소오스라인을 구동하는 액정표시장치의 구동회로에 있어서, 한 라인의 디지탈 비데오 신호를 순차적으로 저장하되 상기 각각의 디지탈 비데오신호가 일련의 소정비트의 화소데이터로 구성되어 있는 시프트 레지스터회로와, 상기 시프트 레지스터 회로에 저장된 한 라인의 디지탈 비데오 신호를 하나의 수평주기 동안 유지하는 래치회로와, 상기 래치회로로부터 출력된 한 라인의 디지탈 비데오신호를 구성히는 각 화소데이터를 상부 및 하부비트로 분류하고, 상기의 상부비트로 지정된 값에 따라 근접하는 두개의 상이한 DC전압을 선택하며, 그리고 상기의 하부비트로 지정된 값에 따라 상기 두개의 상이한 DC전압 사이에서 펄스폭 변조를 실행함과 동시에 상기 매트릭스 어레이의 대응 소오스라인으로 아날로그 비데오신호를 제공하는 변환회로 및, 상기의 하부비트와 동일한 수의 비트를 갖는 비교데이터를 출력하되 상기의 비교데이터가 상기 변환 회로의 하부비트의 비교되는 비교데이터 발생회로로 구성하는 것을 특징으로 하는 액정표시장치의 구동회로.
  2. 제1항에 있어서, 상기의 변환회로는 한 라인의 화소데이터의 수와 대응하는 수의 유니트회로를 구비하여, 상기 유니트회로는 상기 두개의 상이한 DC전압을 선택하는 스위칭회로와, 상기 하부비트를 상기의 비교데이터 발생회로로부터 출력되는 비교데이터와 비교함과 동시에 비교의 결과에 대응하는 상이한 펄스폭을 갖는 신호를 출력하는 펄스폭 변조기와, 상기 펄스폭 변조기로부터 출력된 신호에 응답하여 상기 스위칭회로로부터 출력된 상기 두개의 상이한 DC전압을 각각 스위칭 하는 두개의 스위칭 소자와, 그리고 상기의 각 스위칭소자로부터 출력된 신호에 응답하여 아날로그 화소신호를 출력하는 적분회로로 구성됨을 특징으로 하는 액정표시장치의 구동회로.
  3. 제1항에 있어서, 상기의 비교데이터 발생회로는 4개의 D플립플롭을 직렬로 접속항 구성된 16진 카운터인 것을 특징으로 하는 액정표시장치의 구동회로.
  4. 제2항에 있어서, 상기의 펄스폭 변조기는 4비트 비교기이고 그리고 상기의 비교데이터 발생회로는 4개의 D플립플롭을 직렬로 접속하여 구성된 16진 카운터인 것을 특징으로 하는 액정표시장치의 구동회로.
  5. 제2항에 있어서, 상기의 스위칭소자는 N채널 및 P채널의 FET인 것을 특징으로 하는 액정표시장치의 구동회로.
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