JP2001166731A - 表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 画素アレイ部と同一基板上に多階調化回路を
一体形成する表示装置において、出力電圧のばらつきを
抑制して例えば６ビット以上の多階調制御を可能とする
装置を提供する。 【解決手段】 画素アレイ部１と同一基板に形成された
水平駆動回路部３は、多ビット構成のデジタル画像デー
タに基づいて多階調化された信号電圧を生成する多階調
化回路２５を備えている。この回路２５に含まれる前段
電圧変調部２３は一次階調化を行い、上位桁側のデータ
を用いて時間的にステップ状に電圧が変化する基準電圧
線の基準電圧の一つを選択する。後段電圧変調部２４は
二次階調化を行い、下位桁側のデータを用いて信号パル
ス幅変調を行って、アナログスイッチのオン期間を制御
する。このアナログスイッチを介して、選択した基準電
圧を信号線を出力する。このように、回路部３を構成す
るトランジスタはソースフォロワ等のアナログ動作を行
わずデジタル動作を行うのみであり、階調電圧のばらつ
きが小さいので、６ビット以上の多階調制御が可能であ
る。
一体形成する表示装置において、出力電圧のばらつきを
抑制して例えば６ビット以上の多階調制御を可能とする
装置を提供する。 【解決手段】 画素アレイ部１と同一基板に形成された
水平駆動回路部３は、多ビット構成のデジタル画像デー
タに基づいて多階調化された信号電圧を生成する多階調
化回路２５を備えている。この回路２５に含まれる前段
電圧変調部２３は一次階調化を行い、上位桁側のデータ
を用いて時間的にステップ状に電圧が変化する基準電圧
線の基準電圧の一つを選択する。後段電圧変調部２４は
二次階調化を行い、下位桁側のデータを用いて信号パル
ス幅変調を行って、アナログスイッチのオン期間を制御
する。このアナログスイッチを介して、選択した基準電
圧を信号線を出力する。このように、回路部３を構成す
るトランジスタはソースフォロワ等のアナログ動作を行
わずデジタル動作を行うのみであり、階調電圧のばらつ
きが小さいので、６ビット以上の多階調制御が可能であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に係わり、
特に多階調化した信号電圧を用いて信号線を駆動するア
クティブマトリクス型表示装置に関する。
特に多階調化した信号電圧を用いて信号線を駆動するア
クティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】表示装置を駆動する回路として、ガラス
基板上にポリシリコン(以下、ｐ−Ｓｉという)薄膜を用
いた薄膜トランジスタ（Thin Film Transistor、以下、
ＴＦＴという）を組み合わせて、入力されたデジタル映
像信号を信号線駆動用アナログ信号に変換するデジタル
ーアナログ変換回路（以下、ＤＡＣという)が検討され
るに至っている。
基板上にポリシリコン(以下、ｐ−Ｓｉという)薄膜を用
いた薄膜トランジスタ（Thin Film Transistor、以下、
ＴＦＴという）を組み合わせて、入力されたデジタル映
像信号を信号線駆動用アナログ信号に変換するデジタル
ーアナログ変換回路（以下、ＤＡＣという)が検討され
るに至っている。
【０００３】従来は、ｐ−ＳｉＴＦＴを用いて絶縁基板
上に階調制御回路を形成するために、オペアンプ等によ
るアナログ出力を用いていた。ところが、ｐ−ＳｉＴＦ
Ｔは閾値Ｖthのばらつきが大きいので、オペアンプの出
力電圧にばらつきが生じることになる。このため、例え
ば６ビット以上の多階調制御を行うことは困難であっ
た。
上に階調制御回路を形成するために、オペアンプ等によ
るアナログ出力を用いていた。ところが、ｐ−ＳｉＴＦ
Ｔは閾値Ｖthのばらつきが大きいので、オペアンプの出
力電圧にばらつきが生じることになる。このため、例え
ば６ビット以上の多階調制御を行うことは困難であっ
た。
【０００４】
【発明が解決しようとする課題】上述のように、従来は
ガラス基板上にｐ−ＳｉＴＦＴを用いて階調制御回路を
形成する場合、出力電圧のばらつきが大きく、多階調制
御の実現が困難であるという問題があった。
ガラス基板上にｐ−ＳｉＴＦＴを用いて階調制御回路を
形成する場合、出力電圧のばらつきが大きく、多階調制
御の実現が困難であるという問題があった。
【０００５】本発明は上記事情に鑑み、基板上に画素と
共に多階調化回路を一体形成した装置であって、信号電
圧のばらつきを抑制して多階調制御を可能とする表示装
置を提供することを目的とする。
共に多階調化回路を一体形成した装置であって、信号電
圧のばらつきを抑制して多階調制御を可能とする表示装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の表示装置は、相
互に交差する複数の走査線及び信号線と、前記走査線及
び信号線の交差部に配置された画素と、前記走査線に接
続しており順次１行分の画素を選択する垂直駆動回路部
と、前記信号線に接続しておりデジタル画像データを用
いて多階調化された信号電圧を生成し、選択された１行
分の画素に前記信号電圧を書き込む水平駆動回路部を備
え、前記水平駆動回路部は、時間的に電圧が変化する２
n本の基準電圧線と、前記基準電圧線の１本を、前記デ
ジタル画像データに含まれるｎビットのデータに基づい
て選択する電圧線選択部と、前記デジタル画像データに
含まれるｍビットのデータに基づいて信号パルス幅変調
を行い、２m通りのパルス幅を有するパルス幅信号を出
力する信号パルス幅変調部と、前記パルス幅信号により
オン期間を制御され、選択された前記基準電圧線の電圧
を与えられて前記信号線に出力するアナログスイッチと
を含む多階調化回路を有することを特徴としている。
互に交差する複数の走査線及び信号線と、前記走査線及
び信号線の交差部に配置された画素と、前記走査線に接
続しており順次１行分の画素を選択する垂直駆動回路部
と、前記信号線に接続しておりデジタル画像データを用
いて多階調化された信号電圧を生成し、選択された１行
分の画素に前記信号電圧を書き込む水平駆動回路部を備
え、前記水平駆動回路部は、時間的に電圧が変化する２
n本の基準電圧線と、前記基準電圧線の１本を、前記デ
ジタル画像データに含まれるｎビットのデータに基づい
て選択する電圧線選択部と、前記デジタル画像データに
含まれるｍビットのデータに基づいて信号パルス幅変調
を行い、２m通りのパルス幅を有するパルス幅信号を出
力する信号パルス幅変調部と、前記パルス幅信号により
オン期間を制御され、選択された前記基準電圧線の電圧
を与えられて前記信号線に出力するアナログスイッチと
を含む多階調化回路を有することを特徴としている。
【０００７】前記水平駆動回路部は、前記画素と同一基
板上に形成されていていもよい。
板上に形成されていていもよい。
【０００８】また、前記基準電圧線の電圧は、ステップ
状にレベルが変化する波形を有することもできる。
状にレベルが変化する波形を有することもできる。
【０００９】さらに、前記基準電圧線の電圧は、レベル
シフタを用いて生成されるものであってもよい。
シフタを用いて生成されるものであってもよい。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】本発明の一実施の形態による表示装置は、
図１に示されるような構成を備えている。本表示装置
は、画素アレイ部１、垂直駆動回路部２、水平駆動回路
部３、タイミング生成回路４、レベルシフタ１１、及び
ＤＣ（Direct Current）／ＤＣコンバータ１２を有して
いる。ここで、画素アレイ部１、垂直駆動回路部２、水
平駆動回路部３は、同一のガラス基板上に集積形成され
ている。
図１に示されるような構成を備えている。本表示装置
は、画素アレイ部１、垂直駆動回路部２、水平駆動回路
部３、タイミング生成回路４、レベルシフタ１１、及び
ＤＣ（Direct Current）／ＤＣコンバータ１２を有して
いる。ここで、画素アレイ部１、垂直駆動回路部２、水
平駆動回路部３は、同一のガラス基板上に集積形成され
ている。
【００１２】画素アレイ部１は本表示装置の画面を構成
するもので、互いに交差する走査線Ｘと信号線Ｙとが配
線されている。行方向に配線された走査線Ｘと列方向に
配線された信号線Ｙとの各々の交差部には、画素ＰＸＬ
が形成されている。このようにマトリクス状に配置され
た画素ＰＸＬは、それぞれ液晶容量ＬＣと薄膜トランジ
スタＴｒとを有している。
するもので、互いに交差する走査線Ｘと信号線Ｙとが配
線されている。行方向に配線された走査線Ｘと列方向に
配線された信号線Ｙとの各々の交差部には、画素ＰＸＬ
が形成されている。このようにマトリクス状に配置され
た画素ＰＸＬは、それぞれ液晶容量ＬＣと薄膜トランジ
スタＴｒとを有している。
【００１３】液晶容量ＬＣは、図示されていない画素電
極と、画素電極と対向するように配置された対向電極Ｃ
ＯＭとで構成され、両電極の間に所定の電気光学特性を
有する液晶が狭持されている。ここで、表示装置におけ
る電気光学特性を有する材料は液晶に限られず、他の電
気光学材料を用いたものであってもよい。
極と、画素電極と対向するように配置された対向電極Ｃ
ＯＭとで構成され、両電極の間に所定の電気光学特性を
有する液晶が狭持されている。ここで、表示装置におけ
る電気光学特性を有する材料は液晶に限られず、他の電
気光学材料を用いたものであってもよい。
【００１４】また、実際の装置におけるパネル構造とし
ては、画素電極および薄膜トランジスタＴｒは一方の絶
縁基板上にマトリクス状に集積形成され、対向電極ＣＯ
Ｍは他方の絶縁基板上のほぼ全面に一体形成される。両
基板の間に狭持された液晶容量ＬＣは、薄膜トランジス
タＴｒによって駆動される。
ては、画素電極および薄膜トランジスタＴｒは一方の絶
縁基板上にマトリクス状に集積形成され、対向電極ＣＯ
Ｍは他方の絶縁基板上のほぼ全面に一体形成される。両
基板の間に狭持された液晶容量ＬＣは、薄膜トランジス
タＴｒによって駆動される。
【００１５】薄膜トランジスタＴｒは、例えばｐ−Ｓｉ
を活性層とする電界効果型トランジスタにより形成され
る。薄膜トランジスタＴｒのドレイン電極は、対応する
液晶容量ＬＣの画素電極に接続され、ソース電極は対応
する信号線Ｙに接続され、ゲート電極は対応する走査線
Ｘに接続される。
を活性層とする電界効果型トランジスタにより形成され
る。薄膜トランジスタＴｒのドレイン電極は、対応する
液晶容量ＬＣの画素電極に接続され、ソース電極は対応
する信号線Ｙに接続され、ゲート電極は対応する走査線
Ｘに接続される。
【００１６】また、垂直駆動回路部２及び水平駆動回路
部３は、画素ＰＸＬと同一の絶縁基板上に集積形成され
た薄膜トランジスタによって構成されている。
部３は、画素ＰＸＬと同一の絶縁基板上に集積形成され
た薄膜トランジスタによって構成されている。
【００１７】即ち、本表示装置は、画素アレイ部１に加
えてその周辺の垂直駆動回路部２及び水平駆動回路部３
も同一絶縁基板上に一体化して形成した駆動回路内蔵型
装置である。
えてその周辺の垂直駆動回路部２及び水平駆動回路部３
も同一絶縁基板上に一体化して形成した駆動回路内蔵型
装置である。
【００１８】垂直駆動回路部２は、垂直シフトレジスタ
回路１３及び出力バッファ回路１４とを含んでいる。
回路１３及び出力バッファ回路１４とを含んでいる。
【００１９】垂直シフトレジスタ回路１３は、タイミン
グ生成回路４から出力されるタイミング信号に基づいて
選択パルスを生成し、出力バッファ回路１４を介して順
次一行分の画素ＰＸＬを選択する。具体的には、垂直駆
動回路部２は順次選択パルスを各走査線Ｘに出力して、
一行ごとに薄膜トランジスタＴｒを導通状態にしてい
く。これにより、各々の液晶容量ＬＣが対応する信号線
Ｙに電気的に接続されていく。
グ生成回路４から出力されるタイミング信号に基づいて
選択パルスを生成し、出力バッファ回路１４を介して順
次一行分の画素ＰＸＬを選択する。具体的には、垂直駆
動回路部２は順次選択パルスを各走査線Ｘに出力して、
一行ごとに薄膜トランジスタＴｒを導通状態にしてい
く。これにより、各々の液晶容量ＬＣが対応する信号線
Ｙに電気的に接続されていく。
【００２０】水平駆動回路部３は、水平シフトレジスタ
回路２１、ラインメモリ回路２２、及び多階調化回路２
５を有している。
回路２１、ラインメモリ回路２２、及び多階調化回路２
５を有している。
【００２１】水平シフトレジスタ回路２１は、タイミン
グ生成回路４から供給されるタイミング信号に従って選
択パルスを生成し、外部から供給されるデジタル画像デ
ータ２６を逐次サンプリングしていく。
グ生成回路４から供給されるタイミング信号に従って選
択パルスを生成し、外部から供給されるデジタル画像デ
ータ２６を逐次サンプリングしていく。
【００２２】ラインメモリ回路２２は、水平シフトレジ
スタ回路２１によってサンプリングされたデジタル画像
データを与えられ、一行を単位に一括して格納する。
スタ回路２１によってサンプリングされたデジタル画像
データを与えられ、一行を単位に一括して格納する。
【００２３】多階調化回路２５は、ラインメモリ回路２
２に格納されたデジタル画像データを与えられ、ＤＣ／
ＤＣコンバータ１２、レベルシフタ１１より、基準電圧
線Ｓ０〜Ｓ１５を介して基準電圧の供給を受ける。この
多階調化回路２５は信号線Ｙに接続しており、多ビット
構成のデジタル画像データに基づいて多階調化された信
号電圧を生成し、選択された一行分の画素ＰＸＬに信号
電圧を書き込んでいく。即ち、垂直駆動回路部２によっ
て順次導通状態におかれていく薄膜トランジスタＴｒを
介して、対応する液晶容量ＬＣに信号電圧を書き込んで
いく。
２に格納されたデジタル画像データを与えられ、ＤＣ／
ＤＣコンバータ１２、レベルシフタ１１より、基準電圧
線Ｓ０〜Ｓ１５を介して基準電圧の供給を受ける。この
多階調化回路２５は信号線Ｙに接続しており、多ビット
構成のデジタル画像データに基づいて多階調化された信
号電圧を生成し、選択された一行分の画素ＰＸＬに信号
電圧を書き込んでいく。即ち、垂直駆動回路部２によっ
て順次導通状態におかれていく薄膜トランジスタＴｒを
介して、対応する液晶容量ＬＣに信号電圧を書き込んで
いく。
【００２４】多階調化回路２５は、各信号線Ｙに対応し
て設けられた電圧変調部を備えている。さらにこの電圧
変調部は２つに分離しており、前段電圧変調部２３と後
段電圧変調部２４とが直列に接続された構成となってい
る。
て設けられた電圧変調部を備えている。さらにこの電圧
変調部は２つに分離しており、前段電圧変調部２３と後
段電圧変調部２４とが直列に接続された構成となってい
る。
【００２５】前段電圧変調部２３は、デジタル画像デー
タの多ビット構成に含まれる上位桁側のビットデータに
応じて一次階調化を行い、時間的にステップ状に電圧が
変化する基準電圧線の一つを選択する。
タの多ビット構成に含まれる上位桁側のビットデータに
応じて一次階調化を行い、時間的にステップ状に電圧が
変化する基準電圧線の一つを選択する。
【００２６】後段電圧変調部２４は、同じく多ビット構
成に含まれる下位桁側のビットデータに応じて二次階調
化を行い、信号パルス幅変調を行ってアナログスイッチ
のオン期間を制御する。
成に含まれる下位桁側のビットデータに応じて二次階調
化を行い、信号パルス幅変調を行ってアナログスイッチ
のオン期間を制御する。
【００２７】このようにして一次、二次の階調化を経て
生成された信号電圧は、アナログスイッチを介して対応
する信号線Ｙに出力される。
生成された信号電圧は、アナログスイッチを介して対応
する信号線Ｙに出力される。
【００２８】図２に、多階調化回路２５の具体的な回路
の一例における、一本の信号線に対応する部分の構成を
示す。多階調化回路２５は、例えば６ビット構成のデジ
タル画像データＤ０〜Ｄ５に基づいて６４レベルに階調
化された信号電圧を信号線に供給する。
の一例における、一本の信号線に対応する部分の構成を
示す。多階調化回路２５は、例えば６ビット構成のデジ
タル画像データＤ０〜Ｄ５に基づいて６４レベルに階調
化された信号電圧を信号線に供給する。
【００２９】前段電圧変調部２３は上述したように電圧
線選択動作を行うもので、上位桁側の４ビットデータＤ
０〜Ｄ３に従って１６レベルの一次階調化信号Ａ１を出
力する。即ち、前段電圧変調部２３は複数本の基準電圧
線Ｓ０〜Ｓ１５からレベルの異なる電圧を入力され、こ
のうちの当該ビットデータＤ０〜Ｄ３に対応した基準電
圧を選択して階調化を行う。ここで、基準電圧線Ｓ０〜
Ｓ１５の各々の基準電圧レベルは、１Ｈを周期として時
間的に変化する。この基準電圧線Ｓ０〜Ｓ１５における
基準電圧は、上述したようにＤＣ／ＤＣコンバータ１
２、レベルシフタ１１を介して与えられる。レベルシフ
タ１１は、基板外部配置したレベルシフトＩＣを用いて
もよく、あるいは画素アレイ部１、水平駆動回路部３と
同一基板上にｐ−ＳｉＴＦＴを用いて構成してもよい。
線選択動作を行うもので、上位桁側の４ビットデータＤ
０〜Ｄ３に従って１６レベルの一次階調化信号Ａ１を出
力する。即ち、前段電圧変調部２３は複数本の基準電圧
線Ｓ０〜Ｓ１５からレベルの異なる電圧を入力され、こ
のうちの当該ビットデータＤ０〜Ｄ３に対応した基準電
圧を選択して階調化を行う。ここで、基準電圧線Ｓ０〜
Ｓ１５の各々の基準電圧レベルは、１Ｈを周期として時
間的に変化する。この基準電圧線Ｓ０〜Ｓ１５における
基準電圧は、上述したようにＤＣ／ＤＣコンバータ１
２、レベルシフタ１１を介して与えられる。レベルシフ
タ１１は、基板外部配置したレベルシフトＩＣを用いて
もよく、あるいは画素アレイ部１、水平駆動回路部３と
同一基板上にｐ−ＳｉＴＦＴを用いて構成してもよい。
【００３０】本実施の形態では、図３に示すように１Ｈ
をｔ１、ｔ２、ｔ３、ｔ４の期間に４分割する。基準電
圧Ｓｎ（ｎ＝０〜１５）の電圧レベルは、期間ｔ１では
Ｌ（４・ｎ）、期間ｔ２ではＬ（４・ｎ＋１）、期間ｔ
３ではＬ（４・ｎ＋２）、期間ｔ４ではＬ（４・ｎ＋
３）に設定する。ここで、Ｌｎ（ｎ＝１〜６３）は、第
ｎ階調の電圧レベルを示すものとする。
をｔ１、ｔ２、ｔ３、ｔ４の期間に４分割する。基準電
圧Ｓｎ（ｎ＝０〜１５）の電圧レベルは、期間ｔ１では
Ｌ（４・ｎ）、期間ｔ２ではＬ（４・ｎ＋１）、期間ｔ
３ではＬ（４・ｎ＋２）、期間ｔ４ではＬ（４・ｎ＋
３）に設定する。ここで、Ｌｎ（ｎ＝１〜６３）は、第
ｎ階調の電圧レベルを示すものとする。
【００３１】後段電圧変調部２４は信号パルス幅変調を
行うもので、下位桁側の２ビットデータＤ４、Ｄ５に基
づいて図３に示されたように４レベルの階調化信号Ａ２
を出力する。より詳細には、後段電圧変調部２４は、２
ビットデータＤ４、Ｄ５に基づいて４段階のパルス幅変
調を行い、前段電圧変調部２３と信号線Ｙとの間に接続
されたアナログスイッチＡＳがオンする期間を制御す
る。このオンする期間は、基準電圧線Ｓ０〜Ｓ１５の電
圧レベルの変化とリンクしている。
行うもので、下位桁側の２ビットデータＤ４、Ｄ５に基
づいて図３に示されたように４レベルの階調化信号Ａ２
を出力する。より詳細には、後段電圧変調部２４は、２
ビットデータＤ４、Ｄ５に基づいて４段階のパルス幅変
調を行い、前段電圧変調部２３と信号線Ｙとの間に接続
されたアナログスイッチＡＳがオンする期間を制御す
る。このオンする期間は、基準電圧線Ｓ０〜Ｓ１５の電
圧レベルの変化とリンクしている。
【００３２】後段電圧変調部２４の具体的な回路構成の
一例を図４に示す。この後段電圧変調部２４は、ラッチ
回路３１、Ｎ進カウンタ３２、比較器３３を有する。
一例を図４に示す。この後段電圧変調部２４は、ラッチ
回路３１、Ｎ進カウンタ３２、比較器３３を有する。
【００３３】ラッチ回路３１は、下位桁側の２ビットデ
ータＤ４、Ｄ５を与えられて保持する。このデータＤ
４、Ｄ５は、図５のタイムチャートに示されたように、
「００」、「０１」、「１０」、「１１」のいずれかの
値をとる。この値を信号Ａとして比較器３３に出力す
る。
ータＤ４、Ｄ５を与えられて保持する。このデータＤ
４、Ｄ５は、図５のタイムチャートに示されたように、
「００」、「０１」、「１０」、「１１」のいずれかの
値をとる。この値を信号Ａとして比較器３３に出力す
る。
【００３４】Ｎ進カウンタ３２は、図５に示された波形
を有するクロックＣＫとシフトパルスＳＰを与えられ、
シフトパルスＳＰがハイレベルにある期間中のクロック
ＣＫをカウントし、カウント値を信号Ｂとして比較器３
３に出力する。
を有するクロックＣＫとシフトパルスＳＰを与えられ、
シフトパルスＳＰがハイレベルにある期間中のクロック
ＣＫをカウントし、カウント値を信号Ｂとして比較器３
３に出力する。
【００３５】比較器３３は、信号Ａと信号Ｂとを比較
し、信号Ａの値が信号Ｂの値以上である間はハイレベ
ル、信号Ａの値が信号Ｂの値よりも小さくなるとローレ
ベルとなるパルス幅信号Ｃを出力する。このパルス幅信
号Ｃは、アナログスイッチＡＳのゲートに与えられてオ
ン期間を制御する。即ち、後段電圧変調部２４は、４レ
ベルの二次階調化信号Ａ２に基づいて、４種類のいずれ
かの期間だけハイレベルとなるパルス幅信号Ｃを生成
し、各々の信号線Ｙに接続されたアナログスイッチＡＳ
に供給してオン期間を制御する。
し、信号Ａの値が信号Ｂの値以上である間はハイレベ
ル、信号Ａの値が信号Ｂの値よりも小さくなるとローレ
ベルとなるパルス幅信号Ｃを出力する。このパルス幅信
号Ｃは、アナログスイッチＡＳのゲートに与えられてオ
ン期間を制御する。即ち、後段電圧変調部２４は、４レ
ベルの二次階調化信号Ａ２に基づいて、４種類のいずれ
かの期間だけハイレベルとなるパルス幅信号Ｃを生成
し、各々の信号線Ｙに接続されたアナログスイッチＡＳ
に供給してオン期間を制御する。
【００３６】アナログスイッチＡＳｉは、パルス幅信号
Ｃを供給され、パルス幅期間のみオン状態となり、前段
電圧変調部２３で選択した基準電圧線Ｓ０〜Ｓ１５の基
準電位を信号線Ｙに供給する。
Ｃを供給され、パルス幅期間のみオン状態となり、前段
電圧変調部２３で選択した基準電圧線Ｓ０〜Ｓ１５の基
準電位を信号線Ｙに供給する。
【００３７】上記実施の形態では、画素アレイ部１と同
一基板上に水平駆動回路部３をｐ−ＳｉＴＦＴを用いて
形成している。そして、このＴＦＴをアンプ等のアナロ
グ動作に用いず、デジタルスイッチとしてのみ使用す
る。これにより、製造プロセスの変動等の影響を受けて
ＴＦＴの閾値に変動が生じたとしても信号電圧にばらつ
きが生じることを排除することができ、６ビット以上の
多階調制御を実現することが可能である。
一基板上に水平駆動回路部３をｐ−ＳｉＴＦＴを用いて
形成している。そして、このＴＦＴをアンプ等のアナロ
グ動作に用いず、デジタルスイッチとしてのみ使用す
る。これにより、製造プロセスの変動等の影響を受けて
ＴＦＴの閾値に変動が生じたとしても信号電圧にばらつ
きが生じることを排除することができ、６ビット以上の
多階調制御を実現することが可能である。
【００３８】また、階調選択線の本数（上記実施の形態
では６本）が階調数（上記実施の形態では６４）となる
ので、階調選択線の配線領域の増大を抑制しつつ信号電
圧の階調数を増加することができる。
では６本）が階調数（上記実施の形態では６４）となる
ので、階調選択線の配線領域の増大を抑制しつつ信号電
圧の階調数を増加することができる。
【００３９】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記実施の形態で
は、前段電圧変調部３５における基準電圧線Ｓ０〜Ｓ１
５が時間的に変化する電位をステップ状の電圧波形とし
ている。しかし、ステップ電圧でなくともよく、例えば
ランプ波により実現してもよい。但し、ランプ波を用い
た場合には、ｐ−ＳｉＴＦＴで構成された回路におい
て、遅延時間のばらつきが生じ、これにより若干の階調
電位のばらつきが生じるおそれがある。よって、基準電
圧線に与えるべき時間的に変化する電位は、ステップ電
圧であることが望ましい。
を限定するものではない。例えば、上記実施の形態で
は、前段電圧変調部３５における基準電圧線Ｓ０〜Ｓ１
５が時間的に変化する電位をステップ状の電圧波形とし
ている。しかし、ステップ電圧でなくともよく、例えば
ランプ波により実現してもよい。但し、ランプ波を用い
た場合には、ｐ−ＳｉＴＦＴで構成された回路におい
て、遅延時間のばらつきが生じ、これにより若干の階調
電位のばらつきが生じるおそれがある。よって、基準電
圧線に与えるべき時間的に変化する電位は、ステップ電
圧であることが望ましい。
【００４０】また、基準電圧線Ｓ０〜Ｓ１５にステップ
電圧を与える場合、基準電圧線Ｓ０〜Ｓ１５において、
図３に示されたように低いレベルから高いレベル、ある
いは高いレベルから低いレベルに順に変化させることが
望ましい。これは、例えばＬ（ｎ＋２）レベルの電位を
書き込む前に、Ｌ（ｎ＋１）またはＬ（ｎ＋３）と近い
水準の電位レベルに信号線があらかじめ充電されること
になり、電位の書込みに要する時間を短縮することがで
きるためである。
電圧を与える場合、基準電圧線Ｓ０〜Ｓ１５において、
図３に示されたように低いレベルから高いレベル、ある
いは高いレベルから低いレベルに順に変化させることが
望ましい。これは、例えばＬ（ｎ＋２）レベルの電位を
書き込む前に、Ｌ（ｎ＋１）またはＬ（ｎ＋３）と近い
水準の電位レベルに信号線があらかじめ充電されること
になり、電位の書込みに要する時間を短縮することがで
きるためである。
【００４１】上記実施の形態では、後段電圧変調部２４
のパルス幅を、１Ｈを１／４に均等に分割しているが、
分割した期間の長さが異なるように設定してもよい。
のパルス幅を、１Ｈを１／４に均等に分割しているが、
分割した期間の長さが異なるように設定してもよい。
【００４２】また、上記実施の形態では、多階調化回路
２５に６ビットの情報を入力し、前段電圧変調部２３に
４ビット与え、後段電圧変調部２４に２ビットを与える
ように振り分けている。しかし、前段と後段とで振り分
けるビット数は必要に応じて自由に設定することができ
る。さらに、上記実施の形態では、デジタル映像信号の
ビット数を６としているが、ビット数は自由に設定する
ことが可能である。
２５に６ビットの情報を入力し、前段電圧変調部２３に
４ビット与え、後段電圧変調部２４に２ビットを与える
ように振り分けている。しかし、前段と後段とで振り分
けるビット数は必要に応じて自由に設定することができ
る。さらに、上記実施の形態では、デジタル映像信号の
ビット数を６としているが、ビット数は自由に設定する
ことが可能である。
【００４３】
【発明の効果】以上説明したように、本発明の表示装置
によれば、多階調化した信号電圧を画素に書き込む水平
駆動回路部において、ディジタル画像データに含まれる
ｎビットを用いて時間的に電圧が変化する基準電圧線の
選択を行い、他のｍビットを用いてパルス幅を規定する
信号を生成してアナログスイッチのオン期間を制御し、
このスイッチを介して選択した基準電圧の電圧を信号線
に出力することにより、水平駆動回路部に含まれるトラ
ンジスタをアンプ等のアナログ動作を行わずデジタルス
イッチとして動作するため、製造プロセスの変動等の影
響を受けてトランジスタの閾値に変動が生じたとしても
信号電圧にばらつきが生じることを排除することが可能
であり、多階調制御を実現することができる。
によれば、多階調化した信号電圧を画素に書き込む水平
駆動回路部において、ディジタル画像データに含まれる
ｎビットを用いて時間的に電圧が変化する基準電圧線の
選択を行い、他のｍビットを用いてパルス幅を規定する
信号を生成してアナログスイッチのオン期間を制御し、
このスイッチを介して選択した基準電圧の電圧を信号線
に出力することにより、水平駆動回路部に含まれるトラ
ンジスタをアンプ等のアナログ動作を行わずデジタルス
イッチとして動作するため、製造プロセスの変動等の影
響を受けてトランジスタの閾値に変動が生じたとしても
信号電圧にばらつきが生じることを排除することが可能
であり、多階調制御を実現することができる。
【図１】本発明の一実施の形態による表示装置の構成を
示すブロック図。
示すブロック図。
【図２】同表示装置における水平駆動回路に含まれる多
階調化回路の構成を示すブロック図。
階調化回路の構成を示すブロック図。
【図３】同多階調化回路における基準電圧の波形を示す
説明図。
説明図。
【図４】同多階調化回路に含まれるパルス幅変換回路の
構成を示すブロック図。
構成を示すブロック図。
【図５】同パルス幅変換回路における各信号の波形を示
すタイムチャート。
すタイムチャート。
１ 画素アレイ部 ２ 垂直駆動回路部 ３ 水平駆動回路部 ４ タイミング生成回路 １１ レベルシフタ １２ ＤＣ／ＤＣコンバータ １３ 垂直シフトレジスタ回路 １４ 出力バッファ回路 ２１ 水平シフトレジスタ回路 ２２ ラインメモリ回路 ２３ 前段電圧変調部 ２４ 後段電圧変調部 ２５ 多階調化回路 ２６ ディジタル画像データ ３１ ラッチ回路 ３２ カウンタ ３３ 比較器 Ｔｒ 薄膜トランジスタ ＬＣ 液晶容量 Ｘ 走査線 Ｙ 信号線 ＣＯＭ 対向電極 Ｓ０〜Ｓ１５ 基準電圧線 ＡＳ アナログスイッチ
フロントページの続き Ｆターム(参考） 2H093 NA53 NC03 NC05 NC10 NC12 NC13 NC16 NC22 NC26 NC28 NC34 ND06 NH18 5C006 AA15 AA16 AA17 AC21 AF42 AF45 BB16 BC12 BF03 BF05 FA20 FA56 5C080 AA10 BB05 DD28 EE29 FF11 GG09 JJ02 JJ04
Claims (4)
- 【請求項１】相互に交差する複数の走査線及び信号線
と、前記走査線及び信号線の交差部に配置された画素
と、前記走査線に接続しており順次１行分の画素を選択
する垂直駆動回路部と、前記信号線に接続しておりデジ
タル画像データを用いて多階調化された信号電圧を生成
し、選択された１行分の画素に前記信号電圧を書き込む
水平駆動回路部を備えた表示装置であって、 前記水平駆動回路部は、 時間的に電圧が変化する２n本の基準電圧線と、 前記基準電圧線の１本を、前記デジタル画像データに含
まれるｎビットのデータに基づいて選択する電圧線選択
部と、 前記デジタル画像データに含まれるｍビットのデータに
基づいて信号パルス幅変調を行い、２m通りのパルス幅
を有するパルス幅信号を出力する信号パルス幅変調部
と、 前記パルス幅信号によりオン期間を制御され、選択され
た前記基準電圧線の電圧を与えられて前記信号線に出力
するアナログスイッチとを含む多階調化回路を有するこ
とを特徴とする表示装置。 - 【請求項２】前記水平駆動回路部は、前記画素と同一基
板上に形成されていることを特徴とする請求項１記載の
表示装置。 - 【請求項３】前記基準電圧線の電圧は、ステップ状にレ
ベルが変化する波形を有することを特徴とする請求項１
又は２記載の表示装置。 - 【請求項４】前記基準電圧線の電圧は、レベルシフタを
用いて生成されることを特徴とする請求項１乃至３のい
ずれかに記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35334099A JP2001166731A (ja) | 1999-12-13 | 1999-12-13 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35334099A JP2001166731A (ja) | 1999-12-13 | 1999-12-13 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166731A true JP2001166731A (ja) | 2001-06-22 |
Family
ID=18430194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35334099A Pending JP2001166731A (ja) | 1999-12-13 | 1999-12-13 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001166731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006251764A (ja) * | 2005-03-07 | 2006-09-21 | Lg Phillips Lcd Co Ltd | 液晶表示装置の駆動装置及び駆動方法 |
| US7812807B2 (en) | 2004-03-30 | 2010-10-12 | Sharp Kabushiki Kaisha | Display device and driving device |
-
1999
- 1999-12-13 JP JP35334099A patent/JP2001166731A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7812807B2 (en) | 2004-03-30 | 2010-10-12 | Sharp Kabushiki Kaisha | Display device and driving device |
| JP2006251764A (ja) * | 2005-03-07 | 2006-09-21 | Lg Phillips Lcd Co Ltd | 液晶表示装置の駆動装置及び駆動方法 |
| JP4514695B2 (ja) * | 2005-03-07 | 2010-07-28 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置の駆動装置及び駆動方法 |
| US8259052B2 (en) | 2005-03-07 | 2012-09-04 | Lg Display Co., Ltd. | Apparatus and method for driving liquid crystal display with a modulated data voltage for an accelerated response speed of the liquid crystal |
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