JP3988793B2 - アクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置 Download PDFInfo
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Description
2)自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
3)シンプルな構造を持つ全固体型素子であり、素子の高信頼性化および薄型化が可能である。
これらの特長を持つ有機EL素子を画素の表示素子として用いた有機EL表示装置(以下、有機ELディスプレイと記す)は、次世代のフラットパネルディスプレイとして有望視されている。
1)各画素における有機EL素子の発光を1フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ELディスプレイの高精細化・高輝度化に適している。
2)基板(パネル)上に、薄膜トランジスタを用いた周辺回路を作成することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。
Loled ∝ Ioled
= k(Vdata−Vth)2 ……(1)
Vgs=Vth+C1/(C1+C2)・Vdata ……(2)
なお、C1,C2は、第一,第二のキャパシタ116,113の各容量値を表している。
Loled ∝ Ioled
= k{C1/(C1+C2)・Vdata}2 ……(3)
k・{Vgs(t)−Vth}2=−Cs・dVgs/dt …(4)
式(4)において、十分なしきい値電圧補正期間として、電流が最小輝度時の1/2になる時間を考える。
t=Cs・ΔV/Imax {√(2n−2)−ΔV/Vinit …(5)
図2は、第一回路例に係る画素回路11Aの構成を示す回路図である。図2から明らかなように、本回路例に係る画素回路11Aは、有機EL素子20、5つのトランジスタ21〜25および2つのキャパシタ26,27を有する構成となっている。有機EL素子20は、発光層を含む有機層を第1、第2の電極で挟み込んだ構造となっている。
図4は、第二回路例に係る画素回路11Bの構成を示す回路図であり、図中、図2と同等部分には同一符号を付して示している。図4から明らかなように、本回路例に係る画素回路11Bも、第一回路例に係る画素回路11Aと同様に、有機EL素子20、5つのトランジスタ21〜25および2つのキャパシタ26,27を有する構成となっている。本回路例に係る画素回路11Bが、構成上、第一回路例に係る画素回路11Aと異なるのは、第二のキャパシタ27の接続位置の点だけである。
Vgs=Vth+Vdata ……(6)
Loled ∝ Ioled
= k{Vdata}2 ……(7)
図5は、第三回路例に係る画素回路11Cの構成を示す回路図であり、図中、図4と同等部分については同一符号を付して示している。本回路例に係る画素回路11Cにおいては、第二の走査線15Bと第四の走査線15Dとを共通化し、共通の走査パルスSCAN2によって第三のトランジスタ23と第五のトランジスタ25とを駆動する構成を採っている。
図6は、第四回路例に係る画素回路11Dの構成を示す回路図であり、図中、図4と同等部分については同一符号を付して示している。本回路例に係る画素回路11Dにおいては、第二の走査線15Bと第三の走査線15Cとを共通化し、共通の走査パルスSCAN2によって第三のトランジスタ23と第四のトランジスタ24とを駆動する構成を採っている。この場合、第三のトランジスタ23と第四のトランジスタ24としては逆導電型のものを用いる。本回路例では、第三のトランジスタ23としてNチャネルトランジスタを、第四のトランジスタ24としてPチャネルトランジスタをそれぞれ用いている。
図7は、第四回路例に係る画素回路11Eの構成を示す回路図であり、図中、図4と同等部分については同一符号を付して示している。本回路例に係る画素回路11Eにおいては、第三の走査線15Cと第四の走査線15Dとを共通化し、共通の走査パルスSCAN4によって第四のトランジスタ24と第五のトランジスタ25とを駆動する構成を採っている。この場合、第四のトランジスタ24と第五のトランジスタ25としては逆導電型のものを用いる。本回路例では、第四のトランジスタ24としてPチャネルトランジスタを、第五のトランジスタ25としてNチャネルトランジスタをそれぞれ用いている。
図8は、第六回路例に係る画素回路11Fの構成を示す回路図であり、図中、図4と同等部分については同一符号を付して示している。本回路例に係る画素回路11Fにおいては、第二の走査線15Bと第三の走査線15Cと第四の走査線15Dとを共通化し、共通の走査パルスSCAN2によって第三のトランジスタ23と第四のトランジスタ24と第五のトランジスタ25とを駆動する構成を採っている。この場合、第三,第五のトランジスタ23,25と第四のトランジスタ24としては逆導電型のものを用いる。本回路例では、第三,第五のトランジスタ23,25としてNチャネルトランジスタを、第四のトランジスタ24としてPチャネルトランジスタをそれぞれ用いている。
図9は、第七回路例に係る画素回路11Gの構成を示す回路図であり、図中、図4と同等部分については同一符号を付して示している。本回路例に係る画素回路11Gにおいては、第一の電源線31と第三の電源線33とを共通化し、第一のキャパシタ26に対して固定電位Voとして電源電圧VCC1を与える構成を採っており、それ以外の構成については第二回路例に係る画素回路11Bと同様である。したがって、しきい値電圧補正機能についても第二回路例に係る画素回路11Bと同様に実現されることになる。
Claims (3)
- マトリクス状に複数配列された画素回路と、
前記画素回路のマトリクス配列に対して列毎に配線された信号線と、
前記画素回路のマトリクス配列に対して行毎に配線された第一,第二,第三および第四の走査線とを備え、
前記画素回路の各々が、
ゲート端が前記第一の走査線に、第一電極端が前記信号線にそれぞれ接続された第一のトランジスタと、
一端が前記第一のトランジスタの第二電極端に接続された第一のキャパシタと、
一端が前記第一のキャパシタの他端または一端に接続された第二のキャパシタと、
ゲート端が前記第一のキャパシタの他端に、第一電極端が第一の電源線にそれぞれ接続された第二のトランジスタと、
ゲート端が前記第二の走査線に、第一電極端が前記第二のトランジスタのゲート端に、第二電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第三のトランジスタと、
ゲート端が前記第三の走査線に、第一電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第四のトランジスタと、
ゲート端が前記第四の走査線に、第一電極端が第三の電源線に、第二電極端が前記第一のトランジスタの第二電極端にそれぞれ接続された第五のトランジスタと、
前記第四のトランジスタの第二電極端と第二の電源線との間に接続された表示素子とを有するアクティブマトリクス型表示装置の駆動方法であって、
前記第一,第四のトランジスタをオフ、前記第三,第五のトランジスタをオンとして、画素毎に前記第二のトランジスタのしきい値電圧の補正を行い、
次いで前記第一,第四のトランジスタをオン、前記第三,第五のトランジスタをオフとして、前記信号線より画素への表示データの書き込みを行い、
しかる後前記第四のトランジスタをオンしたまま前記第一のトランジスタをオフする
ことを特徴とするアクティブマトリクス型表示装置の駆動方法。 - 同一の前記信号線に接続される異なる行の画素において、前記しきい値電圧の補正を行う期間と、前記表示データの書き込みを行う期間とが並行して存在する
ことを特徴とする請求項1記載のアクティブマトリクス型表示装置の駆動方法。 - マトリクス状に複数配列された画素回路と、
前記画素回路のマトリクス配列に対して列毎に配線された信号線と、
前記画素回路のマトリクス配列に対して行毎に配線された第一,第二,第三および第四の走査線とを備え、
前記画素回路の各々が、
ゲート端が前記第一の走査線に、第一電極端が前記信号線にそれぞれ接続された第一のトランジスタと、
一端が前記第一のトランジスタの第二電極端に接続された第一のキャパシタと、
一端が前記第一のキャパシタの他端または一端に接続された第二のキャパシタと、
ゲート端が前記第一のキャパシタの他端に、第一電極端が第一の電源線にそれぞれ接続された第二のトランジスタと、
ゲート端が前記第二の走査線に、第一電極端が前記第二のトランジスタのゲート端に、第二電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第三のトランジスタと、
ゲート端が前記第三の走査線に、第一電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第四のトランジスタと、
ゲート端が前記第四の走査線に、第一電極端が第三の電源線に、第二電極端が前記第一のトランジスタの第二電極端にそれぞれ接続された第五のトランジスタと、
前記第四のトランジスタの第二電極端と第二の電源線との間に接続された表示素子とを有するアクティブマトリクス型表示装置であって、
前記第一,第四のトランジスタをオフ、前記第三,第五のトランジスタをオンとして、画素毎に前記第二のトランジスタのしきい値電圧の補正を行い、
次いで前記第一,第四のトランジスタをオン、前記第三,第五のトランジスタをオフとして、前記信号線より画素への表示データの書き込みを行い、
しかる後前記第四のトランジスタをオンしたまま前記第一のトランジスタをオフする
ことを特徴とするアクティブマトリクス型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006148442A JP3988793B2 (ja) | 2006-05-29 | 2006-05-29 | アクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006148442A JP3988793B2 (ja) | 2006-05-29 | 2006-05-29 | アクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置 |
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---|---|---|---|
JP2002298428A Division JP3832415B2 (ja) | 2002-10-11 | 2002-10-11 | アクティブマトリクス型表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006285269A JP2006285269A (ja) | 2006-10-19 |
JP3988793B2 true JP3988793B2 (ja) | 2007-10-10 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3988793B2 (ja) |
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JP5082324B2 (ja) * | 2006-08-02 | 2012-11-28 | セイコーエプソン株式会社 | アクティブマトリクス型発光装置および電子機器 |
CN103208254A (zh) * | 2013-03-20 | 2013-07-17 | 合肥京东方光电科技有限公司 | 像素电路及其驱动方法、阵列基板、显示装置 |
-
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---|---|
JP2006285269A (ja) | 2006-10-19 |
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