KR20230092217A - 유기발광표시장치 및 이의 제조방법 - Google Patents

Abstract

본 발명은 유기발광표시장치에 관한 것으로, 특히 손쉽게 리페어 공정이 가능한 유기발광표시장치 및 이의 제조방법에 관한 것이다.
본 발명은 발광다이오드의 애노드전극을 어레이 테스트(Array Test)가 가능한 최소영역을 갖는 제 1 애노드전극과 각 서브픽셀의 발광영역에 대응되는 면적을 갖는 제 2 애노드전극의 이중층 구조로 이루어지도록 하는 것을 특징으로 한다.
이를 통해 어레이 테스트(Array Test)는 제 1 애노드전극을 이용하여 진행하게 되므로, 어레이 테스트의 신뢰성을 향상시킬 수 있는 효과가 있으면서도, 손쉽게 불량이 발생된 서브픽셀의 리페어공정 또한 진행할 수 있는 효과가 있다.
특히, 이와 같이 어레이 테스트의 신뢰성 향상 및 리페어공정을 손쉽게 진행할 수 있는 효과가 있으면서도, 고해상도 모델에서 발광영역을 고개구율 또한 구현할 수 있는 효과가 있다.

Description

유기발광표시장치 및 이의 제조방법{Organic light emitting diode and method for manufacturing thereof}

본 발명은 유기발광표시장치에 관한 것으로, 특히 손쉽게 리페어 공정이 가능한 유기발광표시장치 및 이의 제조방법에 관한 것이다.

최근, 표시장치로서 각광받고 있는 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 큰 장점이 있다.

이러한 유기발광표시장치는 발광다이오드(OLED)가 포함된 서브픽셀을 매트릭스 형태로 배열하고 스캔신호에 의해 선택된 서브픽셀들의 밝기를 데이터의 계조에 따라 제어한다.

한편, 이러한 유기발광표시장치는 서브픽셀 각각을 온(on)/오프(off) 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터(thin film transistor: TFT)가 구비된 어레이기판을 필요로 하게 된다.

이때 고해상도 유기발광표시장치의 경우 어레이기판 상에 형성되는 박막트랜지스터 및 신호배선들의 개수가 많고 제조공정이 복잡하기 때문에 불량이 많이 발생하게 된다.

그러므로 어레이기판의 제조공정이 완료된 이후에 박막트랜지스터 및 신호배선들의 전기적특성 결함이 있는지 검사하는 어레이 테스트(Array Test) 공정을 진행하게 되는데, 최근 유기발광표시장치는 이러한 어레이 테스트에서 검출된 불량 서브픽셀을 리페어(repair)하기 위하여, 별도의 리페어영역을 더욱 필요로 하게 된다.

따라서 최근 요구되어지고 있는 고해상도 유기발광표시장치를 개발함에 있어, 서브픽셀의 발광영역이 감소됨에 따라 개구율 확보가 어려운 실정이다.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 고해상도 모델에서 고개구율을 구현하는 유기발광표시장치를 제공하는 것을 제 1 목적으로 한다.

또한, 어레이 테스트 결과의 신뢰성을 향상시키는 것을 제 2 목적으로 한다.

전술한 바와 같이 목적을 달성하기 위해, 본 발명은 각각 발광영역을 포함하는 복수의 제 1 및 제 2 서브픽셀이 배열된 기판과, 상기 복수의 제 1 및 제 2 서브픽셀 각각에 배치된 박막트랜지스터와, 상기 박막트랜지스터와 연결되는 발광다이오드의 제 1 면적을 갖는 제 1 애노드전극과, 상기 제 1 면적 보다 큰 제 2 면적을 갖는 제 2 애노드전극을 포함하며, 상기 제 2 애노드전극은 상기 제 1 애노드전극을 덮어 상부로 위치하는 유기발광표시장치를 제공한다.

여기서, 상기 제 2 애노드전극의 상기 제 2 면적은 상기 발광영역에 대응하며, 상기 제 1 면적은 가로축 및 세로축 길이가 20 ~ 30um의 길이로 이루어진다.

그리고, 상기 제 1 애노드전극 하부로 상기 박막트랜지스터가 노출되며, 상기 제 1 애노드전극은 폴리(poly)화된다.

그리고, 상기 제 1 및 제 2 서브픽셀 중 불량이 발생되지 않은 서브픽셀은 상기 제 1 애노드전극과 상기 제 2 애노드전극이 서로 접촉되며, 상기 제 1 및 제 2 서브픽셀은 동일한 색을 발광하며, 상기 제 1 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 1-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 1-2 애노드전극으로 정의되며, 상기 제 1 서브픽셀에 위치하는 상기 제 1-1 애노드전극에는 제 1 브릿지전극을 통해 제 1 랜더링전극이 연결되며, 상기 제 2 서브픽셀에 위치하는 상기 제 1-2 애노드전극에는 제 2 브릿지전극을 통해 제 2 랜더링전극이 연결된다.

이때, 상기 제 1 및 제 2 랜더링전극은 각각 상기 제 1 및 제 2 서브픽셀의 서로 인접한 영역에 위치하며, 상기 제 1 서브픽셀에서 불량이 발생되는 경우, 상기 제 1 브릿지전극은 컷팅되어 레이저 컷팅영역을 형성하게 되고, 상기 제 1 랜더링전극과 상기 제 2 랜더링전극은 메탈잉크패턴을 통해 서로 전기적으로 연결된다.

그리고, 상기 제 2 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 2-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 2-2 애노드전극으로 정의되며,상기 제 1 서브픽셀에 위치하는 상기 제 2-1 애노드전극은 상기 제 1-1 애노드전극과 상기 레이저 컷팅영역 상부로 위치하는 베리어층 상부로 위치하며, 상기 제 1 랜더링전극과 접촉되며, 상기 박막트랜지스터와 상기 제 1 애노드전극 사이로는 오버코트층이 위치하며, 상기 오버코트층에는 상기 메탈잉크패턴의 평탄화를 위한 홈부가 구비된다.

또한, 본 발명은 a) 각각 발광영역을 포함하는 복수의 제 1 및 제 2 서브픽셀이 정의된 기판을 준비하는 단계와, b) 상기 복수의 제 1 및 제 2 서브픽셀 각각에 박막트랜지스터를 형성하는 단계와, c) 상기 박막트랜지스터와 각각 연결되는 발광다이오드의 제 1 면적을 갖는 제 1 애노드전극을 형성하는 단계와, d) 상기 기판 상에 어레이 테스트를 진행하는 단계와, e) 상기 제 1 애노드전극 상부로 상기 제 1 면적 보다 큰 제 2 면적을 갖는 제 2 애노드전극을 형성하는 단계를 포함하는 유기발광표시장치의 제조방법을 제공한다.

여기서, 상기 d)단계에서 상기 제 1 및 제 2 서브픽셀 중 하나에 불량이 발생되는 경우, 상기 제 1 애노드전극 외부로 노출되는 상기 박막트랜지스터에 리페어공정을 진행한 뒤, 상기 e) 단계를 진행하며, 상기 제 1 및 제 2 서브픽셀은 동일한 색을 발광하며, 상기 제 1 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 1-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 1-2 애노드전극으로 정의되며, 상기 제 2 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 2-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 2-2 애노드전극으로 정의되며, 상기 제 1 서브픽셀에 위치하는 상기 제 1-1 애노드전극에 제 1 브릿지전극을 통해 제 1 랜더링전극이 연결되며, 상기 제 2 서브픽셀에 위치하는 상기 제 1-2 애노드전극에 제 2 브릿지전극을 통해 제 2 랜더링전극이 연결되며, 상기 d)단계에서 상기 제 1 서브픽셀에 불량이 발생되는 경우, f) 상기 제 1 브릿지전극을 컷팅하여 레이저 컷팅영역을 형성하는 단계와, g) 상기 제 1 및 제 2 랜더링전극 사이로 메탈잉크패턴을 형성하는 단계와, h) 상기 제 1-1 애노드전극과 상기 레이저 컷팅영역 상부로 베리어층을 형성하는 단계와, i) 상기 제 1 서브픽셀에 있어서, 상기 베리어층 상부로 상기 제 1 랜더링전극과 접촉되는 제 2-1 애노드전극을 형성하는 단계와, 상기 제 2 서브픽셀에 있어서, 상기 제 1-2 애노드전극과 접촉되는 제 2-2 애노드전극을 형성하는 단계를 포함한다.

위에 상술한 바와 같이, 본 발명에 따라 발광다이오드의 애노드전극을 어레이 테스트(Array Test)가 가능한 최소영역을 갖는 제 1 애노드전극과 각 서브픽셀의 발광영역에 대응되는 면적을 갖는 제 2 애노드전극의 이중층 구조로 이루어지도록 함으로써, 어레이 테스트(Array Test)는 제 1 애노드전극을 이용하여 진행하게 되므로, 어레이 테스트의 신뢰성을 향상시킬 수 있는 효과가 있으면서도, 손쉽게 불량이 발생된 서브픽셀의 리페어공정 또한 진행할 수 있는 효과가 있다.

특히, 이와 같이 어레이 테스트의 신뢰성 향상 및 리페어공정을 손쉽게 진행할 수 있는 효과가 있으면서도, 고해상도 모델에서 발광영역을 고개구율 또한 구현할 수 있는 효과가 있다.

또한, 제 1 애노드전극에 브릿지전극과 랜더링전극을 더욱 구비함으로써, 불량이 발생된 서브픽셀을 인접하여 위치하는 서브픽셀을 통해 구동되도록 함으로써, 불량이 발생된 서브픽셀에서 휘점화 및 암점화가 발생하는 것을 방지할 수 있는 효과가 있다.

이를 통해 유기발광표시장치의 제조수율을 향상시키는 효과가 있으며, 또한 제조비용 또한 절감할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 유기발광표시장치를 개략적으로 도시한 블록도.
도 2a ~ 2b는 본 발명의 제 1 실시예에 따른 서브픽셀의 평면 레이아웃을 도시한 도면.
도 3은 본 발명의 제 1 실시예에 따른 유기발광표시장치의 하나의 서브픽셀을 개략적으로 도시한 도면.
도 4a는 본 발명의 제 2 실시예에 따른 서브픽셀의 제 1 애노드전극이 형성된 모습의 평면 레이아웃을 도시한 도면.
도 4b는 본 발명의 제 2 실시예에 따른 서브픽셀의 제 1 및 제 2 애노드전극이 형성된 모습의 평면 레이아웃을 도시한 도면.
도 5a ~ 5e 는 본 발명의 제 2 실시예에 따른 유기발광표시장치의 리페어공정을 나타낸 단면도.

이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 유기발광표시장치를 개략적으로 도시한 블록도이다.

도시된 바와 같이, 유기발광표시장치(100)에는 영상처리부(110), 타이밍제어부(120), 데이터구동부(130), 스캔구동부(140) 및 표시패널(150)이 포함된다.

영상처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터인에이블신호(DE) 등을 출력하는데, 영상처리부(110)는 데이터인에이블신호(DE) 외에도 수직동기신호, 수평동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍제어부(120)는 영상처리부(110)로부터 데이터인에이블신호(DE) 또는 수직동기신호, 수평동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 이러한 타이밍제어부(120)는 구동신호에 기초하여 스캔구동부(140)의 동작 타이밍을 제어하기 위한 게이트타이밍제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터타이밍제어신호(DDC)를 출력하게 된다.

데이터구동부(130)는 타이밍제어부(120)로부터 공급된 데이터타이밍제어신호(DDC)에 응답하여 타이밍제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하여 감마기준전압으로 변환하여 출력하게 된다. 데이터구동부(130)는 데이터라인(DL)들을 통해 데이터신호(DATA)를 출력하게 된다. 데이터구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

그리고 스캔구동부(140)는 타이밍제어부(120)로부터 공급된 게이트타이밍제어신호(GDC)에 응답하여 스캔신호를 출력하게 되는데, 스캔구동부(140)는 게이트라인(GL)들을 통해 스캔신호를 출력하게 된다. 스캔구동부(140)는IC(Integrated Circuit) 형태로 형성되거나 표시패널(150)에 게이트인패널(Gate In Panel; GIP) 방식으로 형성될 수 있다.

표시패널(150)은 데이터구동부(130) 및 스캔구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시하게 되는데, 표시패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀(SP)들을 포함한다.

서브픽셀(SP)들은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함할 수 있다. 서브픽셀(SP)들은 발광 특성에 따라 하나 이상 다른 발광면적을 가질 수 있다.

여기서, 각 서브픽셀(SP)에는 입력되는 데이터신호(DATA)에 의해 발광하는 발광다이오드(E, 도 3 참조)와, 발광다이오드(E, 도 2 참조)를 구동시키기 위한 회로소자를 포함한다.

회로소자는 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr), 커패시터(Cst) 등을 포함한다.

여기서, 도 2a ~ 2b를 참조하여 각 서브픽셀의 구성에 대해 좀더 자세히 살펴보도록 하겠다.

- 제 1 실시예 -

도 2a ~ 2b는 본 발명의 제 1 실시예에 따른 서브픽셀의 평면 레이아웃을 도시한 도면으로, 도 2a는 제 1 애노드전극을 형성한 서브픽셀의 평면 레이아웃을 나타낸 도면이며, 도 2b는 제 1 및 제 2 애노드전극을 형성한 서브픽셀의 평면 레이아웃을 나타낸 도면이다.

설명에 앞서, 유기발광표시장치(100)는 발광다이오드(E, 도 3 참조)를 통해 발광된 광의 투과 방향에 따라 상부발광방식(top emission type)과 하부발광방식(bottom emission type)으로 나뉘게 되는데, 하부발광방식은 유기발광층과 화상 표시면 사이에 회로소자가 위치하기 때문에 회로소자로 인해서 개구율이 저하되는 단점이 있는 반면에, 상부발광방식은 유기발광층과 화상 표시면 사이에 회로소자가 위치하지 않기 때문에 개구율이 향상되는 장점이 있다.

이하 본 발명의 제 1 실시예에 따른 유기발광표시장치(100)는 상부발광방식으로 이루어진다.

도시한 바와 같이, 기판(101) 상의 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)에는 발광다이오드(E, 도 3 참조)와 발광다이오드(E, 도 3 참조)를 구동하는 회로소자가 형성된다.

또한, 발광다이오드(OLED)와 회로소자에 구동전원 및 신호를 공급하기 위한 복수의 라인들이 형성되어 있다.

여기서, 회로소자는 스위칭 박막트랜지스터(Tsw), 센싱 박막트랜지스터(Tse), 구동 박막트랜지스터(Tdr) 및 커패시터(Cst)를 포함하며, 그리고 복수의 라인들은 데이터라인(DL), 게이트라인(GL), 구동전원라인(PL), 센스신호라인(SL), 기준전원라인(RL)을 포함한다.

구동전원라인(PL)과 기준전원라인(RL) 그리고 데이터라인(DL)은 수직방향으로 형성되어 있고, 게이트라인(GL)은 수평방향으로 형성되어 있으며, 데이터라인(DL)과 게이트라인(GL)이 교차되어 발광영역(EA)이 정의된다. 발광영역(EA)에는 복수의 서브픽셀(R-SP, G-SP, B-SP, W-SP)이 형성되어 있으며, 적색 서브픽셀(R-SP), 녹색 서브픽셀(G-SP), 청색 서브픽셀(B-SP) 그리고 백색 서브픽셀(W-SP)이 모여 하나의 단위 픽셀(P)을 구성한다.

각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에는 발광다이오드(E, 도 3 참조)가 형성되며, 발광다이오드(E, 도 3 참조) 하부로 구동 박막트랜지스터(Tdr) 및 스위칭 박막트랜지스터(Tsw)가 형성된다.

구동 박막트랜지스터(Tdr)의 소스전극은 구동전원라인(PL)과 연결되고, 드레인전극은 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)과 연결된다. 그리고, 구동 박막트랜지스터(Tdr)의 게이트전극은 스위칭 박막트랜지스터(Tsw)의 드레인전극과 연결된다. 스위칭 박막트랜지스터(Tsw)의 게이트전극은 게이트라인(GL)과 연결되고, 소스전극은 데이터라인(DL)과 연결된다.

그리고 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)은 드레인콘택홀(PH)을 통해 구동 박막트랜지스터(Tdr)의 드레인전극(109b)과 연결되며, 커패시터(Cst)는 구동 박막트랜지스터(DR)의 게이트전극과 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)에 연결된다.

따라서, 게이트라인(GL)을 통해 스캔신호가 인가되면 스위칭 박막트랜지스터(Tsw)가 턴온(turn-on) 되고, 이때 스위칭 박막트랜지스터(Tsw)로부터의 신호가 구동 박막트랜지스터(Tdr)의 게이트전극에 입력되어 구동 박막트랜지스터(Tdr)가 턴온된다. 구동 박막트랜지스터(Tdr)가 턴온되면 구동전원라인(PL)을 통해 인가된 구동전류가 발광다이오드(OLED)에 입력되어, 발광다이오드(OLED)가 발광하게 된다.

그리고 외부보상을 위해서, 게이트라인(GL)과 동일 방향으로 형성된 센스신호라인(SL)이 형성되어 있으며, 센스신호라인(SL)에 인가되는 센스신호(sense)에 따라 스위칭되는 센싱 박막트랜지스터(Tse)가 형성되어 있다.

센싱 박막트랜지스터(Tse)의 스위칭에 의해 발광다이오드(E, 도 3 참조)로 공급되는 신호를 센싱하게 된다. 센싱된 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 센싱값에 따라 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)에 공급되는 데이터전압을 보상하여 구동 박막트랜지스터(Tdr)의 문턱전압(Vth) 및 이동도(mobility) 특성의 변화를 보상하게 된다.

이러한 유기발광표시장치(100)는 어레이 테스트(Array Test)를 진행하게 되는데, 어레이 테스트를 통해 박막트랜지스터(Tsw, Tdr) 및 신호라인(GL, DL, PL, RL)들의 전기적특성 결함이 있는지 검사하게 된다.

특히, 구동 박막트랜지스터(Tdr)의 소스전극과 발광다이오드(E, 도 3 참조)의 애노드전극(ANO) 사이를 연결하는 라인이 단선(open) 되는 불량이 종종 발생하게 되는데, 이는 구동 박막트랜지스터(Tdr)의 소스전극과 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)은 서로 다른 금속층에 형성되며 접촉하는 구조로서, 하부층에 의한 단차에 의해 식각공정에서 오버 식각되어 발생하기 때문이다.

따라서 어레이 테스트(Array Test)를 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)에 신호라인(GL, DL, PL, RL), 트랜지스터(Tsw, Tdr) 및 애노드전극(ANO)을 포함한 백플레인 기판(101) 상태에서 진행하게 된다.

이를 위해 본 발명의 제 1 실시예에 따른 유기발광표시장치(100)는 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)을 작은 면적의 제 1 애노드전극(210)과 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응되는 면적의 제 2 애노드전극(220)의 이중층 구조로 이루어지도록 하는 것을 특징으로 한다.

따라서 어레이 테스트(Array Test)에서 박막트랜지스터(Tsw, Tdr) 및 신호라인(GL, DL, PL, RL)들에 결함이 발생된 경우, 손쉽게 리페어(repair)공정을 진행할 수 있게 되며, 또한 발광영역(EA)을 확대하여 개구율을 향상시킬 수 있다.

이에 대해 좀더 자세히 살펴보면, 유기발광표시장치(100)는 각 서브픽셀 (R-SP, G-SP, B-SP, W-SP)의 발광다이오드(E, 도 3 참조) 및 박막트랜지스터(Tsw, Tdr)등을 제조하는 과정에서 각 박막트랜지스(Tdr, Tsw)들의 특성 저하와, 신호라인(GL, DL, PL, RL)들 및 레이어들 간의 쇼트(short) 또는 오픈(open) 발생으로 인해 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)들이 정상적으로 구동되지 않는 불량이 발생될 수 있다.

특히, 구동 박막트랜지스터(Tdr)의 소스전극과 발광다이오드(E, 도 3 참조)의 애노드전극(ANO) 사이를 연결하는 라인이 단선(open) 되는 불량이 종종 발생하게 된다.

이와 같은 쇼트(short) 또는 오픈(open) 등의 불량은 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 암점화 또는 휘점화 불량을 야기하게 되므로, 특정 서브픽셀(R-SP, G-SP, B-SP, W-SP)에 암점화 또는 휘점화 불량이 발생하는 경우, 리페어공정을 진행하게 된다.

리페어공정은 불량이 발생한 서브픽셀(R-SP, G-SP, B-SP, W-SP)에 배치된 구동 트랜지스터(Tdr)의 드레인전극을 보조전원배선에 연결하거나, 구동 박막트랜지스터(Tdr)와 발광다이오드(E, 도 3 참조)의 애노드전극(ANO)이 연결되는 지점을 레이저로 커팅 하는 등 다양한 방법을 통해 진행하게 된다.

여기서, 본 발명의 제 1 실시예에 따른 유기발광표시장치(100)는 도 2a에 도시한 바와 같이 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA) 내에 작은 면적을 갖는 제 1 애노드전극(210)을 형성한 뒤, 어레이 테스트(Array Test)를 진행하도록 한다.

따라서 어레이 테스트에서 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)이 검출되면, 바로 리페어공정을 진행하도록 하는 것이다.

이때 제 1 애노드전극(210)이 발광영역(EA) 내에서 작은 면적으로 형성됨에 따라, 실질적으로 서브픽셀(R-SP, G-SP, B-SP, W-SP) 내에 위치하는 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들이 모두 제 1 애노드전극(210) 외부로 노출되게 된다.

따라서 손쉽게 결합이 발생된 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들의 리페어공정을 진행하게 될 수 있다.

이러한 제 1 애노드전극(210)은 어레이 테스트(Array Test)가 가능한 최소영역인 적어도 20um*20um의 면적에서 30um*30um 의 면적을 갖도록 형성하는 것이 바람직한데, 즉, 제 1 애노드전극(210)은 가로축 및 세로축 길이가 20 ~ 30um의 길이를 가질 수 있다.

어레이 테스트(Array Test)는 애노드전극(ANO)의 면적이 클수록 검사 검출력이 향상되기 때문에, 제 1 애노드전극(210) 하부에 위치하는 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들이 모두 제 1 애노드전극(210) 외부로 노출되는 한도 내에서 큰 면적을 갖도록 하는 것이 바람직하다.

여기서, 제 1 애노드전극(210)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속을 이용할 수 있는데, 최소영역으로 이루어지는 제 1 애노드전극(210)은 작은 면적을 가짐에 따라 약 230

에서 열처리를 통해 폴리(poly)화하여 저항이 낮아지도록 함으로써, 어레이 테스트 결과의 신뢰성을 향상시키는 것이 바람직하다.

리페어공정이 완료되면, 도 2b에 도시한 바와 같이 제 1 애노드전극(210)을 포함한 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응하여 제 2 애노드전극(220)을 형성한다.

제 2 애노드전극(220)은 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응하여 형성됨으로써, 발광영역(EA)이 더욱 확대되어 개구율이 향상되게 된다.

즉, 일반적인 상부발광방식의 유기발광표시장치(100)는 애노드전극(ANO)의 면적이 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응됨에 따라, 애노드전극(ANO)이 형성된 후에 어레이 테스트를 진행하게 되면, 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 각 박막트랜지스(Tdr, Tsw)들과 신호라인(GL, DL, PL, RL)들이 애노드전극(ANO) 하부로 위치함에 따라 리페어공정을 진행하기 어렵게 된다.

따라서, 각 서브픽셀(R-SP, G-SP, B-SP, W-SP) 내에 애노드전극(ANO)이 위치하지 않는 별도의 리페어영역을 더욱 포함하게 되는데, 이를 통해 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)이 감소되게 되고, 이는 결국 개구율을 저하시키게 된다.

이에 반해, 본 발명의 제 1 실시예에 따른 유기발광표시장치(100)는 최소영역으로 이루어지는 제 1 애노드전극(210)을 통해 어레이 테스트를 진행하게 되며, 어레이 테스트 결과에서 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)은, 서브픽셀(R-SP, G-SP, B-SP, W-SP) 내에 위치하는 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들이 모두 제 1 애노드전극(210) 외부로 노출되게 되므로, 손쉽게 리페어공정을 진행하게 되므로, 별도의 리페어영역을 필요로 하지 않게 되는 것이다.

따라서 제 2 애노드전극(220)을 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)의 전면에 대응하여 형성할 수 있어, 기존의 리페어영역에 의해 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)이 감소되는 것을 방지할 수 있는 것이다.

이를 통해 개구율이 향상된 유기발광표시장치(100)를 제공할 수 있는 것이다.

도 3은 본 발명의 제 1 실시예에 따른 유기발광표시장치의 하나의 서브픽셀을 개략적으로 도시한 도면으로, 도 2b의 절단선 II-II'선을 따라 자른 단면도이다.

도시한 바와 같이, 기판(101) 상에 구동 박막트랜지스터(Tdr)의 반도체층(103)이 위치하는데, 반도체층(103)은 실리콘 반도체, 산화물 반도체 또는 유기물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다.

그리고 유기물 반도체는 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.

이러한 반도체층(103)은 p형 또는 n형의 불순물을 포함하는 드레인영역(103b) 및 소스영역(103c)을 포함하고 이들 사이에 채널(103a)을 포함한다.

반도체층(103) 상에는 게이트절연막(105)이 위치하는데, 게이트절연막(105)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트절연막(105) 상에 반도체층(103)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트전극(107)이 위치한다.

게이트전극(107)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 또한, 게이트전극(107)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트전극(107)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

이러한 게이트전극(107) 상에는 게이트전극(107)을 절연시키는 층간절연막(106)이 위치하는데, 층간절연막(106)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.

층간절연막(106) 상에는 소스전극(109a) 및 드레인전극(109b)이 위치하는데, 소스전극(109a) 및 드레인전극(109b)은 반도체층(103)의 소스 및 드레인영역(103b, 103c)을 각각 노출하는 반도체층콘택홀들(CH)을 통해 반도체층(103)에 연결된다.

여기서 소스전극(109a) 및 드레인전극(109b)은 단일층 또는 다중층으로 이루어질 수 있으며, 소스전극(109a) 및 드레인전극(109b)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스전극(109a) 및 드레인전극(109b)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.

따라서, 반도체층(103), 게이트전극(107), 소스전극(109a) 및 드레인전극(109b)을 포함하는 구동 박막트랜지스터(Tdr)가 구성된다.

이때, 반도체층(103) 하부로 광차단층이 더욱 위치할 수 있는데, 광차단층은 외부의 광이 입사되는 것을 차단하여 구동 박막트랜지스터(Tdr)에서 광전류가 발생하는 것을 방지하는 역할을 하게 된다.

이때, 광차단층은 구동 박막트랜지스터(Tdr)의 소스전극(109a) 및 드레인전극(109b) 중 하나와 전기적으로 연결될 수 있는데, 이를 통해, 광차단층의 전위가 유기발광표시장치(100)의 동작 중에 변하거나, 구동 박막트랜지스터(Tdr)의 문턱전압(Vth)에 영향을 미치는 것을 방지할 수 있다.

이러한 광차단층 상에 버퍼층이 더욱 위치할 수 있다.

이와 같은 구동 박막트랜지스터(Tdr)를 포함하는 기판(101) 상에는 오버코트층(108)이 위치하는데, 오버코트층(108)은 하부의 소자를 보호함과 함께 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다.

오버코트층(108)과 하부의 층간절연막(106)에는 구동 박막트랜지스터(Tdr)의 드레인전극(109b)을 노출하는 드레인콘택홀(PH)이 구비되며, 이러한 오버코트층(108) 상부로는 드레인콘택홀(PH)을 통해 구동 박막트랜지스터(Tdr)의 드레인전극(109b)과 연결되는 애노드전극(ANO)이 위치한다.

애노드전극(ANO)은 드레인콘택홀(PH)을 통해 드레인전극(109b)과 직접 접촉하는 제 1 애노드전극(210)과, 제 1 애노드전극(210)을 덮어 그 상부로 위치하는 제 2 애노드전극(220)으로 이루어진다.

제 1 애노드전극(210)은 드레인콘택홀(PH)을 덮으며, 어레이 테스트(Array Test)가 가능한 최소영역인 가로축 및 세로축 길이가 20 ~ 30um의 길이로 이루어질 수 있다.

이러한 제 1 애노드전극(210)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속으로 이루어지며, 어레이 테스트(Array Test) 결과 신뢰성을 향상시키기 위하여 폴리(poly)화 되도록 하는 것이 바람직하다.

제 1 애노드전극(210) 상부로 제 1 애노드전극(210)을 덮으며 직접 접촉하는 제 2 애노드전극(220)이 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응하여 위치하는데, 제 2 애노드전극(220)은 발광다이오드(E)의 양극(anode)을 이루게 된다.

이러한 제 2 애노드전극(220)은 각 서브픽셀(R-SP, G-SP, B-SP, W-SP) 별로 위치하는데, 각 서브픽셀(R-SP, G-SP, B-SP, W-SP) 별로 위치하는 제 2 애노드전극(220) 사이에는 뱅크(bank : 119)가 위치한다. 즉, 제 2 애노드전극(220)은 뱅크(119)를 각 서브픽셀(R-SP, G-SP, B-SP, W-SP) 별 경계부로 하여 서브픽셀(R-SP, G-SP, B-SP, W-SP) 별로 분리된 구조를 갖게 된다.

제 2 애노드전극(220)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC 합금(Ag/Pd/Cu), 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다.

그리고 제 2 애노드전극(120)의 상부에 유기발광층(EML)이 위치하는데, 유기발광층(EML)은 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transport layer), 발광층(emitting material layer), 전자수송층(electron transport layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다.

이러한 유기발광층(EML)의 상부로는 전면에 음극(cathode)을 이루는 캐소드전극(CAT)이 위치하는데, 캐소드전극(CAT)은 일함수 값이 비교적 작은 물질로 이루어질 수 있다.

애노드전극(ANO)과 유기발광층(EML) 그리고 캐소드전극(CAT)은 발광다이오드(E)를 이루게 된다.

이러한 유기발광표시장치(100)는 선택된 신호에 따라 제 1 및 제 2 애노드전극(210, 220)을 포함하는 애노드전극(ANO)과 캐소드전극(CAT)으로 소정의 전압이 인가되면, 애노드전극(ANO)으로부터 주입된 정공과 캐소드전극(CAT)으로부터 제공된 전자가 유기발광층(EML)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기상태에서 기저상태로 천이 될 때 광이 발생되어 가시광선의 형태로 방출된다.

여기서, 본 발명의 실시예에 따른 유기발광표시장치(100)는 상부발광방식(top emission type)으로, 유기발광층(EML)으로부터 발광되는 광은 캐소드전극(CAT)을 투과하여 외부로 나가게 되고, 이를 통해 최종적으로 유기발광표시장치(100)는 임의의 화상을 구현하게 된다.

이러한 상부발광방식은 스위칭 및 구동 박막트랜지스터(Tsw, Tdr)들이 뱅크(119)와 애노드전극(ANO) 아래에 넓게 마련될 수 있어, 하부발광방식에 비해 박막트랜지스터(Tsw, Tdr)들의 설계 영역이 넓다는 장점이 있다.

이러한 박막트랜지스터(Tsw, Tdr)와 발광다이오드(E) 상부에는 얇은 박막필름 형태인 봉지층(104)과 인캡기판(102)이 순차적으로 위치하는데, 봉지층(104)과 인캡기판(102)은 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)로의 수분 침투를 방지하여 외부의 수분이나 산소에 취약한 유기발광층(EML)을 보호하는 역할을 하게 된다.

전술한 바와 같이, 본 발명의 제 1 실시예에 따른 유기발광표시장치(100)는 발광다이오드(E)의 애노드전극(ANO)을 어레이 테스트(Array Test)가 가능한 최소영역을 갖는 제 1 애노드전극(210)과 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응되는 면적을 갖는 제 2 애노드전극(220)의 이중층 구조로 이루어지도록 하는 것을 특징으로 한다.

이를 통해, 본 발명의 유기발광표시장치(100)는 어레이 테스트(Array Test)의 신뢰성을 향상시킬 수 있으면서도, 손쉽게 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 리페어공정 또한 진행할 수 있게 된다.

특히, 이와 같이 어레이 테스트의 신뢰성 향상 및 리페어공정을 손쉽게 진행할 수 있으면서도, 고해상도 모델에서 발광영역(EA)을 고개구율 또한 구현할 수 있다.

- 제 2 실시예 -

도 4a는 본 발명의 제 2 실시예에 따른 서브픽셀의 제 1 애노드전극이 형성된 모습의 평면 레이아웃을 도시한 도면이며, 도 4b는 제 1 및 제 2 애노드전극이 형성된 모습의 평면 레이아웃을 도시한 도면이다.

한편, 중복된 설명을 피하기 위해 앞서의 앞서 전술한 제 1 실시예의 설명과 동일한 역할을 하는 동일 부분에 대해서는 동일 부호를 부여하며, 제 2 실시예에서 전술하고자 하는 특징적인 내용만을 살펴보도록 하겠다.　

도시한 바와 같이, 기판(101) 상의 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)에는 발광다이오드(도 3의 E)와 발광다이오드(도 3의 E)를 구동하는 회로소자가 형성된다.

또한, 발광다이오드(도 3의 E)와 회로소자에 구동전원 및 신호를 공급하기 위한 복수의 라인들이 형성되어 있다.

여기서, 회로소자는 스위칭 박막트랜지스터(Tsw), 센싱 박막트랜지스터(Tse), 구동 박막트랜지스터(Tdr) 및 커패시터(Cst)를 포함하며, 그리고 복수의 라인들은 데이터라인(DL), 게이트라인(GL), 구동전원라인(PL), 센스신호라인(SL), 기준전원라인(RL)을 포함한다.

구동전원라인(PL)과 기준전원라인(RL) 그리고 데이터라인(DL)은 수직방향으로 형성되어 있고, 게이트라인(GL)은 수평방향으로 형성되어 있으며, 데이터라인(DL)과 게이트라인(GL)이 교차되어 발광영역(EA)이 정의된다. 발광영역(EA)에는 복수의 서브픽셀(R-SP, G-SP, B-SP, W-SP)이 형성되어 있으며, 적색 서브픽셀(R-SP), 녹색 서브픽셀(G-SP), 청색 서브픽셀(B-SP) 그리고 백색 서브픽셀(W-SP)이 모여 하나의 단위 픽셀(P)을 구성한다.

각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에는 발광다이오드(도 3의 E)가 형성되며, 발광다이오드(도 3의 E) 하부로 구동 박막트랜지스터(Tdr) 및 스위칭 박막트랜지스터(Tsw)가 형성된다.

구동 박막트랜지스터(Tdr)의 소스전극은 구동전원라인(PL)과 연결되고, 드레인전극은 발광다이오드(도 3의 E)의 애노드전극(ANO)과 연결된다. 그리고, 구동 박막트랜지스터(Tdr)의 게이트전극은 스위칭 박막트랜지스터(Tsw)의 드레인전극과 연결된다. 스위칭 박막트랜지스터(Tsw)의 게이트전극은 게이트라인(GL)과 연결되고, 소스전극은 데이터라인(DL)과 연결된다.

그리고 발광다이오드(도 3의 E)의 애노드전극(ANO)은 드레인콘택홀(PH)을 통해 구동 박막트랜지스터(Tdr)의 드레인전극(109b)과 연결되며, 커패시터(Cst)는 구동 박막트랜지스터(DR)의 게이트전극과 발광다이오드(도 3의 E)의 애노드전극(ANO)에 연결된다.

여기서 본 발명의 제 2 실시예에 따른 유기발광표시장치(100)는 발광다이오드(도 3의 E)의 애노드전극(ANO)이 작은 면적의 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)과 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응되는 면적의 제 2 애노드전극(220)의 이중층 구조로 이루어지도록 하는 것을 특징으로 한다.

이때, 도 4a에 도시한 바와 같이 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)은 어레이 테스트(Array Test)가 가능한 최소영역인 적어도 20um*20um의 면적에서 30um*30um 의 면적을 갖도록 형성하는 것이 바람직한데, 즉, 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)은 가로축 및 세로축 길이가 20 ~ 30um의 길이를 가질 수 있다.

어레이 테스트(Array Test)는 애노드전극(ANO)의 면적이 클수록 검사 검출력이 향상되기 때문에, 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2) 하부에 위치하는 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들이 모두 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2) 외부로 노출되는 한도 내에서 큰 면적을 갖도록 하는 것이 바람직하다.

이러한 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속을 이용할 수 있는데, 최소영역으로 이루어지는 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)은 작은 면적을 가짐에 따라 약 230

에서 열처리를 통해 폴리(poly)화하여 저항이 낮아지도록 함으로써, 어레이 테스트 결과의 신뢰성을 향상시키는 것이 바람직하다.

여기서, 본 발명의 제 2 실시예에 따른 유기발광표시장치(100)는 발광영역(EA) 내에 작은 면적을 갖는 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)을 통해 어레이 테스트(Array Test)를 진행한 후, 어레이 테스트에서 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)이 검출되면, 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2) 외부로 노출되는 서브픽셀(R-SP, G-SP, B-SP, W-SP) 내에 위치하는 박막트랜지스(Tdr, Tsw)와 신호라인(GL, DL, PL, RL)들을 통해 바로 리페어공정을 진행하도록 한다.

리페어공정이 완료되면, 도 4b에 도시한 바와 같이 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)을 포함한 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응하여 제 2 애노드전극(220)을 형성한다.

제 2 애노드전극(220)은 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 발광영역(EA)에 대응하여 형성됨으로써, 발광영역(EA)이 더욱 확대되어 개구율이 향상되게 된다.

이때 본 발명의 제 2 실시예에 따른 유기발광표시장치(100)는 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2) 각각이 브릿지전극(240R-1, 240R-2, 240G-1, 240G-2, 240B-1, 240B-2, 240W-1, 240W-1)을 통해 랜더링전극(230R-1, 230R-2, 230G-1, 230G-2, 230B-1, 230B-2, 230W-1, 230W-1)과 연결되는 것을 특징으로 한다.

브릿지전극(240R-1, 240R-2, 240G-1, 240G-2, 240B-1, 240B-2, 240W-1, 240W-1)과 랜더링전극(230R-1, 230R-2, 230G-1, 230G-2, 230B-1, 230B-2, 230W-1, 230W-1)은 모두 제 1 애노드전극(210R-1, 210R-2, 210G-1, 210G-2, 210B-1, 210B-2, 210W-1, 210W-2)과 동일물질로 동일층에 형성되는데, 랜더링전극(230R-1, 230R-2, 230G-1, 230G-2, 230B-1, 230B-2, 230W-1, 230W-1)은 각 서브픽셀(R-SP, G-SP, B-SP, W-SP)에서 동일 컬러를 발광하는 인접한 서브픽셀(R-SP, G-SP, B-SP, W-SP)과의 경계부위에 형성되게 된다.

이에 대해 자세히 살펴보면, 적색, 녹색, 청색, 백색의 서브픽셀(R-SP, G-SP, B-SP, W-SP)는 가로방향인 수평방향으로 교번하여 배치될 수 있으며, 그리고 복수의 적색, 녹색, 청색, 백색의 서브픽셀(R-SP, G-SP, B-SP, W-SP)는 각각 수직방향으로 배치되어 스트라이프 형태로 배열될 수 있다.

이때 제 1 열에 위치하는 제 1 적색 서브픽셀(1R-SP)에 형성되는 제 1 R랜더링전극(230R-1)은 제 2 열에 위치하는 제 2 적색 서브픽셀(2R-SP)과 인접하여 위치하게 되며, 제 1 적색 서브픽셀(1R-SP)에 위치하는 제 1-1 R애노드전극(210R-1)과 제 1 R랜더링전극(230R-1) 사이로 제 1 R브릿지전극(240R-1)이 위치하는 것이다.

그리고 제 2 적색 서브픽셀(2R-SP)에 위치하는 제 2 R랜더링전극(230R-2)은 제 1 적색 서브픽셀(1R-SP)과 인접하여 위치하게 되며, 제 2 적색 서브픽셀(2R-SP)에 위치하는 제 1-2 R애노드전극(210R-2)과 제 2 R랜더링전극(230R-2) 사이로 제 2 R브릿지전극(240R-2)이 위치하는 것이다.

이는 제 1 열 및 제 2 열에 각각 위치하는 녹색 내지 백색 서브픽셀(1G-SP, 2G-SP, 1B-SP, 2B-SP, 1W-SP, 2W-SP) 또한 동일하게 형성되는데, 제 1 열에 위치하는 제 1 녹색 서브픽셀(1G-SP)에 형성되는 제 1 G랜더링전극(230G-1)과 제 2 열에 위치하는 제 2 녹색 서브픽셀(2G-SP)에 형성되는 제 2 G랜더링전극(230G-2) 또한 서로 인접하게 제 1 및 제 2 녹색 서브픽셀(1G-SP, 2G-SP)의 서로 인접한 영역에 위치하게 되며, 제 1 G랜더링전극(230G-1)은 제 1-1 G애노드전극(210G-1)과 제 1 G브릿지전극(240G-1)을 통해 연결되며, 제 2 G랜더링전극(230G-2)은 제 1-2 G애노드전극(210G-2)과 제 2 G브릿지전극(240G-2)을 통해 연결된다.

그리고, 제 1 열에 위치하는 제 1 청색 서브픽셀(1B-SP)에 형성되는 제 1 B랜더링전극(230B-1)과 제 2 열에 위치하는 제 2 청색 서브픽셀(2B-SP)에 형성되는 제 2 B랜더링전극(230B-2) 또한 서로 인접하게 제 1 및 제 2 청색 서브픽셀(1B-SP, 2B-SP)의 서로 인접한 영역에 위치하게 되며, 제 1 B랜더링전극(230B-1)은 제 1-1 B애노드전극(210B-1)과 제 1 B브릿지전극(240B-1)을 통해 연결되며, 제 2 B랜더링전극(230B-2)은 제 1-2 B애노드전극(210B-2)과 제 2 B브릿지전극(240B-2)을 통해 연결된다.

또한, 제 1 열에 위치하는 제 1 백색 서브픽셀(1W-SP)에 형성되는 제 1 W랜더링전극(230W-1)과 제 2 열에 위치하는 제 2 백색 서브픽셀(2W-SP)에 형성되는 제 2 W랜더링전극(230W-2) 또한 서로 인접하게 제 1 및 제 2 백색 서브픽셀(1W-SP, 2W-SP)의 서로 인접한 영역에 위치하게 되며, 제 1 W랜더링전극(230W-1)은 제 1-1 W애노드전극(210W-1)과 제 1 W브릿지전극(240W-1)을 통해 연결되며, 제 2 W랜더링전극(230W-2)은 제 1-2 W애노드전극(210W-2)과 제 2 W브릿지전극(240W-2)을 통해 연결된다.

이를 통해 본 발명의 제 2 실시예에 따른 유기발광표시장치(100)는 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 불량이 발생되더라도, 이웃하여 위치하는 서브픽셀(R-SP, G-SP, B-SP, W-SP)을 통해 구동되도록 할 수 있어, 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 휘점화 및 암점화가 발생하는 것을 방지할 수 있다.

이를 통해 유기발광표시장치(100)의 제조수율을 향상시킬 수 있으며, 제조비용 또한 절감할 수 있다.

즉, 본 발명의 제 2 실시예에 따른 유기발광표시장치(100)는 랜더링전극(230R-1, 230R-2, 230G-1, 230G-2, 230B-1, 230B-2, 230W-1, 230W-1)과 브릿지전극(240R-1, 240R-2, 240G-1, 240G-2, 240B-1, 240B-2, 240W-1, 240W-1)을 통해 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)로 입력되는 신호를 차단한 후, 인접한 서브픽셀(R-SP, G-SP, B-SP, W-SP)에 입력되는 신호가 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)로 입력되도록 하는 것이다.

따라서, 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 암점화 또는 휘점화 불량을 리페어하게 된다.

이를 통해 불량이 발생된 서브픽셀(R-SP, G-SP, B-SP, W-SP)의 휘점화 및 암점화가 발생하는 것을 방지할 수 있으며, 따라서 유기발광표시장치(100)의 제조수율을 향상시킬 수 있으며, 제조비용 또한 절감할 수 있다.

도 5a ~ 5e 는 본 발명의 제 2 실시예에 따른 유기발광표시장치의 리페어공정을 나타낸 단면도로, 공정흐름에 따라 도시하였다.

설명의 편의를 위하여 제 1 및 제 2 적색 서브픽셀(1R-SP, 2R-SP)을 일예로 설명 및 도시하도록 한다.

도시한 바와 같이, 제 1 적색 서브픽셀(1R-SP)의 기판(101) 상에 제 1 구동 박막트랜지스터(Tdr1)의 반도체층(103)이 위치하는데, 반도체층(103)은 p형 또는 n형의 불순물을 포함하는 소스영역(103b) 및 드레인영역(103c)을 포함하고 이들 사이에 채널(103a)을 포함한다.

반도체층(103) 상에는 게이트절연막(105)이 위치하며, 게이트절연막(105) 상에 반도체층(103)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널(103a)과 대응되는 위치에 게이트전극(107)이 위치한다.

이러한 게이트전극(107) 상에는 층간절연막(106)이 위치하며, 층간절연막(106) 상에는 소스전극(109a) 및 드레인전극(109b)이 위치하는데, 소스전극(109a) 및 드레인전극(109b)은 반도체층(103)의 소스 및 드레인영역(103b, 103c)을 각각 노출하는 반도체층콘택홀들(CH)을 통해 반도체층(103)에 연결된다.

따라서, 반도체층(103), 게이트전극(107), 소스전극(109a) 및 드레인전극(109b)을 포함하는 제 1 구동 박막트랜지스터(Tdr1)가 구성된다.

이때 제 1 적색 서브픽셀(1R-SP)에 인접하여 제 2 적색 서브픽셀(2R-SP)이 위치하는데, 제 2 서브픽셀(2R-SP) 또한 제 1 구동 박막트랜지스터(Tdr1)와 동일한 제 2 구동 박막트랜지스터(Tdr2)를 포함한다.

이와 같은 제 1 및 제 2 구동 박막트랜지스터(Tdr1, Tdr2)를 포함하는 기판(101) 상에는 오버코트층(108)이 위치한다.

오버코트층(108)과 하부의 층간절연막에는 각각 제 1 및 제 2 구동 박막트랜지스터(Tdr1, Tdr2)의 드레인전극(109b)을 노출하는 제 1 및 제 2 드레인콘택홀(PH1, PH2)이 구비되며, 이러한 오버코트층(108) 상부로는 각 제 1 및 제 2 드레인콘택홀(PH1, PH2)을 통해 각각 제 1 및 제 2 구동 박막트랜지스터(Tdr1, Tdr2)의 드레인전극(109b)과 연결되는 제 1-1 및 제 1-2 R애노드전극(210R-1, 210R-2)이 위치한다.

제 1-1 및 제 1-2 R애노드전극(210R-1, 210R-2)은 각각 제 1 및 제 2 드레인콘택홀(PH1, PH2)을 덮으며, 어레이 테스트(Array Test)가 가능한 최소영역인 가로축 및 세로축 길이가 20 ~ 30um의 길이로 이루어질 수 있다.

그리고 제 1-1 및 제 1-2 R애노드전극(210R-1, 210R-2)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속으로 이루어지며, 폴리(poly)화 된다.

이때 제 1-1 R애노드전극(210R-1)에는 제 1 R브릿지전극(240R-1)을 통해 제 1 R랜더링전극(230R-1)이 연결되어 있으며, 제 1-2 R애노드전극(210R-2)에는 제 2 R브릿지전극(240R-2)을 통해 제 2 R랜더링전극(230R-2)이 연결되어 있다.

제 1 R랜더링전극(230R-1)과 제 2 R랜더링전극(230R-2)은 서로 인접하여 위치한다.

이때 제 1 R랜더링전극(230R-1)과 제 2 R랜더링전극(230R-2) 사이로 오버코트층(108)에 홈부(HB)가 더욱 구비될 수 있다.

오버코트층(108)의 홈부(HB)는 기판(101) 방향으로 움푹 파인 형상으로 이루어져, 제 1 R랜더링전극(230R-1)과 제 2 R랜더링전극(230R-2) 사이로 메탈잉크패턴(250, 도 5c 참조)을 형성하는 과정에서, 평탄화 역할을 하게 된다.

이와 같이 제 1-1 R애노드전극(210R-1)과 제 1-2 R애노드전극(210R-2)이 형성된 기판(101)에 어레이 테스트(Array Test)를 진행하는데, 어레이 테스트 결과 제 1 적색 서브픽셀(1R-SP)에 불량이 발생된 경우, 도 5b에 도시한 바와 같이 레이저(Laser) 등을 이용하여 제 1 적색 서브픽셀(1R-SP)의 제 1-1 R애노드전극(210R-1)과 제 1 R랜더링전극(230R-1) 사이의 제 1 R브릿지전극(240R-1)을 컷팅(cuttuing)하여, 레이저 컷팅영역(LA)을 형성함으로써 전류 패스를 차단하게 된다.

다음으로 도 5c에 도시한 바와 같이 제 1 R랜더링전극(230R-1)과 제 2 적색 서브픽셀(2R-SP)의 제 2 R랜더링전극(230R-2) 사이로 메탈잉크패턴(250)을 더욱 형성한다. 따라서 제 1 R랜더링전극(230R-1)과 제 2 R랜더링전극(230R-2)을 메탈잉크패턴(250)을 통해 서로 연결시키게 된다.

메탈잉크패턴(250)은 오버코트층(108)의 홈부(HB)에 대응하여 위치하도록 함으로써 평탄화되도록 한다.

다음으로 도 5d에 도시한 바와 같이 제 1-1 R애노드전극(210R-1) 및 제 1-1 R애노드전극(210R-1)과 연결된 제 1 R브릿지전극(240R-1) 일부와 레이저 컷팅영역(LA)을 포함하여, 그 상부로 베리어층(260)을 형성한다.

또한, 베리어층(260)은 메탈잉크패턴(250) 상부 또한 덮도록 형성한다.

다음으로 도 5e에 도시한 바와 같이 제 1 적색 서브픽셀(1R-SP)에 발광영역(EA)에 대응하여 제 2-1 애노드전극(220R-1)을 형성하고, 제 2 적색 서브픽셀(2R-SP)에도 발광영역(EA)에 대응하여 제 2-2 애노드전극(220R-2)을 형성한다.

이러한 제 2-1 및 제 2-2 애노드전극(220R-1, 220R-2)은 각 서브픽셀(1R-SP, 2R-SP) 별로 위치하며, 제 2-1 및 제 2-2 애노드전극(220R-1, 220R-2)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC 합금(Ag/Pd/Cu), 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다.

이때, 제 2-2 애노드전극(220R-2)은 제 1-2 애노드전극(220R-1), 제 2 R브릿지전극(240R-2) 및 제 2 R랜더링전극(230R-2) 상부로 위치하여, 제 1-2 애노드전극(220R-1), 제 2 R브릿지전극(240R-2) 및 제 2 R랜더링전극(230R-2)을 덮으며 직접 접촉하게 된다.

그리고 제 2-1 애노드전극(220R-1)은 제 1 R랜더링전극(230R-1) 상부로 위치하여, 제 1 R랜더링전극(230R-1)을 덮으며 직접 접촉하게 된다.

따라서, 제 2-1 애노드전극(220R-1)은 제 1 R랜더링전극(230R-1)을 통해 제 2-2 애노드전극(220R-2)과 연결되게 되므로, 제 2 적색 서브픽셀(2R-SP)의 제 1-2 애노드전극(220R-1)과 제 2-2 애노드전극(220R-2)으로 인가된 신호를 제 1 R랜더링전극(230R-1)을 통해 제 2-1 애노드전극(220R-1)으로 전달되도록 하는 것이다.

이를 통해, 본 발명의 제 2 실시예에 따른 유기발광표시장치(도 4b의 100)의 리페어공정이 완료된다.

이와 같이, 본 발명의 제 2 실시예에 따른 유기발광표시장치(도 4b의 100)는 불량이 발생된 제 1 적색 서브픽셀(1R-SP)로 입력되는 신호를 차단한 후, 인접한 제 2 적색 서브픽셀(2R-SP)에 입력되는 신호가 불량이 발생된 제 1 적색 서브픽셀(1R-SP)로 입력되도록 함으로써, 제 2 적색 서브픽셀(2R-SP)을 구동함과 동시에 제 1 적색 서브픽셀(1R-SP) 또한 함께 구동되도록 하는 것이다.

따라서 제 1 적색 서브픽셀(1R-SP)에서 불량이 발생하더라도 제 1 적색 서브픽셀(1R-SP)의 휘점화 및 암점화가 발생하는 것을 방지할 수 있게 되는 것이다. 이를 통해 유기발광표시장치(도 4b의 100)의 제조수율을 향상시키게 되며, 또한 제조비용 또한 절감할 수 있게 된다.

리페어공정이 완료되면, 도면상에 도시하지는 않았으나, 제 2-1 및 제 2-2 애노드전극(220R-1, 220R-2) 상부로 유기발광층(도 3의 EML)과 캐소드전극(도 3의 CAT)을 순차적으로 형성한 뒤, 봉지층(도 3의 104)과 인캡기판(도 3의 102)을 통해 인캡슐레이션함으로써, 본 발명의 제 2 실시예에 따른 유기발광표시장치(도 4b의 100)의 제조방법이 완료된다.

정리하면, 본 발명의 제 2 실시예에 따른 유기발광표시장치(도 4b의 100)는 발광다이오드(도 3의 E)의 애노드전극(ANO)을 어레이 테스트(Array Test)가 가능한 최소영역을 갖는 제 1 애노드전극(210R-1, 210R-2)과 각 서브픽셀(1R-SP, 2R-SP)의 발광영역(EA)에 대응되는 면적을 갖는 제 2 애노드전극(220R-1, 220R-2)의 이중층 구조로 이루어지도록 함으로써, 어레이 테스트(Array Test)의 신뢰성을 향상시킬 수 있으면서도, 손쉽게 불량이 발생된 서브픽셀(1R-SP, 2R-SP)의 리페어공정 또한 진행할 수 있게 된다.

특히, 이와 같이 어레이 테스트의 신뢰성 향상 및 리페어공정을 손쉽게 진행할 수 있으면서도, 고해상도 모델에서 발광영역(EA)을 고개구율 또한 구현할 수 있다.

또한, 제 1 애노드전극(210R-1, 210R-2)에 브릿지전극(240R-1, 240R-2)과 랜더링전극(230R-1, 230R-2)을 더욱 구비함으로써, 불량이 발생된 서브픽셀(1R-SP, 2R-SP)을 인접하여 위치하는 서브픽셀(1R-SP, 2R-SP)을 통해 구동되도록 함으로써, 불량이 발생된 서브픽셀(1R-SP, 2R-SP)에서 휘점화 및 암점화가 발생하는 것을 방지할 수 있다. 이를 통해 유기발광표시장치(도 4b의 100)의 제조수율을 향상시키게 되며, 또한 제조비용 또한 절감할 수 있게 된다.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.

100 : 유기발광표시장치
101 : 기판, 102 : 인캡기판
103 : 반도체층(103a, 103b, 103c : 채널, 소스 및 드레인영역)
104 : 봉지층, 105 : 게이트절연막, 106 : 층간절연막
107 : 게이트전극, 109a, 109b : 소스 및 드레인전극
119 : 뱅크, 210 : 제 1 애노드전극, 220 : 제 2 애노드전극
ANO : 애노드전극, EML : 유기발광층, CAT : 캐소드전극

Claims (14)

1. 각각 발광영역을 포함하는 복수의 제 1 및 제 2 서브픽셀이 배열된 기판과;
   상기 복수의 제 1 및 제 2 서브픽셀 각각에 배치된 박막트랜지스터와, 상기 박막트랜지스터와 연결되는 발광다이오드의 제 1 면적을 갖는 제 1 애노드전극과;
   상기 제 1 면적 보다 큰 제 2 면적을 갖는 제 2 애노드전극을 포함하며,
   상기 제 2 애노드전극은 상기 제 1 애노드전극을 덮어 상부로 위치하는 유기발광표시장치.
   
2. 제 1 항에 있어서,
   상기 제 2 애노드전극의 상기 제 2 면적은 상기 발광영역에 대응하는 유기발광표시장치.
   
3. 제 1 항에 있어서,
   상기 제 1 면적은 가로축 및 세로축 길이가 20 ~ 30um의 길이로 이루어지는 유기발광표시장치.
   
4. 제 1 항에 있어서,
   상기 제 1 애노드전극 하부로 상기 박막트랜지스터가 노출되는 유기발광표시장치.
   
5. 제 1 항에 있어서,
   상기 제 1 애노드전극은 폴리(poly)화된 유기발광표시장치.
   
6. 제 1 항에 있어서,
   상기 제 1 및 제 2 서브픽셀 중 불량이 발생되지 않은 서브픽셀은 상기 제 1 애노드전극과 상기 제 2 애노드전극이 서로 접촉되는 유기발광표시장치.
   
7. 제 1 항에 있어서,
   상기 제 1 및 제 2 서브픽셀은 동일한 색을 발광하며,
   상기 제 1 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 1-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 1-2 애노드전극으로 정의되며, 상기 제 1 서브픽셀에 위치하는 상기 제 1-1 애노드전극에는 제 1 브릿지전극을 통해 제 1 랜더링전극이 연결되며,
   상기 제 2 서브픽셀에 위치하는 상기 제 1-2 애노드전극에는 제 2 브릿지전극을 통해 제 2 랜더링전극이 연결되는 유기발광표시장치.
   
8. 제 7 항에 있어서,
   상기 제 1 및 제 2 랜더링전극은 각각 상기 제 1 및 제 2 서브픽셀의 서로 인접한 영역에 위치하는 유기발광표시장치.
   
9. 제 7 항에 있어서,
   상기 제 1 서브픽셀에서 불량이 발생되는 경우, 상기 제 1 브릿지전극은 컷팅되어 레이저 컷팅영역을 형성하게 되고, 상기 제 1 랜더링전극과 상기 제 2 랜더링전극은 메탈잉크패턴을 통해 서로 전기적으로 연결되는 유기발광표시장치.
   
10. 제 9 항에 있어서,
    상기 제 2 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 2-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 2-2 애노드전극으로 정의되며,
    상기 제 1 서브픽셀에 위치하는 상기 제 2-1 애노드전극은 상기 제 1-1 애노드전극과 상기 레이저 컷팅영역 상부로 위치하는 베리어층 상부로 위치하며,
    상기 제 1 랜더링전극과 접촉되는 유기발광표시장치.
    
11. 제 9 항에 있어서,
    상기 박막트랜지스터와 상기 제 1 애노드전극 사이로는 오버코트층이 위치하며, 상기 오버코트층에는 상기 메탈잉크패턴의 평탄화를 위한 홈부가 구비되는 유기발광표시장치.
    
12. a) 각각 발광영역을 포함하는 복수의 제 1 및 제 2 서브픽셀이 정의된 기판을 준비하는 단계와;
    b) 상기 복수의 제 1 및 제 2 서브픽셀 각각에 박막트랜지스터를 형성하는 단계와;
    c) 상기 박막트랜지스터와 각각 연결되는 발광다이오드의 제 1 면적을 갖는 제 1 애노드전극을 형성하는 단계와;
    d) 상기 기판 상에 어레이 테스트를 진행하는 단계와;
    e) 상기 제 1 애노드전극 상부로 상기 제 1 면적 보다 큰 제 2 면적을 갖는 제 2 애노드전극을 형성하는 단계
    를 포함하는 유기발광표시장치의 제조방법.
    
13. 제 12 항에 있어서,
    상기 d)단계에서 상기 제 1 및 제 2 서브픽셀 중 하나에 불량이 발생되는 경우, 상기 제 1 애노드전극 외부로 노출되는 상기 박막트랜지스터에 리페어공정을 진행한 뒤,
    상기 e) 단계를 진행하는 유기발광표시장치의 제조방법.
    
14. 제 12 항에 있어서,
    상기 제 1 및 제 2 서브픽셀은 동일한 색을 발광하며,
    상기 제 1 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 1-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 1-2 애노드전극으로 정의되며, 상기 제 2 애노드전극은 상기 제 1 서브픽셀에 위치하는 제 2-1 애노드전극과, 상기 제 2 서브픽셀에 위치하는 제 2-2 애노드전극으로 정의되며,
    상기 제 1 서브픽셀에 위치하는 상기 제 1-1 애노드전극에 제 1 브릿지전극을 통해 제 1 랜더링전극이 연결되며, 상기 제 2 서브픽셀에 위치하는 상기 제 1-2 애노드전극에 제 2 브릿지전극을 통해 제 2 랜더링전극이 연결되며,
    상기 d)단계에서 상기 제 1 서브픽셀에 불량이 발생되는 경우,
    f) 상기 제 1 브릿지전극을 컷팅하여 레이저 컷팅영역을 형성하는 단계와;
    g) 상기 제 1 및 제 2 랜더링전극 사이로 메탈잉크패턴을 형성하는 단계와;
    h) 상기 제 1-1 애노드전극과 상기 레이저 컷팅영역 상부로 베리어층을 형성하는 단계와;
    i) 상기 제 1 서브픽셀에 있어서, 상기 베리어층 상부로 상기 제 1 랜더링전극과 접촉되는 제 2-1 애노드전극을 형성하는 단계와, 상기 제 2 서브픽셀에 있어서, 상기 제 1-2 애노드전극과 접촉되는 제 2-2 애노드전극을 형성하는 단계
    를 포함하는 유기발광표시장치의 제조방법.
    
    

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