WO2019187076A1 - 表示デバイス - Google Patents

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WO2019187076A1
WO2019187076A1 PCT/JP2018/013827 JP2018013827W WO2019187076A1 WO 2019187076 A1 WO2019187076 A1 WO 2019187076A1 JP 2018013827 W JP2018013827 W JP 2018013827W WO 2019187076 A1 WO2019187076 A1 WO 2019187076A1
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slit
layer
display area
conductive layer
display device
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達 岡部
信介 齋田
市川　伸治
博己 谷山
遼佑 郡司
広司 有賀
芳浩 仲田
康治 谷村
義博 小原
彬 井上
浩治 神村
家根田　剛士
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シャープ株式会社
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 a planarizing film is provided below the anode (pixel electrode) of an OLED (organic light emitting diode), and the anode and the drain electrode of the TFT are connected via a contact hole formed in the planarizing film.
  • OLED organic light emitting diode
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2010-161058 (published July 22, 2010)”
  • Patent Document 1 in order to supply a constant voltage to the cathode of an OLED (organic light emitting diode), a slit is provided in the planarization film, and the conductive layer under the planarization film is connected to the cathode through the slit.
  • OLED organic light emitting diode
  • the distance between the cathode or the conductive layer and the routing wiring provided in the lower layer of the conductive layer is short. Since a voltage different from the constant voltage supplied to the cathode is supplied to the routing wiring, there is a problem in that when they are overlapped, the voltages are different from each other, resulting in the influence of capacitive loads.
  • a display device includes a display region including a plurality of subpixels in which a subpixel circuit including a transistor is formed; A display device having a non-display area which is a non-formation area, wherein the display device is formed in a first metal layer including a lower electrode included in the sub-pixel circuit and an upper layer of the first metal layer in the display area.
  • a first inorganic insulating film a second metal layer formed on an upper layer of the first inorganic insulating film and including an electrode higher than the first metal layer among electrodes included in the sub-pixel circuit;
  • a second inorganic insulating film formed on the upper layer of the two metal layers, and an electrode formed on the upper layer of the second inorganic insulating film and above the second metal layer among the electrodes included in the sub-pixel circuit.
  • a third metal layer and the third metal A planarization film formed on the upper layer, and a light emitting element formed on the planarization film and including a first electrode and a second electrode with a light emitting layer interposed therebetween, and the first One electrode is formed in an island shape for each of the sub-pixels, and the second electrode is formed across the plurality of sub-pixels.
  • the display region A slit surrounding at least a part of the outer periphery of the first conductive layer is formed.
  • the lower surface of the first conductive layer that is the same layer as the first electrode and separated from the first electrode, and the third metal layer And the second conductive layer formed of the second metal layer in the slit is in contact with the third conductive layer formed by the above-described third conductive layer or the second inorganic insulating film.
  • a plurality of routing wirings including lines and electrically connected to the wiring in the display area are provided, and the routing wiring overlaps with the second conductive layer through the first inorganic insulating film in the slit. It is characterized by doing.
  • the display device can increase the degree of freedom in designing the routing wiring, and can display a high-quality image without being affected by noise.
  • FIG. 3 is a flowchart illustrating a method for manufacturing the display device according to the first embodiment.
  • 3 is a plan view of the display device of Embodiment 1.
  • FIG. 3 is a sectional view taken along line A-A ′ shown in FIG. 2.
  • FIG. 3 is a sectional view taken along line B-B ′ shown in FIG. 2.
  • FIG. 3 is a sectional view taken along line C-C ′ shown in FIG. 2.
  • FIG. 3 is a sectional view taken along line D-D ′ shown in FIG. 2.
  • 4 is a diagram illustrating a configuration of a sub-pixel circuit arranged in a display area in the display device of Embodiment 1.
  • FIG. 6 is a plan view of a display device of Embodiment 2.
  • FIG. 10 is a plan view illustrating a configuration of a display device according to Embodiment 3.
  • FIG. 10 is a diagram illustrating an example of a configuration of a selection output circuit in a display device according to a third embodiment.
  • FIG. 10 is a diagram illustrating another example of the configuration of the selection output circuit in the display device according to the third embodiment.
  • 6 is a cross-sectional view of a display device according to Embodiment 4.
  • Embodiment 1 Outline of display device
  • “same layer” means formed in the same process (film formation step)
  • “lower layer” means formed in a process prior to the layer to be compared.
  • the “upper layer” means that it is formed in a later process than the layer to be compared.
  • FIG. 1 is a flowchart showing a method for manufacturing a display device according to the first embodiment.
  • FIG. 2 is a plan view of the display device according to the first embodiment.
  • FIG. 3 is a cross-sectional view taken along line A-A ′ shown in FIG. 1.
  • 4 is a cross-sectional view taken along line B-B ′ shown in FIG. 2.
  • 5 is a cross-sectional view taken along line C-C ′ shown in FIG. 2.
  • 6 is a cross-sectional view taken along line D-D 'shown in FIG.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is pasted on the sealing layer 6 (step S6).
  • step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • step S9 the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces.
  • step S10 a functional film is affixed on the obtained piece.
  • an electronic circuit board for example, an IC chip and an IC chip
  • a terminal portion TS formed at an end portion that is a part of a non-display area NA (frame area) outside the display area DA where a plurality of subpixels are formed.
  • FPC FPC
  • edge folding processing for bending the bent portion CL of FIG. 1 by 180 degrees
  • a disconnection inspection is performed, and if there is a disconnection, correction is performed (step S13).
  • Steps S1 to S13 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an oxynitride formed by a CVD method is used.
  • a silicon film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, and a gate electrode GE, a scanning signal line GL, and a light emission control line EM above the inorganic insulating film 16.
  • the semiconductor film 15 is made of, for example, low temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O based semiconductor).
  • a thin film transistor (TFT) Tr is configured to include the semiconductor film 15, the gate electrode GE, the source electrode SE, and the drain electrode DE. In FIG. 2, the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the data line DL and the high-level power supply wiring HL are configured by a single layer film or a stacked film of metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, for example.
  • first electrode layer includes one semiconductor layer and three metal layers (first electrode layer, second electrode layer, and third electrode layer).
  • the gate electrode (first metal layer) GE is a lower layer electrode included in the sub-pixel circuit.
  • the capacitor electrode (second metal layer) CE is an electrode above the gate electrode GE among the electrodes included in the sub-pixel circuit.
  • the source electrode (third metal layer) SE and the drain electrode (third metal layer) DE are electrodes above the capacitor electrode CE among the electrodes included in the sub-pixel circuit.
  • the gate electrode GE and the scanning signal line GL are a first metal layer formed by the same process (in the same layer and with the same material).
  • the metal layer on which the capacitor electrode CE is formed is a second metal layer formed by the same process as the capacitor electrode CE (in the same layer and with the same material).
  • the source electrode SE, the drain electrode DE, the data line DL, and the high level power supply line HL are third metal layers formed in the same process (in the same layer and with the same material).
  • the high-level power supply line HL may be connected outside the display area DA through a contact hole provided in the inorganic insulating films 18 and 20 by providing the display area DA so as to cross the matrix direction.
  • the high-level power supply line HL extending in the column direction (or the row direction) is formed of the third metal layer
  • the high-level power supply line HL extending in the row direction (or the column direction) is the second metal layer ( The same material and the same metal layer as the capacitor electrode CE may be used.
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode (first electrode, anode) 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, and an EL (electroluminescence) layer above the edge cover 23. ) Layer 24 and a cathode (second electrode, cathode) 25 above the EL layer 24.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light emitting element ES including an island-shaped anode 22 and EL layer 24 and a cathode 25 which is a common layer straddling the subpixel SP (for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode) Is formed in the light emitting element layer 5, and a sub-pixel circuit (described later) for controlling the light emitting element ES is formed in the TFT layer 4.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape in the opening (for each subpixel SP) of the edge cover 23 by vapor deposition or ink jet.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-like light emitting layer (corresponding to one subpixel SP) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one sub-pixel SP) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (Indium Tin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light-emitting element ES is a QLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and the excitons generated thereby are conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • both sides parallel to the direction in which the scanning signal lines GL are arranged are referred to as a first side DAa and a third side DAc.
  • the upper side in FIG. 2 is the first side DAa
  • the lower side is the third side DAc.
  • both sides parallel to the direction in which the data lines DL are arranged are referred to as a second side DAc and a fourth side DAd.
  • the right side in FIG. 2 is the second side DAb
  • the left side is the fourth side DAd.
  • the second side DAb is a side closer to the terminal part TS of both sides of the display area DA facing each other
  • the fourth side DAd is a side farther from the terminal part TS of both sides of the display area DA facing each other. It is an edge.
  • a first frame-shaped bank Ta and a second frame-shaped bank Tb that define the edge of the organic buffer film 27 are formed.
  • the first frame bank Ta and the second frame bank Tb each surround the display area DA.
  • the first frame bank Ta functions as a liquid stopper when the organic buffer film 27 is applied by an ink jet method.
  • the second frame bank Tb surrounds the outside of the first frame bank Ta and functions as a preliminary liquid stop.
  • a lower portion of the second frame-shaped bank Tb is configured by a planarizing film 21.
  • the upper part 23b of the second frame-shaped bank Tb and the first frame-shaped bank Ta are in the same layer as the edge cover 23, and can be formed of the same process and the same material as the edge cover 23.
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area NA.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the electronic circuit board mounted on the terminal portion TS extends along one side of the display device 2 and generates a high level power supply voltage (ELVDD) and a low level power supply voltage (ELVSS).
  • a data driver for controlling the driving of the data line DL is formed.
  • the electronic circuit board is provided so as to extend along one side of the outer shape of the display device 2 in the non-display area NA.
  • the terminal portion TS transmits various signals input from various circuits on the electronic circuit board to the lead wiring TW connected to the terminal portion TS. As a result, the routing wiring TW connected to the terminal portion TS transmits various signals to the display area DA.
  • the scanning drivers SDR1 and SDR2 are provided in areas facing the first side DAa and the third side DAc of the display surface area DA.
  • the scanning drivers SDR1 and SDR2 control driving of the scanning signal line GL and the light emission control line EM.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer or change the base material.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • FIG. 7 is a diagram illustrating a configuration of a sub-pixel circuit arranged in the display area DA.
  • FIG. 7 shows a configuration of a sub-pixel circuit corresponding to m columns and n rows. Note that the configuration of the sub-pixel circuit described here is merely an example, and other configurations can be employed.
  • the display area DA includes a data line DL [m] and a high-level power supply line ELVDD extending in the column direction, and a scanning signal line GL [n extending in the row direction intersecting the column direction.
  • a data line DL [m] and a high-level power supply line ELVDD extending in the column direction
  • a light emission control line EM [n] and an initialization power supply line Vini [n] are provided.
  • the light emission control line EM [n] is provided so as to correspond to the scanning signal line GL [n] on a one-to-one basis.
  • the high level power supply line ELVDD may be provided to correspond to the data line DL [m] on a one-to-one basis, or may be provided for each of the plurality of data lines DL [m].
  • the high level power supply line ELVDD supplies a high level power supply voltage (ELVDD) which is a constant voltage common to the sub-pixel circuits in the display area DA.
  • ELVDD high level power supply voltage
  • the capacitor C1 includes a capacitive electrode CE and a scanning signal line GL (FIG. 3), and accumulates a capacitance necessary for the operation of the sub-pixel circuit in a portion where the capacitive electrode CE and the scanning signal line GL overlap each other.
  • the capacitor electrode CE is connected to the high level power supply line ELVDD, so that a high level power supply voltage (ELVDD) is supplied.
  • a low level power supply voltage (ELVSS), which is a constant voltage common to the sub-pixel circuits, is supplied to the cathode 25 of the light emitting element ES.
  • the low level power supply voltage (ELVSS) that is a constant voltage is about ⁇ 4V
  • the high level power supply voltage (ELVDD) that is a constant voltage is about 5V
  • the initialization power supply voltage (Vini) that is a constant voltage is
  • the light emission control voltage (EM) is active (on), it is about -8V and when it is inactive (off), it is about 7V.
  • the scanning signal voltage (scan) is active (on) Is about -8V, about 7V when inactive (off), about 6V when the data signal voltage (date) is active (black display), and about 3V when inactive (white display).
  • the sub-pixel circuit includes an initialization transistor T1, a threshold voltage compensation transistor T2, a write control transistor T3, a drive transistor T4, and a power supply control transistor T5 formed in the TFT layer 4. And a light emission control transistor T6 and an anode charge discharge transistor T7.
  • the write control transistor T3 is connected to the scanning signal line GL [n] and the data line DL [m].
  • the potential signal corresponding to the display gradation is supplied from the data line DL [m] to the subpixel SP, and the light emission control line EM [n] is in the active period.
  • the light emitting element ES emits light at a luminance corresponding to the display gradation data.
  • the non-display area NA is provided with a plurality of lead wirings TW for supplying various voltages from the electronic circuit board to the display area DA via the terminal portion TS.
  • One end of the routing wiring TW is connected to each circuit in the electronic circuit board via the terminal portion TS, extends in the display area DA direction, and the other end is connected to various wirings and the like.
  • the lead wiring TW is a wiring including the wiring TWG of the first metal layer formed of the first metal layer.
  • the routing wiring TW is connected to each circuit of the electronic circuit board through the terminal portion TS by one end portion being connected to the terminal portion TS, and extends in the display area DA direction toward the other end portion. The other end is connected to various wirings.
  • the routing wiring TW includes the first wiring TWS and the wiring TWG of the first metal layer.
  • the first wiring TWS is a wiring formed in the same layer as the data line DL, is formed on the inorganic insulating film 20, and is drawn from the potential circuit substrate CB to just before the bent portion CL. Note that the first wiring TWS may be provided on the inorganic insulating film 20 on the display area DA side with respect to the bent portion CL.
  • the first metal layer wiring TWG is a wiring formed in the same layer as the gate electrode GE, is formed on the inorganic insulating film 16, and has one end formed on the inorganic insulating films 18 and 20.
  • the hole is connected to the first wiring TWS, crosses the bent portion CL by passing through the lower layer of the bent portion CL, and the other end is connected to various wirings through contact holes.
  • the wiring TWG of the first metal layer may be provided on the inorganic insulating film 16 closer to the display area DA than the bent portion CL.
  • the example shown in FIG. 4 represents the routing wiring TWD in which one end of the routing wiring TW is connected to the data driver via the terminal portion TS and the other end is connected to the data line DE. .
  • the routing wiring TWD supplies the data signal voltage supplied from the data driver to the data line DE.
  • the routing wiring TW is configured such that one end of the routing wiring TW is connected to the low-level power supply via the terminal portion TS and the other end is connected to the third conductive layer SM.
  • the routing wiring TWL supplies a low level power supply voltage (ELVSS) supplied from the low level power supply to the cathode 25 via the third conductive layer SM.
  • EVSS low level power supply voltage
  • the routing wiring TWH in which one end of the routing wiring TW is connected to the high-level power supply via the terminal portion TS and the other end is connected to the second conductive layer CM1 is shown.
  • the lead wiring TWH supplies the second conductive layer CM1 with a high level power supply voltage (ELVDD) supplied from a high level power supply.
  • EUVDD high level power supply voltage
  • one end of the routing wiring TW is connected to the high level power supply of the electronic circuit board via the terminal portion TS, and the other end is connected to the high level power supply line HL.
  • a lead wiring for supplying a high level power supply voltage (ELVDD) to the high level power supply line HL may be provided.
  • the first slit (slit) H1 and the second slit (slit) H2 are formed in the planarizing film 21 so as to surround at least a part of the outer periphery of the display area DA. Is formed.
  • the first slit H1 and the second slit H2 are grooves formed in the planarizing film 21.
  • the first slit (slit) H1 is a region between the planarization film 21 and the second frame-shaped bank Tb, and surrounds the outer periphery of the display region DA.
  • the second slit H2 is provided on the inner peripheral side of the first slit H1.
  • the second slit H2 surrounds three sides (for example, the first side DAa, the third side DAc, and the fourth side DAd) of the outer periphery of the display area DA, and the both end portions are separated from each other. Both end portions of the second slit H2 are separated from each other in a region between the second side DAb of the display region DA and the terminal portion TS. That is, a gap of the second slit H2 is provided in a region between the second side DAb of the display area DA and the terminal part TS.
  • first frame-shaped bank Ta may not be formed by the same process as the edge cover 23 but may be formed by the planarizing film 21.
  • a plurality of first slits H1 are formed, and a slit between the planarizing film 21 and the first frame-shaped bank Ta and a space between the second frame-shaped bank Ta and the second frame-shaped bank Tb. Including a slit.
  • the cathode 25 covering the display area DA extends to the non-display area NA, and the cathode 25 is also formed in the second slit H2.
  • the cathode 25 is also formed in the non-display area NA so that the edge does not overlap the first frame bank Ta.
  • a first conductive layer 22M that is the same layer as the anode 22 and is separated from the anode 22 is formed on the planarizing film 21.
  • the first conductive layer 22M connects the first slit and the second slit H2 by straddling the first slit H1 and the second slit H2, and also on the bottom surface and the side surface in the first slit H1 and the second slit H2, respectively. Is provided.
  • the first conductive layer 22M surrounds, for example, three sides (for example, the first side DAa, the third side DAc, and the fourth side DAd) of the outer periphery of the display area DA, and both end portions are separated from each other. Both end portions of the first conductive layer 22M are separated from each other in a region between the second side DAb of the display region DA and the electronic circuit board CB on which the source driver is disposed. That is, the gap of the first conductive layer 22M is provided in a region between the second side DAb of the display region DA and the terminal portion TS.
  • the third conductive layer SM is provided so as to overlap with at least a part of the first slit H1.
  • the third conductive layer SM is the same layer as the source electrode SE and the drain electrode DE, and is separated from the source electrode SE and the drain electrode DE.
  • the third conductive layer SM surrounds, for example, three sides (for example, the first side DAa, the third side DAc, and the fourth side DAd) of the outer periphery of the display area DA, and both end portions are separated from each other. Both end portions of the third conductive layer SM are separated from each other in a region between the second side DAb of the display region DA and the electronic circuit board CB on which the source driver is disposed. That is, the gap of the third conductive layer SM is provided in a region between the second side DAb of the display region DA and the electronic circuit board CB on which the source driver is disposed.
  • the first conductive layer 22M is electrically connected by overlapping the lower third conductive layer SM in the first slit H1. Further, the first conductive layer 22M is electrically connected by overlapping with the upper cathode 25 in the second slit H2. Further, one end of the first conductive layer 22M is electrically connected to the lead wiring TWL connected to the low-level power source provided on the electronic circuit board CB via a contact hole. FIG. 5).
  • the lower surface of the first conductive layer 22M that is the same layer as the first electrode and is separated from the first electrode, the inorganic insulating film 20 or the third slit comes into contact. Then, in at least one of the first slit H1 and the second slit H2, the first conductive layer 22M and the second conductive layer CM1 or the second conductive layer CM2 overlap with each other through the inorganic insulating film 20.
  • the plurality of lead wirings TW including the wiring TWG formed of the first metal layer and electrically connected to the wiring in the display area DA are formed in the inorganic insulating film in at least one of the first slit H1 and the second slit H2. 18 overlaps with the second conductive layer CM1 or the second conductive layer CM2.
  • the low level power supply voltage (ELVSS) supplied from the low level power supply is supplied to the third conductive layer SM through the lead wiring TWL, and the third conductive layer SM to the first conductive layer 22M in the first slit H1. Is supplied from the first conductive layer 22M to the cathode 25 in the second slit H2. Thereby, a low level power supply voltage (ELVSS) necessary for light emission of the light emitting element ES can be supplied to each sub-pixel circuit in the display area DA.
  • EVSS low level power supply voltage
  • the first conductive layer 22M surrounds the third conductive layer SM in the first slit H1 so as to surround three sides (for example, the first side DAa, the third side DAc, and the fourth side DAd) of the display area DA. It is in contact with the cathode 25 in the second slit H2.
  • the low level power supply voltage (ELVSS), which is a constant voltage, can be supplied uniformly in the plane of the display area DA.
  • various voltages for example, a high-level power supply voltage, a data signal voltage, etc.
  • EVSS low-level power supply voltage
  • the first conductive layer 22M is formed on the planarizing film 21 having a relatively large thickness.
  • the routing wiring TW intersects with the first conductive layer 22M, the influence of the capacitive load exerted by each of them (that is, the influence of the noise exerted by each other) is small.
  • the first conductive layer 22M is in the first slit H1 and Since the first slit H1 and the second slit H2 are provided on the bottom surfaces of the second slits H2, the first conductive layer 22M and the layer in which the routing wiring TW is formed (particularly the wiring TWG of the first metal layer). The distance to the layer in which is formed becomes close.
  • a second conductive layer CM1 that is the same layer as the capacitor electrode CE is provided so as to overlap the first slit H1 with the inorganic insulating film 20 interposed therebetween. It has been. Further, a second conductive layer CM2 that is the same layer as the capacitor electrode CE is provided so as to overlap the second slit H2 with the inorganic insulating film 20 interposed therebetween.
  • the second conductive layer CM1 is interposed between the first conductive layer 22M provided in the first slit H1 and the routing wiring TW provided in the lower layer of the first slit H1.
  • the second conductive layer CM2 is interposed between the first conductive layer 22M provided in the second slit H2 and the routing wiring TW provided in the lower layer of the second slit H2.
  • the routing wiring TW is provided so as to at least partially overlap with each of the first slit H1 and the second slit H2, the first conductive layer provided in each of the first slit H1 and the second slit H2. 22M (for example, low level power supply voltage (ELVSS)) and the wiring wiring TW voltage (for example, high level power supply voltage (ELVDD), data signal voltage, etc.) are different from each other.
  • the influence of the load can be shielded by the second conductive layers CM1 and CM2.
  • the display device 2 can provide the routing wiring TW so as to intersect the first slit H1 and the second slit H2. For this reason, according to the display device 2, the freedom degree of design of the routing wiring TW increases, there is no influence of noise, and a high quality image can be displayed.
  • the routing wiring TW is connected to the terminal portion TS at one end and includes the wiring TWG of the first metal layer. Therefore, both the first slit H1 and the second slit H2 or either one of them. Can be crossed. For this reason, the display device 2 has a high degree of freedom in wiring design.
  • the third conductive layer SM is wider than the first slit H1 and narrower than the second conductive layer CM1. Yes.
  • the scanning drivers SDR1 and SDR2 are provided in an area adjacent to the display area DA in the non-display area NA.
  • the scanning drivers SDR1 and SDR2 are provided between the display area DA and the first slit H1.
  • the scan driver SDR1 is provided so as to extend along the first side DAa of the display area DA
  • the scan driver SDR2 is provided so as to extend along the third side DAc of the display area DA.
  • a plurality of scanning signal lines GL and a plurality of light emission control lines EM are connected to each of the scanning drivers SDR1 and SDR2.
  • a plurality of scanning signal lines GL and a plurality of light emission controls provided in the display area DA from both sides (the first side DAa side and the third side DAc side) of the display area DA by the scanning drivers SDR 1 and SDR 2. Controls driving of the line EM.
  • the scanning drivers SDR1 and SDR2 are provided across the second slit H2. That is, each of the scanning drivers SDR1 and SDR2 is provided so as to overlap the second slit H2.
  • the scan drivers SDR1 and SDR2 include a first driver transistor DRTr1 and a plurality of second driver transistors DRTr2 manufactured by the same manufacturing process as the thin film transistor Tr included in the TFT layer 4.
  • the first driver transistor DRTr1 and the second driver transistor DRTr2 each include a semiconductor film 15, a gate electrode GE, a source electrode SE, and a drain electrode DE.
  • the first driver transistor DRTr1 is provided along the extending direction of the second slit H2 on the outer side of the second slit H2 which is far from the display area DA.
  • the second driver transistor DRTr2 is provided side by side along the extending direction of the second slit H2 inside the second slit H2 on the side close to the display area DA.
  • the scan drivers SDR1 and SDR2 further have a driver wiring DRW that is the same layer as the gate electrode GE and is a wiring separated from the gate electrode GE.
  • the driver wiring DRW is a lower layer of the second slit H2, and extends so as to intersect the second slit H2 and the second conductive layer CM2.
  • One end portion of the driver wiring DRW is connected to the drain electrode DE of the first driver transistor DRTr1 through a contact hole provided in the inorganic insulating films 18 and 20, and the other end portion of the driver wiring DRW is inorganic insulating.
  • the contact hole provided in the films 18 and 20 is connected to the source electrode SE of the second driver transistor DRTr2.
  • the second conductive layer CM2 is provided in the lower layer of the second slit H2, for example, a low level power supply voltage (ELVSS) is applied to the first conductive layer 22M provided in the second slit H2. Even if it does not receive noise from the voltage of the first conductive layer 22M and does not give noise to the voltage of the first conductive layer 22M, the first driver transistor DRTr1 and the second driver via the driver wiring DRW.
  • the transistors DRTr2 can be electrically connected to drive each other.
  • the scanning drivers SDR1 and SDR2 have been described as those who control the driving of the plurality of scanning signal lines GL and the plurality of light emission control lines EM, any one of the plurality of scanning signal lines GL and the plurality of light emission control lines EM has been described. It may be a driver that controls driving of only one side. Further, only one of the scan driver SDR1 and the scan driver SDR2 may be provided.
  • routing wiring TW and the driver wiring DRW overlap with the first conductive layer 22M to which the low-level power supply voltage (ELVSS) is supplied is shown.
  • the routing wiring TW and the driver wiring DRW are, for example, ,
  • Other constant voltages for example, a high-level power supply voltage (ELVDD) or an initialization power supply voltage (Vini) may be overlapped with a member.
  • the second conductive layers CM1 and CM2 may be supplied with a high level power supply voltage (ELVDD).
  • the second conductive layers CM1 and CM2 have one end of the routing wiring TW through the routing wiring TWH connected to the high-level power supply via the terminal portion TS and the contact hole provided in the inorganic insulating film 20.
  • FIG. 6 shows an example in which the second conductive layer CM1 is connected to the lead wiring TWH.
  • the second conductive layer CM2 is connected to the lead wiring TWH.
  • the high-level power supply line HL in the display area DA is extended from the display area DA to the non-display area NA across the fourth side DAd of the display area DA to overlap the second conductive layers CM1 and CM2. Then, the second conductive layers CM1 and CM2 are connected to the high-level power supply line HL extended to the non-display area NA through a contact hole provided in the inorganic insulating film 20, so that the second conductive layers CM1 and CM2 are connected.
  • a high level power supply voltage (ELVDD) may be supplied to CM2.
  • the routing wiring TW to which the data signal voltage is applied (that is, the routing wiring TW connected to the data driver) is crossed with the second conductive layers CM1 and CM2 connected to the routing wiring TWH.
  • An example of the data signal voltage is about 3 V (for example, when the light emitting element emits white light) to 6 V (for example, when the light emitting element emits black light), and an example of the high-level power supply voltage is about 5 V.
  • the data signal voltage and the high level power supply voltage are relatively close to each other. For this reason, it is possible to more reliably suppress the influence of noise between the second conductive layers CM1 and CM2 and the routing wiring TW that intersects the second conductive layers CM1 and CM2.
  • the second conductive layers CM1 and CM2 may be supplied with other constant voltages (for example, a high level power supply voltage (ELVDD) or an initialization power supply voltage (Vini)). Further, the second conductive layers CM1 and CM2 may be in an electrically floating state without being supplied with a voltage.
  • ELVDD high level power supply voltage
  • Vini initialization power supply voltage
  • the second conductive layer CM2 surrounds the three sides of the display area DA. For this reason, when the high-level power supply voltage is supplied to the second conductive layer CM2, the end (terminal portion TS) of the high-level power supply line ELVDD provided in the display area DA on the side close to the fourth side DAd.
  • the end portion on the far side from the display area DA extends from the display area DA to the non-display area NA, and may be connected to the second conductive layer CM2.
  • the high level power supply line ELVDD in the display area DA can be made more uniform at a constant voltage. As a result, it is possible to obtain the display device 2 capable of displaying a higher quality image.
  • the plurality of data lines DL provided in the display area DA have data connected to the lead wiring TWD, which is the lead wiring TW whose end near the terminal portion TS is connected to the data driver.
  • the line DL and the data line DL connected to the lead wiring TWD, which is the lead wiring TW connected to the data driver, at the end far from the terminal part TS among the both ends may be included.
  • the data signal voltage can be supplied from both to the plurality of data lines DL provided in the display area DA.
  • routing wiring TWD connected to the end of the data line DL farther from the terminal portion TS is routed to be connected to the end of the data line DL closer to the terminal TS.
  • a wiring branched from the wiring TWD may be used, or a wiring connected to the data driver may be used.
  • the design flexibility of the routing wiring TW is high, and the data signal line located in a region away from the data driver from the data driver. Wiring can be routed to the end of the DL.
  • the data signal voltage may be input from only one side of the data DL by connecting only the end portion closer to the terminal portion TS among the both end portions to the routing wiring TWD.
  • FIG. 8 is a plan view illustrating the configuration of the display device 2A according to the second embodiment.
  • the display device 2A has a deformed portion 2e on the third side DAc of the display area DA.
  • the deformed portion 2e has a shape (notched shape) that is recessed from the third side DAc toward the center of the display area DA.
  • the external shape of the display device 2 is also an irregular shape (a shape recessed toward the center) along the deformed portion 2e along the third side DAc, and is between the third side DAc and the external shape of the display device 2.
  • the first slit H1 and the second slit H2 are also irregularly shaped along the deformed portion 2e of the third side DAc.
  • the second conductive layers CM1 and CM2 have irregular shapes in the irregularly shaped portions of the first slit H1 and the second slit H2 in accordance with the irregular shapes of the first slit H1 and the second slit H2.
  • some of the scanning signal lines GL and the plurality of light emission control lines EM are formed in the deformed portion 2e of the display area DA. Outside the display area DA, it has a curved shape to match the deformed portion 2e of the display area DA.
  • the partial scanning signal lines GL and the plurality of light emission control lines EM extend from the scanning driver SDR1 or the scanning driver SDR2 into the display area DA, extend outside the display area DA in the deformed portion 2e of the display area DA, and 2 crosses the second slit H2 and the second conductive layer CM2 through the lower layer of the slit H2, crosses the first slit H1 and the second conductive layer CM1 through the lower layer of the first slit H1, and the first slit H1 It curves toward the center of the display area DA along the deformed shape portion.
  • the part of the scanning signal lines GL and the plurality of light emission control lines EM again cross the first slit H1 and the second conductive layer CM1 through the lower layer of the first slit H1, and the second slit H2.
  • Crosses the second slit H2 and the second conductive layer CM2 through the lower layer extends into the display area DA at the deformed portion 2e of the display area DA, and extends toward the scan driver SDR2 or the scan driver SDR1.
  • the first slit is provided.
  • H1 and the second slit H2 can intersect with the scanning signal line GL and the light emission control line EM.
  • a demultiplexer may be provided along two sides of the display area.
  • FIG. 9 is a plan view showing the configuration of the display device 2B according to the third embodiment.
  • selection output circuits 42a and 42b are provided in the non-display area NA.
  • the selection output circuit 42a is provided extending along the second side DAb of the display area DA.
  • the selection output circuit 42b is provided extending along the fourth side DAd of the display area DA.
  • the selection output circuits 42a and 42b have the same circuit. When the selection output circuits 42a and 42b are not distinguished from each other, the selection output circuits 42a and 42b are collectively referred to as a selection output circuit 42.
  • FIG. 10 is a diagram illustrating an example of the configuration of the selection output circuit 42.
  • the selection output circuit 42 includes a plurality of demultiplexers 421, 422, 423,. Each of the demultiplexers 421, 422, 423,... Bundles a plurality of data signal lines DL provided in the display area DA into one data signal main line di.
  • the demultiplexers 421, 422, 423,... Bundle two adjacent data signal lines DL into one data signal trunk line di, such as for each of RG, BR, and GB.
  • the demultiplexer 421 includes data signal lines DL1 and DL2 branched from the data signal main line d1 (di), a demultiplexer transistor DMTr1 provided on the data signal line DL1, and a demultiplexer transistor DMTr2 provided on the data signal line DL2.
  • the demultiplexer 422 includes data signal lines DL3 and DL4 branched from the data signal trunk line d2 (di), a demultiplexer transistor DMTr3 provided in the data signal line DL2, and a demultiplexer transistor DMTr4 provided in the data signal line DL4.
  • the demultiplexer 423 includes data signal lines DL5 and DL6 branched from the data signal main line d3 (di), a demultiplexer transistor DMTr5 provided in the data signal line DL5, and a demultiplexer transistor DMTr6 provided in the data signal line DL6. Have The same applies to the other demultiplexers.
  • the control signal line ASW1 is connected in common to the demultiplexer transistors DMTr1, DMTr3, DMTr5,... Provided on one of the data signal lines.
  • a control signal line ASW2 is commonly connected to the demultiplexer transistors DMTr2, DMTr4, DMTr6,... Provided on the other data signal line among the data signal lines.
  • the control signals (ASW) from the control signal lines ASW1 and ASW2 are switched on and off of the demultiplexer transistors DMTr1, DMTr3, DMTr5... And the demultiplexer transistors DMTr2, DMTr4, DMTr6.
  • the data signal lines DL1, DL3, DL5... And the data signal lines DL2, DL4, DL6 are switched on and off.
  • the selection output circuit 42 may include a plurality of demultiplexers shown in FIG.
  • FIG. 11 is a diagram illustrating another example of the configuration of the selection output circuit in the display device according to the third embodiment.
  • the demultiplexer 421 includes data signal lines DL1, DL2, and DL3 branched from the data signal trunk line d1 (di), a demultiplexer transistor DMTr1 provided on the data signal line DL1, and a demultiplexer transistor provided on the data signal line DL2. DMTr2 and a demultiplexer transistor DMTr3 provided on the data signal line DL3.
  • the demultiplexer 422 includes data signal lines DL4, DL5, DL6 branched from the data signal main line d2 (di), a demultiplexer transistor DMTr4 provided in the data signal line DL4, and a demultiplexer transistor provided in the data signal line DL5. DMTr5 and a demultiplexer transistor DMTr6 provided on the data signal line DL6. The same applies to the other demultiplexers.
  • the control signal line ASW1 is common to the demultiplexer transistors DMTr1, DMTr4,... Provided in the data signal lines DL1, DL4,... Connected to the light emitting elements of the same color (for example, red) among the data signal lines. It is connected.
  • the control signal line ASW2 is common to the demultiplexer transistors DMTr2, DMTr5,... Provided on the data signal lines DL2, DL5,... Connected to other light emitting elements of the same color (for example, green) among the data signal lines. It is connected.
  • the control signal line ASW3 is common to the demultiplexer transistors DMTr3, DMTr6... Provided in the data signal lines DL3, DL6... Connected to other light emitting elements of the same color (for example, blue) among the data signal lines. It is connected.
  • the supply of the data signal voltage supplied from the signal trunk line di to each light emitting element is switched on and off.
  • a second routing wiring TWD2 for supplying a data signal voltage to the provided data signal trunk line di is provided.
  • One end portion of the first routing wiring TWD1 is connected to the data driver via the terminal portion TS, and the other end portion is electrically connected to the data signal main line di provided in the selection output circuit 42a. Yes.
  • the second routing wiring TWD2 intersects at least one of the first slit H1 and the second slit H2, and is electrically connected to the data line DL in the display area DA.
  • the second routing wiring TWD2 branches from the first routing wiring TWD1 by being connected to the first routing wiring TWD1, and extends the non-display area NA along the first side DAa or the third side DAc of the display area DA.
  • the other end is electrically connected to the data signal main line di provided in the selection output circuit 42a.
  • the first routing wiring TWD1 and the second routing wiring TWD2 are routed by the first wiring TWS and the wiring TWG of the first metal layer.
  • the first routing wiring TWD1 and the second routing wiring TWD2 can be provided in at least one lower layer of the first slit H1 and the second slit H2. For this reason, even if the selection output circuit 42a is provided so as to face the first side DAa of the display area DA, and the selection output circuit 42b is also provided so as to face the fourth side DAd of the display area DA, noise can be reduced. The influence can be suppressed, and the first routing wiring TWD1 and the second routing wiring TWD2 can be provided.
  • FIG. 12 is a cross-sectional view of the display device 2 according to the fourth embodiment.
  • the display device 2 of the present embodiment is the third of the configuration of the display device 2 (FIG. 2) described in the first embodiment, facing the second side DAb on the terminal portion TS side in the display area DA, in plan view.
  • a fourth conductive layer 22M4 (corresponding to the first conductive layer 22M of the first embodiment) formed of the same layer and the same material as the first electrode 22, and a second metal layer
  • the formed fifth conductive layer SM5 (corresponding to the second conductive layer SM of the first embodiment) and the sixth conductive layer CM6 formed of the third metal layer (corresponding to the third conductive layer CM1 of the first embodiment) Is a configuration formed in an island shape.
  • the fourth conductive layer 22M4, the fifth conductive layer SM5, and the sixth conductive layer CM6 are provided between the display area DA and the terminal portion TS, and the fourth conductive layer 22M4 is the first conductive layer.
  • the fifth conductive layer SM5 is not connected to the second conductive layer SM, and the sixth conductive layer CM6 is not connected to the third conductive layer CM1.
  • the fourth conductive layer 22M4 is provided so as to straddle the first slit H1, and is in contact with the sixth conductive layer CM6 exposed in the first slit H1.
  • the sixth conductive layer CM6 is separated from the third conductive layer SM, and is inputted with a high level power supply voltage (constant voltage) and is electrically connected to the high level power supply line HL in the display area DA. In other words, at least one end of the high-level power supply line HL in the display area DA is connected to the sixth conductive layer CM6.
  • the sixth conductive layer CM6 functions as a main wiring of the high level power supply line HL in the display area DA.
  • the sixth conductive layer CM6 overlaps with the fifth conductive layer SM5 via the inorganic insulating film 20.
  • the fifth conductive layer SM5 inputs a constant voltage having a small voltage difference from the data signal input to the data line DL, for example, a high level power supply voltage. However, even if the same high level power supply voltage as that of the sixth conductive layer CM6 is input to the fifth conductive layer SM5, the fifth conductive layer SM5 is not electrically connected to the high level power supply line HL.
  • the lead wiring TW electrically connected to the data line DL is overlapped via the inorganic insulating film 18.
  • the routing wiring TW extends from the terminal portion TS, and the first slit H1, the fourth conductive layer 22M4, the fifth conductive layer SM5, and the sixth conductive layer CM6 are extended by the wiring TWG of the first metal layer. And is connected to the data line DL through a contact hole provided in the inorganic insulating films 18 and 20.
  • the fluctuation of the high-level power supply voltage of the sixth conductive layer CM6 due to the data signal of the data line DL can be suppressed, and a high-quality image can be displayed without being affected by noise.
  • the display (display device) according to the first to third embodiments is not particularly limited as long as it is a display panel including a display element.
  • the display element is a display element whose luminance and transmittance are controlled by current.
  • an organic EL (Electro Luminescence) having an OLED (Organic Light Emitting Diode) is used.
  • a display, or an EL display QLED (Quantum dot Light Emitting Diode) such as an inorganic EL display provided with an inorganic light emitting diode, or the like.
  • a display device includes a display region including a plurality of subpixels in which a subpixel circuit including a transistor is formed, a non-display region that is a subpixel non-forming region around the display region, and A first metal layer including a lower electrode included in the sub-pixel circuit, a first inorganic insulating film formed in an upper layer of the first metal layer, and A second metal layer that is formed on the first inorganic insulating film and includes an electrode higher than the first metal layer among the electrodes included in the sub-pixel circuit, and is formed on the second metal layer.
  • a second inorganic insulating film a third metal layer formed on an upper layer of the second inorganic insulating film and including an electrode above the second metal layer among the electrodes included in the sub-pixel circuit; and the third A planarization film formed on the metal layer;
  • a light emitting element including a first electrode and a second electrode formed on the planarizing film and having a light emitting layer interposed therebetween, wherein the first electrode has an island shape for each of the sub-pixels.
  • the second electrode is formed across the plurality of sub-pixels, and a slit surrounding at least a part of the outer periphery of the display region is formed in the planarizing film in the non-display region.
  • the lower surface of the first conductive layer which is the same layer as the first electrode and separated from the first electrode, and the third conductive layer formed of the third metal layer or the first conductive layer
  • Two inorganic insulating films are in contact, and in the slit, the first conductive layer and the second conductive layer formed of the second metal layer overlap with each other via the second inorganic insulating film, and Wiring for the display area, including wiring formed of the first metal layer
  • a plurality of lead wires are provided to electrically connect said lead wires, in the slit, characterized in that via the first inorganic insulating film which overlaps with the second conductive layer.
  • the display device is the display device according to aspect 1, in which the non-display area includes a first frame bank that surrounds the outer periphery of the display area, and a first frame that surrounds the outside of the first frame bank.
  • a two-frame bank may be provided, the slit may include a first slit, and the first slit may be provided between the planarizing film and the second frame-shaped bank.
  • the first conductive layer and the third conductive layer may be in contact with each other in the first slit.
  • the display device further includes a sealing layer that covers the entire display region in the aspect 2, and the sealing layer includes a first inorganic layer and an upper layer of the first inorganic layer. And an organic layer formed on the organic layer and a second inorganic layer formed on the organic layer, and an edge of the organic layer may overlap the first frame-shaped bank or the second frame-shaped bank.
  • a display device is the display device according to aspect 2, in which the slit includes a second slit, and the second slit is provided on an inner peripheral side of the first slit. A part of the outer periphery may be surrounded and the two end portions may be separated.
  • the first conductive layer extends over the first slit and the second slit, and extends along three sides of the outer periphery of the display region. May be.
  • a plurality of the second conductive layers may be formed so as to overlap with the lower layers of the first slit and the second slit, respectively.
  • the display device according to aspect 8 of the present invention is the display device according to aspects 5 to 7, wherein the first conductive layer, the second electrode, the second electrode, and the second conductive layer are formed in the second slit. You may electrically connect through a 1st conductive layer.
  • the display device is the display device according to any of aspects 5 to 8, wherein the display region intersects the data signal line with a plurality of data signal lines for supplying data signals to the sub-pixels.
  • a plurality of gate lines and a plurality of light emission control lines for scanning the sub-pixels are provided, and extend along one side of the display area between the display area of the non-display area and the first slit.
  • a scan driver for controlling driving of at least one of the plurality of gate lines and the plurality of light emission control lines may be provided.
  • the display device according to aspect 10 of the present invention is the display device according to aspect 9, wherein the scan driver is provided across the second slit, and is provided on the outer side that is farther from the display area than the second slit.
  • a first driver transistor, and a second driver transistor which is a transistor provided on the inner side closer to the display area than the second slit, and includes the first driver transistor,
  • the two-driver transistor is a wiring in the same layer as the routing wiring and may be connected by a driver wiring crossing the second slit.
  • a display device includes, in the above aspects 1 to 11, the non-display area includes a plurality of demultiplexers that bundle a plurality of data signal lines provided in the display area into one data signal main line.
  • the selection output circuit may be provided along a side extending in a direction intersecting the data signal line in the display area.
  • a display device is the display device according to aspect 11, wherein the selection output circuit includes a first selection output circuit and a second selection output circuit, and the first selection output circuit includes the display region.
  • the second selection output circuit may be provided along the other side of the mutually opposing sides of the display area.
  • the second selection output circuit may be provided along one of the opposing sides.
  • the display device is the display device according to aspect 12, wherein a data driver that controls driving of the data signal line is provided in the non-display area, and the routing wiring is electrically connected to the data driver.
  • a first routing line and a second routing line connected to each other, wherein the first routing line is electrically connected to the data signal trunk line of the demultiplexer included in the first selection output circuit, and the second routing line
  • the wiring may be electrically connected to the data signal trunk line of the demultiplexer included in the second selection output circuit.
  • a constant voltage may be supplied to the second conductive layer.
  • a display device is the display device according to any one of the above aspects 1 to 14, wherein a plurality of high-level power supply voltages that are constant voltages supplied in common to the sub-pixel circuits are supplied to the display area.
  • the high-level power supply line may be provided, and the high-level power supply voltage may be supplied to the second conductive layer.
  • the display device according to aspect 16 of the present invention is the display device according to aspect 15, wherein each of the plurality of high-level power supply lines is electrically connected to the second conductive layer at least one end of both ends. Good.
  • the display device is the display device according to aspect 2 or 3, wherein a plurality of high-level power supply voltages that are constant voltages supplied to the sub-pixel circuits are supplied to the display area.
  • High-level power supply lines are provided, and the first conductive layer, the second conductive layer, and the third conductive layer are island-like in the first slit on the terminal portion side provided in the non-display area.
  • the third conductive layer is supplied with the high-level power supply voltage, and at least one end of both ends is electrically connected to the second conductive layer; A constant voltage may be supplied to the second conductive layer.
  • At least a part of the plurality of data signal lines provided in the display area includes one end portion of both end portions, the routing wiring, and the like. Are electrically connected, and a data signal may be input through the routing wiring.

Abstract

非表示領域（ＤＡ）の平坦化膜（２１）に形成された第１スリット（Ｈ１）及び第２スリット（Ｈ２）を介して、アノード（２２）に同層の第１導電層（２２Ｍ）が、ソース電極（ＳＥ）に同層の第３導電層（ＳＭ）及びカソード（２５）と接続され、第１スリット（Ｈ１）及び第２スリット（Ｈ２）に重なって容量電極（ＣＥ）に同層の第２導電層ＣＭ１・ＣＭ２が設けられている。

Description

表示デバイス
　本発明は表示デバイスに関する。
　特許文献１には、ＯＬＥＤ（有機発光ダイオード）のアノード（画素電極）の下側に平坦化膜を設け、このアノードとＴＦＴのドレイン電極とを、平坦化膜に形成したコンタクトホールを介して接続する構成が開示されている。
日本国公開特許公報「特開２０１０－１６１０５８号公報（２０１０年７月２２日公開）」
　特許文献１の構成では、ＯＬＥＤ（有機発光ダイオード）のカソードに定電圧を供給すため、平坦化膜にスリットを設けて、平坦化膜の下層の導電層を、スリットを介してカソードに接続する必要がある。しかし、平坦化膜に設けたスリット部分では、カソード又は導電層と、当該導電層のさらに下層に設けられた引き回し配線との距離が近くなる。この引き回し配線には、カソードに供給される定電圧とは異なる電圧が供給されているため、それぞれを重ねると、電圧が異なることに起因して、互いに容量負荷の影響を及ぼすという問題がある。
　上記の課題を解決するために、本発明の一態様に係る表示デバイスは、トランジスタを含むサブ画素回路が形成されたサブ画素を複数含む表示領域と、当該表示領域の周囲であってサブ画素の非形成領域である非表示領域とを有する表示デバイスであって、上記表示領域において、上記サブ画素回路に含まれる下層の電極を含む第１金属層と、上記第１金属層の上層に形成された第１無機絶縁膜と、上記第１無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第１金属層よりも上層の電極を含む第２金属層と、上記第２金属層の上層に形成された第２無機絶縁膜と、上記第２無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第２金属層よりも上層の電極を含む第３金属層と、上記第３金属層の上層に形成された平坦化膜と、上記平坦化膜の上層に形成され、発光層を間に介在させた第１電極及び第２電極を含む発光素子と、が形成されており、上記第１電極は、上記サブ画素毎に島状に形成されており、上記第２電極は上記複数のサブ画素に跨って形成されており、上記非表示領域において、上記平坦化膜に、上記表示領域の外周の少なくとも一部を囲むスリットが形成されており、上記スリットにおいて、上記第１電極と同層であり当該第１電極とは分離された第１導電層の下面と、上記第３金属層で形成された第３導電層又は上記第２無機絶縁膜とが接触し、上記スリットにおいて、上記第１導電層と、上記第２金属層で形成された第２導電層とが上記第２無機絶縁膜を介して重畳し、さらに、上記第１金属層で形成された配線を含み、上記表示領域の配線と電気的に接続する複数の引き回し配線が設けられており、上記引き回し配線は、上記スリットにおいて、上記第１無機絶縁膜を介して上記第２導電層と重畳することを特徴とする。
　本発明の一態様によれば、上記スリット内に設けられている第１導電層の電圧と、上記引き回し配線の電圧とが異なることに起因する、それぞれへの容量負荷の影響を、上記第２導電層により遮蔽することができる。これにより、上記表示デバイスは、引き回し配線の設計の自由度が増し、ノイズの影響がなく、高品質な画像を表示することができる。
実施形態１の表示デバイスの製造方法を表すフローチャートである。 実施形態１の表示デバイスの平面図である。 図２に示すＡ‐Ａ’線断面図である。 図２に示すＢ‐Ｂ’線断面図である。 図２に示すＣ‐Ｃ’線断面図である。 図２に示すＤ‐Ｄ’線断面図である。 実施形態１の表示デバイスにおける表示領域に配置されたサブ画素回路の構成を表す図である。 実施形態２の表示デバイスの平面図である。 実施形態３に係る表示デバイスの構成を表す平面図である。 実施形態３に係る表示デバイスにおける選択出力回路の構成の一例を示す図である。 実施形態３に係る表示デバイスにおける選択出力回路の構成の他の一例を示す図である。 実施形態４に係る表示デバイスの断面図である。
　〔実施形態１〕
　（表示デバイスの概略）
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１は、実施形態１の表示デバイスの製造方法を表すフローチャートである。図２は実施形態１の表示デバイスの平面図である。図３は、図１に示すＡ‐Ａ’線断面図である。図４は図２に示すＢ‐Ｂ’線断面図である。図５は図２に示すＣ‐Ｃ’線断面図である。図６は図２に示すＤ‐Ｄ’線断面図である。
　フレキシブルな表示デバイスを製造する場合、図１～６に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルムを貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示領域ＤＡよりも外側である非表示領域ＮＡ（額縁領域）の一部である端部に形成された端子部ＴＳに電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１１）。次いで、縁折り加工（図１の折り曲げ部ＣＬを１８０度折り曲げる加工）を施し、表示デバイス２とする（ステップＳ１２）。次いで、断線検査を行い、断線があれば修正を行う（ステップＳ１３）。なお、ステップＳ１～Ｓ１３は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥ、走査信号線ＧＬ及び発光制御線ＥＭと、ゲート電極ＧＥおよび走査信号線ＧＬよりも上層の無機絶縁膜（第１無機絶縁膜）１８と、無機絶縁膜１８よりも上層の容量電極ＣＥと、容量電極ＣＥよりも上層の無機絶縁膜（第２無機絶縁膜）２０と、無機絶縁膜２０よりも上層の、ソース電極ＳＥ、ドレイン電極ＤＥ、データ線ＤＬ及びハイレベル電源線ＨＬよりも上層の平坦化膜２１とを含む。
　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成される。半導体膜１５、ゲート電極ＧＥ、ソース電極ＳＥ及びドレイン電極ＤＥを含むように薄膜トランジスタ（ＴＦＴ）Ｔｒが構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極（第１金属層）ＧＥ、走査信号線ＧＬ、発光制御線ＥＭ、容量電極（第２金属層）ＣＥ、ソース電極（第３金属層）ＳＥ、ドレイン電極（第３金属層）ＤＥ、データ線ＤＬ及びハイレベル電源配線ＨＬは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。
　図２のＴＦＴ層４には、一層の半導体層および三層の金属層（第１電極層、第２電極層及び第３電極層）が含まれる。
　ゲート電極（第１金属層）ＧＥは、サブ画素回路に含まれる下層の電極である。容量電極（第２金属層）ＣＥは、サブ画素回路に含まれる電極のうちゲート電極ＧＥよりも上層の電極である。ソース電極（第３金属層）ＳＥ及びドレイン電極（第３金属層）ＤＥは、サブ画素回路に含まれる電極のうち容量電極ＣＥよりも上層の電極である。
　ゲート電極ＧＥ及び走査信号線ＧＬは、同一のプロセスで（同層にかつ同材料で）形成される第１金属層である。
　容量電極ＣＥが形成される金属層は、容量電極ＣＥと同一のプロセスで（同層にかつ同材料で）形成される第２金属層である。
　ソース電極ＳＥ、ドレイン電極ＤＥ、データ線ＤＬ、ハイレベル電源線ＨＬは、同一のプロセスで（同層にかつ同材料で）形成される第３金属層である。
　なお、ハイレベル電源線ＨＬは、表示領域ＤＡを行列方向に交差するように設けて無機絶縁膜１８・２０に設けたコンタクトホールを介して表示領域ＤＡ外で接続してもよい。この場合、例えば、列方向（又は行方向）に延伸するハイレベル電源線ＨＬは第３金属層で形成し、行方向（又は列方向）に延伸するハイレベル電源線ＨＬは第２金属層（容量電極ＣＥと同一材料及び同層の金属層）で形成してもよい。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード（第１電極、陽極）２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード（第２電極、陰極）２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ＳＰごとに、島状のアノード２２及びＥＬ層２４と、サブ画素ＳＰに跨った共通層であるカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳを制御するサブ画素回路（後述する）がＴＦＴ層４に形成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ＳＰごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素ＳＰに対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素ＳＰに対応）を形成することができる。
　アノード２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　表示領域ＤＡの４辺のうち、走査信号線ＧＬが並ぶ方向に平行な両辺（すなわちデータ線ＤＥの延伸方向に平行な辺）を第１辺ＤＡａ及び第３辺ＤＡｃと称する。図２における紙面上側が第１辺ＤＡａであり、下側が第３辺ＤＡｃである。表示領域ＤＡの４辺のうち、データ線ＤＬが並ぶ方向に平行な両辺（すなわち走査信号線ＧＬの延伸方向に平行な辺）を第２辺ＤＡｃ及び第４辺ＤＡｄと称する。図２における紙面右側が第２辺ＤＡｂであり、左側が第４辺ＤＡｄである。第２辺ＤＡｂは、表示領域ＤＡの互いに対向する両辺のうち端子部ＴＳに近い側の辺であり、第４辺ＤＡｄは、表示領域ＤＡの互いに対向する両辺のうち端子部ＴＳから遠い側の辺である。
　非表示領域ＮＡには、有機バッファ膜２７のエッジを規定する第１枠状バンクＴａ及び第２枠状バンクＴｂが形成されている。第１枠状バンクＴａと、第２枠状バンクＴｂとは、それぞれ、表示領域ＤＡを一周囲んでいる。第１枠状バンクＴａは有機バッファ膜２７をインクジェット法にて塗布する際の液止めとして機能する。第２枠状バンクＴｂは第１枠状バンクＴａの外側を囲んでおり、予備の液止めとして機能する。第２枠状バンクＴｂの下部は平坦化膜２１で構成されている。第２枠状バンクＴｂの上部２３ｂ及び第１枠状バンクＴａは、エッジカバー２３と同層であり、エッジカバー２３と同一工程及び同一材料により構成することができる。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域ＮＡに設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　端子部ＴＳに搭載される電子回路基板は、表示デバイス２の一辺に沿って延伸し、ハイレベル電源電圧（ＥＬＶＤＤ）を生成するハイレベル電源、ローレベル電源電圧（ＥＬＶＳＳ）を生成するローレベル電源、データ線ＤＬの駆動を制御するデータドライバ等が形成されている。電子回路基板は、非表示領域ＮＡにおける表示デバイス２の外形の一辺に沿って延伸するように設けられている。端子部ＴＳは、電子回路基板の各種回路から入力された各種信号を、端子部ＴＳに接続された引き回し配線ＴＷに伝達する。これにより端子部ＴＳに接続された引き回し配線ＴＷは、表示領域ＤＡに各種の信号を伝達する。
　また、非表示領域ＮＡにおける、表示表域ＤＡの第１辺ＤＡａ及び第３辺ＤＡｃに対向する領域に走査ドライバＳＤＲ１・ＳＤＲ２が設けられている。走査ドライバＳＤＲ１・ＳＤＲ２は、走査信号線ＧＬ及び発光制御線ＥＭの駆動を制御する。
　以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　（サブ画素回路の構成）
　図７は、表示領域ＤＡに配置されたサブ画素回路の構成を表す図である。図７では、ｍ列ｎ行に対応するサブ画素回路の構成を示している。なお、ここで説明するサブ画素回路の構成は一例であって、他の構成を採用することもできる。
　図２及び図７に示すように、表示領域ＤＡには、列方向に伸びるデータ線ＤＬ［ｍ］及びハイレベル電源線ＥＬＶＤＤと、列方向に交差する行方向に伸びる、走査信号線ＧＬ［ｎ－１］・ＧＬ［ｎ］、発光制御線ＥＭ［ｎ］と、初期化電源線Ｖｉｎｉ［ｎ］が設けられている。発光制御線ＥＭ［ｎ］は、走査信号線ＧＬ［ｎ］と１対１で対応するように設けられている。
　ハイレベル電源線ＥＬＶＤＤは、データ線ＤＬ［ｍ］に１対１で対応するように設けられていてもよいし、複数のデータ線ＤＬ［ｍ］毎に設けられていてもよい。ハイレベル電源線ＥＬＶＤＤは、表示領域ＤＡにおける各サブ画素回路に共通の定電圧であるハイレベル電源電圧（ＥＬＶＤＤ）を供給する。
　コンデンサＣ１は、容量電極ＣＥ及び走査信号線ＧＬにより構成され（図３）、この容量電極ＣＥと走査信号線ＧＬとが重なっている部分において、サブ画素回路の動作に必要な容量を蓄積する。容量電極ＣＥはハイレベル電源線ＥＬＶＤＤと接続されることで、ハイレベル電源電圧（ＥＬＶＤＤ）が供給される。
　発光素子ＥＳのカソード２５には、各サブ画素回路に共通の定電圧であるローレベル電源電圧（ＥＬＶＳＳ）が供給される。
　一例として、定電圧であるローレベル電源電圧（ＥＬＶＳＳ）は－４Ｖ程度であり、定電圧であるハイレベル電源電圧（ＥＬＶＤＤ）は５Ｖ程度であり、定電圧である初期化電源電圧（Ｖｉｎｉ）は－５Ｖ程度であり、発光制御電圧（ＥＭ）のアクティブ時（オン時）は－８Ｖ程度で非アクティブ時（オフ時）は７Ｖ程度であり、走査信号電圧（ｓｃａｎ）のアクティブ時（オン時）は－８Ｖ程度で非アクティブ時（オフ時）は７Ｖ程度であり、データ信号電圧（ｄａｔｅ）のアクティブ時（黒表示時）は６Ｖ程度で非アクティブ時（白表示時）は３Ｖ程度である。
　また、図７に示す一例ではサブ画素回路は、ＴＦＴ層４に形成される、初期化トランジスタＴ１と、閾値電圧補償トランジスタＴ２と、書き込み制御トランジスタＴ３と、駆動トランジスタＴ４と、電源供給制御トランジスタＴ５と、発光制御トランジスタＴ６と、陽極電荷ディスチャージトランジスタＴ７とを有する。書き込み制御トランジスタＴ３が、走査信号線ＧＬ［ｎ］及びデータ線ＤＬ［ｍ］に接続されている。
　そして、走査信号線ＧＬ［ｎ］がアクティブとなる期間にデータ線ＤＬ［ｍ］からサブ画素ＳＰに表示階調に応じた電位信号が供給され、発光制御線ＥＭ［ｎ］がアクティブとなる期間に発光素子ＥＳが表示階調データに応じた輝度にて発光する。
　（非表示領域ＮＡの具体的構成）
　図２～図６に示すように、非表示領域ＮＡには、端子部ＴＳを介して電子回路基板から表示領域ＤＡへ各種電圧を供給するための複数の引き回し配線ＴＷが設けられている。引き回し配線ＴＷは、一方の端部が端子部ＴＳを介して電子回路基板における各回路と接続され、表示領域ＤＡ方向へ延伸し、他方の端部は各種配線等と接続されている。
　引き回し配線ＴＷは、第１金属層で形成された第１金属層の配線ＴＷＧを含む配線である。
　引き回し配線ＴＷは、一方の端部が端子部ＴＳと接続されることで、端子部ＴＳを介して電子回路基板の各回路と接続され、他方の端部に向けて表示領域ＤＡ方向へ延伸し、他方の端部は各種配線等と接続されている。
　例えば、引き回し配線ＴＷは、第１配線ＴＷＳと、第１金属層の配線ＴＷＧとを含む。第１配線ＴＷＳは、データ線ＤＬと同層に形成された配線であり、無機絶縁膜２０上に形成されており、電位回路基板ＣＢから折り曲げ部ＣＬの直前まで引き出されている。なお、第１配線ＴＷＳは、折り曲げ部ＣＬよりも表示領域ＤＡ側の無機絶縁膜２０上に設けられていてもよい。
　第１金属層の配線ＴＷＧは、ゲート電極ＧＥと同層に形成された配線であり、無機絶縁膜１６上に形成されており、一方の端部が無機絶縁膜１８・２０に形成されたコンタクトホールを介して第１配線ＴＷＳと接続されており、折り曲げ部ＣＬの下層を通ることで折り曲げ部ＣＬと交差し、他端部がコンタクトホールを介して各種の配線と接続されている。なお、第１金属層の配線ＴＷＧは、折り曲げ部ＣＬよりも表示領域ＤＡ側の無機絶縁膜１６上に設けられていてもよい。
　図４に示す例は、引き回し配線ＴＷのうち、一方の端部が端子部ＴＳを介してデータドライバと接続され、他方の端部がデータ線ＤＥと接続されている引き回し配線ＴＷＤを表している。引き回し配線ＴＷＤは、データドライバから供給されるデータ信号電圧をデータ線ＤＥへ供給する。
　図５に示す例は、引き回し配線ＴＷのうち、一方の端部が端子部ＴＳを介してローレベル電源と接続され、他方の端部が第３導電層ＳＭと接続されている引き回し配線ＴＷＬを表している。引き回し配線ＴＷＬは、後述するように、ローレベル電源から供給されるローレベル電源電圧（ＥＬＶＳＳ）を、第３導電層ＳＭを介してカソード２５へ供給する。
　図６に示す例は、引き回し配線ＴＷのうち、一方の端部が端子部ＴＳを介してハイレベル電源と接続され、他方の端部が第２導電層ＣＭ１と接続されている引き回し配線ＴＷＨを表している。引き回し配線ＴＷＨは、後述するように、ハイレベル電源から供給されるハイレベル電源電圧（ＥＬＶＤＤ）を第２導電層ＣＭ１へ供給する。
　また、他にも、例えば、引き回し配線ＴＷは、一方の端部が端子部ＴＳを介して電子回路基板のハイレベル電源と接続され、他方の端部がハイレベル電源線ＨＬと接続されることで、ハイレベル電源線ＨＬへハイレベル電源電圧（ＥＬＶＤＤ）を供給する引き回し配線を有してもよい。
　図２～図６に示すように、非表示領域ＮＡにおいて、表示領域ＤＡの外周の少なくとも一部を囲むように平坦化膜２１に第１スリット（スリット）Ｈ１及び第２スリット（スリット）Ｈ２が形成されている。
　第１スリットＨ１及び第２スリットＨ２は、平坦化膜２１に形成された溝である。第１スリット（スリット）Ｈ１は、平坦化膜２１と第２枠状バンクＴｂとの間の領域であり、表示領域ＤＡの外周を一周囲んでいる。
　第２スリットＨ２は第１スリットＨ１の内周側に設けられている。第２スリットＨ２は、例えば、表示領域ＤＡの外周の３辺（例えば第１辺ＤＡａ、第３辺ＤＡｃ及び第４辺ＤＡｄ）を囲み、両端部間が離間している。第２スリットＨ２の両端部は、表示領域ＤＡの第２辺ＤＡｂと、端子部ＴＳとの間の領域において互いに離間している。すなわち、表示領域ＤＡの第２辺ＤＡｂと、端子部ＴＳとの間の領域に第２スリットＨ２の隙間が設けられている。
　なお、第１枠状バンクＴａは、エッジカバー２３と同一プロセスで形成されるのではなく、平坦化膜２１によって形成されてもよい。この場合、第１スリットＨ１は複数形成されることになり、平坦化膜２１と第１枠状バンクＴａとの間のスリットと、第２枠状バンクＴａと第２枠状バンクＴｂの間のスリットとを含む。
　また、表示領域ＤＡを覆うカソード２５が非表示領域ＮＡにも広がっており、第２スリットＨ２内にもカソード２５が形成されている。なお、カソード２５は、縁が第１枠状バンクＴａを重ならない程度に非表示領域ＮＡにも形成されている。
　非表示領域ＮＡにおいて、アノード２２と同層でありアノード２２とは分離された第１導電層２２Ｍが平坦化膜２１上に形成されている。第１導電層２２Ｍは、第１スリットＨ１及び第２スリットＨ２に跨ることで第１スリット及び第２スリットＨ２間を接続し、第１スリットＨ１及び第２スリットＨ２それぞれ内の底面及び側面にも設けられている。
　第１導電層２２Ｍは、例えば、表示領域ＤＡの外周の３辺（例えば第１辺ＤＡａ、第３辺ＤＡｃ及び第４辺ＤＡｄ）を囲み、両端部間が離間している。第１導電層２２Ｍの両端部は、表示領域ＤＡの第２辺ＤＡｂと、ソースドライバが配置された電子回路基板ＣＢとの間の領域において互いに離間している。すなわち、表示領域ＤＡの第２辺ＤＡｂと、端子部ＴＳを介してとの間の領域に第１導電層２２Ｍの隙間が設けられている。
　第１スリットＨ１の少なくとも一部と重なるように第３導電層ＳＭが設けられている。第３導電層ＳＭは、ソース電極ＳＥ及びドレイン電極ＤＥと同層であり、ソース電極ＳＥ及びドレイン電極ＤＥと分離されている。
　第３導電層ＳＭは、例えば、表示領域ＤＡの外周の３辺（例えば第１辺ＤＡａ、第３辺ＤＡｃ及び第４辺ＤＡｄ）を囲み、両端部間が離間している。第３導電層ＳＭの両端部は、表示領域ＤＡの第２辺ＤＡｂと、ソースドライバが配置された電子回路基板ＣＢとの間の領域において互いに離間している。すなわち、表示領域ＤＡの第２辺ＤＡｂと、ソースドライバが配置された電子回路基板ＣＢとの間の領域に第３導電層ＳＭの隙間が設けられている。
　そして、第１導電層２２Ｍは、第１スリットＨ１内において、下層の第３導電層ＳＭと重なることで電気的に接続されている。また、第１導電層２２Ｍは、第２スリットＨ２内において、上層のカソード２５と重なることで電気的に接続されている。さらに、第１導電層２２Ｍは、引き回し配線ＴＷのうち、一端が、電子回路基板ＣＢに設けられたローレベル電源と接続された引き回し配線ＴＷＬとコンタクトホールを介して電気的に接続されている（図５）。
　換言すると、第１スリットＨ１及び第２スリットＨ２の少なくとも一方において、第１電極と同層であり当該第１電極とは分離された第１導電層２２Ｍの下面と、無機絶縁膜２０又は第３導電層ＳＭとが接触する。そして、第１スリットＨ１及び第２スリットＨ２の少なくとも一方において、第１導電層２２Ｍと、第２導電層ＣＭ１又は第２導電層ＣＭ２とが無機絶縁膜２０を介して重畳する。さらに、第１金属層で形成された配線ＴＷＧを含み、表示領域ＤＡの配線と電気的に接続する複数の引き回し配線ＴＷは、第１スリットＨ１及び第２スリットＨ２の少なくとも一方において、無機絶縁膜１８を介して第２導電層第２導電層ＣＭ１又は第２導電層ＣＭ２と重畳する。
　これにより、ローレベル電源から供給されたローレベル電源電圧（ＥＬＶＳＳ）は、引き回し配線ＴＷＬを通じて第３導電層ＳＭへ供給され、第１スリットＨ１内において第３導電層ＳＭから第１導電層２２Ｍへ供給され、第２スリットＨ２内において第１導電層２２Ｍからカソード２５へ供給される。これにより、表示領域ＤＡ内の各サブ画素回路へ、発光素子ＥＳの発光に必要なローレベル電源電圧（ＥＬＶＳＳ）を供給することができる。
　第１導電層２２Ｍは、表示領域ＤＡの外周の３辺（例えば第１辺ＤＡａ、第３辺ＤＡｃ及び第４辺ＤＡｄ）を囲むように、第１スリットＨ１内においては第３導電層ＳＭと接触し、第２スリットＨ２内においてはカソード２５と接触している。これにより、表示領域ＤＡの面内に均一に、定電圧であるローレベル電源電圧（ＥＬＶＳＳ）を供給することができる。
　ここで、非表示領域ＮＡに設けられている引き回し配線ＴＷは、ローレベル電源電圧（ＥＬＶＳＳ）以外にも種々の電圧（例えば、ハイレベル電源電圧、データ信号電圧等）が印加される。
　非表示領域ＮＡにおいて、平坦化膜２１が形成されている領域では、第１導電層２２Ｍは、比較的膜厚が厚い平坦化膜２１の上に形成されているため、平坦化膜２１の下層において、引き回し配線ＴＷを第１導電層２２Ｍと交差させても、それぞれが及ぼす容量負荷の影響（すなわち、それぞれが互いに及ぼすノイズの影響）は少ない。
　しかし、第１導電層２２Ｍが第３導電層ＳＭと接触する第１スリット内及び第１導電層２２Ｍがカソード２５と接触する第２スリットＨ２内では、第１導電層２２Ｍが第１スリットＨ１及び第２スリットＨ２それぞれの底面に設けられるため、第１スリットＨ１及び第２スリットＨ２内においては、第１導電層２２Ｍと、引き回し配線ＴＷが形成されている層（特に第１金属層の配線ＴＷＧが形成されている層）との距離が近くなる。
　このため、これまでは、第１スリット及び第２スリットを交差するように引き回し配線を設けることは好ましくなく、極力、第１スリット及び第２スリットと交差しないように引き回す必要があった。
　そこで、図２～図５に示すように、表示デバイス２では、さらに、容量電極ＣＥと同層である第２導電層ＣＭ１が、無機絶縁膜２０を介して第１スリットＨ１と重なるように設けられている。また、容量電極ＣＥと同層である第２導電層ＣＭ２が、無機絶縁膜２０を介して第２スリットＨ２と重なるように設けられている。
　すなわち、第２導電層ＣＭ１は、第１スリットＨ１内に設けられている第１導電層２２Ｍと、第１スリットＨ１の下層に設けられている引き回し配線ＴＷとの間に介在する。また、第２導電層ＣＭ２は、第２スリットＨ２内に設けられている第１導電層２２Ｍと、第２スリットＨ２の下層に設けられている引き回し配線ＴＷとの間に介在する。
　これにより、引き回し配線ＴＷを第１スリットＨ１及び第２スリットＨ２それぞれと少なくとも一部が重なるように設けたとしても、第１スリットＨ１及び第２スリットＨ２それぞれ内に設けられている第１導電層２２Ｍの電圧（例えばローレベル電源電圧（ＥＬＶＳＳ））と、引き回し配線ＴＷの電圧（例えば、ハイレベル電源電圧（ＥＬＶＤＤ）、又は、データ信号電圧等）とが異なることに起因する、それぞれへの容量負荷の影響を、第２導電層ＣＭ１・ＣＭ２により遮蔽することができる。これにより、表示デバイス２は、引き回し配線ＴＷを、第１スリットＨ１及び第２スリットＨ２と交差するように設けることができる。このため、表示デバイス２によると、引き回し配線ＴＷの設計の自由度が増し、ノイズの影響がなく、高品質な画像を表示することができる。
　このように、引き回し配線ＴＷは、一方の端部が端子部ＴＳと接続され、第１金属層の配線ＴＷＧを含むため、第１スリットＨ１と第２スリットＨ２の両方、又は、何れか一方と交差させることができる。このため、表示デバイス２は配線設計の自由度が高い。
　また、図３に示す例では、表示領域ＤＡから離れる方向の長さを幅とすると、第３導電層ＳＭの幅は、第１スリットＨ１の幅より広く、第２導電層ＣＭ１より狭くなっている。
　また、表示デバイス２では、非表示領域ＮＡにおける、表示領域ＤＡに隣接する領域に走査ドライバＳＤＲ１・ＳＤＲ２が設けられている。走査ドライバＳＤＲ１・ＳＤＲ２は、表示領域ＤＡと第１スリットＨ１との間に設けられている。走査ドライバＳＤＲ１は、表示領域ＤＡの第１辺ＤＡａに沿って延伸するように設けられており、走査ドライバＳＤＲ２は、表示領域ＤＡの第３辺ＤＡｃに沿って延伸するように設けられている。
　走査ドライバＳＤＲ１・ＳＤＲ２それぞれには、複数の走査信号線ＧＬ及複数の発光制御線ＥＭが接続されている。表示デバイス２では、走査ドライバＳＤＲ１・ＳＤＲ２により、表示領域ＤＡの両側（第１辺ＤＡａ側及び第３辺ＤＡｃ側）から、表示領域ＤＡに設けられた複数の走査信号線ＧＬ及複数の発光制御線ＥＭの駆動を制御する。
　そして、走査ドライバＳＤＲ１・ＳＤＲ２それぞれは、第２スリットＨ２を跨いで設けられている。つまり、走査ドライバＳＤＲ１・ＳＤＲ２それぞれは、第２スリットＨ２と重なって設けられている。
　図３及び図５に示すように、走査ドライバＳＤＲ１・ＳＤＲ２は、ＴＦＴ層４に含まれる薄膜トランジスタＴｒと同一の製造プロセスによって作製される第１ドライバトランジスタＤＲＴｒ１及び複数の第２ドライバトランジスタＤＲＴｒ２を有する。第１ドライバトランジスタＤＲＴｒ１及び第２ドライバトランジスタＤＲＴｒ２は、それぞれ、半導体膜１５、ゲート電極ＧＥ、ソース電極ＳＥ及びドレイン電極ＤＥを含む。
　第１ドライバトランジスタＤＲＴｒ１は、第２スリットＨ２における表示領域ＤＡから遠い側である外側に、第２スリットＨ２の延伸方向に沿って並んで設けられている。第２ドライバトランジスタＤＲＴｒ２は、第２スリットＨ２における表示領域ＤＡに近い側である内側に、第２スリットＨ２の延伸方向に沿って並んで設けられている。
　そして、走査ドライバＳＤＲ１・ＳＤＲ２は、さらに、ゲート電極ＧＥと同層であり、ゲート電極ＧＥとは分離された配線であるドライバ配線ＤＲＷを有する。
　ドライバ配線ＤＲＷは、第２スリットＨ２の下層であって、第２スリットＨ２及び第２導電層ＣＭ２を交差するように延伸している。ドライバ配線ＤＲＷの一端部は、無機絶縁膜１８・２０に設けられたコンタクトホールを介して、第１ドライバトランジスタＤＲＴｒ１のドレイン電極ＤＥと接続されており、ドライバ配線ＤＲＷの他端部は、無機絶縁膜１８・２０に設けられたコンタクトホールを介して、第２ドライバトランジスタＤＲＴｒ２のソース電極ＳＥと接続されている。
　このように、第２スリットＨ２の下層に、第２導電層ＣＭ２が設けられているため、第２スリットＨ２に設けられた第１導電層２２Ｍに例えばローレベル電源電圧（ＥＬＶＳＳ）が印加されていたとしても、この第１導電層２２Ｍの電圧からノイズを受けず、及び、第１導電層２２Ｍの電圧へノイズを与えずに、ドライバ配線ＤＲＷを介して、第１ドライバトランジスタＤＲＴｒ１及び第２ドライバトランジスタＤＲＴｒ２同士を電気的に接続して、それぞれを駆動させることができる。
　なお、走査ドライバＳＤＲ１・ＳＤＲ２は、複数の走査信号線ＧＬ及複数の発光制御線ＥＭそれぞれの駆動を制御する者として説明したが、複数の走査信号線ＧＬ及複数の発光制御線ＥＭの何れか一方だけの駆動を制御するドライバであってもよい。また、走査ドライバＳＤＲ１と、走査ドライバＳＤＲ２とのうち一方だけが設けられていてもよい。
　また、上述した説明では、引き回し配線ＴＷ及びドライバ配線ＤＲＷが、ローレベル電源電圧（ＥＬＶＳＳ）が供給される第１導電層２２Ｍと重なる例を示したが、引き回し配線ＴＷ及びドライバ配線ＤＲＷは、例えば、他の定電圧（例えば、ハイレベル電源電圧（ＥＬＶＤＤ）、又は、初期化電源電圧（Ｖｉｎｉ）等）が供給される部材と重なってもよい。
　また、第２導電層ＣＭ１・ＣＭ２は、ハイレベル電源電圧（ＥＬＶＤＤ）が供給されてもよい。この場合、第２導電層ＣＭ１・ＣＭ２は、引き回し配線ＴＷのうち、一端が、端子部ＴＳを介してハイレベル電源と接続された引き回し配線ＴＷＨと無機絶縁膜２０に設けられたコンタクトホールを介して電気的に接続される（図６）。なお、図６では、第２導電層ＣＭ１が引き回し配線ＴＷＨと接続されている例を示している。第２導電層ＣＭ２も同様に引き回し配線ＴＷＨと接続される。
　または、表示領域ＤＡ内のハイレベル電源線ＨＬを、表示領域ＤＡから、表示領域ＤＡの第４辺ＤＡｄを跨いで非表示領域ＮＡ内へ延伸させることで第２導電層ＣＭ１・ＣＭ２と重ねる。そして、第２導電層ＣＭ１・ＣＭ２と、非表示領域ＮＡに延伸したハイレベル電源線ＨＬとを、無機絶縁膜２０に設けられたコンタクトホールを介して接続することで、第２導電層ＣＭ１・ＣＭ２にハイレベル電源電圧（ＥＬＶＤＤ）を供給してもよい。
　そして、例えば、データ信号電圧が印加された引き回し配線ＴＷ（すなわちデータドライバと接続された引き回し配線ＴＷ）を、この引き回し配線ＴＷＨと接続された第２導電層ＣＭ１・ＣＭ２と交差させる。
　このデータ信号電圧の一例は、３Ｖ（例えば発光素子が白色発光時）～６Ｖ（例えば発光素子が黒色発光時）程度であり、ハイレベル電源電圧の一例は５Ｖ程度である。このように、データ信号電圧と、ハイレベル電源電圧とは比較的電圧が近い。このため、第２導電層ＣＭ１・ＣＭ２と、第２導電層ＣＭ１・ＣＭ２と交差する引き回し配線ＴＷとの間でのノイズの影響を、より確実に抑えることができる。
　なお、第２導電層ＣＭ１・ＣＭ２は、他の定電圧（例えば、ハイレベル電源電圧（ＥＬＶＤＤ）、又は、初期化電源電圧（Ｖｉｎｉ）等）が供給されてもよい。さらに、第２導電層ＣＭ１・ＣＭ２は、電圧が供給されず電気的に浮いた状態であってもよい。
　また、第２導電層ＣＭ２は、表示領域ＤＡの３辺を囲っている。このため、第２導電層ＣＭ２にハイレベル電源電圧が供給されている場合は、表示領域ＤＡに設けられたハイレベル電源線ＥＬＶＤＤのうち、第４辺ＤＡｄに近い側の端部（端子部ＴＳから遠い側の端部）は、表示領域ＤＡから非表示領域ＮＡへ延伸し、第２導電層ＣＭ２と接続されていてもよい。これにより、表示領域ＤＡ内のハイレベル電源線ＥＬＶＤＤを、より、定電圧に均一にすることができる。この結果、より、高画質の画像表示が可能な表示デバイス２を得ることができる。
　また、表示領域ＤＡに設けられた複数のデータ線ＤＬは、両端部のうち端子部ＴＳに近い側の端部がデータドライバに接続された引き回し配線ＴＷである引き回し配線ＴＷＤと接続されているデータ線ＤＬと、両端部のうち端子部ＴＳから遠い側の端部がデータドライバに接続された引き回し配線ＴＷである引き回し配線ＴＷＤと接続されているデータ線ＤＬとを含んでもよい。これにより、表示領域ＤＡに設けられた複数のデータ線ＤＬに、両方からデータ信号電圧を供給することができる。
　なお、データ線ＤＬの両端部のうち端子部ＴＳから遠い側の端部と接続される引き回し配線ＴＷＤは、データ線ＤＬの両端部のうち端子部ＴＳに近い側の端部と接続される引き回し配線ＴＷＤから途中で分岐した配線であってもよいし、データドライバに接続された配線であってもよい。
　このように、表示デバイス２では、第２導電層ＣＭ１・ＣＭ２が設けられているため、引き回し配線ＴＷの設計の自由度が高く、データドライバから、データドライバから離れた領域に位置するデータ信号線ＤＬの端部にまで配線を引き回すことができる。
　なお、データＤＬは、両端部のうち、端子部ＴＳに近い側の端部だけが引き回し配線ＴＷＤと接続されることで、片側からだけデータ信号電圧が入力されてもよい。
　〔実施形態２〕
　表示領域に異形部が形成されている場合、この異形部に沿って配線を引き回してもよい。図８は実施形態２に係る表示デバイス２Ａの構成を表す平面図である。
　表示デバイス２Ａは、表示領域ＤＡの第３辺ＤＡｃに異形部２ｅを有する。異形部２ｅは、第３辺ＤＡｃから表示領域ＤＡの中心部方向へ凹んだ形状（切り欠き形状）を有する。そして、第３辺ＤＡｃに異形部２ｅに沿って、表示デバイス２の外形も異形形状（中心部方向へ凹んだ形状）となっており、第３辺ＤＡｃと表示デバイス２の外形との間の第１スリットＨ１及び第２スリットＨ２も、第３辺ＤＡｃの異形部２ｅに沿って異形形状となっている。
　また、第２導電層ＣＭ１・ＣＭ２も、第１スリットＨ１及び第２スリットＨ２の異形形状部分では、第１スリットＨ１及び第２スリットＨ２の異形形状に合わせて、異形形状となっている。
　そして、表示領域ＤＡに設けられた複数の走査信号線ＧＬ及び複数の発光制御線ＥＭのうち、一部の走査信号線ＧＬ及び複数の発光制御線ＥＭは、表示領域ＤＡの異形部２ｅにおいて、表示領域ＤＡの外側で、表示領域ＤＡの異形部２ｅに合せて湾曲した形状を有する。
　上記一部の走査信号線ＧＬ及び複数の発光制御線ＥＭは、走査ドライバＳＤＲ１又は走査ドライバＳＤＲ２から表示領域ＤＡ内へ延伸し、表示領域ＤＡの異形部２ｅにおいて表示領域ＤＡ外へ延伸し、第２スリットＨ２の下層を通って第２スリットＨ２及び第２導電層ＣＭ２と交差し、第１スリットＨ１の下層を通って第１スリットＨ１及び第２導電層ＣＭ１と交差し、第１スリットＨ１の異形形状部に沿って表示領域ＤＡの中心方向へ湾曲する。そして、さらに、上記一部の走査信号線ＧＬ及び複数の発光制御線ＥＭは、再び、第１スリットＨ１の下層を通って第１スリットＨ１及び第２導電層ＣＭ１と交差し、第２スリットＨ２の下層を通って第２スリットＨ２及び第２導電層ＣＭ２と交差し、表示領域ＤＡの異形部２ｅにおいて表示領域ＤＡ内へ延伸し、走査ドライバＳＤＲ２又は走査ドライバＳＤＲ１方向へ延伸する。
　このように、表示デバイス２Ａによると、第１スリットＨ１に重なるように第２導電層ＣＭ１が設けられ、第２スリットＨ２に重なるように第２導電層ＣＭ２が設けられているため、第１スリットＨ１及び第２スリットＨ２と、走査信号線ＧＬ及び発光制御線ＥＭとを交差させることができる。これにより、表示領域ＤＡのうち、異形部２ｅを介して設けられている領域が、異形部２ｅによって供給される電圧が不均一になることを防止することができる。これにより、異形部２ｅが設けられていても、均一な明るさで画像の表示が可能な表示デバイス２Ａを得ることができる。
　〔実施形態３〕
　表示領域の２辺に沿ってデマルチプレクサを設けてもよい。
　図９は、実施形態３に係る表示デバイス２Ｂの構成を表す平面図である。
　表示デバイス２Ｂでは、非表示領域ＮＡに、選択出力回路４２ａ・４２ｂが設けられている。選択出力回路４２ａは、表示領域ＤＡの第２辺ＤＡｂに沿って延伸して設けられている。選択出力回路４２ｂは、表示領域ＤＡの第４辺ＤＡｄに沿って延伸して設けられている。
　なお、選択出力回路４２ａ・４２ｂは同じ回路を有する。選択出力回路４２ａ・４２ｂそれぞれの区別をしない場合は、選択出力回路４２ａ・４２ｂをまとめて選択出力回路４２と称する。
　図１０は、選択出力回路４２の構成の一例を示す図である。選択出力回路４２は、複数のデマルチプレクサ４２１、４２２、４２３・・・を有する。デマルチプレクサ４２１、４２２、４２３・・・は、それぞれ、表示領域ＤＡに設けられた複数のデータ信号線ＤＬを１本のデータ信号幹線ｄｉに束ねる。
　図１０に示す例では、デマルチプレクサ４２１、４２２、４２３・・・は、ＲＧ、ＢＲ、ＧＢ毎等、隣接する２本のデータ信号線ＤＬを１本のデータ信号幹線ｄｉに束ねている。
　デマルチプレクサ４２１は、データ信号幹線ｄ１（ｄｉ）から分岐するデータ信号線ＤＬ１・ＤＬ２と、データ信号線ＤＬ１に設けられたデマルチプレクサトランジスタＤＭＴｒ１と、データ信号線ＤＬ２に設けられたデマルチプレクサトランジスタＤＭＴｒ２とを有する。デマルチプレクサ４２２は、データ信号幹線ｄ２（ｄｉ）から分岐するデータ信号線ＤＬ３・ＤＬ４と、データ信号線ＤＬ２に設けられたデマルチプレクサトランジスタＤＭＴｒ３と、データ信号線ＤＬ４に設けられたデマルチプレクサトランジスタＤＭＴｒ４とを有する。デマルチプレクサ４２３は、データ信号幹線ｄ３（ｄｉ）から分岐するデータ信号線ＤＬ５・ＤＬ６と、データ信号線ＤＬ５に設けられたデマルチプレクサトランジスタＤＭＴｒ５と、データ信号線ＤＬ６に設けられたデマルチプレクサトランジスタＤＭＴｒ６とを有する。他のデマルチプレクサも同様である。
　そして、各データ信号線のうち一方のデータ信号線に設けられたデマルチプレクサトランジスタＤＭＴｒ１、ＤＭＴｒ３、ＤＭＴｒ５・・・に共通して制御信号線ＡＳＷ１が接続されている。各データ信号線のうち他方のデータ信号線に設けられたデマルチプレクサトランジスタＤＭＴｒ２、ＤＭＴｒ４、ＤＭＴｒ６・・・に共通して制御信号線ＡＳＷ２が接続されている。
　この制御信号線ＡＳＷ１・ＡＳＷ２からの制御信号（ＡＳＷ）により、デマルチプレクサトランジスタＤＭＴｒ１、ＤＭＴｒ３、ＤＭＴｒ５・・・と、デマルチプレクサトランジスタＤＭＴｒ２、ＤＭＴｒ４、ＤＭＴｒ６・・・とのオン及びオフが切り替えられる。これにより、データ信号線ＤＬ１、ＤＬ３、ＤＬ５・・・と、データ信号線ＤＬ２、ＤＬ４、ＤＬ６・・・とのアクティブ状態と非アクティブ状態とが切り替えられることで、データ信号幹線ｄｉから供給されたデータ信号電圧の、各発光素子への供給のオン及びオフが切り替えられる。
　または、選択出力回路４２は、図１１に示す複数のデマルチプレクサを有していてもよい。図１１は、実施形態３に係る表示デバイスにおける選択出力回路の構成の他の一例を示す図である。
　図１１に示す例では、デマルチプレクサ４２１、４２２・・・は、ＲＧＢ毎等、隣接する３本のデータ信号線ＤＬを１本のデータ信号幹線ｄｉに束ねている。
　デマルチプレクサ４２１は、データ信号幹線ｄ１（ｄｉ）から分岐するデータ信号線ＤＬ１、ＤＬ２、ＤＬ３と、データ信号線ＤＬ１に設けられたデマルチプレクサトランジスタＤＭＴｒ１と、データ信号線ＤＬ２に設けられたデマルチプレクサトランジスタＤＭＴｒ２と、データ信号線ＤＬ３に設けられたデマルチプレクサトランジスタＤＭＴｒ３とを有する。デマルチプレクサ４２２は、データ信号幹線ｄ２（ｄｉ）から分岐するデータ信号線ＤＬ４、ＤＬ５、ＤＬ６と、データ信号線ＤＬ４に設けられたデマルチプレクサトランジスタＤＭＴｒ４と、データ信号線ＤＬ５に設けられたデマルチプレクサトランジスタＤＭＴｒ５と、データ信号線ＤＬ６に設けられたデマルチプレクサトランジスタＤＭＴｒ６とを有する。他のデマルチプレクサも同様である。
　そして、各データ信号線のうち同色（例えば赤色）の発光素子へ繋がるデータ信号線ＤＬ１、ＤＬ４・・・・に設けられたデマルチプレクサトランジスタＤＭＴｒ１、ＤＭＴｒ４・・・に共通して制御信号線ＡＳＷ１が接続されている。各データ信号線のうち他の同色（例えば緑色）の発光素子へ繋がるデータ信号線ＤＬ２、ＤＬ５・・・・に設けられたデマルチプレクサトランジスタＤＭＴｒ２、ＤＭＴｒ５・・・に共通して制御信号線ＡＳＷ２が接続されている。各データ信号線のうち他の同色（例えば青色）の発光素子へ繋がるデータ信号線ＤＬ３、ＤＬ６・・・・に設けられたデマルチプレクサトランジスタＤＭＴｒ３、ＤＭＴｒ６・・・に共通して制御信号線ＡＳＷ３が接続されている。
　この制御信号線ＡＳＷ１、ＡＳＷ２、ＡＳＥ３からの制御信号（ＡＳＷ）により、デマルチプレクサトランジスタＤＭＴｒ１、ＤＭＴｒ４・・・と、デマルチプレクサトランジスタＤＭＴｒ２、ＤＭＴｒ５・・・と、デマルチプレクサトランジスタＤＭＴｒ３、ＤＭＴｒ６・・・とのオン及びオフが切り替えられる。これにより、データ信号線ＤＬ１、ＤＬ４・・・と、データ信号線ＤＬ２、ＤＬ５・・・と、データ信号線ＤＬ３、ＤＬ６・・・とのアクティブ状態と非アクティブ状態とが切り替えられることで、データ信号幹線ｄｉから供給されたデータ信号電圧の、各発光素子への供給のオン及びオフが切り替えられる。
　図９に示すように、表示デバイス２Ｂでは、引き回し配線ＴＷとして、選択出力回路４２ａに設けられたデータ信号幹線ｄｉへデータ信号電圧を供給するための第１引き回し配線ＴＷＤ１と、選択出力回路４２ｂに設けられたデータ信号幹線ｄｉへデータ信号電圧を供給するための第２引き回し配線ＴＷＤ２とを有する。
　第１引き回し配線ＴＷＤ１は、一方の端部が端子部ＴＳを介してデータドライバと接続されており、他方の端部が選択出力回路４２ａに設けられたデータ信号幹線ｄｉと電気的に接続されている。
　第２引き回し配線ＴＷＤ２は、第１スリットＨ１及び第２スリットＨ２の少なくとも一方と交差し、表示領域ＤＡのデータ線ＤＬと電気的に接続されている。
　第２引き回し配線ＴＷＤ２は、第１引き回し配線ＴＷＤ１と接続されることで第１引き回し配線ＴＷＤ１から分岐し、表示領域ＤＡの第１辺ＤＡａ又は第３辺ＤＡｃに沿って非表示領域ＮＡを延伸し、他方の端部が選択出力回路４２ａに設けられたデータ信号幹線ｄｉと電気的に接続されている。
　第１引き回し配線ＴＷＤ１と第２引き回し配線ＴＷＤ２とは、第１配線ＴＷＳと第１金属層の配線ＴＷＧとによって引き回されている。
　表示デバイス２Ｂによると、第１引き回し配線ＴＷＤ１と第２引き回し配線ＴＷＤ２とを、第１スリットＨ１と第２スリットＨ２との少なくとも一方の下層に設けることができる。このため、表示領域ＤＡの第１辺ＤＡａに対向するように選択出力回路４２ａを設け、さらに、表示領域ＤＡの第４辺ＤＡｄに対向するようにも選択出力回路４２ｂを設けても、ノイズの影響を抑制して、第１引き回し配線ＴＷＤ１と第２引き回し配線ＴＷＤ２とを設けることができる。
　〔実施形態４〕
　図１２は実施形態４に係る表示デバイス２の断面図である。
　本実施形態の表示デバイス２は、実施形態１で説明した表示デバイス２（図２）の構成のうち、表示領域ＤＡにおける端子部ＴＳ側の第２辺ＤＡｂと対向して、平面視において第３導電層ＳＭの両端部間に、第１電極２２と同層及び同材料で形成された形成された第４導電層２２Ｍ４（実施形態１の第１導電層２２Ｍに対応）、第２金属層で形成された第５導電層ＳＭ５（実施形態１の第２導電層ＳＭに対応）、及び、第３金属層で形成された第６導電層ＣＭ６（実施形態１の第３導電層ＣＭ１に対応）が島状に形成された構成である。
　具体的には、第４導電層２２Ｍ４、第５導電層ＳＭ５及び第６導電層ＣＭ６は、表示領域ＤＡと、端子部ＴＳとの間に設けられており、第４導電層２２Ｍ４は第１導電層２２Ｍとは接続されておらず、第５導電層ＳＭ５は第２導電層ＳＭとは接続されておらず、第６導電層ＣＭ６は第３導電層ＣＭ１とは接続されていない。
　第４導電層２２Ｍ４は第１スリットＨ１を跨ぐように設けられ、第１スリットＨ１において露出した第６導電層ＣＭ６と接触する。
　第６導電層ＣＭ６は、第３導電層ＳＭと離間しており、ハイレベル電源電圧（定電圧）が入力され、表示領域ＤＡのハイレベル電源線ＨＬと電気的に接続する。換言すると、表示領域ＤＡのハイレベル電源線ＨＬは少なくとも一端部が第６導電層ＣＭ６と接続されている。第６導電層ＣＭ６は、表示領域ＤＡのハイレベル電源線ＨＬの幹配線として機能する。
　第６導電層ＣＭ６は無機絶縁膜２０を介して、第５導電層ＳＭ５と重畳する。第５導電層ＳＭ５はデータ線ＤＬに入力されるデータ信号と電圧差の少ない定電圧、例えばハイレベル電源電圧を入力する。ただし、第６導電層ＣＭ６と同じハイレベル電源電圧を第５導電層ＳＭ５に入力しても、第５導電層ＳＭ５はハイレベル電源線ＨＬと電気的に接続しない。
　そして、データ線ＤＬと電気的に接続する引き回し配線ＴＷが無機絶縁膜１８を介して重畳する。具体的な例としては、この引き回し配線ＴＷは、端子部ＴＳから延伸し、第１金属層の配線ＴＷＧによって第１スリットＨ１、第４導電層２２Ｍ４、第５導電層ＳＭ５及び第６導電層ＣＭ６と交差し、無機絶縁膜１８・２０に設けられたコンタクトホールを介してデータ線ＤＬと接続する。
　このような構成により、データ線ＤＬのデータ信号による第６導電層ＣＭ６のハイレベル電源電圧の変動が抑えられ、ノイズの影響がなく、高品質な画像を表示することができる。
　〔他のディスプレイ〕
　実施形態１～３にかかるディスプレイ（表示デバイス）は、表示素子を備えた表示パネルであれば、特に限定されるものではない。上記表示素子は、電流によって輝度や透過率が制御される表示素子であり、電流制御の表示素子としては、ＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、又は無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。
　〔まとめ〕
　本発明の態様１に係る表示デバイスは、トランジスタを含むサブ画素回路が形成されたサブ画素を複数含む表示領域と、当該表示領域の周囲であってサブ画素の非形成領域である非表示領域とを有する表示デバイスであって、上記表示領域において、上記サブ画素回路に含まれる下層の電極を含む第１金属層と、上記第１金属層の上層に形成された第１無機絶縁膜と、上記第１無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第１金属層よりも上層の電極を含む第２金属層と、上記第２金属層の上層に形成された第２無機絶縁膜と、上記第２無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第２金属層よりも上層の電極を含む第３金属層と、上記第３金属層の上層に形成された平坦化膜と、上記平坦化膜の上層に形成され、発光層を間に介在させた第１電極及び第２電極を含む発光素子と、が形成されており、上記第１電極は、上記サブ画素毎に島状に形成されており、上記第２電極は上記複数のサブ画素に跨って形成されており、上記非表示領域において、上記平坦化膜に、上記表示領域の外周の少なくとも一部を囲むスリットが形成されており、上記スリットにおいて、上記第１電極と同層であり当該第１電極とは分離された第１導電層の下面と、上記第３金属層で形成された第３導電層又は上記第２無機絶縁膜とが接触し、上記スリットにおいて、上記第１導電層と、上記第２金属層で形成された第２導電層とが上記第２無機絶縁膜を介して重畳し、さらに、上記第１金属層で形成された配線を含み、上記表示領域の配線と電気的に接続する複数の引き回し配線が設けられており、上記引き回し配線は、上記スリットにおいて、上記第１無機絶縁膜を介して上記第２導電層と重畳することを特徴とする。
　本発明の態様２に係る表示デバイスは、上記態様１において、上記非表示領域には、上記表示領域の外周を一周囲む第１枠状バンクと、当該第１枠状バンクの外側を一周囲む第２枠状バンクとが設けられおり、上記スリットは、第１スリットを含み、上記第１スリットは、上記平坦化膜と上記第２枠状バンクとの間に設けられていてもよい。
　本発明の態様３に係る表示デバイスは、上記態様１又は２において、上記第１スリット内において、上記第１導電層と、上記第３導電層とが接触していてもよい。
　本発明の態様４に係る表示デバイスは、上記態様２において、さらに、上記表示領域全体を覆う封止層を有し、上記封止層は、第１無機層と、当該第１無機層の上層に形成された有機層と、当該有機層の上層に形成され第２無機層とを含み、上記有機層の縁は、上記第１枠状バンク又は上記第２枠状バンクと重なってもよい。
　本発明の態様５に係る表示デバイスは、上記態様２において、上記スリットは、第２スリットを含み、上記第２スリットは、上記第１スリットの内周側に設けられており、上記表示領域の外周の一部を囲み両端部間が離間してもよい。
　本発明の態様６に係る表示デバイスは、上記態様５において、上記第１導電層は、上記第１スリット及び上記第２スリットに跨っており、上記表示領域の外周のうち３辺に沿って延伸してもよい。
　本発明の態様７に係る表示デバイスは、上記態様５又は６において、上記第２導電層は、上記第１スリット及び上記第２スリットの下層に、それぞれと重なるように複数形成されていてもよい。
　本発明の態様８に係る表示デバイスは、上記態様５～７において、上記第２スリットにおいて、上記第１導電層と、上記第２電極と、上記第２電極と上記第２導電層とが上記第１導電層を介して電気的に接続してもよい。
　本発明の態様９に係る表示デバイスは、上記態様５～８おいて、上記表示領域には、上記サブ画素にデータ信号を供給する複数のデータ信号線と、上記データ信号線と交差し、上記サブ画素を走査する複数のゲート線及び複数の発光制御線とが設けられており、上記非表示領域の上記表示領域と上記第１スリットとの間には、上記表示領域の一辺に沿って延伸し、上記複数のゲート線及び複数の発光制御線の少なくとも一方の駆動を制御する走査ドライバが設けられていてもよい。
　本発明の態様１０に係る表示デバイスは、上記態様９において、上記走査ドライバは、上記第２スリットを跨いで設けられており、上記第２スリットよりも上記表示領域から遠い側である外側に設けられたトランジスタである第１ドライバトランジスタと、上記第２スリットよりも上記表示領域に近い側である内側に設けられたトランジスタである第２ドライバトランジスタとを含み、上記第１ドライバトランジスタと、上記第２ドライバトランジスタとは、上記引き回し配線と同層の配線であり上記第２スリットと交差するドライバ配線によって接続されていてもよい。
　本発明の態様１１に係る表示デバイスは、上記態様１～１１において、上記非表示領域には、上記表示領域に設けられた複数のデータ信号線を一つのデータ信号幹線に束ねるデマルチプレクサを複数含む選択出力回路が、上記表示領域のうち上記データ信号線と交差する方向に延伸する辺に沿って設けられていてもよい。
　本発明の態様１２に係る表示デバイスは、上記態様１１において、上記選択出力回路は、第１選択出力回路と、第２選択出力回路とを含み、上記第１選択出力回路は、上記表示領域の互いに対向する辺のうち一方の辺に沿って設けられており、上記第２選択出力回路は、上記表示領域の互いに対向する辺のうち他方の辺に沿って設けられていてもよい。
　本発明の態様１３に係る表示デバイスは、上記態様１２において、上記非表示領域には、上記データ信号線の駆動を制御するデータドライバが設けられており、上記引き回し配線は、上記データドライバと電気的に接続された第１引き回し配線及び第２引き回し配線を含み、上記第１引き回し配線は、上記第１選択出力回路が有するデマルチプレクサの上記データ信号幹線と電気的に接続され、上記第２引き回し配線は、上記第２選択出力回路が有するデマルチプレクサの上記データ信号幹線と電気的に接続されていてもよい。
　本発明の態様１４に係る表示デバイスは、上記態様１～１４において、上記第２導電層には、定電圧が供給されてもよい。
　本発明の態様１５に係る表示デバイスは、上記態様１～１４において、上記表示領域には、上記各サブ画素回路に共通して供給される定電圧であるハイレベル電源電圧を供給するための複数のハイレベル電源線が設けられており、上記第２導電層には、上記ハイレベル電源電圧が供給されてもよい。
　本発明の態様１６に係る表示デバイスは、上記態様１５において、上記複数のハイレベル電源線のそれぞれは、両端部のうち少なくとも一端部が、上記第２導電層と電気的に接続されていてもよい。
　本発明の態様１７に係る表示デバイスは、上記態様２又は３において、上記表示領域には、上記各サブ画素回路に共通して供給される定電圧であるハイレベル電源電圧を供給するための複数のハイレベル電源線が設けられており、上記第１導電層、上記第２導電層、及び上記第３導電層は、上記非表示領域に設けられた端子部側の第１スリットに島状に設けられ、上記第３導電層には、上記ハイレベル電源電圧が供給され、両端部のうち少なくとも一端部が、上記第２導電層と電気的に接続され、
　上記第２導電層には、定電圧が供給されてもよい。
　本発明の態様１８に係る表示デバイスは、上記態様１～１７において、上記表示領域に設けられた複数のデータ信号線の少なくとも一部は、両端部のうち一方の端部と、上記引き回し配線とが電気的に接続されており、当該引き回し配線を介してデータ信号が入力されてもよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
２、２Ａ、２Ｂ　表示デバイス
２ｅ　異形部
３　バリア層
５　発光素子層
６　封止層
１０　下面フィルム
１２　樹脂層
１５　半導体膜
１６　無機絶縁膜
１８　無機絶縁膜（第１無機絶縁膜）
２０　無機絶縁膜（第２無機絶縁膜）
２１　平坦化膜
２２　アノード（第１電極）
２２Ｍ　第１導電層
２２Ｍ４　第４導電層（第１導電層）
２３　エッジカバー
２５　カソード（第２電極）
２６、２８　無機封止膜
２７　有機バッファ膜
３９　機能フィルム
４２・４２ａ・４２ｂ　選択出力回路
４２１、４２２、４２３　デマルチプレクサ
ＣＭ１・ＣＭ２　第２導電層
ＣＭ６　第６導電層（第３導電層）
ＣＥ　容量電極（第２金属層）
ＤＥ　ドレイン電極（第３金属層）
ｄ１～ｄ３・ｄｉ　データ信号幹線
ＤＬ［ｍ］　データ線
ＤＲＴｒ１　第１ドライバトランジスタ
ＤＲＴｒ２　第２ドライバトランジスタ
ＥＭ［ｎ］　発光制御線
ＧＬ　走査信号線
ＧＥ　ゲート電極（第１金属層）
Ｈ１　第１スリット（スリット）
Ｈ２　第２スリット（スリット）
ＳＥ　ソース電極（第３金属層）
ＳＤＲ１・ＳＤＲ２　走査ドライバ
ＳＭ　第３導電層
ＳＭ５　第５導電層（第２導電層）
Ｔａ　第１枠状バンク
Ｔｂ　第２枠状バンク
Ｖｉｎｉ［ｎ］　初期化電源線

Claims (18)

  1. 　トランジスタを含むサブ画素回路が形成されたサブ画素を複数含む表示領域と、当該表示領域の周囲であってサブ画素の非形成領域である非表示領域とを有する表示デバイスであって、
    　上記表示領域において、
    　　上記サブ画素回路に含まれる下層の電極を含む第１金属層と、
    　　上記第１金属層の上層に形成された第１無機絶縁膜と、
    　　上記第１無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第１金属層よりも上層の電極を含む第２金属層と、
    　　上記第２金属層の上層に形成された第２無機絶縁膜と、
    　　上記第２無機絶縁膜の上層に形成され、上記サブ画素回路に含まれる電極のうち上記第２金属層よりも上層の電極を含む第３金属層と、
    　　上記第３金属層の上層に形成された平坦化膜と、
    　　上記平坦化膜の上層に形成され、発光層を間に介在させた第１電極及び第２電極を含む発光素子と、が形成されており、
    　　上記第１電極は、上記サブ画素毎に島状に形成されており、
    　　上記第２電極は上記複数のサブ画素に跨って形成されており、
    　上記非表示領域において、
    　　上記平坦化膜に、上記表示領域の外周の少なくとも一部を囲むスリットが形成されており、
    　　上記スリットにおいて、上記第１電極と同層であり当該第１電極とは分離された第１導電層の下面と、上記第３金属層で形成された第３導電層又は上記第２無機絶縁膜とが接触し、
    　　上記スリットにおいて、上記第１導電層と、上記第２金属層で形成された第２導電層とが上記第２無機絶縁膜を介して重畳し、
    　　さらに、上記第１金属層で形成された配線を含み、上記表示領域の配線と電気的に接続する複数の引き回し配線が設けられており、
    　　上記引き回し配線は、上記スリットにおいて、上記第１無機絶縁膜を介して上記第２導電層と重畳することを特徴とする表示デバイス。
  2. 　上記非表示領域には、上記表示領域の外周を一周囲む第１枠状バンクと、当該第１枠状バンクの外側を一周囲む第２枠状バンクとが設けられおり、
    　上記スリットは、第１スリットを含み、
    　上記第１スリットは、上記平坦化膜と上記第２枠状バンクとの間に設けられていることを特徴とする請求項１に記載の表示デバイス。
  3. 　上記第１スリット内において、上記第１導電層と、上記第３導電層とが接触していることを特徴とする請求項２に記載の表示デバイス。
  4. 　さらに、上記表示領域全体を覆う封止層を有し、
    　上記封止層は、第１無機層と、当該第１無機層の上層に形成された有機層と、当該有機層の上層に形成され第２無機層とを含み、
    　上記有機層の縁は、上記第１枠状バンク又は上記第２枠状バンクと重なることを特徴とする請求項２に記載の表示デバイス。
  5. 　上記スリットは、第２スリットを含み、
    　上記第２スリットは、上記第１スリットの内周側に設けられており、上記表示領域の外周の一部を囲み両端部間が離間することを特徴とする請求項２に記載の表示デバイス。
  6. 　上記第１導電層は、上記第１スリット及び上記第２スリットに跨っており、上記表示領域の外周のうち３辺に沿って延伸していることを特徴とする請求項５に記載の表示デバイス。
  7. 　上記第２導電層は、上記第１スリット及び上記第２スリットの下層に、それぞれと重なるように複数形成されていることを特徴とする請求項５又は６に記載の表示デバイス。
  8. 　上記第２スリットにおいて、上記第１導電層と、上記第２電極とが接触し、上記第２電極と上記第２導電層とが上記第１導電層を介して電気的に接続することを特徴とする請求項５～７の何れか１項に記載の表示デバイス。
  9. 　上記表示領域には、上記サブ画素にデータ信号を供給する複数のデータ信号線と、
    　上記データ信号線と交差し、上記サブ画素を走査する複数のゲート線及び複数の発光制御線とが設けられており、
    　上記非表示領域の上記表示領域と上記第１スリットとの間には、上記表示領域の一辺に沿って延伸し、上記複数のゲート線及び複数の発光制御線の少なくとも一方の駆動を制御する走査ドライバが設けられていることを特徴とする請求項５～８の何れか１項に記載の表示デバイス。
  10. 　上記走査ドライバは、上記第２スリットを跨いで設けられており、
    　上記第２スリットよりも上記表示領域から遠い側である外側に設けられたトランジスタである第１ドライバトランジスタと、上記第２スリットよりも上記表示領域に近い側である内側に設けられたトランジスタである第２ドライバトランジスタとを含み、
    　上記第１ドライバトランジスタと、上記第２ドライバトランジスタとは、上記引き回し配線と同層の配線であり上記第２スリットと交差するドライバ配線によって接続されていることを特徴とする請求項９に記載の表示デバイス。
  11. 　上記非表示領域には、上記表示領域に設けられた複数のデータ信号線を一つのデータ信号幹線に束ねるデマルチプレクサを複数含む選択出力回路が、上記表示領域のうち上記データ信号線と交差する方向に延伸する辺に沿って設けられていることを特徴とする請求項１～１０の何れか１項に記載の表示デバイス。
  12. 　上記選択出力回路は、上記表示領域のうち上記非表示領域に設けられた端子部に近い側の辺と対向配置された第１選択出力回路と、上記表示領域のうち上記端子部から遠い側の辺と対向配置された第２選択出力回路とを含み、
    　上記第１選択出力回路は、上記表示領域の互いに対向する辺のうち一方の辺に沿って設けられており、
    　上記第２選択出力回路は、上記表示領域の互いに対向する辺のうち他方の辺に沿って設けられていることを特徴とする請求項１１に記載の表示デバイス。
  13. 　上記非表示領域には、上記データ信号線の駆動を制御するデータドライバが設けられており、
    　上記引き回し配線は、上記データドライバと電気的に接続された第１引き回し配線及び第２引き回し配線を含み、
    　上記第１引き回し配線は、上記第１選択出力回路が有するデマルチプレクサの上記データ信号幹線と電気的に接続され、
    　上記第２引き回し配線は、上記スリットと交差して上記表示領域のデータ信号線と電気的に接続することを特徴とする請求項１２に記載の表示デバイス。
  14. 　上記第２導電層には、定電圧が供給されることを特徴とする請求項１～１３の何れか１項に記載の表示デバイス。
  15. 　上記表示領域には、上記各サブ画素回路に共通して供給される定電圧であるハイレベル電源電圧を供給するための複数のハイレベル電源線が設けられており、
    　上記第２導電層には、上記ハイレベル電源電圧が供給されることを特徴とする請求項１～１４の何れか１項に記載の表示デバイス。
  16. 　上記複数のハイレベル電源線のそれぞれは、両端部のうち少なくとも一端部が、上記第２導電層と電気的に接続されていることを特徴とする請求項１５に記載の表示デバイス。
  17. 　上記表示領域には、上記各サブ画素回路に共通して供給される定電圧であるハイレベル電源電圧を供給するための複数のハイレベル電源線が設けられており、
    　上記第１導電層、上記第２導電層、及び上記第３導電層は、上記非表示領域に設けられた端子部側の第１スリットに島状に設けられ、
    　上記第３導電層には、上記ハイレベル電源電圧が供給され、両端部のうち少なくとも一端部が、上記第２導電層と電気的に接続され、
    　上記第２導電層には、定電圧が供給されることを特徴とする請求項２又は３に記載の表示デバイス。
  18. 　上記表示領域に設けられた複数のデータ信号線の少なくとも一部は、両端部のうち一方の端部と、上記引き回し配線とが電気的に接続されており、当該引き回し配線を介してデータ信号が入力されることを特徴とする請求項１～１７の何れか１項に記載の表示デバイス。
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