JP7343614B2 - 表示基板及びその製造方法、表示装置 - Google Patents
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Description
(1)本開示の実施例の図面は本開示の実施例に関連する構造のみに関し、その他の構造は通常の設計を参照すればよい。
(2)明確にするために、本開示の実施例を説明する図面では、層又は領域の厚さは拡大又は縮小され、すなわち、これらの図面は実際の比例に応じてレンダリングするものではない。層、膜、領域又は基板などの素子が別の素子の「上」又は「下」にあると記載された場合、該素子は別の素子の「上」又は「下」に「直接」存在してもよく、又は中間素子が存在してもよいことが理解できる。
(3)矛盾しない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新しい実施例を得ることができる。
Claims (27)
- 表示基板であって、
表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記表示基板は、ベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンと、を含み、
前記第1導体化された半導体パターンは、前記ベース基板上に位置し、
前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、
前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第1バンク領域での配列密度よりも小さい、
表示基板。 - 第1絶縁層と、第2絶縁層と、をさらに含み、
前記第1絶縁層は、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、
前記第1導電性パターンは、前記第1絶縁層の前記第1導体化された半導体パターンから離れる側に位置し、
前記第2絶縁層は、前記第1導電性パターンの前記第1絶縁層から離れる側に位置し、前記第2導電性パターンは、前記第2絶縁層の前記第1導電性パターンから離れる側に位置し、
前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置しかつ少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する、
請求項1に記載の表示基板。 - 前記複数のビアの前記スペーサ領域での配列密度は、0である、
請求項1又は2に記載の表示基板。 - 前記第1導体化された半導体パターン及び前記第2導電性パターンは、さらに、前記第2バンク領域に位置する、
請求項1~3のいずれか1項に記載の表示基板。 - 前記第1導電性パターンは、さらに、前記第2バンク領域に位置する、
請求項4に記載の表示基板。 - 前記複数のビアの前記スペーサ領域での配列密度は、前記第2バンク領域での配列密度よりも小さい、
請求項4又は5に記載の表示基板。 - 前記スペーサ領域内において、前記第2導電性パターンの前記ベース基板での正投影は、前記第2絶縁層の前記ベース基板での正投影と重なり、かつ、前記第2導電性パターンの前記ベース基板での正投影の面積は、前記第2絶縁層の前記ベース基板での正投影の面積に等しい、
請求項2に記載の表示基板。 - 第1電極層をさらに含み、
前記第1電極層は、前記第2導電性パターンの前記ベース基板から離れる側に位置しかつ前記第2導電性パターンに電気的に接続され、
前記スペーサ領域内において、前記第1電極層は、前記第2導電性パターンを被覆し、かつ、前記第1電極層の前記ベース基板に向かう側の表面は、前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する、
請求項1~7のいずれか1項に記載の表示基板。 - 第1パッケージ層をさらに含み、
前記第1パッケージ層は、前記第1電極層の前記ベース基板から離れる側に位置し、
前記スペーサ領域内において、前記第1パッケージ層は、前記第1電極層を被覆し、かつ、前記第1パッケージ層の前記ベース基板に向かう側の表面は、前記第1電極層の前記ベース基板とは反対側の表面に接触する、
請求項8に記載の表示基板。 - 第1バンク構造と、第2バンク構造と、をさらに含み、
前記第1バンク構造は、前記第1バンク領域内に位置し、
前記第2バンク構造は、前記第2バンク領域内に位置し、
前記第1バンク領域において、前記第1バンク構造は、前記第1電極層の前記ベース基板から離れる側に位置し、前記第1パッケージ層は、前記第1バンク構造の前記第1電極層から離れる側に位置しかつ前記第1バンク構造を被覆し、
前記第2バンク領域において、前記第2バンク構造は、前記第2導電性パターンの前記ベース基板から離れる側に位置し、かつ、前記第2バンク構造の一部は前記第1電極層を被覆し、前記第1パッケージ層は、前記第1電極層及び前記第2バンク構造の前記第2導電性パターンから離れる側に位置しかつ前記第1電極層及び前記第2バンク構造を被覆する、
請求項9に記載の表示基板。 - 前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きく、
前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きい、
請求項10に記載の表示基板。 - 前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも小さい、
請求項11に記載の表示基板。 - 前記スペーサ領域を除かれた前記第1周辺領域に位置する第3絶縁層、第4絶縁層、及び第5絶縁層をさらに含み、
前記第1バンク構造は、前記第4絶縁層と前記第5絶縁層との積層構造を含み、
前記第2バンク構造は、前記第3絶縁層、前記第4絶縁層及び前記第5絶縁層の積層構造を含み、
前記第1バンク領域において、前記第4絶縁層は、前記第1電極層の前記ベース基板から離れる側に位置し、前記第5絶縁層は、前記第4絶縁層の前記第1電極層から離れる側に位置し、
前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ、前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、及び前記第4絶縁層の少なくとも一側の側面を被覆し、
前記第2バンク領域において、前記第3絶縁層は、前記第2導電性パターンの前記ベース基板から離れる側に位置し、前記第1電極層は、前記第3絶縁層の前記ベース基板とは反対側の表面の一部及び前記第3絶縁層の前記第1バンク領域に近い側の側面を被覆し、前記第4絶縁層は、前記第3絶縁層及び前記第1電極層の前記第2導電性パターンから離れる側に位置し、前記第5絶縁層は、前記第4絶縁層の前記第3絶縁層及び前記第1電極層から離れる側に位置し、
前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ、前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、前記第4絶縁層の少なくとも一側の側面、前記第3絶縁層の前記ベース基板とは反対側の表面の一部、及び前記第3絶縁層の前記第1バンク領域から離れる側の側面を被覆する、
請求項10~12のいずれか1項に記載の表示基板。 - 前記第2バンク領域内において、前記第3絶縁層は、前記第2導電性パターンの前記ベース基板とは反対側の表面の一部及び前記第2導電性パターンの前記第1バンク領域から離れる側の側面を被覆する、
請求項13に記載の表示基板。 - 第2パッケージ層をさらに含み、
前記第2パッケージ層は、前記第1パッケージ層の前記第1電極層から離れる側に位置し、かつ、前記第1パッケージ層を被覆する、
請求項9~14のいずれか1項に記載の表示基板。 - 前記第1導電性パターンは、第1方向に沿って並列して配列される複数本の第1配線を含み、
前記第1導体化された半導体パターンは、第2方向に沿って並列して配列される複数本の第2配線を含み、
前記第1方向は、前記第2方向とは異なる、
請求項1~15のいずれか1項に記載の表示基板。 - 前記表示領域に位置する画素構造をさらに含み、
前記画素構造は、前記ベース基板上に位置する画素駆動回路を含み、
前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
前記記憶コンデンサは、第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極と、を含み、
前記活性層は、前記第1導体化された半導体パターンと同層に設置され、
前記第2コンデンサ電極は、前記第1導電性パターンと同層に設置され、
前記ソース及び前記ドレインは、前記第2導電性パターンと同層に設置される、
請求項1~16のいずれか1項に記載の表示基板。 - 前記第1コンデンサ電極は、前記ゲートと同層に設置される、
請求項17に記載の表示基板。 - 前記画素構造は、第1平坦化層と、発光素子と、をさらに含み、
前記第1平坦化層は、第1平坦化表面及び第1ビアを提供するように前記画素駆動回路の前記ベース基板から離れる側に位置し、
前記発光素子は、前記第1平坦化表面上に位置し、かつ前記第1ビアを介して前記画素駆動回路に電気的に接続され、
前記表示基板が第3絶縁層を含む場合、前記第3絶縁層は、前記第1平坦化層と同層に設置される、
請求項17又は18に記載の表示基板。 - 表示基板であって、
表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記表示基板は、ベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンと、を含み、
前記第1導体化された半導体パターンは、前記ベース基板上に位置し、
前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、
前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第2バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第2バンク領域での配列密度よりも小さい、
表示基板。 - 請求項1~20のいずれか1項に記載の表示基板を含む表示装置。
- 表示基板の製造方法であって、
ベース基板を提供するステップと、
前記ベース基板上に第1導体化された半導体パターンを形成するステップと、
前記第1導体化された半導体パターンに第1導電性パターンを形成するステップであって、前記第1導電性パターンは、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置される、ステップと、
前記第1導電性パターンに第2導電性パターンを形成するステップであって、前記第2導電性パターンは、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置される、ステップと、
を含み、
前記表示基板は、表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第1バンク領域での配列密度よりも小さい、
表示基板の製造方法。 - 前記第1導体化された半導体パターンに前記第1導電性パターンを形成するステップは、
前記第1導体化された半導体パターンに第1絶縁層を形成するステップと、
前記第1絶縁層上に前記第1導電性パターンを形成するステップと、を含み、
前記第1導電性パターンに前記第2導電性パターンを形成するステップは、
前記第1導電性パターンに第2絶縁層を形成するステップと、
前記第2絶縁層上に前記第2導電性パターンを形成するステップと、を含み、
前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置し、かつ、少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する、
請求項22に記載の表示基板の製造方法。 - 前記第2導電性パターンに第1電極層を形成するステップをさらに含み、
前記第1電極層は、前記第2導電性パターンに電気的に接続され、
前記スペーサ領域内において、前記第1電極層は、前記第2導電性パターンを被覆し、かつ、前記第1電極層の前記ベース基板に向かう側の表面は、前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する、
請求項22又は23に記載の表示基板の製造方法。 - 前記第1電極層上に第1パッケージ層を形成するステップをさらに含み、
前記スペーサ領域内において、前記第1パッケージ層は、前記第1電極層を被覆し、かつ、前記第1パッケージ層の前記ベース基板に向かう側の表面は、前記第1電極層の前記ベース基板とは反対側の表面に接触する、
請求項24に記載の表示基板の製造方法。 - 前記表示領域において、前記ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含み、
前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
前記記憶コンデンサは、第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極と、を含み、
前記活性層は、前記第1導体化された半導体パターンと同層に設置され、
前記第2コンデンサ電極は、前記第1導電性パターンと同層に設置され、
前記ソース及び前記ドレインは、前記第2導電性パターンと同層に設置される、
請求項22~25のいずれか1項に記載の表示基板の製造方法。 - 前記第1コンデンサ電極は、前記ゲートと同層に設置される、
請求項26に記載の表示基板の製造方法。
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