CN113169216B - 显示基板及其制备方法、显示装置 - Google Patents

Abstract

一种显示基板及其制备方法、显示装置，该显示基板包括显示区域和周边区域。显示区域包括开口，周边区域包括至少部分围绕开口的第一周边区域；第一周边区域包括第一围堰区、第二围堰区和间隔区；显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；第一导电图案与第一导体化的半导体图案间隔绝缘设置，第二导电图案与第一导电图案间隔绝缘设置；第一导电图案被配置为传输用于显示区域的电信号；第二导电图案通过设置在第一周边区域中的多个过孔与第一导体化的半导体图案电连接；第一导体化的半导体图案、第一导电图案和第二导电图案至少位于第一围堰区和间隔区，多个过孔在间隔区的排布密度小于在第一围堰区的排布密度。

Description

显示基板及其制备方法、显示装置

技术领域

本公开的实施例涉及一种显示基板及其制备方法、显示装置。

背景技术

有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置具有厚度薄、重量轻、宽视角、主动发光、发光颜色连续可调、成本低、响应速度快、能耗小、驱动电压低、工作温度范围宽、生产工艺简单、发光效率高及可柔性显示等优点，因此被越来越广泛地应用于手机、平板电脑、数码相机等显示领域。

在制备过程中，通常需要对OLED显示装置中的显示器件进行封装以防止例如水汽或氧气等的浸入。OLED显示装置的封装技术主要包括盖板式封装和薄膜封装。薄膜封装主要包括利用有机封装层进行封装和/或利用无机封装层进行封装。在利用薄膜封装技术对显示器件进行封装时，形成的有机封装层和无机封装层间隔堆叠，以使例如水汽或氧气等难以渗入显示器件的内部。

发明内容

本公开至少一个实施例提供一种显示基板，该显示基板包括显示区域和围绕所述显示区域的周边区域；其中，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；所述显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；所述第一导体化的半导体图案位于所述衬底基板上，所述第一导电图案位于所述第一导体化的半导体图案远离所述衬底基板的一侧，与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容，所述第二导电图案位于所述第一导电图案远离所述第一导体化的半导体图案的一侧，与所述第一导电图案间隔绝缘设置以能够形成电容；所述第一导电图案被配置为传输用于所述显示区域的电信号；所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第一围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第一围堰区的排布密度。

例如，本公开至少一个实施例提供的显示基板还包括第一绝缘层和第二绝缘层；其中，所述第一绝缘层位于所述第一导体化的半导体图案远离所述衬底基板的一侧，所述第一导电图案位于所述第一绝缘层远离所述第一导体化的半导体图案的一侧，所述第二绝缘层位于所述第一导电图案远离所述第一绝缘层的一侧，所述第二导电图案位于所述第二绝缘层远离所述第一导电图案的一侧；所述多个过孔至少位于所述第一绝缘层和所述第二绝缘层内且至少贯穿所述第一绝缘层和所述第二绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，所述多个过孔在所述间隔区的排布密度为0。

例如，在本公开至少一个实施例提供的显示基板中，所述第一导体化的半导体图案和所述第二导电图案还位于所述第二围堰区中。

例如，在本公开至少一个实施例提供的显示基板中，所述第一导电图案还位于所述第二围堰区中。

例如，在本公开至少一个实施例提供的显示基板中，所述多个过孔在所述间隔区的排布密度小于在所述第二围堰区的排布密度。

例如，在本公开至少一个实施例提供的显示基板中，在所述间隔区内，所述第二导电图案在所述衬底基板上的正投影与所述第二绝缘层在所述衬底基板上的正投影重叠，且所述第二导电图案在所述衬底基板上的正投影的面积等于所述第二绝缘层在所述衬底基板上的正投影的面积。

例如，本公开至少一个实施例提供的显示基板还包括第一电极层；其中，所述第一电极层位于所述第二导电图案远离所述衬底基板的一侧且与所述第二导电图案电连接；在所述间隔区内，所述第一电极层覆盖所述第二导电图案，且所述第一电极层面向所述衬底基板的一侧的表面与所述第二导电图案背离所述衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板还包括第一封装层；其中，所述第一封装层位于所述第一电极层远离所述衬底基板的一侧；在所述间隔区内，所述第一封装层覆盖所述第一电极层，且所述第一封装层面向所述衬底基板的一侧的表面与所述第一电极层背离所述衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板还包括第一围堰结构和第二围堰结构，其中，所述第一围堰结构位于所述第一围堰区内，所述第二围堰结构位于所述第二围堰区内；在所述第一围堰区，所述第一围堰结构位于所述第一电极层远离所述衬底基板的一侧，所述第一封装层位于所述第一围堰结构远离所述第一电极层的一侧且覆盖所述第一围堰结构；在所述第二围堰区，所述第二围堰结构位于所述第二导电图案远离所述衬底基板的一侧且部分所述第二围堰结构覆盖所述第一电极层，所述第一封装层位于所述第一电极层和所述第二围堰结构远离所述第二导电图案的一侧且覆盖所述第一电极层和所述第二围堰结构。

例如，在本公开至少一个实施例提供的显示基板中，所述第一封装层位于所述第一围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离大于所述第一封装层位于所述间隔区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离，所述第一封装层位于所述第二围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离大于所述第一封装层位于所述间隔区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离。

例如，在本公开至少一个实施例提供的显示基板中，所述第一封装层位于所述第一围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离小于所述第一封装层位于所述第二围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离。

例如，本公开至少一个实施例提供的显示基板还包括位于所述第一周边区域除所述间隔区之外的第三绝缘层、第四绝缘层和第五绝缘层；其中，所述第一围堰结构包括所述第四绝缘层和所述第五绝缘层的叠层，所述第二围堰结构包括所述第三绝缘层、所述第四绝缘层和所述第五绝缘层的叠层；在所述第一围堰区中，所述第四绝缘层位于所述第一电极层远离所述衬底基板的一侧，所述第五绝缘层位于所述第四绝缘层远离所述第一电极层的一侧，所述第一封装层位于所述第五绝缘层远离所述第四绝缘层的一侧，且覆盖所述第五绝缘层背离所述衬底基板的一侧的表面、所述第五绝缘层的至少一侧的侧表面和所述第四绝缘层的至少一侧的侧表面；在所述第二围堰区中，所述第三绝缘层位于所述第二导电图案远离所述衬底基板的一侧，所述第一电极层覆盖所述第三绝缘层背离所述衬底基板的一侧的部分表面和所述第三绝缘层靠近所述第一围堰区的一侧的侧表面，所述第四绝缘层位于所述第三绝缘层和所述第一电极层远离所述第二导电图案的一侧，所述第五绝缘层位于所述第四绝缘层远离所述第三绝缘层和所述第一电极层的一侧，所述第一封装层位于所述第五绝缘层远离所述第四绝缘层的一侧，且覆盖所述第五绝缘层背离所述衬底基板的一侧的表面、所述第五绝缘层的至少一侧的侧表面、所述第四绝缘层的至少一侧的侧表面、所述第三绝缘层背离所述衬底基板的一侧的部分表面和所述第三绝缘层远离所述第一围堰区的一侧的侧表面。

例如，在本公开至少一个实施例提供的显示基板中，在所述第二围堰区内，所述第三绝缘层覆盖所述第二导电图案背离所述衬底基板的一侧的部分表面和所述第二导电图案远离所述第一围堰区的一侧的侧表面。

例如，本公开至少一个实施例提供的显示基板还包括第二封装层；其中，所述第二封装层位于所述第一封装层远离所述第一电极层的一侧且覆盖所述第一封装层。

例如，在本公开至少一个实施例提供的显示基板中，所述第一导电图案包括沿第一方向并列排布的多条第一走线，所述第一导体化的半导体图案包括沿第二方向并列排布的多条第二走线，所述第一方向不同于所述第二方向。

例如，本公开至少一个实施例提供的显示基板还包括位于所述显示区域的像素结构，其中，所述像素结构包括位于所述衬底基板上的像素驱动电路，所述像素驱动电路包括薄膜晶体管和存储电容；所述薄膜晶体管包括栅极、有源层、源极和漏极，所述存储电容包括第一电容电极和与所述第一电容电极相对的第二电容电极，所述有源层与所述第一导体化的半导体图案同层设置，所述第二电容电极与所述第一导电图案同层设置，所述源极和所述漏极与所述第二导电图案同层设置。

例如，在本公开至少一个实施例提供的显示基板中，所述第一电容电极与所述栅极同层设置。

例如，在本公开至少一个实施例提供的显示基板中，所述像素结构还包括第一平坦化层以及发光元件，所述第一平坦化层在所述像素驱动电路远离所述衬底基板的一侧以提供第一平坦化表面且包括第一过孔，所述发光元件在所述第一平坦化表面上，且通过所述第一过孔与所述像素驱动电路电连接，其中，在所述显示基板包括所述第三绝缘层的情形，所述第三绝缘层与所述第一平坦化层同层设置。

本公开至少一个实施例还提供一种显示基板，该显示基板包括显示区域和围绕所述显示区域的周边区域；其中，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；所述显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；所述第一导体化的半导体图案位于所述衬底基板上，所述第一导电图案位于所述第一导体化的半导体图案远离所述衬底基板的一侧，与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容，所述第二导电图案位于所述第一导电图案远离所述第一导体化的半导体图案的一侧，与所述第一导电图案间隔绝缘设置以能够形成电容；所述第一导电图案被配置为传输用于所述显示区域的电信号；所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第二围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第二围堰区的排布密度。

本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的显示基板。

本公开至少一个实施例还提供一种显示基板的制备方法，包括：提供衬底基板；在所述衬底基板上形成第一导体化的半导体图案；在所述第一导体化的半导体图案上形成第一导电图案，其中，所述第一导电图案与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容；以及在所述第一导电图案上形成第二导电图案，其中，所述第二导电图案与所述第一导电图案间隔绝缘设置以能够形成电容；其中，所述显示基板包括显示区域和围绕所述显示区域的周边区域，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；所述第一导电图案被配置为传输用于所述显示区域的电信号；所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第一围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第一围堰区的排布密度。

例如，在本公开至少一个实施例提供的显示基板的制备方法中，在所述第一导体化的半导体图案上形成所述第一导电图案，包括：在所述第一导体化的半导体图案上形成第一绝缘层，以及在所述第一绝缘层上形成所述第一导电图案；在所述第一导电图案上形成所述第二导电图案，包括：在所述第一导电图案上形成第二绝缘层，以及在所述第二绝缘层上形成所述第二导电图案；其中，所述多个过孔至少位于所述第一绝缘层和所述第二绝缘层内且至少贯穿所述第一绝缘层和所述第二绝缘层。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在所述第二导电图案上形成第一电极层；其中，所述第一电极层与所述第二导电图案电连接；在所述间隔区内，所述第一电极层覆盖所述第二导电图案，且所述第一电极层面向所述衬底基板的一侧的表面与所述第二导电图案背离所述衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在所述第一电极层上形成第一封装层；其中，在所述间隔区内，所述第一封装层覆盖所述第一电极层，且所述第一封装层面向所述衬底基板的一侧的表面与所述第一电极层背离所述衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在所述显示区域，在所述衬底基板上形成像素结构的像素驱动电路；其中，所述像素驱动电路包括薄膜晶体管和存储电容，所述薄膜晶体管包括栅极、有源层、源极和漏极，所述存储电容包括第一电容电极和与所述第一电容电极相对的第二电容电极；所述有源层与所述第一导体化的半导体图案同层设置，所述第二电容电极与所述第一导电图案同层设置，所述源极和所述漏极与所述第二导电图案同层设置。

例如，在本公开至少一个实施例提供的显示基板的制备方法中，所述第一电容电极与所述栅极同层设置。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种OLED显示装置的平面示意图；

图2A为本公开一些实施例提供的一种显示基板的平面示意图；

图2B为图2A所示的显示基板的第一周边区域的平面示意图；

图2C为本公开一些实施例提供的一种显示基板的部分截面结构的示意图；

图3为本公开一些实施例提供的另一种显示基板的平面示意图；

图4为本公开一些实施例提供的另一种显示基板的部分截面结构的示意图；

图5为本公开一些实施例提供的再一种显示基板的部分截面结构的示意图；

图6A和图6B为本公开一些实施例提供的一种多个过孔在第一周边区域内的排布方式的示意图；

图7为本公开一些实施例提供的再一种显示基板的部分截面结构的示意图；

图8为本公开一些实施例提供的一种显示基板中的像素驱动电路的等效电路图；以及

图9A-9E为本公开一些实施例提供的一种显示基板中的像素驱动电路的各层的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

为了提高OLED显示装置中显示器件的封装效果，在围绕显示区域的边框区域设置两个高度不同的围堰结构以阻挡例如水汽或氧气等渗入到显示器件的内部，从而避免对显示器件的各功能层造成不良的影响。相关技术中，将远离显示区域的围堰结构的高度设置为稍大于靠近显示区域的围堰结构的高度，并且将两个围堰结构之间的例如像素界定层、平坦层等有机膜层尽可能地全部去掉以形成“沟槽”区域，进而在封装后形成的封装层可以有效地阻挡例如水汽或氧气等渗入到显示器件的内部。

而目前，随着电子显示产品的不断普及，用户对电子显示产品的功能、外观的要求进一步提高。为了满足用户的不同实际需求，电子显示产品的外观或显示区域有时会需要被设计为不规则或特殊的形状。

图1为一种OLED显示装置的平面示意图。例如，如图1所示，该OLED显示装置10包括显示区域101和围绕显示区域101的边框区域102，显示区域101被设计为例如在至少一侧具有凹口103的不规则形状，该显示装置10可以在凹口103的区域中布置例如摄像头、距离传感器等器件，由此有助于实现窄边框显示装置。

例如，为了避免对显示装置10中显示器件的各功能层造成不良的影响，在围绕显示区域101的边框区域102内可以设置两个高度不同的围堰结构，并且将两个围堰结构之间的例如像素界定层、平坦层等有机膜层尽可能地全部去掉以形成“沟槽”区域。进而，在封装后，形成的封装层可以有效地阻挡例如水汽或氧气等渗入到显示装置10的显示器件的内部。

由于显示区域101具有凹口103，通常在围绕凹口103的边框区域102内需要设置多条金属走线以将位于凹口103两侧的显示区域101中的多行像素单元对应电连接，以提供例如用于该多行像素单元的扫描信号等。并且，由于金属走线传输电信号的负载较低，通常会在金属走线的下方设计多条信号补偿走线以使信号补偿走线与金属走线之间可以形成电容，从而提高金属走线的传输负载，对金属走线的电信号传输效果进行补偿，进而避免位于凹口103两侧的显示区域101中的像素单元出现显示异常。

通常，在边框区域102通过设置辅助电极(以及覆盖且接触辅助电极的其他电极)将该多条信号补偿走线与提供例如驱动电流信号或驱动电压信号的电源信号线电连接，以使该多条信号补偿走线接收形成补偿电容所需的电信号。辅助电极通常设置在该多条信号补偿走线以及金属走线的上方(即靠近封装层的一侧)，并且通过设置在边框区域102中的多个过孔与信号补偿走线电连接。同时，由于金属走线的数量要求，在围绕凹口103的边框区域102内，部分金属走线需要设置于“沟槽”区域中，相应地，为了对该部分金属走线上的传输负载进行补偿，信号补偿走线也需要延伸至“沟槽”区域以与位于“沟槽”区域的金属走线之间形成电容，因而在“沟槽”区域也需要开设使辅助电极和信号补偿走线电连接的多个过孔。

但是，由于需要将边框区域102内两个围堰结构之间的例如像素界定层、平坦层等有机膜层尽可能地去掉，因此，形成的封装层在“沟槽”区域内会覆盖且直接接触辅助电极(或覆盖辅助电极的其他电极)的膜层表面。辅助电极与信号补偿走线之间设置的多个过孔会使辅助电极(或覆盖辅助电极的其他电极)的膜层表面出现多个凹坑，导致膜层表面呈上下起伏的形状而变得不平坦。进而，在对OLED显示装置10的“沟槽”区域进行封装时，形成在辅助电极(或覆盖辅助电极的其他电极)上的封装层的膜层表面也会相应地呈上下起伏的形状，导致封装层的膜层表面变得不平坦，进而使封装层的膜层表面容易产生裂纹。所产生的裂纹容易沿封装层不断扩展，并对封装层造成破坏，使封装层无法或难以防止例如水汽或氧气等渗入显示器件的内部，从而导致显示器件中的功能层被腐蚀或失效，对显示装置的性能造成严重的不良影响，进而大大降低显装置的良率，缩短显示装置的使用寿命。

本公开至少一个实施例提供一种显示基板，该显示基板包括显示区域和围绕显示区域的周边区域。显示区域包括开口，周边区域包括至少部分围绕开口的第一周边区域；第一周边区域包括第一围堰区、第二围堰区和间隔区，第一围堰区至少部分围绕开口，间隔区至少部分围绕第一围堰区，第二围堰区至少部分围绕间隔区。显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；第一导体化的半导体图案位于衬底基板上；第一导电图案位于第一导体化的半导体图案远离衬底基板的一侧，与第一导体化的半导体图案间隔绝缘设置以能够形成电容；第二导电图案位于第一导电图案远离第一导体化的半导体图案的一侧，与第一导电图案间隔绝缘设置以能够形成电容；第一导电图案被配置为传输用于显示区域的电信号；第二导电图案通过设置在第一周边区域中的多个过孔与第一导体化的半导体图案电连接；第一导体化的半导体图案、第一导电图案和第二导电图案至少位于第一围堰区和间隔区，多个过孔在间隔区的排布密度小于在第一围堰区的排布密度，例如在间隔区中相邻过孔之间的距离大于在第一围堰区中相邻过孔之间的距离。

本公开上述实施例提供的显示基板通过减小使第二导电图案与第一导体化的半导体图案电连接的多个过孔在间隔区的排布密度，减弱了位于间隔区中的第二导电图案的膜层表面因过孔设计而产生的上下起伏现象，使第二导电图案的膜层表面变得更加平坦，并进而使覆盖第二导电图案的第一电极层以及封装层的膜层表面均可以变得更加平坦，从而减弱或避免封装层表面出现裂纹。由此，本公开上述实施例提供的显示基板可以提高制备的封装层的均匀性和一致性，改善封装层对显示基板的封装效果，从而有效地避免例如水汽或氧气等渗入显示器件的内部而对显示器件的功能层造成例如腐蚀或失效等不良影响，进而提升显示基板的性能和良率，延长显示基板的使用寿命。

下面，将参考附图详细地说明本公开的一些实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。

图2A为本公开一些实施例提供的一种显示基板的平面示意图，图2B为图2A所示的显示基板的第一周边区域的平面示意图，图2C为本公开一些实施例提供的一种显示基板的部分截面结构的示意图。例如，图2C为图2A所示的显示基板沿A-A’线的截面结构示意图。

例如，结合图2A-图2C所示，显示基板20包括显示区域201和围绕显示区域201的周边区域202。显示区域201包括开口，该开口可以为封闭开口或非封闭开口，在开口所在区域中可以布置例如摄像头、距离传感器等器件，由此有助于实现窄边框显示装置。例如，该开口可以为图2A中所示形成在显示区域201至少一侧的凹口(非封闭开口的示例)，周边区域202包括至少部分围绕该开口的第一周边区域203。第一周边区域203包括第一围堰区204、第二围堰区205和间隔区206，第一围堰区204至少部分围绕开口，间隔区206至少部分围绕第一围堰区204，第二围堰区205至少部分围绕间隔区206，由此相对于开口由近到远布置第一围堰区204、间隔区206和第二围堰区205。

显示基板20包括衬底基板210、第一导体化的半导体图案220、第一导电图案230和第二导电图案240。第一导体化的半导体图案220位于衬底基板210上；第一导电图案230位于第一导体化的半导体图案220远离衬底基板210的一侧，与第一导体化的半导体图案220间隔绝缘设置以能够形成电容；第二导电图案240位于第一导电图案230远离第一导体化的半导体图案220的一侧，与第一导电图案230间隔绝缘设置以能够形成电容。第一导电图案230被配置为传输用于显示区域201的电信号，例如该电信号可以为用于显示区域201中的像素驱动电路的栅极扫描信号、发光控制信号、复位信号等中的一种或多种。第二导电图案240通过设置在第一周边区域203中的多个过孔250与第一导体化的半导体图案220电连接。第一导体化的半导体图案220、第一导电图案230和第二导电图案240至少位于第一围堰区204和间隔区206，多个过孔250在间隔区206的排布密度小于在第一围堰区204的排布密度。

在一些实施例中，结合图2A和图2C所示，第一导电图案230包括沿第一方向R1并列排布的多条第一走线231，第一导体化的半导体图案220包括沿第二方向R2并列排布的多条第二走线221，第一方向R1不同于第二方向R2。例如，第一方向R1可以垂直于第二方向R2，以使多条第一走线231和多条第二走线221分别呈交叉排布，从而使多条第一走线231和多条第二走线221之间可以形成电容，进而提高多条第一走线231的传输负载，对多条第一走线231上的电信号传输效果进行补偿，使显示区域201中各部分的显示效果可以保持均匀一致。

在一些实施例中，在图2C所示的显示基板20中，在第一围堰区204内，相邻的两条第一走线231之间均设置有一个过孔250；而在间隔区206内，每相隔两条第一走线231设置有一个过孔，进而在间隔区206内相邻过孔250之间的距离大于在第一围堰区204内相邻过孔250之间的距离，使过孔250在间隔区206的排布密度小于在第一围堰区204的排布密度。

在本公开的上述实施例中，通过减小多个过孔250在间隔区206的排布密度，可以减弱位于间隔区206中的第二导电图案240的表面因过孔设计而产生的上下起伏现象，进而使第二导电图案240的膜层表面变得更加平坦。由此，使覆盖第二导电图案240的结构层或功能层(例如下文中提到的第一电极层270)的背离衬底基板210一侧的表面可以更加平坦，进而在对显示基板20中的显示器件进行封装时，可以进一步使形成的封装层(例如下文中提到的第一封装层281)的背离衬底基板210一侧的表面可以更加平坦，从而减弱或避免封装层表面出现裂纹，提高制备的封装层的均匀性和一致性。因此，上述实施例中，显示基板20的封装效果可以得到显著地改善，可以有效地避免例如水汽或氧气等渗入显示基板20的显示器件的内部而对显示器件造成不良影响，进而提升显示基板20的性能和良率，延长显示基板20的使用寿命。

需要说明的是，在图2C所示的本公开实施例中，在第一围堰区204内，相邻的两条第一走线231之间设置有一个过孔250；在间隔区206内，每相隔两条第一走线231设置有一个过孔。而在本公开的其他一些实施例中，还可以是在第一围堰区204内，相邻的两条第一走线231之间设置有一个过孔250；在间隔区206内，每相隔三条或更多条第一走线231设置有一个过孔250。在本公开的其他一些实施例中，可以是在第一围堰区204内，每相隔n(n为大于1的整数)条第一走线231设置有一个过孔250；在间隔区206内，每相隔n+m(m为大于0的整数)条第一走线231设置有一个过孔250。也即，在本公开实施例中，只要多个过孔在间隔区的排布密度小于在第一围堰区的排布密度即可，本公开实施例对间隔区和第一围堰区内过孔的具体排布方式或排布数量等不作限制。

需要说明的是，在图2C所示的本公开实施例中，在第一围堰区204和间隔区206内沿第一方向R1排布的第一走线231的具体数量只是示例性说明。例如，在本公开的其他一些实施例中，第一走线231的设置数量可以根据显示区域201中位于开口两侧的像素单元的行数或者根据不同的实际需求而进行确定，而第一围堰区204和间隔区206内排布的第一走线231的数量可以根据例如第一围堰区204以及间隔区206的实际尺寸、第一走线231的设置需求(例如第一走线231的宽度等)而进行相应调整，本公开的实施例对此不作限制。

例如，在图2C所示的本公开实施例中，第一围堰区204、间隔区206、第二围堰区205在第一方向R1上的宽度均可以设置大约为40μm，例如可以设置在35μm～45μm的范围内。

在一些实施例中，如图2C所示，显示基板20还包括第一绝缘层261和第二绝缘层262。第一绝缘层261位于第一导体化的半导体图案220远离衬底基板210的一侧，第一导电图案230位于第一绝缘层261远离第一导体化的半导体图案220的一侧，第二绝缘层262位于第一导电图案230远离第一绝缘层261的一侧，第二导电图案240位于第二绝缘层262远离第一导电图案230的一侧。多个过孔250至少位于第一绝缘层261和第二绝缘层262内且至少贯穿第一绝缘层261和第二绝缘层262。

例如，第一导体化的半导体图案220中的多条第二走线221和第一导电图案230中的多条第一走线231使用第一绝缘层261作为介电材料以形成电容，进而提高多条第一走线231的传输负载，对多条第一走线231上的电信号传输效果进行补偿，使显示基板20的显示区域201中各部分的显示效果可以保持均匀一致。

在一些实施例中，如图2C所示，显示基板20还包括第一电极层270。第一电极层270位于第二导电图案240远离衬底基板210的一侧且与第二导电图案240电连接。在间隔区206内，第一电极层270覆盖第二导电图案240，且第一电极层270面向衬底基板210的一侧的表面与第二导电图案240背离衬底基板210的一侧的表面接触。

在一些实施例中，如图2C所示，显示基板20还包括第一封装层281。第一封装层281位于第一电极层270远离衬底基板210的一侧。在间隔区206内，第一封装层281覆盖第一电极层270，且第一封装层281面向衬底基板210的一侧的表面与第一电极层270背离衬底基板210的一侧的表面接触。

在上述实施例中，通过减小多个过孔250在间隔区206的排布密度，减弱了位于间隔区206中的第二导电图案240的表面因过孔设计而产生的上下起伏现象，使第二导电图案240的膜层表面变得更加平坦，进而使覆盖第二导电图案240的第一电极层270以及覆盖第一电极层270的第一封装层281的膜层表面均可以变得更加平坦，从而减弱或避免第一封装层281表面出现裂纹。由此，可以提高制备的第一封装层281的均匀性和一致性，改善第一封装层281对显示基板20的显示器件的封装效果，有效地避免例如水汽或氧气等渗入显示基板20的显示器件的内部而对显示器件造成不良影响，进而提升显示基板20的性能和良率，延长显示基板20的使用寿命。

在一些实施例中，如图2C所示，显示基板20还包括第一围堰结构和第二围堰结构。第一围堰结构位于第一围堰区204内，第二围堰结构位于第二围堰区205内。在第一围堰区204，第一围堰结构位于第一电极层270远离衬底基板210的一侧，第一封装层281位于第一围堰结构远离第一电极层270的一侧且覆盖第一围堰结构。在第二围堰区205，第二围堰结构位于第二导电图案240远离衬底基板210的一侧且部分第二围堰结构覆盖第一电极层270，第一封装层281位于第一电极层270和第二围堰结构远离第二导电图案240的一侧且覆盖第一电极层270和第二围堰结构。

在一些实施例中，如图2C所示，第一封装层281位于第一围堰区204的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D1大于第一封装层281位于间隔区206的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D3。第一封装层281位于第二围堰区205的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D2大于第一封装层281位于间隔区206的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D3。因而，显示基板20将间隔区206内的例如像素界定层、平坦层等有机膜层去掉后，通过第一围堰结构和第二围堰结构在第一周边区域203内形成“沟槽”，从而在封装后可以有效地阻挡例如水汽或氧气等渗入到显示基板20的显示器件的内部，避免对显示器件的各功能层或结构层等造成不良的影响。

在一些实施例中，如图2C所示，第一封装层281位于第一围堰区204的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D1小于第一封装层281位于第二围堰区205的部分的背离衬底基板210的一侧的表面与衬底基板210之间的最大距离D2。由此，通过距离衬底基板210高度不同的第一围堰结构和第二围堰结构可以在封装后更有效地阻挡例如水汽或氧气等渗入到显示基板20的显示器件的内部，进一步避免对显示器件的各功能层或结构层等造成不良的影响。

在一些实施例中，如图2C所示，显示基板20还包括位于第一周边区域203除间隔区206之外的第三绝缘层263、第四绝缘层264和第五绝缘层265。第一围堰结构包括第四绝缘层264和第五绝缘层265的叠层，第二围堰结构包括第三绝缘层263、第四绝缘层264和第五绝缘层265的叠层。

在第一围堰区204中，第四绝缘层264位于第一电极层270远离衬底基板210的一侧，第五绝缘层265位于第四绝缘层264远离第一电极层270的一侧，第一封装层281位于第五绝缘层265远离第四绝缘层264的一侧，且覆盖第五绝缘层265背离衬底基板210的一侧的表面、第五绝缘层265的至少一侧的侧表面和第四绝缘层264的至少一侧的侧表面。

在第二围堰区205中，第三绝缘层263位于第二导电图案240远离衬底基板210的一侧，第一电极层270覆盖第三绝缘层263背离衬底基板210的一侧的部分表面和第三绝缘层263靠近第一围堰区204的一侧的侧表面，第四绝缘层264位于第三绝缘层263和第一电极层270远离第二导电图案240的一侧，第五绝缘层265位于第四绝缘层264远离第三绝缘层263和第一电极层270的一侧，第一封装层281位于第五绝缘层265远离第四绝缘层264的一侧，且覆盖第五绝缘层265背离衬底基板210的一侧的表面、第五绝缘层265的至少一侧的侧表面、第四绝缘层264的至少一侧的侧表面、第三绝缘层263背离衬底基板210的一侧的部分表面和第三绝缘层263远离第一围堰区204的一侧的侧表面。

在一些实施例中，如图2C所示，在第二围堰区205内，第三绝缘层263覆盖第二导电图案240背离衬底基板210的一侧的部分表面和第二导电图案240远离第一围堰区204的一侧的侧表面。

在一些实施例中，如图2C所示，显示基板20还包括第二封装层282。第二封装层282位于第一封装层281远离第一电极层270的一侧且覆盖第一封装层281。例如，第一封装层281和第二封装层282均可以为有机封装层，通过第一封装层281和第二封装层282的堆叠设置可以进一步使例如水汽或氧气等难以渗入显示基板20的显示器件的内部。

需要说明的是，在图2C所示的本公开实施例中，第一导体化的半导体图案220和第一导电图案230之间仅设置有一层第一绝缘层261，第一导电图案230和第二导电图案240之间仅设置有一层第二绝缘层262。而在本公开的其他一些实施例中，在第一导体化的半导体图案220和第一导电图案230之间除第一绝缘层261外还可以设置有其他绝缘层或其他结构层或功能层，在第一导电图案230和第二导电图案240之间除第二绝缘层262外同样还可以设置有其他绝缘层或其他结构层或功能层，只要满足过孔可以贯穿相应的绝缘层使第一导体化的半导体图案220能够和第二导电图案240电连接，进而使第一导电图案230与第一导体化的半导体图案220之间形成补偿电容即可，本公开实施例对此不作具体限制。

需要说明的是，在本公开的其他一些实施例中，显示基板在第一周边区域还可以包括除图2C所示的例如第一导体化的半导体图案、第一导电图案、第二导电图案、第一绝缘层、第二绝缘层等以外的其他结构或功能层，只要满足可以使第一导电图案与第一导体化的半导体图案之间形成电容以实现补偿效果即可。本公开实施例对此不作限制。

需要说明的是，图2C所示的截面结构可以为对应于图2A所示的显示基板20沿A-A’线的截面结构；或者在本公开的其他一些实施例中，图2C所示的截面结构也可以为对应于例如如图3所示的显示基板30(包括显示区域301)沿B-B’线的截面结构，图3中所示的显示基板30的开口为封闭的。也即，本公开的实施例对显示基板的显示区域的开口的具体形状以及设置位置等均不作限制。

需要说明的是，本公开实施例对显示基板的形状或轮廓等也不作限制，例如本公开实施例的显示基板可以是如图2A或图3所示的方形，也可以是例如圆形、正六边形、正八边形等其他合适的规则形状或不规则形状等。本公开实施例对此不作限制。

在一些实施例中，衬底基板210可以为玻璃板、石英板、金属板或树脂类板件等。例如，衬底基板210的材料可以包括有机材料，例如该有机材料可以为聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺、聚醚砜、聚对苯二甲酸乙二醇酯和聚萘二甲酸乙二醇酯等树脂类材料。例如，衬底基板210可以为柔性基板或非柔性基板，本公开的实施例对此不作限制。

在一些实施例中，第一绝缘层261、第二绝缘层262、第三绝缘层263、第四绝缘层264、第五绝缘层265的材料可以包括氧化硅、氮化硅、氮氧化硅等无机绝缘材料，或者可以包括聚酰亚胺、聚酞亚胺、聚酞胺、丙烯酸树脂、苯并环丁烯或酚醛树脂等有机绝缘材料。本公开的实施例对第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层的材料均不做具体限定。例如，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层的材料可以彼此相同或部分相同，也可以彼此不相同，本公开的实施例对此不作限制。

在一些实施例中，第一导体化的半导体图案220的多条第二走线221的材料可以包括多晶硅或氧化物半导体(例如，氧化铟镓锌)。

在一些实施例中，第一导电图案230的多条第一走线231的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构。

在一些实施例中，第二导电图案240的材料可以包括金属材料或者合金材料，例如由钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(例如钛、铝及钛三层金属叠层(Ti/Al/Ti))。

在一些实施例中，第一电极层270的材料可以包括至少一种导电氧化物材料，包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)等，或者还可以包括具有高反射率的金属作为反射层，诸如银(Ag)。

在一些实施例中，第一封装层281和第二封装层282的材料可以包括氮化硅、氧化硅、氮氧化硅等绝缘材料。氮化硅、氧化硅、氮氧化硅等无机材料的致密性高，可以防止水、氧等的侵入。

例如，在本公开的一些实施例中，多个过孔在间隔区的排布密度可以设置为0，也即在间隔区内不设置过孔。由此，可以消除或进一步减弱位于间隔区中的第二导电图案的表面因过孔设计而产生的上下起伏现象，使第二导电图案的膜层表面保持均匀平坦。进而，使覆盖第二导电图案的第一电极层以及覆盖第一电极层的第一封装层的膜层表面均可以保持均匀平坦，从而避免或显著减弱第一封装层表面出现裂纹的现象，进一步提高第一封装层的均匀性和一致性，改善第一封装层对显示基板的封装效果。进一步，还可以使覆盖第一封装层的第二封装层的膜层表面保持均匀平坦，避免或显著减弱第二封装层表面出现裂纹的现象，从而提高制备的第二封装层表面的均匀性和一致性，改善第二封装层对显示基板的封装效果。

图4为本公开一些实施例提供的另一种显示基板的部分截面结构的示意图。例如，图4也可以为图2A所示的显示基板沿A-A’线的截面结构示意图，或者也可以为图3所示的显示基板沿B-B’线的截面结构示意图。例如，图4所示的显示基板40除第一导体化的半导体图案420、第二导电图案440和过孔450以外的其他结构均与图2C所示的显示基板20基本相同或相似，在此不再赘述。

在一些实施例中，如图4所示，第一导体化的半导体图案420、第二导电图案440和多个过孔450位于第一围堰区404、间隔区406和第二围堰区405中。由此，通过在第一围堰区404和第二围堰区405中均设置能够使第一导体化的半导体图案420和第二导电图案440电连接的过孔450，可以进一步提升第一导体化的半导体图案420和第二导电图案440之间的电连接效果。

在一些实施例中，如图4所示，多个过孔450在间隔区406的排布密度可以设置为0。也就是说，在保证第一导体化的半导体图案420和第二导电图案440之间的电连接效果的情形下，可以在显示基板40的间隔区406内不设置过孔450，从而可以消除或进一步减弱位于间隔区406中的第二导电图案440的表面因过孔设计而产生的上下起伏现象，使第二导电图案440的膜层表面保持均匀平坦。进而，使覆盖第二导电图案440的第一电极层470以及覆盖第一电极层470的第一封装层481的膜层表面均可以保持均匀平坦，从而避免或显著减弱第一封装层481表面出现裂纹的现象，进一步提高第一封装层481的均匀性和一致性，进而改善第一封装层481对显示基板40的封装效果。进一步，还可以使覆盖第一封装层481的第二封装层482的膜层表面保持均匀平坦，避免或显著减弱第二封装层482表面出现裂纹的现象，从而提高制备的第二封装层482表面的均匀性和一致性，改善第二封装层482对显示基板40的封装效果。

例如，在图4所示的本公开实施例中，多个过孔450在第一围堰区404的排布密度与在第二围堰区405的排布密度相同。而在本公开的其他一些实施例中，多个过孔在第一围堰区的排布密度与在第二围堰区的排布密度也可以不同，本公开的实施例对此不作限制。

图5为本公开一些实施例提供的再一种显示基板的部分截面结构的示意图。例如，图5也可以为图2A所示的显示基板沿A-A’线的截面结构示意图，或者也可以为图3所示的显示基板沿B-B’线的截面结构示意图。例如，图5所示的显示基板50除第一导体化的半导体图案520、第一导电图案530、第二导电图案540和过孔550以外的其他结构均与图2C所示的显示基板20基本相同或相似，或者图5所示的显示基板50除第一导电图案530以外的其他结构均与图4所示的显示基板40基本相同或相似，在此不再赘述。

在一些实施例中，如图5所示，相比于图4所示的显示基板40，第一导电图案530还位于第二围堰区505中。也就是说，第一导体化的半导体图案520、第一导电图案530、第二导电图案540和多个过孔550均至少位于第一围堰区504、第二围堰区505以及间隔区506中。

在一些实施例中，如图5所示，多个过孔550在间隔区406的排布密度为0。由此，在保证第一导体化的半导体图案520和第二导电图案540之间的电连接效果的情形下，通过在显示基板50的间隔区506内不设置过孔550，可以消除或进一步减弱位于间隔区506中的第二导电图案540的表面因过孔设计而产生的上下起伏现象，使第二导电图案540的膜层表面保持均匀平坦。进而，使覆盖第二导电图案540的第一电极层570以及覆盖第一电极层570的第一封装层581的膜层表面均可以保持均匀平坦，从而避免或显著减弱第一封装层581表面出现裂纹的现象，进而进一步提高制备的第一封装层581的均匀性和一致性，改善第一封装层581对显示基板50的封装效果。

例如，在图5所示的本公开实施例中，过孔550在第一围堰区504的排布密度和在第二围堰区505的排布密度相同。而在本公开的其他一些实施例中，过孔在第一围堰区的排布密度和在第二围堰区的排布密度也可以不同。例如，可以使过孔在第一围堰区的排布密度大于在第二围堰区的排布密度，且在第二围堰区的排布密度大于在间隔区的排布密度；或者，也可以使过孔在第二围堰区的排布密度大于在第一围堰区的排布密度，且在第一围堰区的排布密度大于在间隔区的排布密度，本公开的实施例对此不作限制。

在本公开的其他一些实施例中，在过孔在第一围堰区的排布密度大于在间隔区的排布密度的情形，可以将过孔在第二围堰区的排布密度设置为与在间隔区的排布密度相同，例如可以将过孔在第二围堰区的排布密度和在间隔区的排布密度均设置为0。或者，在本公开的其他一些实施例中，在过孔在第二围堰区的排布密度大于在间隔区的排布密度的情形，可以将过孔在第一围堰区的排布密度设置为与在间隔区的排布密度相同，例如可以将过孔在第一围堰区的排布密度和在间隔区的排布密度均设置为0。本公开的实施例对此不作限制。

例如，在本公开的其他一些实施例中，在使第一导体化的半导体图案和第二导电图案通过设置在第一围堰区和第二围堰区的过孔电连接的情形下，间隔区内也可以根据实际需求设置过孔，只要满足多个过孔在间隔区的排布密度小于在第一围堰区和第二围堰区的排布密度即可。本公开的实施例对此不作限制。

图6A和图6B为本公开一些实施例提供的一种多个过孔在第一周边区域内的排布方式的示意图。例如，图6A和图6B可以为图5所示的显示基板50中的多个过孔550在第一周边区域503内的排布方式的示意图。需要说明的是，为了便于说明，图6A中仅示出了第一导体化的半导体图案520、第一导电图案530和第二导电图案540之间的设置关系，图6B中示出了第一导体化的半导体图案520、第一导电图案530、第二导电图案540和第一电极层570之间的设置关系，显示基板50中的其他结构或功能层的设计可以参考本领域技术内的常规设置方式，在此不再赘述。

例如，以图5所示的显示基板50为例，图6A中示出了第一导体化的半导体图案520、第一导电图案530和第二导电图案540在平行于衬底基板510的表面的平面内的位置关系以及多个过孔550的排布方式，图6B中示出了第一导体化的半导体图案520、第一导电图案530、第二导电图案540和第一电极层570在平行于衬底基板510的表面的平面内的位置关系以及多个过孔550的排布方式。

在一些实施例中，如图6A和图6B所示，第一导体化的半导体图案520包括沿第二方向R2排布的多条第二走线521，第一导电图案530包括沿第一方向R1排布的多条第一走线531，第一方向R1垂直于第二方向R2。

例如，多条第一走线531沿第一方向R1间隔排布，且每条第一走线531与多条第二走线521彼此部分交叠。多条第二走线521沿第二方向R2间隔排布，且每条第二走线521与多条第一走线531彼此部分交叠。例如，过孔550可以设置在第二走线521未与第一走线531交叠的部分，也即设置在两条相邻的第一走线531之间的间隙内。

例如，第一电极层570覆盖设置在第一围堰区504内的过孔550，且至少覆盖设置在第二围堰区505内的部分过孔550。

例如，在第一围堰区504和间隔区506内，第一电极层570覆盖多条第一走线531和多条第二走线521。在第二围堰区505内，第一电极层570覆盖多条第一走线531中的部分走线，且分别覆盖多条第二走线521中的每条的一部分。

需要说明的是，在图6A和图6B所示的实施例中，多条第一走线531均采用相同的材料，而在本公开的其他一些实施例中，多条第一走线531也可以分别采用不同的材料交替形成，本公开的实施例对此不作限制。

多条第一走线531可以采用跟显示区域中像素结构中的某一结构同层形成。多条第一走线531也可以采用跟显示区域中像素结构中的两个结构同层形成，即一部分第一走线跟像素结构中的一个结构同层形成，另一部分第一走线跟像素结构中的另一个结构同层形成。在一些实施例中，这两部分第一走线交替排列形成多条第一走线531。多条第一走线531也可以采用跟显示区域中像素结构中的三个结构同层形成，即第一部分第一走线跟像素结构中的第一个结构同层形成，第二部分第一走线跟像素结构中的第二个结构同层形成，第三部分第一走线跟像素结构中的第三个结构同层形成。在一些实施例中，这三部分第一走线中各有一条走线，三条走线依次排列作为一组，多组排列形成多条第一走线531；在另一些实施例中，这三部分第一走线中的每一部分整体作为一个组，三组排列形成多条第一走线531。

需要说明的是，在第二方向R2上，每条第二走线521上开设的过孔550的数量只是示例性说明。在本公开的其他一些实施例中，在第二方向R2上，每条第二走线上开设的过孔的数量可以根据第二走线在第二方向R2上的宽度或制备工艺精度等因素而确定，本公开的实施例对此不作限制。

例如，在本公开的一些实施例中，在间隔区内，第二导电图案在衬底基板上的正投影与第二绝缘层在衬底基板上的正投影重叠，且第二导电图案在衬底基板上的正投影的面积等于第二绝缘层在衬底基板上的正投影的面积。

例如，以图5所示的显示基板50为例，第二导电图案540在间隔区506区内可以呈一整片设置，第二绝缘层562也可以呈一整片设置，进而在间隔区506不设置过孔550的情形，在间隔区506内，第二导电图案540在衬底基板510上的正投影与第二绝缘层562在衬底基板510上的正投影重叠，且第二导电图案540在衬底基板510上的正投影的面积等于第二绝缘层562在衬底基板510上的正投影的面积。

例如，在本公开的一些实施例中，显示基板还包括位于显示区域的像素结构。像素结构包括位于衬底基板上的像素驱动电路，像素驱动电路包括薄膜晶体管和存储电容；薄膜晶体管包括栅极、有源层、源极和漏极，存储电容包括第一电容电极和与第一电容电极相对的第二电容电极，有源层与第一导体化的半导体图案同层设置，栅极与第一电容电极同层设置，第二电容电极与第一导电图案同层设置，源极和漏极与第二导电图案同层设置。由此，可以简化显示基板的制备工艺，减少显示基板的制备成本。

需要说明的是，“同层设置”为两个功能层或结构层在显示基板的层级结构中同层且同材料形成，即在制备工艺中，该两个功能层或结构层可以由同一个材料层形成，且可以通过同一构图工艺形成所需要的图案和结构，例如可以在先形成该材料层后，由该材料层经过构图工艺形成。

需要说明的是，在本公开的其他一些实施例中，第一导电图案也可以与栅极和第一电容电极同层设置；在本公开的其他一些实施例中，也可以是一部分第一导电图案与第二电容电极同层设置，另一部分第一导电图案与栅极和第一电容电极同层设置，即第一导电图案包括交替形成的两部分，本公开实施例对此不作限制。

下面以图5所示的显示基板50的第一周边区域503中的截面结构为例，对本公开实施例提供的显示基板的显示区域进行说明。

图7为本公开一些实施例提供的再一种显示基板的部分截面结构的示意图。例如，图7所示的显示基板70的第一周边区域703的部分与图5所示的显示基板50的第一周边区域503的部分基本相同或相似，在此不再赘述。

例如，如图7所示，显示基板70还包括位于显示区域701的像素结构，以用于实现发光驱动、控制等功能。该像素结构包括位于衬底基板710上的像素驱动电路7120、第一平坦化层7150及发光元件7140。

例如，通过第一导电图案730(例如第一导电图案730中的多条第一走线731)可以将显示区域701中位于开口左右两侧的多行像素单元中的像素驱动电路7120对应电连接，以传输用于像素驱动电路7120的例如栅极扫描信号、发光控制信号、复位信号等中的一种或多种电信号。

例如，可以对应位于显示区域701的开口左右两侧的每行像素驱动电路7120设置一条第一走线731以传输上述电信号中的一种，例如通过第一走线731将位于显示区域701的开口左右两侧的每行像素驱动电路7120的栅线电连接以传输栅极扫描信号；也可以对应位于显示区域701的开口左右两侧的每行像素驱动电路7120设置多条第一走线731以分别传输上述多种电信号，例如通过第一走线731分别将位于显示区域701的开口左右两侧的每行像素驱动电路7120的栅线和发光控制线电连接以分别传输栅极扫描信号和发光控制信号，本公开的实施例对此不作限制。

例如，通过在第一导电图案730的下方设置第一导体化的半导体图案720(例如第一导体化的半导体图案720中的多条第二走线721)，可以使多条第二走线721与多条第一走线731之间形成电容，从而提高第一走线731的传输负载，对第一走线731的电信号传输效果进行补偿。由此，使显示区域701中位于开口左右两侧的像素单元的显示效果可以与显示区域701中的其他像素单元的显示效果保持一致，避免或减弱画面在不同灰阶下出现显示异常，进而提升显示基板70的画面显示效果。

例如，第一导体化的半导体图案720通过过孔750与第二导电图案740电连接且进一步与第一电极层770电连接，例如第一电极层770可以被配置为接收低电压信号(例如提供给发光元件7140的阴极信号)，进而使第一导体化的半导体图案720中的多条第二走线721被施加低电压信号，由此使传输例如栅极扫描信号的第一走线731与第二走线721之间能够形成电容，以实现补偿的效果。

下面，本公开实施例以对应位于显示区域701的开口左右两侧的每行像素驱动电路7120设置一条第一走线731以传输栅极扫描信号(即，通过第一走线731将位于显示区域701的开口左右两侧的每行像素驱动电路7120的栅线电连接以传输栅极扫描信号)为例，结合像素驱动电路7120的具体结构对显示基板70进行说明。

图8为本公开一些实施例提供的一种显示基板中的像素驱动电路的等效电路图，图9A-9E为本公开一些实施例提供的一种显示基板中的像素驱动电路的各层的示意图。例如，图7为包括图8和图9A中所示的像素驱动电路7120的显示基板70的部分截面结构的示意图。需要说明的是，图8和图9A中所示的像素驱动电路7120的具体结构只是示例性说明，本公开的实施例包括但并不仅限于此。

在一些实施例中，如图8所示，像素驱动电路7120包括多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7、连接到多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7的多个信号线和存储电容Cst，多个信号线包括栅线GL、发光控制线EM、初始化线RL、数据线DAT和第一电源线VDD。栅线GL可包括第一栅线GLn和第二栅线GLn-1，例如第一栅线GLn可用于传输栅极扫描信号，第二栅线GLn-1可用于传输复位信号。发光控制线EM可用于传输发光控制信号。由此，像素驱动电路7120为7T1C的像素驱动电路。

需要说明的是，本公开实施例包括但并不限于此，像素驱动电路7120也可采用其他类型的电路结构，例如7T2C结构或者9T2C结构等，本公开实施例对此不作限制。

例如，可以通过第一走线731将位于显示区域701的开口左右两侧的每行像素驱动电路7120的第一栅线GLn电连接以传输栅极扫描信号，从而实现栅极扫描信号的补偿效果。

例如，如图8所示，第一薄膜晶体管T1的第一栅极G1与第三薄膜晶体管T3的第三漏极D3和第四薄膜晶体管T4的第四漏极D4电连接。第一薄膜晶体管T1的第一源极S1与第二薄膜晶体管T2的第二漏极D2和第五薄膜晶体管T5的第五漏极D5电连接。第一薄膜晶体管T1的第一漏极D1与第三薄膜晶体管T3的第三源极S3和第六薄膜晶体管T6的第六源极S6电连接。

例如，如图8所示，第二薄膜晶体管T2的第二栅极G2被配置为与第一栅线GLn电连接以接收栅极扫描信号，第二薄膜晶体管T2的第二源极S2被配置为与数据线DAT电连接以接收数据信号，第二薄膜晶体管T2的第二漏极D2与第一薄膜晶体管T1的第一源极S1电连接。

例如，如图8所示，第三薄膜晶体管T3的第三栅极G3被配置为与第一栅线GLn电连接，第三薄膜晶体管T3的第三源极S3与第一薄膜晶体管T1的第一漏电极D1电连接，第三薄膜晶体管T3的第三漏极D3与第一薄膜晶体管T1的第一栅极G1电连接。

例如，如图8所示，第四薄膜晶体管T4的第四栅极G4被配置为与第二栅线GLn-1电连接以接收复位信号，第四薄膜晶体管T4的第四源极S4被配置为与初始化线RL电连接以接收初始化信号，第四薄膜晶体管T4的第四漏极D4与第一薄膜晶体管T1的第一栅极G1电连接。

例如，如图8所示，第五薄膜晶体管T5的第五栅极G5被配置为与发光控制线EM电连接以接收发光控制信号，第五薄膜晶体管T5的第五源极S5被配置为与第一电源线VDD电连接以接收第一电源信号，第五薄膜晶体管T5的第五漏极D5与第一薄膜晶体管T1的第一源极S1电连接。

例如，如图8所示，第六薄膜晶体管T6的第六栅极G6被配置为与发光控制线EM电连接以接收发光控制信号，第六薄膜晶体管T6的第六源极S6与第一薄膜晶体管T1的第一漏极D1电连接，第六薄膜晶体管T6的第六漏极D6与发光元件7140的第一显示电极(例如阳极)电连接。

例如，如图8所示，第七薄膜晶体管T7的第七栅极G7被配置为与第二栅线GLn-1电连接以接收复位信号，第七薄膜晶体管T7的第七源极S7与发光元件7140的第一显示电极(例如阳极)电连接，第七薄膜晶体管T7的第七漏极D7被配置为与初始化线RL电连接以接收初始化信号。例如，第七薄膜晶体管T7的第七漏极D7可以通过连接到第四薄膜晶体管T4的第四源极S4以实现与初始化线RL电连接。

例如，如图8所示，存储电容Cst包括第一电容电极CE1和第二电容电极CE2。第二电容电极CE2与第一电源线VDD电连接，第一电容电极CE1与第一薄膜晶体管T1的第一栅极G1和第三薄膜晶体管T3的第三漏极D3电连接。

例如，如图8所示，发光元件7140的第二显示电极(例如阴极)与第二电源线VSS电连接。

需要说明的是，第一电源线VDD和第二电源线VSS之一为提供高电压的电源线，另一个为提供低电压的电源线。在如图8所示的实施例中，第一电源线VDD提供恒定的第一电压，第一电压为正电压；而第二电源线VSS提供恒定的第二电压，第二电压可以为负电压等。例如，在一些示例中，第二电压可以为接地电压。

需要说明的是，上述的复位信号和上述的初始化信号可为同一信号。

例如，显示基板70的第一电极层770可以被配置为接收由第二电源线VSS提供的第二电压，从而使与第一电极层770电连接的第二导电图案740以及与第二导电图案740电连接的第一导体化的半导体图案720被施加该第二电压，由此使与第一栅线GLn电连接且传输栅极扫描信号的第一走线731和第一导体化的半导体图案720中的第二走线721之间能够形成电容，以实现补偿的效果。

需要说明的是，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，本公开的实施例以晶体管为P型晶体管(例如，P型MOS晶体管)为例详细阐述了本公开的技术方案，也就是说，在本公开的描述中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7等均可以为P型晶体管。然而本公开的实施例的晶体管不限于P型晶体管，本领域技术人员还可以根据实际需要利用N型晶体管(例如，N型MOS晶体管)实现本公开的实施例中的一个或多个晶体管的功能。

需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的，本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。

在一些实施例中，如图9A所示，像素驱动电路7120包括上述的薄膜晶体管T1、T2、T3、T4、T5、T6和T7、存储电容Cst、连接到多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7的第一栅线GLn、第二栅线GLn-1、发光控制线EM、初始化线RL、数据线DAT和第一电源线VDD。下面，结合图8和图9A-9E对像素驱动电路7120的结构进行说明。

例如，图9A为像素驱动电路7120的半导体层、第一导电层、第二导电层和第三导电层的层叠位置关系的示意图。

图9B示出了像素驱动电路7120的半导体层。例如，图9B所示的该半导体层可以为图7中所示的有源层7122。如图9B所示，半导体层可采用半导体材料图案化形成。半导体层可用于制作上述的第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的有源层，各有源层可包括源极区域、漏极区域以及源极区域和漏极区域之间的沟道区。例如，半导体层可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。

在本公开一些实施例提供的显示基板中，在上述的半导体层上形成有栅极绝缘层(例如图7中所示的栅极绝缘层7128，图9A-9E中未示出)，用于保护上述的半导体层。

图9C示出了像素驱动电路7120的第一导电层。例如，如图9C所示，像素驱动电路7120的第一导电层设置在栅极绝缘层上，从而与图9B所示的半导体层绝缘。第一导电层可包括存储电容Cst的第一电容电极CE1、第一栅线GLn、第二栅线GLn-1、发光控制线EM、以及第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的栅极(例如，上述的第一栅极G1、第二栅极G2、第三栅极G3、第四栅极G4、第五栅极G5、第六栅极G6和第七栅极G7)。如图9C所示，第二薄膜晶体管T2、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的栅极为第一栅线GLn、第二栅线GLn-1与半导体层交叠的部分，第三薄膜晶体管T3可为双栅结构的薄膜晶体管，第三薄膜晶体管T3的一个栅极可为第一栅线GLn与半导体层交叠的部分，第三薄膜晶体管T3的另一个栅极可为从第一栅线GLn突出的突出部；第一薄膜晶体管T1的栅极可为第一电容电极CE1。第四薄膜晶体管T4可为双栅结构的薄膜晶体管，两个栅极分别为第二栅线GLn-1与半导体层交叠的部分。

在本公开一些实施例提供的显示基板中，在上述的第一导电层上形成有第一层间绝缘层(例如图7中所示的第一层间绝缘层7129，图9A-9E中未示出)，用于保护上述的第一导电层。

图9D示出了像素驱动电路7120的第二导电层。例如，如图9D所示，像素驱动电路7120的第二导电层包括存储电容Cst的第二电容电极CE2和初始化线RL。第二电容电极CE2与第一电容电极CE1至少部分重叠以形成存储电容Cst。

在一些实施例中，第二导电层还可包括第一遮光部791和第二遮光部792。第一遮光部791在衬底基板710上的正投影覆盖第二薄膜晶体管T2的有源层、第三薄膜晶体管T3的漏极和第四薄膜晶体管T4的漏极之间的有源层，从而防止外界光线对第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4的有源层产生影响。第二遮光部792在衬底基板710上的正投影覆盖第三薄膜晶体管T3的两个栅极之间的有源层，从而防止外界光线对第三薄膜晶体管T3的有源层产生影响。第一遮光部791可与相邻像素驱动电路的第二遮光部792为一体结构，并通过贯穿第二层间绝缘层的过孔与第一电源线VDD电连接。

在本公开一些实施例提供的显示基板中，在上述的第二导电层上形成有第二层间绝缘层(例如图7中所示的第二层间绝缘层7131，图9A-9E中未示出)，用于保护上述的第二导电层。

图9E示出了像素驱动电路7120的第三导电层。例如，如图9E所示，像素驱动电路7120的第三导电层包括数据线DAT和第一电源线VDD。结合图9A和图9E所示，数据线DAT通过栅极绝缘层、第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH1)与半导体层中的第二薄膜晶体管T2的源极区域相连。第一电源线VDD通过栅极绝缘层、第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH2)与半导体层中对应第五薄膜晶体管T5的源极区域相连。第一电源线VDD通过第二层间绝缘层中的至少一个过孔(例如过孔VH3)与第二导电层中的第二电容电极CE2相连。

例如，第三导电层还包括第一连接部CP1、第二连接部CP2和第三连接部CP3。第一连接部CP1的一端通过栅极绝缘层、第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH4)与半导体层中对应第三薄膜晶体管T3的漏极区域相连，第一连接部CP1的另一端通过第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH5)与第一导电层中的第一薄膜晶体管T1的栅极相连。第二连接部CP2的一端通过第二层间绝缘层中的一个过孔(例如过孔VH6)与初始化线RL相连，第二连接部CP2的另一端通过栅极绝缘层、第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH7)与半导体层中的第七薄膜晶体管T7的漏极区域和第四薄膜晶体管T4的源极区域相连。第三连接部CP3通过栅极绝缘层、第一层间绝缘层和第二层间绝缘层中的至少一个过孔(例如过孔VH8)与半导体层中的第六薄膜晶体管T6的漏极区域相连。

在本公开一些实施例提供的显示基板中，在上述的第三导电层上形成有保护层(例如图7中所示的第一平坦化层7150，图9A-9E中未示出)，用于保护上述的第三导电层。像素结构中的发光元件7140的第一显示电极(例如阳极)可设置在保护层上。

例如，第一导电图案730中的第一走线731可以与第二导电层中的第二电容电极CE2同层设置，第一走线731可通过第一层间绝缘层中的至少一个过孔与第一导电层中的第一栅线GLn相连。

例如，结合图8和图9A中所示的像素驱动电路7120，图7为包括图8和图9A中所示的像素驱动电路7120的显示基板70的部分截面结构的示意图。

在一些实施例中，如图7所示，像素结构还包括位于衬底基板710上的缓冲层7121，像素驱动电路7120可以包括位于缓冲层7121上的有源层7122(例如图9B中所示的像素驱动电路7120的半导体层)、位于有源层7122远离衬底基板710一侧的栅极绝缘层7128、位于栅极绝缘层7128上的栅极7130(例如位于图9C中所示的像素驱动电路7120的第一导电层)、位于栅极7130远离衬底基板710一侧的第一层间绝缘层7129、位于第一层间绝缘层7129上的第二层间绝缘层7131以及位于第二层间绝缘层7131上的源极7125及漏极7126。

例如，第一导体化的半导体图案720(例如第一导体化的半导体图案720中的多条第二走线721)可以与有源层7122同层设置。例如，第一绝缘层761可以与第一层间绝缘层7129同层设置，第二绝缘层762可以与第二层间绝缘层7131同层设置。例如，源极7125和漏极7126可以与第二导电图案740同层设置。例如，上述同层设置的结构或功能层可以在制备工艺中同层形成，例如采用同一材料层通过构图工艺形成，从而简化显示基板70的制备工艺，降低显示基板70的制备成本。

例如，缓冲层7121作为过渡层，其即可以防止衬底基板710中的有害物质侵入显示基板710的内部，又可以增加显示基板710中的膜层在衬底基板710上的附着力。例如，缓冲层7121的材料可以包括氧化硅、氮化硅、氮氧化硅等绝缘材料。例如，第一层间绝缘层7129、第二层间绝缘层7131以及栅极绝缘层7128中的一种或多种的材料可以包括氧化硅、氮化硅、氮氧化硅等绝缘材料。第一层间绝缘层7129、第二层间绝缘层7131以及栅极绝缘层7128的材料可以彼此相同，也可以彼此不相同，本公开的实施例对此不作限制。

例如，如图7所示，有源层7122可以包括源极区域7123、漏极区域7124以及位于源极区域7123和漏极区域7124之间的沟道区。第一层间绝缘层7129、第二层间绝缘层7131及栅极绝缘层7128中具有过孔，以暴露源极区7123和漏极区7124。源极7125及漏极7126分别通过过孔与源极区7123和漏极区7124电连接。栅极7130在垂直于衬底基板710的方向上与有源层7122中位于源极区7123和漏极区7124之间的沟道区重叠。

例如，第一平坦化层7150位于源极7125及漏极7126的上方用于平坦化像素驱动电路7120远离衬底基板710一侧的表面。第一平坦化层7150可以平坦化由像素驱动电路7120导致的不平坦表面，并因此防止由像素驱动电路7120引起的凹凸而导致在发光元件7140中出现的缺陷。

例如，第一平坦化层7150可以与第一周边区域703中的第三绝缘层763同层设置。因此，两者可以在制备工艺中同层形成，例如采用同一材料层通过构图工艺形成。

例如，有源层7122的材料可以包括多晶硅或氧化物半导体(例如，氧化铟镓锌)。栅极7130的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(例如钛、铝及钛三层金属叠层(Ti/Al/Ti))。源极7125及漏极7126的材料可以包括金属材料或者合金材料，例如由钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。本公开的实施例对各结构或功能层的材料不作具体限定。

例如，如图7所示，第一平坦化层7150中形成过孔以暴露源极7125或漏极7126(图7中示出的为暴露漏极7126的情形)，第一平坦化层7150上形成发光元件7140。发光元件7140包括第一显示电极7141(例如阳极)、发光层7142和第二显示电极7143(例如阴极)。发光元件7140的第一显示电极7141通过第一平坦化层7150中的过孔与漏极7126电连接。第一显示电极7141上形成像素限定层7144，像素限定层7144包括多个开口，以限定多个像素单元。多个开口的每个暴露第一显示电极7141，发光层7142设置在像素限定层7144的多个开口中。第二显示电极7143例如可以设置在部分或整个显示区域701中，从而在制备工艺中可以整面形成。

例如，第一显示电极7141可以与第一周边区域703中的第一电极层770同层设置。因此，两者可以在制备工艺中同层形成，例如采用同一材料层通过构图工艺形成。

例如，像素限定层7144可以与第一周边区域703中的第四绝缘层764同层设置。因此，两者可以在制备工艺中同层形成，例如采用同一材料层通过构图工艺形成。

例如，第一显示电极7141可以包括反射层，第二显示电极7143可以包括透明层或半透明层。由此，第一显示电极7141可以反射从发光层7142发射的光，该部分光通过第二显示电极7143发射到外界环境中，从而可以提供光出射率。当第二显示电极7143包括半透射层时，由第一显示电极7141反射的一些光通过第二显示电极7143再次反射，因此第一显示电极7141和第二显示电极7143形成共振结构，从而可以改善光出射效率。

例如，第一显示电极7141的材料可以包括至少一种透明导电氧化物材料，包括氧化锢锡(ITO)、氧化锢锌(IZO)、氧化锌(ZnO)等。此外，第一显示电极7141可以包括具有高反射率的金属作为反射层，诸如银(Ag)。

例如，在显示基板70为有机发光二极管(OLED)显示基板的情形，发光层7142可以包括小分子有机材料或聚合物分子有机材料，可以为荧光发光材料或磷光发光材料，可以发红光、绿光、蓝光，或可以发白光等。并且，根据实际不同需要，在不同的示例中，发光层7142还可以进一步包括电子注入层、电子传输层、空穴注入层、空穴传输层等功能层。

在显示基板70为量子点发光二极管(QLED)显示基板的情形，发光层7142可以包括量子点材料，例如，硅量子点、锗量子点、硫化镉量子点、硒化镉量子点、碲化镉量子点、硒化锌量子点、硫化铅量子点、硒化铅量子点、磷化铟量子点和砷化铟量子点等，量子点的粒径为2-20nm。

例如，第二显示电极7143可以包括各种导电材料。例如，第二显示电极7143可以包括锂(Li)、铝(Al)、镁(Mg)、银(Ag)等金属材料。

例如，像素限定层7144的材料可以包括聚酰亚胺、聚酞亚胺、聚酞胺、丙烯酸树脂、苯并环丁烯或酚醛树脂等有机绝缘材料，或者包括氧化硅、氮化硅等无机绝缘材料，本公开的实施例对此不作限制。

例如，如图7所示，显示基板70还包括位于发光元件7140上的封装层7160。封装层7160将发光元件7140密封，从而可以减少或防止由环境中包括的湿气和/或氧引起的发光元件7140的劣化。封装层7160可以为单层结构，也可以为复合层结构，该复合层结构包括无机层和有机层堆叠的结构。例如，封装层7160可以包括依次设置的第一无机封装层7161(即第一封装层781)、第一有机封装层7162、第二无机封装层7163(即第二封装层782)。

例如，该封装层7160的材料可以包括氮化硅、氧化硅、氮氧化硅、高分子树脂等绝缘材料。氮化硅、氧化硅、氮氧化硅等无机材料的致密性高，可以防止水、氧等的侵入。第一有机封装层7162的材料可以为含有干燥剂的高分子材料或可阻挡水汽的高分子材料等，例如高分子树脂等材料可以对显示基板70的显示区域701的表面进行平坦化处理，并且可以缓解第一无机封装层7161和第二无机封装层7163的应力，还可以包括干燥剂等吸水性材料以吸收侵入内部的水、氧等物质。

例如，如图7所示，像素驱动电路7120还可以包括第一显示金属层7127(例如图9E中所示的像素驱动电路7120的第三导电层)。第一显示金属层7127包括图7中所示的像素驱动电路7120的薄膜晶体管中的源极7125和漏极7126，还可以包括其他未示出的电路中的电极等。

例如，如图7所示，显示基板70还包括存储电容7170(例如图8和图9A中所示的存储电容Cst)，存储电容7170可以包括第一电容电极7171(例如图8和图9C中所示的存储电容Cst的第一电容电极CE1)和第二电容电极7172(例如图8和图9D中所示的存储电容Cst的第二电容电极CE2)。第一电容电极7171设置在栅极绝缘层7128与第一层间绝缘层7129之间(例如位于图9C中所示的像素驱动电路7120的第一导电层)，第二电容电极7172设置在第一层间绝缘层7129与第二层间绝缘层7131之间(例如位于图9D中所示的像素驱动电路7120的第二导电层)。第一电容电极7171和第二电容电极7172叠置，在垂直于衬底基板710的方向上至少部分重叠。第一电容电极7171和第二电容电极7172使用第一层间绝缘层7129作为介电材料来形成存储电容7170。

例如，第二电容电极7172可以与第一周边区域703中的第一导电图案730同层设置。因此，两者可以在制备工艺中同层形成，例如采用同一材料层通过构图工艺形成，从而简化显示基板70的制备工艺，降低显示基板70的制备成本。

例如，在本公开的其他一些实施例中，存储电容的第一电容电极仍然与栅极同层设置，而存储电容的第二电容电极与薄膜晶体管中的源极和漏极同层设置，由此第一电容电极和第二电容电极可以使用第一层间绝缘层以及第二层间绝缘层的叠层来作为介电材料以形成存储电容。

例如，在本公开的其他一些实施例中，存储电容的第一电容电极不再与栅极同层设置，而是位于第一层间绝缘层与第二层间绝缘层之间，而存储电容的第二电容电极与薄膜晶体管中的源极和漏极同层设置，由此第一电容电极和第二电容电极使用第二层间绝缘层来作为介电材料以形成存储电容。

需要说明的是，图2C所示的显示基板20、图4所示的显示基板40的显示区域中的截面结构也可以采用与图7所示的显示基板70的显示区域701相同或相似的结构，或者也可以采用其他合适的结构，本公开的实施例对此不作限制。

例如，本公开实施例提供的显示基板，例如显示基板20、显示基板30、显示基板40、显示基板50、显示基板70可以为有机发光二极管显示基板。

例如，本公开实施例提供的显示基板还可以为量子点发光二极管显示基板、电子纸显示基板等具有显示功能的基板或其他类型的基板，本公开的实施例对此不作限制。

本公开至少一个实施例还提供一种显示基板的制备方法，该制备方法包括：提供衬底基板；在衬底基板上形成第一导体化的半导体图案；在第一导体化的半导体图案上形成第一导电图案，其中，第一导电图案与第一导体化的半导体图案间隔绝缘设置以能够形成电容；以及在第一导电图案上形成第二导电图案，其中，第二导电图案与第一导电图案间隔绝缘设置以能够形成电容。显示基板包括显示区域和围绕显示区域的周边区域，显示区域包括开口，周边区域包括至少部分围绕开口的第一周边区域。第一周边区域包括第一围堰区、第二围堰区和间隔区，第一围堰区至少部分围绕开口，间隔区至少部分围绕第一围堰区，第二围堰区至少部分围绕间隔区。第一导电图案被配置为传输用于显示区域的电信号。第二导电图案通过设置在第一周边区域中的多个过孔与第一导体化的半导体图案电连接。第一导体化的半导体图案、第一导电图案和第二导电图案至少位于第一围堰区和间隔区，多个过孔在间隔区的排布密度小于在第一围堰区的排布密度。

例如，在本公开至少一个实施例提供的显示基板的制备方法中，在第一导体化的半导体图案上形成第一导电图案，包括：在第一导体化的半导体图案上形成第一绝缘层，以及在第一绝缘层上形成第一导电图案。在第一导电图案上形成第二导电图案，包括：在第一导电图案上形成第二绝缘层，以及在第二绝缘层上形成第二导电图案。多个过孔至少位于第一绝缘层和第二绝缘层内且至少贯穿第一绝缘层和第二绝缘层。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在第二导电图案上形成第一电极层。第一电极层与第二导电图案电连接。在间隔区内，第一电极层覆盖第二导电图案，且第一电极层面向衬底基板的一侧的表面与第二导电图案背离衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在第一电极层上形成第一封装层。在间隔区内，第一封装层覆盖第一电极层，且第一封装层面向衬底基板的一侧的表面与第一电极层背离衬底基板的一侧的表面接触。

例如，本公开至少一个实施例提供的显示基板的制备方法还包括：在显示区域，在衬底基板上形成像素结构的像素驱动电路。像素驱动电路包括薄膜晶体管和存储电容，薄膜晶体管包括栅极、有源层、源极和漏极，存储电容包括第一电容电极和与第一电容电极相对的第二电容电极。有源层与第一导体化的半导体图案同层设置，第二电容电极与第一导电图案同层设置，源极和漏极与第二导电图案同层设置。

例如，在本公开至少一个实施例提供的显示基板的制备方法中，第一电容电极与栅极同层设置。

例如，本公开实施例提供的显示基板，例如上述显示基板20、显示基板30、显示基板40、显示基板50或显示基板70，可以通过本公开实施例提供的显示基板的制备方法进行制备。

本公开实施例提供的显示基板的制备方法的技术效果可以参考上述本公开实施例提供的显示基板中的技术效果，在此不再赘述。

本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的显示基板，例如可以包括上述显示基板20、显示基板30、显示基板40、显示基板50或显示基板70。

本公开实施例提供的显示装置的结构、功能及技术效果等可以参考上述本公开实施例提供的显示基板中的相应描述，在此不再赘述。

例如，本公开实施例提供的显示装置可以为有机发光二极管显示装置。或者，本公开实施例提供的显示装置还可以为量子点发光二极管显示装置、电子纸显示装置等具有显示功能的装置或其他类型的装置，本公开的实施例对此不作限制。

例如，本公开实施例提供的显示装置可以为显示基板、显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。

有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，则该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (27)

1.一种显示基板，包括显示区域和围绕所述显示区域的周边区域；

其中，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；

所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；

所述显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；

所述第一导体化的半导体图案位于所述衬底基板上，

所述第一导电图案位于所述第一导体化的半导体图案远离所述衬底基板的一侧，与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容，

所述第二导电图案位于所述第一导电图案远离所述第一导体化的半导体图案的一侧，与所述第一导电图案间隔绝缘设置以能够形成电容；

所述第一导电图案被配置为传输用于所述显示区域的电信号；

所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；

所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第一围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第一围堰区的排布密度。

2.根据权利要求1所述的显示基板，还包括第一绝缘层和第二绝缘层；

其中，所述第一绝缘层位于所述第一导体化的半导体图案远离所述衬底基板的一侧，所述第一导电图案位于所述第一绝缘层远离所述第一导体化的半导体图案的一侧，所述第二绝缘层位于所述第一导电图案远离所述第一绝缘层的一侧，所述第二导电图案位于所述第二绝缘层远离所述第一导电图案的一侧；

所述多个过孔至少位于所述第一绝缘层和所述第二绝缘层内且至少贯穿所述第一绝缘层和所述第二绝缘层。

3.根据权利要求1所述的显示基板，其中，所述多个过孔在所述间隔区的排布密度为0。

4.根据权利要求1-3中任一项所述的显示基板，其中，所述第一导体化的半导体图案和所述第二导电图案还位于所述第二围堰区中。

5.根据权利要求4所述的显示基板，其中，所述第一导电图案还位于所述第二围堰区中。

6.根据权利要求4所述的显示基板，其中，所述多个过孔在所述间隔区的排布密度小于在所述第二围堰区的排布密度。

7.根据权利要求2所述的显示基板，其中，在所述间隔区内，所述第二导电图案在所述衬底基板上的正投影与所述第二绝缘层在所述衬底基板上的正投影重叠，且所述第二导电图案在所述衬底基板上的正投影的面积等于所述第二绝缘层在所述衬底基板上的正投影的面积。

8.根据权利要求1-3中任一项所述的显示基板，还包括第一电极层；

其中，所述第一电极层位于所述第二导电图案远离所述衬底基板的一侧且与所述第二导电图案电连接；

在所述间隔区内，所述第一电极层覆盖所述第二导电图案，且所述第一电极层面向所述衬底基板的一侧的表面与所述第二导电图案背离所述衬底基板的一侧的表面接触。

9.根据权利要求8所述的显示基板，还包括第一封装层；

其中，所述第一封装层位于所述第一电极层远离所述衬底基板的一侧；

在所述间隔区内，所述第一封装层覆盖所述第一电极层，且所述第一封装层面向所述衬底基板的一侧的表面与所述第一电极层背离所述衬底基板的一侧的表面接触。

10.根据权利要求9所述的显示基板，还包括第一围堰结构和第二围堰结构，

其中，所述第一围堰结构位于所述第一围堰区内，所述第二围堰结构位于所述第二围堰区内；

在所述第一围堰区，所述第一围堰结构位于所述第一电极层远离所述衬底基板的一侧，所述第一封装层位于所述第一围堰结构远离所述第一电极层的一侧且覆盖所述第一围堰结构；

在所述第二围堰区，所述第二围堰结构位于所述第二导电图案远离所述衬底基板的一侧且部分所述第二围堰结构覆盖所述第一电极层，所述第一封装层位于所述第一电极层和所述第二围堰结构远离所述第二导电图案的一侧且覆盖所述第一电极层和所述第二围堰结构。

11.根据权利要求10所述的显示基板，其中，所述第一封装层位于所述第一围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离大于所述第一封装层位于所述间隔区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离，

所述第一封装层位于所述第二围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离大于所述第一封装层位于所述间隔区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离。

12.根据权利要求11所述的显示基板，其中，所述第一封装层位于所述第一围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离小于所述第一封装层位于所述第二围堰区的部分的背离所述衬底基板的一侧的表面与所述衬底基板之间的最大距离。

13.根据权利要求10所述的显示基板，还包括位于所述第一周边区域除所述间隔区之外的第三绝缘层、第四绝缘层和第五绝缘层；

其中，所述第一围堰结构包括所述第四绝缘层和所述第五绝缘层的叠层，所述第二围堰结构包括所述第三绝缘层、所述第四绝缘层和所述第五绝缘层的叠层；

在所述第一围堰区中，所述第四绝缘层位于所述第一电极层远离所述衬底基板的一侧，所述第五绝缘层位于所述第四绝缘层远离所述第一电极层的一侧，

所述第一封装层位于所述第五绝缘层远离所述第四绝缘层的一侧，且覆盖所述第五绝缘层背离所述衬底基板的一侧的表面、所述第五绝缘层的至少一侧的侧表面和所述第四绝缘层的至少一侧的侧表面；

在所述第二围堰区中，所述第三绝缘层位于所述第二导电图案远离所述衬底基板的一侧，所述第一电极层覆盖所述第三绝缘层背离所述衬底基板的一侧的部分表面和所述第三绝缘层靠近所述第一围堰区的一侧的侧表面，所述第四绝缘层位于所述第三绝缘层和所述第一电极层远离所述第二导电图案的一侧，所述第五绝缘层位于所述第四绝缘层远离所述第三绝缘层和所述第一电极层的一侧，

所述第一封装层位于所述第五绝缘层远离所述第四绝缘层的一侧，且覆盖所述第五绝缘层背离所述衬底基板的一侧的表面、所述第五绝缘层的至少一侧的侧表面、所述第四绝缘层的至少一侧的侧表面、所述第三绝缘层背离所述衬底基板的一侧的部分表面和所述第三绝缘层远离所述第一围堰区的一侧的侧表面。

14.根据权利要求13所述的显示基板，其中，在所述第二围堰区内，所述第三绝缘层覆盖所述第二导电图案背离所述衬底基板的一侧的部分表面和所述第二导电图案远离所述第一围堰区的一侧的侧表面。

15.根据权利要求9所述的显示基板，还包括第二封装层；

其中，所述第二封装层位于所述第一封装层远离所述第一电极层的一侧且覆盖所述第一封装层。

16.根据权利要求1-3中任一项所述的显示基板，其中，所述第一导电图案包括沿第一方向并列排布的多条第一走线，

所述第一导体化的半导体图案包括沿第二方向并列排布的多条第二走线，所述第一方向不同于所述第二方向。

17.根据权利要求13所述的显示基板，还包括位于所述显示区域的像素结构，

其中，所述像素结构包括位于所述衬底基板上的像素驱动电路，所述像素驱动电路包括薄膜晶体管和存储电容；

所述薄膜晶体管包括栅极、有源层、源极和漏极，所述存储电容包括第一电容电极和与所述第一电容电极相对的第二电容电极，

所述有源层与所述第一导体化的半导体图案同层设置，所述第二电容电极与所述第一导电图案同层设置，所述源极和所述漏极与所述第二导电图案同层设置。

18.根据权利要求17所述的显示基板，其中，所述第一电容电极与所述栅极同层设置。

19.根据权利要求17所述的显示基板，其中，所述像素结构还包括第一平坦化层以及发光元件，

所述第一平坦化层在所述像素驱动电路远离所述衬底基板的一侧以提供第一平坦化表面且包括第一过孔，

所述发光元件在所述第一平坦化表面上，且通过所述第一过孔与所述像素驱动电路电连接，

其中，在所述显示基板包括所述第三绝缘层的情形，所述第三绝缘层与所述第一平坦化层同层设置。

20.一种显示基板，包括显示区域和围绕所述显示区域的周边区域；

其中，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；

所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；

所述显示基板包括衬底基板、第一导体化的半导体图案、第一导电图案和第二导电图案；

所述第一导体化的半导体图案位于所述衬底基板上，

所述第一导电图案位于所述第一导体化的半导体图案远离所述衬底基板的一侧，与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容，

所述第二导电图案位于所述第一导电图案远离所述第一导体化的半导体图案的一侧，与所述第一导电图案间隔绝缘设置以能够形成电容；

所述第一导电图案被配置为传输用于所述显示区域的电信号；

所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；

所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第二围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第二围堰区的排布密度。

21.一种显示装置，包括如权利要求1-20中任一项所述的显示基板。

22.一种显示基板的制备方法，包括：

提供衬底基板；

在所述衬底基板上形成第一导体化的半导体图案；

在所述第一导体化的半导体图案上形成第一导电图案，其中，所述第一导电图案与所述第一导体化的半导体图案间隔绝缘设置以能够形成电容；以及

在所述第一导电图案上形成第二导电图案，其中，所述第二导电图案与所述第一导电图案间隔绝缘设置以能够形成电容；

其中，所述显示基板包括显示区域和围绕所述显示区域的周边区域，所述显示区域包括开口，所述周边区域包括至少部分围绕所述开口的第一周边区域；

所述第一周边区域包括第一围堰区、第二围堰区和间隔区，所述第一围堰区至少部分围绕所述开口，所述间隔区至少部分围绕所述第一围堰区，所述第二围堰区至少部分围绕所述间隔区；

所述第一导电图案被配置为传输用于所述显示区域的电信号；

所述第二导电图案通过设置在所述第一周边区域中的多个过孔与所述第一导体化的半导体图案电连接；

所述第一导体化的半导体图案、所述第一导电图案和所述第二导电图案至少位于所述第一围堰区和所述间隔区，所述多个过孔在所述间隔区的排布密度小于在所述第一围堰区的排布密度。

23.根据权利要求22所述的显示基板的制备方法，其中，在所述第一导体化的半导体图案上形成所述第一导电图案，包括：

在所述第一导体化的半导体图案上形成第一绝缘层，以及

在所述第一绝缘层上形成所述第一导电图案；

在所述第一导电图案上形成所述第二导电图案，包括：

在所述第一导电图案上形成第二绝缘层，以及

在所述第二绝缘层上形成所述第二导电图案；

其中，所述多个过孔至少位于所述第一绝缘层和所述第二绝缘层内且至少贯穿所述第一绝缘层和所述第二绝缘层。

24.根据权利要求22或23所述的显示基板的制备方法，还包括：

在所述第二导电图案上形成第一电极层；

其中，所述第一电极层与所述第二导电图案电连接；

在所述间隔区内，所述第一电极层覆盖所述第二导电图案，且所述第一电极层面向所述衬底基板的一侧的表面与所述第二导电图案背离所述衬底基板的一侧的表面接触。

25.根据权利要求24所述的显示基板的制备方法，还包括：

在所述第一电极层上形成第一封装层；

其中，在所述间隔区内，所述第一封装层覆盖所述第一电极层，且所述第一封装层面向所述衬底基板的一侧的表面与所述第一电极层背离所述衬底基板的一侧的表面接触。

26.根据权利要求22或23所述的显示基板的制备方法，还包括：

在所述显示区域，在所述衬底基板上形成像素结构的像素驱动电路；

其中，所述像素驱动电路包括薄膜晶体管和存储电容，

所述薄膜晶体管包括栅极、有源层、源极和漏极，所述存储电容包括第一电容电极和与所述第一电容电极相对的第二电容电极；

所述有源层与所述第一导体化的半导体图案同层设置，所述第二电容电极与所述第一导电图案同层设置，所述源极和所述漏极与所述第二导电图案同层设置。

27.根据权利要求26所述的显示基板的制备方法，其中，所述第一电容电极与所述栅极同层设置。

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