JP7436515B2 - 表示基板及びその製造方法、配線負荷の補償方法 - Google Patents

Description

本開示の実施例は、表示基板及びその製造方法、配線負荷の補償方法に関する。

現在、表示装置の表示画面は大画面、全画面の方向に発展している。通常、表示装置（たとえば携帯電話、タブレットＰＣ等）は撮像装置（又は結像装置）を有し、該撮像装置は通常、表示画面の表示領域外の一側に設置される。しかし、撮像装置の取り付けは一定の位置を必要とするため、表示画面の全画面、狭額縁の設計に不利である。たとえば、撮像装置と表示画面の表示領域を一体に組み合わせ、表示領域内に撮像装置のための位置を残すことで、表示画面の表示領域を最大化することができる。

本開示の少なくとも１つの実施例は表示基板を提供し、表示領域、及び前記表示領域を少なくとも部分的に取り囲む周辺領域を含み、ベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンをさらに含み、前記表示領域は開口部を有し、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、前記半導体パターン及び前記導電パターンは前記ベース基板上に位置しかつ前記開口部周辺領域に位置し、前記少なくとも１本の配線は前記表示領域及び前記開口部周辺領域に位置し、前記表示領域に使用される電気信号を送信するように構成され、前記少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、前記ベース基板に垂直な方向において、前記第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して設置され、前記第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記少なくとも１本の配線は前記半導体パターンの前記ベース基板から離れた側に位置し、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記ベース基板に垂直な方向において、前記第２部分が前記半導体パターンと重なり合わないことにより、前記第２部分は、前記第２コンデンサ構造を提供するように、前記導電パターンのみと間隔をあけて絶縁して設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記表示領域は前記開口部の対向する両側に位置する第１サブ表示領域及び第２サブ表示領域を含み、前記第１サブ表示領域及び前記第２サブ表示領域はそれぞれ前記開口部により分離される複数行のサブ画素を含み、前記少なくとも１本の配線は前記第１サブ表示領域、前記開口部周辺領域、及び前記第２サブ表示領域を順に貫通し、前記少なくとも１本の配線は、前記第１サブ表示領域及び前記第２サブ表示領域における第１行のサブ画素に走査信号を提供する第１配線を含み、かつ前記第１サブ表示領域及び前記第２サブ表示領域における第２行のサブ画素に走査信号を提供する第２配線を含む。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１行のサブ画素に含まれるサブ画素の数は前記第２行のサブ画素に含まれるサブ画素の数と同じであり、前記第１配線に含まれる第１補償ユニットの数は前記第２配線に含まれる第１補償ユニットの数と同じであり、かつ前記第１配線に含まれる第２補償ユニットの数は前記第２配線に含まれる第２補償ユニットの数と同じである。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１行のサブ画素に含まれるサブ画素の数は前記第２行のサブ画素に含まれるサブ画素の数とは異なり、前記第１配線に含まれる第１補償ユニットの数は前記第２配線に含まれる第１補償ユニットの数とは異なり、又は前記第１配線に含まれる第２補償ユニットの数は前記第２配線に含まれる第２補償ユニットの数とは異なり、又は前記第１配線に含まれる第１補償ユニットの数及び前記第１配線に含まれる第２補償ユニットの数は、前記第２配線に含まれる第１補償ユニットの数及び前記第２配線に含まれる第２補償ユニットの数とはそれぞれ対応して異なる。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記表示領域は第３サブ表示領域をさらに含み、前記第１サブ表示領域、前記開口部、及び前記第２サブ表示領域は第１方向において順に配置され、前記少なくとも１本の配線は前記第１方向において延びており、第２方向は前記第１方向に垂直であり、前記第２方向における前記第３サブ表示領域の２つの対向する縁部は、それぞれ前記第２方向における前記第１サブ表示領域の前記開口部から離れた縁部及び前記第２方向における前記第２サブ表示領域の前記開口部から離れた縁部とそれぞれ位置合わせされ、前記第３サブ表示領域は複数行及び複数列配列されるサブ画素を含み、それぞれ前記複数行及び複数列のサブ画素のうちの各行のサブ画素に走査信号を提供しかつ前記第１方向において延びている複数本の第３配線をさらに含む。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記半導体パターンは前記第２方向において延びている複数本の半導体配線を含み、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に連続的に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記少なくとも１本の配線の線幅は３ミクロン－５ミクロンであり、前記半導体配線の線幅は２０ミクロン－３０ミクロンである。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第１絶縁層及び第２絶縁層をさらに含み、前記第１絶縁層は前記半導体パターンの前記ベース基板から離れた側に位置し、前記少なくとも１本の配線は前記第１絶縁層の前記半導体パターンから離れた側に位置し、前記第２絶縁層は前記少なくとも１本の配線の前記第１絶縁層から離れた側に位置し、前記導電パターンは前記第２絶縁層の前記配線から離れた側に位置し、前記第１絶縁層及び前記第２絶縁層にビアを有し、前記半導体パターンと前記導電パターンは前記第１絶縁層及び前記第２絶縁層におけるビアを介して電気的に接続される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は前記導電パターンに電気的に接続される電源配線パターンをさらに含み、前記電源配線パターンは前記導電パターンに電気信号を提供するように構成される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記表示領域は画素回路を含み、前記画素回路は薄膜トランジスタを含み、前記薄膜トランジスタは、活性層、ゲート、及びソース／ドレインを含み、前記半導体パターンは前記活性層と同じ層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記画素回路は記憶コンデンサをさらに含み、前記記憶コンデンサは第１コンデンサ極板及び第２コンデンサ極板を含み、前記ゲートは前記第１コンデンサ極板と同じ層に設置され、前記少なくとも１本の配線は前記第２コンデンサ極板と同じ層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記導電パターンは前記ソース／ドレインと同じ層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記表示領域は前記画素回路に電気的に接続される第１電源線をさらに含み、前記電源配線パターンは前記第１電源線と同じ層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記表示領域は発光素子をさらに含み、前記発光素子は陰極、陽極及び前記陰極と前記陽極との間の発光層を含み、前記電源配線パターンは前記陽極と同じ層に設置される。

本開示の少なくとも１つの実施例は配線負荷の補償方法を提供し、配線に少なくとも１つの第１補償ユニット及び少なくとも１つの第２補償ユニットを提供し、かつ前記第１補償ユニット及び前記第２補償ユニットの数を初期決定するステップと、前記配線の負荷を取得し、基準負荷と比較して、補償偏差を得るステップと、前記補償偏差に基づいて前記第１補償ユニット及び前記第２補償ユニットの数を再設計するステップと、を含み、表示領域は開口部を有し、周辺領域は前記表示領域を少なくとも部分的に取り囲み、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、前記少なくとも１本の配線は、前記表示領域及び前記開口部周辺領域に提供され、前記表示領域に使用される電気信号を送信することに用いられ、前記配線の対向する両側には半導体パターン及び導電パターンを有し、前記配線は第１部分及び第２部分を含み、前記第１部分は、第１コンデンサ構造を有する前記少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して設置され、前記第２部分は、第２コンデンサ構造を有する前記少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して設置される。

本開示の少なくとも１つの実施例は表示基板の製造方法を提供し、表示領域及び前記表示領域を少なくとも部分的に取り囲む周辺領域を形成するステップを含み、前記表示領域に開口部が形成され、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、前記表示基板はベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンを含み、前記半導体パターン及び前記導電パターンは前記ベース基板上に形成されかつ前記開口部周辺領域に形成され、前記少なくとも１本の配線は、前記表示領域及び前記開口部周辺領域に形成され、前記表示領域に使用される電気信号を送信するように構成され、前記少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、前記ベース基板に垂直な方向において、前記第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して形成され、前記第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して形成される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法では、前記少なくとも１本の配線は前記半導体パターンの前記ベース基板から離れた側に形成され、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に形成され、前記ベース基板に垂直な方向において、前記第２部分が前記半導体パターンと重なり合わないことにより、前記第２部分は、前記第２コンデンサ構造を提供するように、前記導電パターンのみと間隔をあけて絶縁して設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、第１絶縁層及び第２絶縁層を形成するステップをさらに含み、前記第１絶縁層は前記半導体パターンの前記ベース基板から離れた側に形成され、前記少なくとも１本の配線は前記第１絶縁層の前記半導体パターンから離れた側に形成され、前記第２絶縁層は前記少なくとも１本の配線の前記第１絶縁層から離れた側に形成され、前記導電パターンは前記第２絶縁層の前記配線から離れた側に形成され、前記第１絶縁層及び前記第２絶縁層にビアが形成され、前記半導体パターンと前記導電パターンは前記第１絶縁層及び前記第２絶縁層におけるビアを介して電気的に接続される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法では、前記表示領域を形成するステップは、画素回路を形成するステップをさらに含み、前記画素回路は薄膜トランジスタ及び記憶コンデンサを含み、前記薄膜トランジスタは活性層、ゲート、及びソース／ドレインを含み、前記記憶コンデンサは第１コンデンサ極板及び第２コンデンサ極板を含み、前記半導体パターンは前記活性層と同じ層に形成され、前記ゲートは前記第１コンデンサ極板と同じ層に形成され、前記少なくとも１本の配線は前記第２コンデンサ極板と同じ層に形成され、前記導電パターンは前記ソース／ドレインと同じ層に形成される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、前記画素回路に電気的に接続される第１電源線及び前記導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、前記電源配線パターンは前記導電パターンに電気信号を提供するように構成され、前記電源配線パターンは前記第１電源線と同じ層に形成される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、前記導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、前記電源配線パターンは前記導電パターンに固定電気信号を提供するように構成され、前記表示領域を形成するステップは、発光素子を形成するステップをさらに含み、前記発光素子は陰極、陽極及び前記陰極と前記陽極との間の発光層を含み、前記電源配線パターンは前記陽極と同じ層に形成される。

本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下の記述における図面は本開示のいくつかの実施例に過ぎず、本開示を限定するためのものではない。

図１は表示基板の平面模式図である。 図２は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。 図３Ａは本開示の少なくとも１つの実施例に係る表示基板の開口部周辺領域の平面模式図である。 図３Ｂは本開示の少なくとも１つの実施例に係る表示基板の開口部周辺領域の別の平面模式図である。 図４Ａは図２における表示基板の部分拡大図である。 図４Ｂは本開示の少なくとも１つの実施例に係る表示基板の開口部周辺領域の別の平面模式図である。 図４Ｃは本開示の少なくとも１つの実施例に係る表示基板の開口部周辺領域の近くのサブ画素配列の平面模式図である。 図５Ａは図２における表示基板の開口部周辺領域のＡ－Ａ’線に沿った断面模式図である。 図５Ｂは図２における表示基板の開口部周辺領域のＡ－Ａ’線に沿った別の断面模式図である。 図５Ｃは図２における表示基板の開口部周辺領域のＡ－Ａ’線に沿った別の断面模式図である。 図５Ｄは図２における表示基板の開口部周辺領域のＡ－Ａ’線に沿った別の断面模式図である。 図５Ｅは図２における表示基板の表示領域のＡ－Ａ’線に沿った断面模式図である。 図６は図２における表示基板の表示領域及び開口部周辺領域のＡ－Ａ’線に沿った断面模式図である。 図７は本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。 図８は本開示の少なくとも１つの実施例に係る配線負荷の補償方法のフローチャートである。 図９は本開示の少なくとも１つの実施例に係る表示基板における画素回路の等価回路図である。 図１０Ａは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。 図１０Ｂは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。 図１０Ｃは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。 図１０Ｄは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。 図１０Ｅは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。 図１０Ｆは本開示のいくつかの実施例に係る表示基板における画素回路の導電層の模式図である。 図１１Ａは本開示のいくつかの実施例に係る表示基板における画素回路の第２導電層の別の模式図である。 図１１Ｂは本開示のいくつかの実施例に係る表示基板における画素回路の第３導電層の別の模式図である。 図１１Ｃは本開示のいくつかの実施例に係る表示基板における画素回路の第４導電層の別の模式図である。

本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案について明確で、完全に説明する。明らかなように、説明される実施例は本開示のいくつかの実施例に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働を必要せずに得るその他の実施例は、いずれも本開示の範囲に属するものとなる。

特に定義されていない限り、本開示において使用される専門用語又は科学用語は本開示の当業者が理解できる通常の意味であるべきである。本開示において使用される「第１」、「第２」及び類似の用語は、いかなる順序、数量又は重要性も示さず、異なる構成要素を区別するためにのみ使用される。「備える」又は「含む」等のような用語は、該用語の前に示される素子又は要素が該用語の後に挙げられた素子又は要素及びその同等物をカバーするが、その他の素子又は要素を排除しないことを意味する。「接続」又は「結合」等の類似の用語は物理的又は機械的接続に限定されず、直接的又は間接的を問わず電気的接続を含むことができる。「上」、「下」、「左」、「右」等は、相対位置関係を示すためにのみ使用され、説明対象の絶対位置が変化すると、該相対位置関係も対応して変化する可能性がある。

図１は表示基板の平面模式図である。図１に示すように、該表示基板１０は表示領域１０１及び表示領域１０１を取り囲む周辺領域１０２を含み、表示領域１０１はたとえば少なくとも一側にノッチ１０３を有する不規則形状として設計され、該表示基板１０はノッチ１０３の領域にたとえばカメラ、距離センサ等のデバイスを配置することができ、それにより、表示基板１０の狭額縁設計を実現するのに有利である。

図１に示すように、表示領域１０１は、ノッチ１０３の左右両側に位置する第１サブ表示領域１０１１及び第２サブ表示領域１０１２を含み、第１サブ表示領域１０１１及び第２サブ表示領域１０１２は、表示領域１０１の底辺（図中の下側縁部）に対して同じ水平位置にあり、たとえば図中の左右水平方向において延びている同じ１本又は複数本の走査信号線（ゲート線）によって駆動される。ノッチ１０３が存在するため、第１サブ表示領域１０１１及び第２サブ表示領域１０１２に位置する同じ行のサブ画素のサブ画素数は、第１サブ表示領域１０１１及び第２サブ表示領域１０１２を除く表示領域１０１における他の部分（たとえば図中の中部）の１行のサブ画素のサブ画素数よりも少ない。従って、該表示基板１０では、水平方向において延びている、第１サブ表示領域１０１１及び第２サブ表示領域１０１２における同じ行のサブ画素に電気信号（たとえば走査信号）を提供するための信号線に接続されるサブ画素の数は、第１サブ表示領域１０１１及び第２サブ表示領域１０１２を除く表示領域１０１における他の部分の１行のサブ画素に電気信号（たとえば走査信号）を提供するための信号線に接続されるサブ画素の数とは異なり、かつノッチ１０３が不規則形状（たとえば台形）である場合、第１サブ表示領域１０１１及び第２サブ表示領域１０１２では、異なる行のサブ画素のサブ画素数が異なる可能性もある。従って、該表示基板１０では、異なる行のサブ画素のサブ画素数が異なるため、異なる行のサブ画素に接続される信号線の負荷は異なり、さらに、これらの信号線が信号を送信する速度が異なり、それにより表示基板の表示効果に悪影響を与える。

たとえば、負荷が異なるこれらの信号線に対して負荷補償を行うことで、これらの信号線の負荷をほぼ同じにするようしてもよい。たとえば、これらの信号線にコンデンサ構造を有する所定数の補償ユニットを提供することができるが、単一構造を有する補償ユニットの補償効果は通常限られており、たとえば単一構造の補償ユニットによって得られる補償効果は該補償ユニットの補償効果の整数倍にしかなり得ないため、より正確な補償効果を得ることができない可能性がある。

本開示の少なくとも１つの実施例は、表示基板及びその製造方法、配線負荷の補償方法を提供し、該表示基板該は、表示領域及び表示領域を少なくとも部分的に取り囲む周辺領域を含み、ベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンをさらに含む。表示領域は開口部を有し、周辺領域は開口部に少なくとも部分に位置する開口部周辺領域を含み、半導体パターン及び導電パターンはベース基板上に位置しかつ開口部周辺領域に位置し、少なくとも１本の配線は、表示領域及び開口部周辺領域に位置し、表示領域の電気信号を送信するように構成される。該少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、ベース基板に垂直な方向において、第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、半導体パターン及び導電パターンの両方と間隔をあけて絶縁して設置され、第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して設置される。該表示基板は２種の異なる補償ユニットを利用して負荷が異なる信号線を補償することができ、それにより、２種の異なる補償ユニットの数量比を調整することでより正確な補償を実現することができ、これらの信号線の負荷をほぼ一致させ、それにより、表示基板の表示効果を向上させる。

以下、いくつかの具体的な実施例を用いて本開示のいくつかの実施例の表示基板及びその製造方法、配線負荷の補償方法を説明する。

図２は本開示の少なくとも１つの実施例に係る表示基板の平面模式図であり、図３Ａは表示基板の開口部周辺領域の平面模式図であり、図５Ａは図２における表示基板のＡ－Ａ’線に沿った断面模式図である。

図２、図３Ａ、及び図５Ａに示すように、本開示の少なくとも１つの実施例に係る表示基板２０は、表示領域２０１及び表示領域２０１を少なくとも部分的に取り囲む周辺領域２０２を有し、表示領域２０１は、表示機能を実現するために、アレイ状に配列されるサブ画素及びサブ画素に使用される様々な配線を含み、周辺領域２０２は、サブ画素に電気的に接続される配線、タッチパッド等を含み、周辺領域の配線は表示領域における配線（たとえばゲート線、データ線等）に電気的に接続されてサブ画素に電気信号（たとえば走査信号、データ信号等）を提供する。

たとえば、該表示基板２０は、ベース基板２１０、半導体パターン２２０、少なくとも１本の配線２３０（複数本の配線２３０が図示されている）、及び導電パターン２４０をさらに含む。たとえば、いくつかの実施例では、少なくとも１本の配線２３０は半導体パターン２２０のベース基板２１０から離れた側に位置し、導電パターン２４０は少なくとも１本の配線２３０の半導体パターン２２０から離れた側に位置し、このとき、半導体パターン２２０、少なくとも１本の配線２３０及び導電パターン２４０はベース基板２１０上に順に積層される。

たとえば、表示領域１０１は開口部２０１Ａを有し、周辺領域２０２は開口部２０１Ａに少なくとも部分的に位置する開口部周辺領域２０３を含み、半導体パターン２３０及び導電パターン２４０はベース基板２１０上に位置しかつ開口部周辺領域２０３に位置し、少なくとも１本の配線２３０は、表示領域２０１及び開口部周辺領域２０３に位置し、表示領域２０１及び開口部周辺領域２０３を貫通して延びており、表示領域２０１に使用される電気信号を送信するように構成される。図２に示すように、配線２３０は、水平方向において表示領域２０１及び開口部周辺領域２０３を貫通して延びており、表示領域２０１における開口部周辺領域２０３と同じ水平位置にある複数のサブ画素に電気信号を提供する。たとえば、該電気信号は、表示領域２０１に使用される画素駆動回路のゲート走査信号、発光制御信号、及びリセット信号等のうちの１つ又は複数である。

たとえば、図３Ａ及び図５Ａに示すように、開口部周辺領域２０３では、少なくとも１本の配線２３０は第１部分２３１及び第２部分２３２を含み、ベース基板２１０に垂直な方向において、第１部分２３１は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニット２３０Ａを提供するように、半導体パターン２２０及び導電パターン２４０の両方と間隔をあけて絶縁して設置され、このとき、該第１コンデンサ構造は、第１部分２３１と半導体パターン２２０で形成されるコンデンサ及び第１部分２３１と導電パターン２４０で形成されるコンデンサを含み、すなわち、第１コンデンサ構造は、並列に接続される２つのコンデンサを含み、第２部分２３２は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニット２３０Ｂを提供するように、半導体パターン２２０及び導電パターン２４０のうちの一方と間隔をあけて絶縁して設置され、このとき、該第２コンデンサ構造は、第２部分２３２と半導体パターン２２０で形成されるコンデンサを含み、又は、第２部分２３２と導電パターン２４０で形成されるコンデンサを含み、すなわち第２コンデンサ構造は１つのみのコンデンサを含む。

これにより、該表示基板２０は開口部周辺領域２０３において上記配線２３０に２種の異なる補償ユニットを提供する。表示基板２０における複数本の配線２３０の負荷が異なり、たとえば、複数本の配線２３０に接続される表示領域２０１に位置するサブ画素の数が異なる場合、開口部周辺領域２０３では配線２３０の負荷を補償可能な補償ユニットを配線２３０に提供し、それにより異なる行のサブ画素に使用される異なる配線２３０の負荷をほぼ同じであり、また、１種の補償ユニットによって提供される補償効果が一定であるため、配線２３０に２種の異なる補償ユニットを提供し、２種の異なる補償ユニットの配列・組み合わせによって、各配線２３０の負荷補償効果をより多様化し、更に補償効果をより正確にし、それにより、各配線２３０の負荷の整合性をさらに向上させることができる。かつ、１種のみの補償ユニットを提供する表示基板の製造プロセスと比較して、２種の異なる補償ユニットを提供する上記表示基板の製造プロセスにおいて、半導体パターン２２０又は導電パターン２４０のパターニングプロセスを変更するだけで、たとえば、半導体パターン２２０又は導電パターン２４０の製造中に使用されるマスクを変更するだけで、１種の補償ユニットを提供する表示基板の製造を、２種の異なる補償ユニットを提供する表示基板の製造に変更することができ、それにより、製造プロセスの変更の難度を簡略化する。

たとえば、いくつかの実施例では、図３Ａ及び図５Ａに示すように、ベース基板２１０に垂直な方向において、第２部分２３２は半導体パターン２２０と重なり合わず、それにより、第２部分２３２は、第２コンデンサ構造を提供するように、導電パターン２４０のみと間隔をあけて絶縁して設置される。このとき、該表示基板の製造プロセスにおいて、表示基板２１０と配線２３０の第２部分２３２との間に位置する半導体パターン２２０はエッチングされ、表示基板２１０と配線２３０の第１部分２３１との間の半導体パターン２２０を残し、かつ配線２３０の第１部分２３１及び第２部分２３２の上方に位置する導電パターン２４０を残し、それにより第２部分２３２は導電パターン２４０のみと間隔をあけて絶縁して設置されるが、第１部分２３１は、半導体パターン２２０及び導電パターン２４０の両方とそれぞれ間隔をあけて絶縁して設置される。

たとえば、いくつかの実施例では、図３Ｂに示すように、表示基板２１０と配線２３０の第２部分２３２との間に位置する半導体パターン２２０がエッチングされる場合、図３Ａに示すように、隣接する第２部分２３２の間の半導体パターンはエッチングされてもよく、又は、図３Ｂに示すように、隣接する第２部分２３２の間の半導体パターンは部分的に残されてもよい。上記の２種の場合で、いずれも第２コンデンサ構造を形成でき、部分的に残される半導体パターンのコンデンサに対する影響は無視でき、従って、形成される第２コンデンサ構造はほぼ同じである。

たとえば、他のいくつかの実施例では、図５Ｂに示すように、ベース基板２１０に垂直な方向において、配線２３０の第２部分２３２は導電パターン２４０と重なり合わず、それにより、第２部分２３２は、第２コンデンサ構造、すなわち第２補償ユニット２３０Ｂを提供するように、半導体パターン２２０のみと間隔をあけて絶縁して設置される。このとき、該表示基板の製造プロセスにおいて、配線２３０の第２部分２３２上に位置する導電パターン２４０はエッチングされ、配線２３０の第１部分２３１上に位置する導電パターン２４０は残されることで、第２コンデンサ構造、すなわち、第２補償ユニット２３０Ｂを提供するように、第２部分２３２が半導体パターン２２０のみと間隔をあけて絶縁して設置され、第１部分２３１は、第１コンデンサ構造、すなわち、第１補償ユニット２３０Ａを提供するように、半導体パターン２２０及び導電パターン２４０の両方と間隔をあけて絶縁して設置される。たとえば、導電パターン２４０のエッチングされた位置に絶縁材料が充填される。

たとえば、本開示の実施例では、２つの構造が間隔をあけて絶縁して設置されるとは、該２つの構造の間に間隔があることで、該２つの構造が絶縁することであってもよく、たとえば、この２つの構造の間に絶縁材料を有するようにしてもよい。たとえば、いくつかの実施例では、表示基板に垂直な方向において、配線２３０の少なくとも一部は半導体パターン２２０と重なり合う部分を有し、かつそれらの間に絶縁層を有し、コンデンサ構造を形成するのに有利であり、配線２３０の少なくとも一部は導電パターン２４０と重なり合う部分を有し、かつそれらの間に絶縁層を有し、それによりコンデンサ構造を形成するのに有利である。

たとえば、いくつかの実施例では、図３Ａに示すように、開口部周辺領域２０３では、配線２３０は第１方向Ｒ１（図中の水平方向）において延びており、半導体パターン２２０は第２方向Ｒ２（図中の垂直方向）において延びている複数本の半導体配線２２１を含み、第２方向Ｒ２は第１方向Ｒ１と交差しており、たとえば垂直であり、それにより、配線２３０と半導体配線２２１が重なり合う部分はコンデンサを形成することができる。開口部周辺領域２０３において、いくつかの実施例では、導電パターン２４０は第２方向Ｒ２において延びている複数本の導電性配線を含んでもよく、それにより、配線２３０と導電性配線が重なり合う部分はコンデンサを形成し、又は、いくつかの実施例では、図３Ａに示すように、導電パターン２４０は少なくとも１本の配線２３０の半導体パターン２２０から離れた側に連続的に設置され、すなわち、導電パターン２４０は分離ではなく、全体的又は連続的な配線の形態で少なくとも１本の配線２３０の半導体パターン２２０から離れた側に設置され、これにより、導電パターン２４０と配線２３０の重なり合い面積を増大させ、更に導電パターン２４０と配線２３０で形成されるコンデンサの静電容量を増大させることができる。

たとえば、いくつかの実施例では、配線２３０の線幅は約３ミクロン－５ミクロン、たとえば４ミクロン等であってもよく、半導体配線２２１の線幅は約２０ミクロン－３０ミクロン、たとえば２５ミクロン等であってもよい。

たとえば、本開示の実施例の「約」は該数値の上下５％以内である。

なお、図３Ａに示すように、本開示の実施例は配線２３０と半導体配線２２１が間隔をあけて設置されるときに重なり合う部分によって第１補償ユニット２３０Ａを定義し、このとき、隣接する半導体配線２２１の間隔によって隣接する第１補償ユニット２３０Ａの間隔を定義し、同様に、第１補償ユニット２３０Ａにおける配線２３０と半導体配線２２１が間隔をあけて設置されるときに重なり合う部分の面積及び隣接する第１補償ユニット２３０Ａの間隔を参考として第２補償ユニット２３０Ｂを定義しかつ隣接する第２補償ユニット２３０Ｂの間隔を定義し、このとき、導電パターン２４０が連続的に設置されるため、各補償ユニットでは、配線２３０と導電パターン２４０で形成されるコンデンサの補償効果にも、隣接する補償ユニットの間隔における配線２３０と導電パターン２４０で形成されるコンデンサの補償効果が重ね合わされる。このとき、第１補償ユニット２３０Ａと第２補償ユニット２３０Ｂの補償効果の差分は各第１補償ユニット２３０Ａにおける配線２３０と半導体配線２２１で形成されるコンデンサによりもたらされる補償効果である。また、本開示の他の実施例では、異なる補償効果を有する異なる補償ユニットを形成できる限り、他の方式で第１補償ユニット２３０Ａと第２補償ユニット２３０Ｂを分割してもよい。

たとえば、いくつかの実施例では、図２及び図３Ａに示すように、表示領域２０１は、開口部２０１Ａの対向する両側（図中の左右両側）に位置する第１サブ表示領域２０１１及び第２サブ表示領域２０１２を含み、第１サブ表示領域２０１１及び第２サブ表示領域２０１２は、それぞれ開口部２０１Ａにより分割される複数行のサブ画素を含み、かつ、第１サブ表示領域２０１１の複数行のサブ画素と第２サブ表示領域２０１２の複数行のサブ画素は互いに一対一で対応しており、たとえば、第１サブ表示領域２０１１の第ｎ行（ｎは正の整数）のサブ画素と第２サブ表示領域２０１２の第ｎ行のサブ画素は対応しており、表示効果の点から見て、同じ行に位置し、従って、本明細書において表示領域における同じ行のサブ画素と見なされる。複数本の配線２３０は、第１サブ表示領域２０１１、開口部周辺領域２０３、及び第２サブ表示領域２０１３を順に貫通し、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における複数行のサブ画素にそれぞれ走査信号を提供し、このとき、複数本の配線２３０は走査信号線（すなわちゲート線）である。

たとえば、少なくとも１本の配線２３０は、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における第１行のサブ画素に走査信号を提供する第１配線２３０１、及び、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における第２行のサブ画素に走査信号を提供する第２配線２３０２を含む。

たとえば、いくつかの実施例では、第１行のサブ画素に含まれるサブ画素の数は第２行のサブ画素に含まれるサブ画素の数と同じであり、このとき、第１配線２３０１と第２配線２３０２の負荷はほぼ同じであり、従って、第１配線２３０１に含まれる第１補償ユニット２３０Ａの数は第２配線２３０２に含まれる第１補償ユニット２３０Ａの数と同じであってもよく、かつ第１配線２３０１に含まれる第２補償ユニット２３０Ｂの数も第２配線２３０２に含まれる第２補償ユニット２３０Ｂの数と同じであってもよく、これにより、第１配線２３０１及び第２配線２３０２にほぼ同じ負荷補償を提供することで、第１配線２３０１と第２配線２３０２の負荷がほぼ同じであるように維持し、かつ理想的な負荷を達成する。

たとえば、他のいくつかの実施例では、第１行のサブ画素に含まれるサブ画素の数は第２行のサブ画素に含まれるサブ画素の数とは異なり、このとき、第１配線２３０１に含まれる第１補償ユニット２３０Ａの数は第２配線２３０２に含まれる第１補償ユニット２３０Ａの数とは異なり、又は第１配線２０３１に含まれる第２補償ユニット２３０Ｂの数は第２配線２３０２に含まれる第２補償ユニット２３０Ｂの数とは異なり、又は第１配線２３０１に含まれる第１補償ユニット２３０Ａの数及び第１配線２３０１に含まれる第２補償ユニット２３０Ｂの数は、それぞれ第２配線２３０２に含まれる第１補償ユニット２３０Ａの数及び第２配線２３０２に含まれる第２補償ユニット２３０Ｂの数とそれぞれ対応して異なり、これにより、第１配線２３０１及び第２配線２３０２に異なる補償ユニットを提供することで、第１配線２３０１及び第２配線２３０２の負荷がほぼ同じであるように維持し、かつ理想的な負荷を達成する。

たとえば、図４Ｃは開口部周辺領域の近くの６行のサブ画素を示す。たとえば、いくつかの例では、図４Ｃに示すように、第６行のサブ画素がフル行のサブ画素であり、その総負荷がＭであり、第１行～第５行のサブ画素は開口部の両側のサブ画素であり、非フル行のサブ画素であり、かつ第１行～第５行に、サブ画素の数は徐々に増加すると仮定する。このとき、第１行～第５行のサブ画素に補償ユニットを提供することで、各行のサブ画素の負荷はＭに近いか又はほぼ等しい。たとえば、第１行～第５行のサブ画素に提供される補償ユニットの総静電容量は徐々に減少する。

たとえば、いくつかの例では、補償ユニットを提供するための空間は限られるため、たとえば第１行～第５行の補償空間の長さはそれぞれＡ、Ｂ、Ｃ、Ｄ、Ｅであり、補償後でも、第１行～第５行のサブ画素の各行の総負荷はＭに達することが困難であり、このとき、第１行～第５行のサブ画素の総負荷は徐々に増加することができ、すなわち、負荷が徐々に変化する補償方式を用いる。

たとえば、補償後、第１行～第５行のサブ画素の総負荷はそれぞれＶ／１００×Ｍ、Ｕ／１００×Ｍ、Ｔ／１００×Ｍ、Ｓ／１００×Ｍ及びＲ／１００×Ｍであり、ここで、Ｒ＞Ｓ＞Ｔ＞Ｕ＞Ｖ、Ｒ≦１００であり、Ｒ、Ｓ、Ｔ、Ｕ、ＶはそれぞれＭが１００部の場合で、第１行～第５行のサブ画素の負荷が占める割合である。

第５行のサブ画素を例として、長さがＥの空間内に、Ｘ個の第１補償ユニット、Ｙ個の第２補償ユニットを配置することで、第５行のサブ画素の総負荷をＲ／１００×Ｍにすることができ、第１補償ユニットの総静電容量がＰであり、第２補償ユニットの総静電容量がＱであるとすると、Ｘ×Ｐ＋Ｙ×Ｑ＋第５行の補償前の総負荷（すなわち、Ｅ空間の左右両側のサブ画素の総負荷）＝Ｒ／１００×Ｍである。

静電容量の式Ｃ＝εＳ／ｄから分かるように、１つのコンデンサの静電容量の大きさは該コンデンサにおける２つのコンデンサ基板の正対面積及び距離に決められる。従って、配線２３０及び半導体配線２２１の幅、配線２３０と半導体配線２２１との間の距離、及び配線２３０と導電パターン２４０との間の距離を設計することで、上記必要な第１補償ユニットの総静電容量Ｐ及び第２補償ユニットの総静電容量Ｑを得ることができる。

いくつかの例では、プロセスの需要又は他の需要に応じて、第５行のサブ画素の総負荷はＲ１／１００×Ｍに変更される必要があり、このとき、半導体パターン２２０又は導電パターン２４０の製造プロセスを変更するだけでよく、たとえば、半導体パターン２２０又は導電パターン２４０を製造するマスク（ｍａｓｋ）を変更し、元の第１補償ユニットを第２補償ユニットに変更し、又は第２補償ユニットを第１補償ユニットに変更し、第５行のサブ画素に提供される補償量を変更し、第５行のサブ画素の総負荷をＲ１／１００×Ｍに変更する。変更された後の第１補償ユニットの数をＸ１、第２補償ユニットの数をＹ１とすると、Ｘ１×Ｐ＋Ｙ１×Ｑ＋第５行の補償前の総負荷（すなわちＥ空間の左右両側のサブ画素の総負荷）＝Ｒ１／１００×Ｍである。補償ユニットを変更するプロセスに、Ｗ個の第１補償ユニットを第２補償ユニットに置換すると、Ｙ１＝Ｙ＋Ｗ、Ｘ１＝Ｘ－Ｗであり、補償ユニットを変更するプロセスに、Ｈ個の第２補償ユニットを第１補償ユニットに置換すると、Ｙ１＝Ｙ－Ｈ、Ｘ１＝Ｘ＋Ｈである。

これにより、本開示の実施例に係る表示基板の製造プロセスにおいて、１つの機能層の製造プロセスを変更し、たとえば半導体パターン２２０又は導電パターン２４０を製造するマスク（ｍａｓｋ）を変更するだけで、１行の画素ユニットに提供される補償量の大きさを変更することができ、かつ第１補償ユニット及び第２補償ユニットの大きさ及び数を設計することで、必要な補償量を取得することができる。

たとえば、いくつかの実施例では、第１配線２３０１及び第２配線２３０２は略直線状で開口部周辺領域２０３を貫通することができる。他のいくつかの実施例では、図４Ａ及び図４Ｂに示すように、第１配線２３０１及び第２配線２３０２は非直線状で開口部周辺領域２０３を貫通することができ、たとえば、開口部周辺領域２０３では、第１配線２３０１は第１屈曲部分２３１１を含んでもよく、第２配線２３０２は第２屈曲部分２３１２を含んでもよく、第１屈曲部分２３１１及び第２屈曲部分２３１２は第１方向Ｒ１において並列に配置される。Ｓ字型の屈曲部分は大きな負荷補償空間を提供することができる。

たとえば、いくつかの実施例では、第１屈曲部分２３１１は少なくとも１つのＳ字型の屈曲部分を含み、又は、第２屈曲部分２３１２は少なくとも１つのＳ字型の屈曲部分を含み、又は、第１屈曲部分２３１１及び第２屈曲部分２３１２はいずれも少なくとも１つのＳ字型の屈曲部分を含む。たとえば、１つのＳ字型の屈曲部分によって提供される空間内に設置可能な負荷補償が補償ニーズを満たすのに不十分である場合、第１屈曲部分２３１１及び第２屈曲部分２３１２は、負荷の配置空間を増大させるように複数のＳ字型の屈曲部分を含んでもよい。

たとえば、いくつかの実施例では、図２に示すように、表示領域２０１は第３サブ表示領域２０１３をさらに含み、第１サブ表示領域２０１１、開口部２０１Ａ、及び第２サブ表示領域２０１２は第１方向Ｒ１（すなわち図中の水平方向）において順に配置され、配線２３０は第１方向Ｒ１において延びており、第２方向Ｒ２（すなわち図中の垂直方向）は第１方向Ｒ１に垂直であり、第２方向Ｒ２における第３サブ表示領域２０１３の対向する２つの縁部２０１３Ａ及び２０１３Ｂは、それぞれ第２方向Ｒ２における第１サブ表示領域２０１１の開口部２０１Ａから離れた縁部２０１１Ａ及び第２方向Ｒ２における第２サブ表示領域２０１２の開口部２０１Ａから離れた縁部２０１２Ａとそれぞれ位置合わせされ、第３サブ表示領域２０１３は複数行及び複数列に配列されるサブ画素を含み、それぞれ複数行及び複数列のサブ画素のうちの各行のサブ画素に走査信号を提供しかつ第１方向Ｒ１において延びている複数本の第３配線２３０３（図面では、例として１本の第３配線２３０３を示す）をさらに含む。図２に示すように、第１サブ表示領域２０１１、開口部２０１Ａ、第２サブ表示領域２０１２、及び第３サブ表示領域２０１３は全体として矩形領域を構成する。たとえば、他の実施例では、第１サブ表示領域２０１１、開口部２０１Ａ、第２サブ表示領域２０１２、及び第３サブ表示領域２０１３は全体として他の形状、たとえば円形、正方形等の規則的な図形又は他の不規則な図形に形成されてもよく、本開示の実施例はこれについて具体的に限定していない。

たとえば、第３サブ表示領域２０１３では、複数本の第３配線２３０３にそれぞれ電気的に接続されるサブ画素の数は同じであり、従って、該複数本の第３配線２３０３はほぼ同じ負荷を有する。たとえば、第１補償ユニット２３０Ａ及び第２補償ユニット２３０Ｂの補償により、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における各配線２３０の負荷は複数本の第３配線２３０３の負荷とほぼ同じであり、さらに、各配線２３０と各第３配線２３０３によって信号を送信する速度はほぼ同じであり、これにより、表示基板２０の表示整合性を維持し、表示基板２０の表示効果を向上させることができる。

たとえば、該表示基板２０の設計プロセスに、第３配線２３０３の負荷を基準負荷として、開口部周辺領域２０３を通る各配線２３０の負荷を調整することができ、たとえば各配線２３０に所定数の第１補償ユニット２３０Ａ及び第２補償ユニット２３０Ｂを提供し、各配線２３０の負荷と複数本の第３配線２３０３の負荷をほぼ同じにする。たとえば、第１配線２３０１と第２配線２３０２に電気的に接続されるサブ画素の数が異なる場合、第１配線２３０１及び第２配線２３０２に異なる数の第１補償ユニット２３０Ａ及び第２補償ユニット２３０Ｂを提供し、第１配線２３０１、第２配線２３０２、及び第３配線２３０３の負荷をほぼ同じにする。

たとえば、いくつかの実施例では、図４Ａ及び図４Ｂに示すように、表示基板２０では、複数本の配線２３０は第１配線２３０１及び第２配線２３０２と同じ層に設置される第４配線２３０４をさらに含み、第４配線２３０４は第１表示領域２０１１、開口部周辺領域２０３、及び第２表示領域２０１２を順に貫通する。たとえば、第４配線２３０４は、第１方向Ｒ１において延びており、かつ直線状で延びており、第１表示領域２０１１及び第２表示領域２０１２における、第１方向Ｒ１において配置される第３行のサブ画素に走査信号を提供することに用いられる。

たとえば、第４配線２３０４は、コンデンサを形成できるように、半導体パターン２２０及び導電パターン２４０のうちの少なくとも一方と間隔をあけて絶縁して設置される。たとえば、第４配線２３０４は、コンデンサを形成するように、半導体パターン２２０及び導電パターン２４０の両方と間隔をあけて絶縁して設置されてもよく、又は、第４配線２３０４は、コンデンサを形成するように、半導体パターン２２０及び導電パターン２４０のうちの一方と間隔をあけて絶縁して設置され、又は、第４配線２３０４の一部は、コンデンサを形成するように、半導体パターン２２０及び導電パターン２４０のうちの一方と間隔をあけて絶縁して設置され、第４配線２３０４の他の部分は、コンデンサを形成するように、半導体パターン２２０及び導電パターン２４０の両方と間隔をあけて絶縁して設置される。これにより、第４配線２３０４は、半導体パターン２２０及び導電パターン２４０で形成される異なる形態のコンデンサ構造によって負荷補償を行うことができる。

たとえば、いくつかの実施例では、第３行のサブ画素に含まれるサブ画素の数は第１行のサブ画素に含まれるサブ画素の数よりも多く、又は第３行のサブ画素に含まれるサブ画素の数は第２行のサブ画素に含まれるサブ画素の数よりも多く、又は第３行のサブ画素に含まれるサブ画素の数は第１行のサブ画素に含まれるサブ画素の数よりも多く、また、第２行のサブ画素に含まれるサブ画素の数よりも多い。第３行のサブ画素に含まれるサブ画素の数は第１行のサブ画素及び第２行のサブ画素より多いため、第４配線２３０４に必要な負荷補償は少なく、このとき、第４配線２３０４は少ないコンデンサ構造によって十分に補償でき、従って、第４配線２３０４は、屈曲部を有さずに、第１表示領域２０１１、開口部周辺領域２０３、及び第２表示領域２０１２を直線状で順に貫通することができる。

たとえば、いくつかの実施例では、図５Ａに示すように、表示基板２０は第１絶縁層２５０及び第２絶縁層２６０をさらに含み、第１絶縁層２５０は半導体パターン２２０のベース基板２１０から離れた側に位置し、少なくとも１本の配線２３０は第１絶縁層２５０の半導体パターン２２０から離れた側に位置し、第２絶縁層２６０は少なくとも１本の配線２３０の第１絶縁層２５０から離れた側に位置し、導電パターン２４０は第２絶縁層２６０の少なくとも１本の配線２３０から離れた側に位置する。これにより、第１絶縁層２５０は半導体パターン２２０と配線２３０を間隔をあけて絶縁させ、第１コンデンサ構造を有する第１補償ユニット２３０Ａを形成し、第２絶縁層２６０は配線２３０と導電パターン２４０を間隔をあけて絶縁させ、第２コンデンサ構造を有する第２補償ユニット２３０Ｂを形成する。

たとえば、第１絶縁層２５０及び第２絶縁層２６０にビア２６１を有し、半導体パターン２２０と導電パターン２４０は第１絶縁層２５０及び第２絶縁層２６０におけるビア２６１を介して電気的に接続され、それにより、半導体パターン２２０と導電パターン２４０は同じレベルを有する。

たとえば、いくつかの実施例では、図５Ｃに示すように、表示基板２０は、開口部周辺領域２０３の両側に位置する第１障壁２８１及び第２障壁２８２を含んでもよい。たとえば、ベース基板２１０に垂直な方向、すなわち図中の垂直方向において、複数のビア２６１は第１障壁２８１及び／又は第２障壁２８２と重なる。このとき、第１障壁２８１と第２障壁２８２との間に位置する半導体パターン２２０の一部はエッチングされてもよく、それにより配線２３０の第２部分は、半導体パターン２２０がエッチングされた位置に導電パターン２４０のみと間隔をあけて絶縁し、第２コンデンサ構造を有する第２補償ユニット２３０Ｂを形成する。たとえば、図５Ｃでは、複数のビア２６１は第１障壁２８１及び／又は第２障壁２８２の下方のみに設置される。このとき、第１障壁２８１と第２障壁２８２との間の位置はビア２６１を有さず、それにより、第１障壁２８１と第２障壁２８２との間に位置する導電パターン２４０の表面がビアの存在により平坦でなくなる可能性がある現象を解消又は軽減させることができ、導電パターン２４０の膜層の表面が均一かつ平坦に維持される。さらに、導電パターン２４０を被覆する各絶縁層及び各パッケージ層の表面はいずれも均一かつ平坦に維持され、それにより、パッケージ層の表面に発生する可能性がある割れ現象を回避又は軽減させ、パッケージ層の均一性及び整合性をさらに向上させ、さらにパッケージ層による表示基板のパッケージ効果を改善する。

たとえば、他のいくつかの実施例では、半導体パターン２２０及び導電パターン２４０はビアを介して電気的に接続されるのではなく、それぞれ独立して設置されてもよく、それにより、異なるレベルを有する。

たとえば、いくつかの実施例では、表示基板１０は導電パターン２４０に電気的に接続される電源配線パターンをさらに含み、電源配線パターンは導電パターン２４０に電気信号を提供するように構成され、該電気信号は、パルス信号でなければ、任意の形態の固定電気信号であってもよい。

たとえば、いくつかの実施例では、開口部周辺領域２０３における半導体パターン２２０、少なくとも１本の配線２３０及び導電パターン２４０等の機能構造は、表示領域２０１におけるいくつかの機能構造と同じ層に設置されてもよく、それにより表示基板の製造難度を簡略化する。

いくつかの実施例では、図５Ａ及び図５Ｂに示すように、導電パターン２４０の基板２１０から離れた側には、絶縁層１１３、第１平坦層１１２、画素定義層１７０、第１無機パッケージ層２９１、有機パッケージ層２９２、及び第２無機パッケージ層２９３が設置される。たとえば、これらの機能層はいずれも表示領域から延びており、それにより、表示領域の対応する機能層と同じ層に設置されかつ一体に接続される。

たとえば、他のいくつかの実施例では、図５Ｄに示すように、導電パターン２４０の基板２１０から離れた側には、絶縁層１１３、第１平坦層１１３、第２平坦層１１４、画素定義層１７０、第１無機パッケージ層２９１、有機パッケージ層２９２、及び第２無機パッケージ層２９３が設置される。上記実施例と比較して、図５Ｄ中の周辺領域２０３には第２平坦層１１４が追加されている。このとき、表示領域の部分断面図は図５Ｅに示され、図６に示される表示領域との相違点として、図５Ｅに示される表示領域では、発光素子１８０の陽極１８１はビア電極１７１を介して薄膜トランジスタＴＦＴのドレイン１２３に電気的に接続され、このとき、ビア電極１７１は第２平坦層１１４で被覆され、該第２平坦層１１４は開口部周辺領域２０３まで延びており、それにより図５Ｄに示される構造を形成する。

たとえば、他の実施例では、表示基板の表示領域は絶縁層１１３及び第２平坦層１１４を有さなくてもよい。

なお、本開示の実施例では、「同じ層に設置される」とは、２つの機能層又は構造層は表示基板の階層構造において同じ層に同じ材料で形成されることであり、すなわち、製造プロセスにおいて、該２つの機能層又は構造層は同じ材料層で形成されてもよく、かつ同じパターニングプロセスによって必要なパターン及び構造を形成してもよく、たとえば、該材料層を形成した後、該材料層に対してパターニングプロセスを行うことで形成されてもよい。

たとえば、表示基板２０としては、有機発光表示基板、量子ドット発光表示基板又は液晶表示基板等の様々なタイプの表示基板が挙げられる。たとえば、有機発光表示基板を例として、表示基板２０１の表示領域はアレイ状に配列される複数のサブ画素を含み、各サブ画素は発光素子（有機発光ダイオード）及び発光素子に駆動信号を提供する画素回路を含む。

たとえば、図６に示すように、表示基板２０の表示領域２０１の各サブ画素は画素回路を含み、画素回路は薄膜トランジスタＴＦＴ及び記憶コンデンサＣｓｔを含む。薄膜トランジスタＴＦＴは、活性層１２０、ゲート１２１、及びソース／ドレイン１２２／１２３を含み、記憶コンデンサＣｓｔは第１コンデンサ極板ＣＥ１及び第２コンデンサ極板ＣＥ２を含む。たとえば、半導体パターン２２０は活性層１２０と同じ層に設置されてもよく、ゲート１２１は第１コンデンサ極板ＣＥ１と同じ層に設置され、少なくとも１本の配線２３０は第２コンデンサ極板ＣＥ２と同じ層に設置されてもよく、導電パターン２４０はソース／ドレイン１２２／１２３と同じ層に設置されてもよい。これにより表示基板２０の製造プロセスを簡略化することができる。

たとえば、他の実施例では、導電パターンはゲート及び第１コンデンサ電極と同じ層に設置されてもよく、又は、導電パターンの一部は第２コンデンサ電極と同じ層に設置され、導電パターンの他の部分はゲート及び第１コンデンサ電極と同じ層に設置されてもよく、すなわち、導電パターンは交互に形成された２つの部分を含み、本開示の実施例は導電パターンの具体的な形態を制限しない。

たとえば、図６に示すように、表示領域２０１は活性層１２０とゲート１２１との間の第１ゲート絶縁層１５１、ゲート１２１における第２ゲート絶縁層１５２、及び層間絶縁層１６０をさらに含み、第２ゲート絶縁層１５２は、第１コンデンサ極板ＣＥ１と第２コンデンサ極板ＣＥ２との間に位置し、第１コンデンサ極板ＣＥ１、第２ゲート絶縁層１５２、及び第２コンデンサ極板ＣＥ２が記憶コンデンサＣｓｔを構成する。層間絶縁層１６０は第２コンデンサ極板ＣＥ２を被覆する。たとえば、開口部周辺領域２０３における第１絶縁層２５０は２層の絶縁層を含み、各層はそれぞれ表示領域２０１における第１ゲート絶縁層１５１及び第２ゲート絶縁層１５２と同じ層に設置され、開口部周辺領域２０３における第２絶縁層２６０は表示領域２０１における層間絶縁層１６０と同じ層に設置される。これにより、表示基板２０の製造プロセスを簡略化することができる。

たとえば、いくつかの実施例では、図６に示すように、表示基板２０の表示領域２０１の各サブ画素は発光素子１８０をさらに含み、発光素子１８０は陰極１８３、陽極１８１、及び陰極１８３と陽極１８１との間の発光層１８２を含む。陰極１８３及び陽極１８１のうちの少なくとも一方は画素回路に電気的に接続される。

たとえば、いくつかの実施例では、開口部周辺領域２０３における電源配線パターン２７０は表示領域２０１における陰極１８３と同じ層に設置されてもよい。たとえば、いくつかの例では、陰極１８３は、表示基板２０の全面に設置された面構造であり、複数のサブ画素に使用される共通電極であり、このとき、電源配線パターン２７０は該陰極１８３の開口部周辺領域２０３まで延びている部分であってもよく、すなわち、電源配線パターン２７０と陰極１８３は連続的に設置された一体構造である。図５Ｃに示すように、たとえば、電源配線パターン２７０は導電パターン２４０のベース基板２１０から離れた側を少なくとも部分的に被覆しかつ導電パターン２４０に接触し、それにより電気的接続を実現し、又は、他のいくつかの例では、電源配線パターン２７０はビアを介して導電パターン２４０に電気的に接続される。これにより、電源配線パターン２７０は陰極１８３と同じ電気信号を導電パターン２４０に送信することができる。

たとえば、いくつかの実施例では、開口部周辺領域２０３における電源配線パターン２７０は表示領域２０１における陽極１８１と同じ層に絶縁して設置されてもよい。電源配線パターン２７０は開口部周辺領域におけるＶＳＳ電源線にオーバーラップ接続され、電源配線パターン２７０は導電パターン２４０のベース基板２１０から離れた側を少なくとも部分的に被覆しかつ導電パターン２４０に接触し、それにより電気的接続を実現し、陰極１８３と同じ電気信号を導電パターン２４０に送信することができる。いくつかの実施例では、電源配線パターン２７０はさらに陰極１８３にオーバーラップ接続され、さらにＶＳＳ電源信号を陰極に提供する。

いくつかの実施例では、電源配線パターン２７０は一部の補償構造（第１補償構造及び／又は第２補償構造）を被覆し、例えば第１障壁２８１及び第２障壁２８２に近い位置での補償構造の上方に電源配線パターン２７０を有し、表示領域２０１に近い位置での補償構造の上方に電源配線パターン２７０がない。

たとえば、他のいくつかの実施例では、表示領域２０１は画素回路に電気的に接続される第１電源線（後で詳細に説明する）をさらに含み、電源配線パターン２７０は第１電源線と同じ層に設置されてもよい。たとえば、第１電源線はＶＤＤ電源信号を提供することに用いられる。たとえば、図３Ｂに示すように、電源配線パターン２７０、第１電源線ＶＤＤ、及び導電パターン２４０は同じ層に設置されかつ一体に接続される構造である。たとえば、第１電源線ＶＤＤは第３サブ表示領域２０１３におけるサブ画素Ｐに電源信号を提供することができ、又は、いくつかの例では、電源配線パターン２７０は接続電極としてビアを介して第１電源線を導電パターン２４０に電気的に接続する。本開示の実施例は電源配線パターン２７０の具体的な構造を限定しておらず、電源配線パターン２７０は第１電源線を導電パターン２４０に電気的に接続することを実現できればよい。これにより、電源配線パターン２７０は第１電源線と同じ電気信号を導電パターン２４０に送信することができる。

たとえば、いくつかの実施例では、表示基板２０は他の機能構造をさらに含む。たとえば、表示基板２０の開口部周辺領域２０３は第１障壁２８１及び第２障壁２８２をさらに含み、第１障壁２８１及び第２障壁２８２は、開口部２０１Ａが形成するときに形成する可能性がある割れが表示領域２０１まで広げることを回避することができ、それにより表示領域２０１を保護する効果を有する。たとえば、図６に示すように、表示領域２０１は、画素回路を被覆する絶縁層１１３（たとえば不活性化層）及び第１平坦層１１２をさらに含み、たとえば、他のいくつかの実施例では、図５Ｅに示すように、表示領域２０１はさらに、ビア電極１７１及び第２平坦層１１４を含んでもよい。図５Ｅ及び図６に示すように、表示領域２０１は、複数のサブ画素を定義するための画素定義層１７０及び画素定義層１７０上のスペーサ（図示せず）等の構造をさらに含む。たとえば、第１障壁２８１及び第２障壁２８２は多層構造を含んでもよく、たとえば、図５Ｃに示される第１障壁２８１は３層構造を含み、このとき、第１障壁２８１は平坦層１１２／１１４、画素定義層１７０、及びスペーサと同じ層に設置されてもよく、図５Ｃに示される第２障壁２８２は２層構造を含み、このとき、第２障壁２８２は平坦層１１２／１１４、画素定義層１７０、及びスペーサのうちの任意の２つと同じ層に設置されてもよい。これにより、表示基板の製造プロセスを簡略化することができる。

図５Ｅに示すように、いくつかの実施例では、陽極１８１はビア電極を介してドレイン１２３に電気的に接続され、ソース／ドレインの上方は１層の絶縁層１１３（たとえば、酸化ケイ素、窒化ケイ素又は酸窒化ケイ素等の材料で形成される不活性化層）をさらに含み、絶縁層の上方に第１平坦層１１２が設置され、第１平坦層１１２の上方にビア電極１７１が設置され、ビア電極１７１の上方に第２平坦層１１４が設置され、ビア電極１７１は、第２平坦層１１４を貫通するビアを介して陽極１８１に電気的に接続され、かつ第１平坦層１１２及び絶縁層１１３を貫通するビアを介してドレイン１２３に電気的に接続される。

たとえば、表示基板２０の開口部周辺領域２０３はパッケージ層２９１、２９２及び２９３をさらに含む。表示領域２０１はパッケージ層１９０をさらに含み、パッケージ層１９０は複数のパッケージサブ層１９１／１９２／１９３を含む。たとえば、第１パッケージ層２９１はパッケージ層１９０の第１パッケージサブ層１９１と同じ層に設置され、第２パッケージ層２９２はパッケージ層１９０の第２パッケージサブ層１９２と同じ層に設置され、第３パッケージ層２９３はパッケージ層１９０の第３パッケージサブ層１９３と同じ層に設置され、たとえば、第１パッケージ層２９１及び第３パッケージ層２９３は、いずれも酸化ケイ素、窒化ケイ素又は酸窒化ケイ素などの無機パッケージ材料を含んでもよく、第２パッケージ層２９２は、樹脂材料などの有機材料を含んでもよい。表示領域２０１及び開口部周辺領域２０３の多層パッケージ構造はより優れたパッケージ効果を実現でき、水蒸気や酸素等の不純物が表示基板２０の内部に侵入することを回避する。

たとえば、本開示の実施例では、ベース基板２１０はガラス基板、石英基板、金属基板又は樹脂系基板等であってもよい。たとえば、ベース基板２１０の材料は、ポリイミド、ポリカーボネート、ポリアクリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート及びポリエチレンナフタレート等の樹脂系材料であってもよい有機材料を含んでもよい。たとえば、ベース基板２１０はフレキシブル基板又は非フレキシブル基板であってもよく、本開示の実施例はこれについて制限しない。

たとえば、第１ゲート絶縁層１５１、第２ゲート絶縁層１５２、層間絶縁層１６０、平坦層１１２、画素定義層１７０、及びスペーサの材料は、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素等の無機絶縁材料を含んでもよく、又はポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹脂等の有機絶縁材料を含んでもよい。本開示の実施例は第１ゲート絶縁層１５１、第２ゲート絶縁層１５２、層間絶縁層１６０、平坦層１１２、画素定義層１７０、及びスペーサの材料を具体的に限定しない。たとえば、第１ゲート絶縁層１５１、第２ゲート絶縁層１５２、層間絶縁層１６０、平坦層１１２、画素定義層１７０及びスペーサの材料は、互いに同じ又は部分的に同じであってもよく、互いに異なってもよく、本開示の実施例はこれについて制限しない。

たとえば、半導体パターン２２０及び活性層１２０の材料は多結晶シリコン又は酸化物半導体（たとえば、インジウムガリウム亜鉛酸化物）等の半導体材料であってもよい。たとえば、半導体パターン２２０及び活性層１２０の一部はドーピング等の導体化処理により導体化されてもよく、それにより、高い導電性を有する。このとき、半導体パターン２２０は導体化された半導体パターンである。

たとえば、第２コンデンサ極板ＣＥ２及び少なくとも１本の配線２３０の材料は、モリブデン、アルミニウム及びチタン等の金属材料又は合金材料を含んでもよい。ゲート１２１及び第１コンデンサ極板ＣＥ１の材料も、モリブデン、アルミニウム及びチタン等の金属材料又は合金材料を含んでもよい。

たとえば、ソース／ドレイン１３３／１２３及び導電パターン２４０の材料は、モリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造などの金属材料又は合金材料を含んでもよく、たとえば、該多層構造は、チタン、アルミニウム、チタンの３層金属スタック（Ａｌ／Ｔｉ／Ａｌ）等の多金属層スタックである。

たとえば、陽極１８１の材料は、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等の少なくとも１種の導電性酸化物材料を含んでもよく、又は銀（Ａｇ）などの高反射率を有する金属を反射層として含んでもよい。陰極１８３の材料はリチウム（Ｌｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、及び銀（Ａｇ）等の金属材料を含んでもよい。

たとえば、表示基板２０は、有機発光ダイオード（ＯＬＥＤ）表示基板又は量子ドット発光ダイオード（ＱＬＥＤ）表示基板等の表示基板であってもよく、本開示の実施例は表示基板の具体的な種類について限定しない。

たとえば、表示基板２０が有機発光ダイオード（ＯＬＥＤ）表示基板である場合、発光層１８２は小分子有機材料又はポリマー分子有機材料を含んでもよく、蛍光発光材料又はリン光発光材料であってもよく、赤色光、緑色光、青色光、又は白色光等を発光することができる。かつ、実際の異なる需要に応じて、異なる例では、発光層１８２は、電子注入層、電子輸送層、正孔注入層、及び正孔輸送層等の機能層をさらに含んでもよい。

たとえば、表示基板２０が量子ドット発光ダイオード（ＱＬＥＤ）表示基板である場合、発光層１８２は、シリコン量子ドット、ゲルマニウム量子ドット、硫化カドミウム量子ドット、セレン化カドミウム量子ドット、テルル化カドミウム量子ドット、セレン化亜鉛量子ドット、硫化鉛量子ドット、セレン化鉛量子ドット、リン化インジウム量子ドット、及びインジウムヒ素量子ドットなどの量子ドット材料を含んでもよく、たとえば、量子ドットの粒径は２－２０ｎｍである。

たとえば、本開示の他の実施例では、図７に示すように、表示基板２０における開口部２０１Ａはさらに円形（図面に示される状況）、水滴状、三角形等の他の形状であってもよく、このとき、表示領域２０１、周辺領域２０２、及び開口部周辺領域２０３の配置は図７に示され、本開示の実施例は開口部２０１Ａの具体的な形状を限定しない。

本開示の少なくとも１つの実施例は配線負荷の補償方法をさらに提供し、該補償方法は、たとえば、該配線の負荷が理想値に達するように、表示基板における配線に対して負荷補償を行うことに用いられる。図８に示すように、該配線負荷の補償方法はステップＳ１０１－ステップＳ１０３を含んでもよい。

Ｓ１０１、配線に少なくとも１つの第１補償ユニット及び少なくとも１つの第２補償ユニットを提供し、かつ第１補償ユニット及び第２補償ユニットの数を初期決定する。

たとえば、図２、図３Ａ、及び図５Ａを参照して、表示基板２０の表示領域２０１は開口部２０１Ａを有し、周辺領域２０２は表示領域２０１を少なくとも部分的に取り囲み、周辺領域２０２は開口部中２０１Ａに少なくとも部分的に位置する開口部周辺領域２０３を含み、少なくとも１本の配線２３０は、表示領域２０１及び開口部周辺領域２０３に提供され、表示領域２０１に使用される電気信号を送信することに用いられ、配線２３０の対向する両側には半導体パターン２２０及び導電パターン２４０を有し、配線２３０は第１部分２３０１及び第２部分２３０２を含み、第１部分２３０１は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニット２３０Ａを提供するように、半導体パターン２２０及び導電パターン２４０の両方と間隔をあけて絶縁して設置され、第２部分２３０２は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニット２３０Ｂを提供するように、半導体パターン２２０及び導電パターン２４０のうちの一方と間隔をあけて絶縁して設置される。

たとえば、表示領域２０１は、開口部２０１Ａの対向する両側に位置する第１サブ表示領域２０１１及び第２サブ表示領域２０１２を含み、第１サブ表示領域２０１１及び第２サブ表示領域２０１２はそれぞれ開口部２０１Ａにより分離される複数行のサブ画素を含み、少なくとも１本の配線２３０は第１サブ表示領域２０１１、開口部周辺領域２０３、及び第２サブ表示領域２０１３を順に貫通する。たとえば、少なくとも１本の配線２３０は、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における複数行のサブ画素にそれぞれ走査信号を提供する複数本の配線２３０を含む。

たとえば、表示領域２０１は第３サブ表示領域２０１３をさらに含み、第１サブ表示領域２０１１、開口部２０１Ａ、及び第２サブ表示領域２０１２は第１方向Ｒ１（すなわち図中の水平方向）において順に配置され、少なくとも１本の配線２３０は第１方向Ｒ１において延びており、第２方向Ｒ２（すなわち図中の垂直方向）は第１方向Ｒ１に垂直であり、第２方向Ｒ２における第３サブ表示領域２０１３の対向する２つの縁部２０１３Ａ及び２０１３Ｂは、それぞれ第２方向Ｒ２における第１サブ表示領域２０１１の開口部２０１Ａから離れた縁部２０１１Ａ及び第２方向Ｒ２における第２サブ表示領域２０１２の開口部２０１Ａから離れた縁部２０１２Ａとそれぞれ位置合わせされ、第３サブ表示領域２０１３は、複数行及び複数列配列されるサブ画素を含み、それぞれ複数行及び複数列のサブ画素のうちの各行のサブ画素に走査信号を提供しかつ第１方向Ｒ１において延びている複数本の第３配線２３０３（図面では、第３配線２３０３を例として示す）をさらに含む。

たとえば、初期決定される所定数の第１補償ユニット及び第２補償ユニットを配線２３０に提供した後、第１サブ表示領域２０１１及び第２サブ表示領域２０１２における各配線２３０の負荷は複数本の第３配線２３０３の負荷とほぼ同じであり、それにより表示基板全体の表示整合性を確保する。これにより、該表示基板２０の設計プロセスにおいて、第３配線２３０３の負荷を基準負荷とし、各配線２３０に所定数の第１補償ユニット及び第２補償ユニットを提供し、各配線２３０の負荷を複数本の第３配線２３０３の負荷とほぼ同じにする。

たとえば、第３配線２３０３の負荷、各配線２３０の負荷、第１補償ユニットが補償できる負荷値及び第２補償ユニットが補償できる負荷値に基づき、各配線２３０に提供される第１補償ユニット及び第２補償ユニットの数を初期決定する。

Ｓ１０２、配線の負荷を取得し、基準負荷と比較して、補償偏差を得る。

たとえば、上記設計は理論値又は理想値（たとえば理論上の第３配線２３０３の負荷、各配線２３０の負荷、第１補償ユニットが補償できる負荷値及び第２補償ユニットが補償できる負荷値）に基づいて算出され、実際の製品は上記設計から偏差が生じる可能性がある。従って、上記初期決定される数に基づいて各配線２３０に所定数の第１補償ユニット及び第２補償ユニットを提供した後、シミュレーション又は実際の試験の方式によって各配線２３０の実際負荷を取得でき、基準負荷（たとえば実際の第３配線２３０３の負荷）と比較して、補償偏差を得て、第１補償ユニット及び第２補償ユニットの数を調整することを容易にし、それにより最終的に取得された製品の各配線２３０の負荷が基準負荷にほぼ等しくなり、たとえば各配線２３０の負荷は複数本の第３配線２３０３の負荷とほぼ同じである。

Ｓ１０３、補償偏差に基づいて第１補償ユニット及び第２補償ユニットの数を再設計する。

たとえば、上記補償偏差を取得した後、該偏差値に基づいて、第１補償ユニット及び第２補償ユニットの数を再設計でき、それにより該補償偏差を解消し、各配線２３０の負荷が基準負荷（たとえば第３配線２３０３の負荷）にほぼ等しいようにする。

上記補償方法によって表示基板の配線を補償した後、該配線の負荷は理想値に達し、更に表示基板の表示効果を向上させることができる。

本開示の少なくとも１つの実施例は表示基板の製造方法を提供し、表示領域及び表示領域を少なくとも部分的に取り囲む周辺領域を形成するステップを含む。表示領域には開口部が形成され、該開口部は、たとえば表示領域における機能層の一部が形成された後に機械的スタンピング又はレーザ切断などの方式によって形成される。周辺領域は、開口部内に少なくとも部分的に位置する開口部周辺領域を含む。表示基板はベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンを含み、半導体パターン及び前記導電パターンはベース基板上に形成されかつ開口部周辺領域に形成され、少なくとも１本の配線は、表示領域及び開口部周辺領域に形成され、表示領域に使用される電気信号を送信するように構成され、少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、ベース基板に垂直な方向において、第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、半導体パターン及び導電パターンの両方と間隔をあけて絶縁して形成され、第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して形成される。

たとえば、いくつかの実施例では、半導体パターンはベース基板上に形成され、少なくとも１本の配線は半導体パターンのベース基板から離れた側に形成され、導電パターンは少なくとも１本の配線の前記半導体パターンから離れた側に形成され、ベース基板に垂直な方向において、第２部分は半導体パターンと重なり合わず、第２部分は、第２コンデンサ構造を提供するように、導電パターンのみと間隔をあけて絶縁して設置される。

たとえば、いくつかの実施例では、表示基板の製造方法は第１絶縁層及び第２絶縁層を形成するステップをさらに含み、第１絶縁層は半導体パターンのベース基板から離れた側に形成され、少なくとも１本の配線は第１絶縁層の半導体パターンから離れた側に形成され、第２絶縁層は少なくとも１本の配線の第１絶縁層から離れた側に形成され、導電パターンは第２絶縁層の配線から離れた側に形成され、それにより、半導体パターンと配線は第１絶縁層により分離かつ絶縁し、導電パターンと配線は第２絶縁層により分離かつ絶縁する。たとえば、第１絶縁層及び第２絶縁層にはビアが形成され、半導体パターン及び導電パターンは第１絶縁層及び第２絶縁層におけるビアを介して電気的に接続され、それにより半導体パターン及び導電パターンに同じ電気信号が送信される。

たとえば、いくつかの実施例では、表示領域を形成するステップは、画素回路を形成するステップをさらに含み、画素回路は薄膜トランジスタ及び記憶コンデンサを含み、薄膜トランジスタは、活性層、ゲート、及びソース／ドレインを含み、記憶コンデンサは第１コンデンサ極板及び第２コンデンサ極板を含み、半導体パターンは活性層と同じ層に形成され、ゲートは第１コンデンサ極板と同じ層に形成され、少なくとも１本の配線は第２コンデンサ極板と同じ層に形成され、導電パターンはソース／ドレインと同じ層に形成される。これにより、表示基板の製造プロセスを簡略化する。

たとえば、いくつかの実施例では、表示基板の製造方法は、画素回路に電気的に接続される第１電源線及び導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、電源配線パターンは導電パターンに電気信号を提供するように構成され、電源配線パターンは第１電源線と同じ層に形成される。

たとえば、他のいくつかの実施例では、表示基板の製造方法は導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、電源配線パターンは導電パターンに固定電気信号を提供するように構成され、表示領域を形成するステップは、発光素子を形成するステップをさらに含み、発光素子は陰極、陽極、及び陰極と陽極との間の発光層を含み、電源配線パターンは陰極と同じ層に形成される。

以下、表示基板における画素回路及びレイアウトを参照して上記表示基板及びその製造方法を説明する。

図９は本開示の少なくとも１つの実施例に係る表示基板における画素回路の等価回路図であり、図１０Ａ－図１０Ｅは本開示のいくつかの実施例に係る表示基板における画素回路の各層の模式図である。

いくつかの実施例では、図９に示すように、画素回路は、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７に接続される複数本の信号線、及び記憶コンデンサＣｓｔを含み、複数本の信号線は、ゲート線ＧＬ（すなわち走査信号線）、発光制御線ＥＭ、初期化線ＲＬ、データ線ＤＡＴ、及び第１電源線ＶＤＤを含む。ゲート線ＧＬは第１ゲート線ＧＬｎ及び第２ゲート線ＧＬｎ－１を含んでもよく、たとえば第１ゲート線ＧＬｎはゲート走査信号を送信することに用いられてもよく、第２ゲート線ＧＬｎ－１はリセット信号を送信することに用いられてもよい。発光制御線ＥＭは発光制御信号を送信することに用いられる。これにより、画素回路は７Ｔ１Ｃの画素回路である。

なお、本開示の実施例は、上記したものに限定されず、画素回路は、７Ｔ２Ｃ構造又は９Ｔ２Ｃ構造などの他のタイプの回路構造を使用してもよく、本開示の実施例はこれについて制限しない。

たとえば、表示領域２０１の開口部の左右両側に位置する各行のサブ画素に対応する画素回路の第１ゲート線ＧＬｎを配線２３０を介して電気的に接続してゲート走査信号を送信し、それによりゲート走査信号の補償効果を実現する。

たとえば、図９に示すように、第１薄膜トランジスタＴ１の第１ゲートＧ１は、第３薄膜トランジスタＴ３の第３ドレインＤ３及び第４薄膜トランジスタＴ４の第４ドレインＤ４に電気的に接続される。第１薄膜トランジスタＴ１の第１ソースＳ１は、第２薄膜トランジスタＴ２の第２ドレインＤ２及び第５薄膜トランジスタＴ５の第５ドレインＤ５に電気的に接続される。第１薄膜トランジスタＴ１の第１ドレインＤ１は、第３薄膜トランジスタＴ３の第３ソースＳ３及び第６薄膜トランジスタＴ６の第６ソースＳ６に電気的に接続される。

たとえば、図９に示すように、第２薄膜トランジスタＴ２の第２ゲートＧ２は第１ゲート線ＧＬｎに電気的に接続されてゲート走査信号を受信するように構成され、第２薄膜トランジスタＴ２の第２ソースＳ２はデータ線ＤＡＴに電気的に接続されてデータ信号を受信するように構成され、第２薄膜トランジスタＴ２の第２ドレインＤ２は第１薄膜トランジスタＴ１の第１ソースＳ１に電気的に接続される。

たとえば、図９に示すように、第３薄膜トランジスタＴ３の第３ゲートＧ３は第１ゲート線ＧＬｎに電気的に接続されるように構成され、第３薄膜トランジスタＴ３の第３ソースＳ３は第１薄膜トランジスタＴ１の第１ドレインＤ１に電気的に接続され、第３薄膜トランジスタＴ３の第３ドレインＤ３は第１薄膜トランジスタＴ１の第１ゲートＧ１に電気的に接続される。

たとえば、図９に示すように、第４薄膜トランジスタＴ４の第４ゲートＧ４は第２ゲート線ＧＬｎ－１に電気的に接続されてリセット信号を受信するように構成され、第４薄膜トランジスタＴ４の第４ソースＳ４は初期化線ＲＬに電気的に接続されて初期化信号を受信するように構成され、第４薄膜トランジスタＴ４の第４ドレインＤ４は第１薄膜トランジスタＴ１の第１ゲートＧ１に電気的に接続される。

たとえば、図９に示すように、第５薄膜トランジスタＴ５の第５ゲートＧ５は発光制御線ＥＭに電気的に接続されて発光制御信号を受信するように構成され、第５薄膜トランジスタＴ５の第５ソースＳ５は第１電源線ＶＤＤに電気的に接続されて第１電源信号を受信するように構成され、第５薄膜トランジスタＴ５の第５ドレインＤ５は第１薄膜トランジスタＴ１の第１ソースＳ１に電気的に接続される。

たとえば、図９に示すように、第６薄膜トランジスタＴ６の第６ゲートＧ６は発光制御線ＥＭに電気的に接続されて発光制御信号を受信するように構成され、第６薄膜トランジスタＴ６の第６ソースＳ６は第１薄膜トランジスタＴ１の第１ドレインＤ１に電気的に接続され、第６薄膜トランジスタＴ６の第６ドレインＤ６は発光素子１８０の第１表示電極（たとえば陽極）に電気的に接続される。

たとえば、図９に示すように、第７薄膜トランジスタＴ７の第７ゲートＧ７は第２ゲート線ＧＬｎ－１に電気的に接続されてリセット信号を受信するように構成され、第７薄膜トランジスタＴ７の第７ソースＳ７は発光素子１８０の第１表示電極（たとえば陽極１８１）に電気的に接続され、第７薄膜トランジスタＴ７の第７ドレインＤ７は初期化線ＲＬに電気的に接続されて初期化信号を受信するように構成される。たとえば、第７薄膜トランジスタＴ７の第７ドレインＤ７は第４薄膜トランジスタＴ４の第４ソースＳ４に接続されることで初期化線ＲＬに電気的に接続されることを実現する。

たとえば、図９に示すように、記憶コンデンサＣｓｔは第１コンデンサ電極ＣＥ１及び第２コンデンサ電極ＣＥ２を含む。第２コンデンサ電極ＣＥ２は第１電源線ＶＤＤに電気的に接続され、第１コンデンサ電極ＣＥ１は第１薄膜トランジスタＴ１の第１ゲートＧ１及び第３薄膜トランジスタＴ３の第３ドレインＤ３に電気的に接続される。

たとえば、図９に示すように、発光素子１８０の第２表示電極（たとえば陰極１８３）は第２電源線ＶＳＳに電気的に接続される。

なお、第１電源線ＶＤＤ及び第２電源線ＶＳＳのうちの一方は高電圧を供給する電源線であり、他方は低電圧を供給する電源線である。図９に示される実施例では、第１電源線ＶＤＤは一定の第１電圧を供給し、第１電圧は正電圧であり、第２電源線ＶＳＳは一定の第２電圧を供給し、第２電圧は負電圧などであってもよい。たとえば、いくつかの例では、第２電圧は接地電圧であってもよい。

なお、上記リセット信号及び上記初期化信号は同じ信号であってもよい。

たとえば、表示基板２０の陰極１８３は第２電源線ＶＳＳから供給された第２電圧を受信するように構成され、電源配線パターン２７０が陰極１８３と同じ層に設置されかつ電気的に接続される場合、電源配線パターン２７０、導電パターン２４０、及び導電パターン２４０に電気的に接続される半導体パターン２２０には該第２電圧が印加され、これにより第１ゲート線ＧＬｎに電気的に接続された、ゲート走査信号を伝送する配線２３０と、半導体パターン２２０の半導体配線２２１との間にはコンデンサが形成でき、補償効果を実現する。又は、電源配線パターン２７０が第１電源線ＶＤＤと同じ層に設置されかつ電気的に接続される場合、電源配線パターン２７０、導電パターン２４０、及び導電パターン２４０に電気的に接続される半導体パターン２２０には該第１電圧が印加され、これにより、第１ゲート線ＧＬｎに電気的に接続された、ゲート走査信号を送信する配線２３０と、半導体パターン２２０の半導体配線２２１との間にはコンデンサが形成され、補償効果を実現する。

なお、トランジスタの特性により、トランジスタはＮ型トランジスタ及びＰ型トランジスタに分けられ、明確にするために、本開示の実施例は、トランジスタがＰ型トランジスタ（たとえば、Ｐ型ＴＦＴ）であることを例として本開示の技術案を詳細に説明し、つまり、本開示の説明では、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、及び第７トランジスタＴ７等はいずれもＰ型トランジスタであってもよい。しかしながら、本開示の実施例のトランジスタはＰ型トランジスタに限定されず、当業者であれば、実際の需要に応じてＮ型トランジスタ（たとえば、Ｎ型ＴＦＴ）を利用して本開示の実施例の１つ又は複数のトランジスタの機能を実現することができる。

なお、本開示の実施例に使用されるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチデバイスであってもよく、薄膜トランジスタは、酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又は多結晶シリコン薄膜トランジスタ等を含んでもよい。トランジスタのソース、ドレインの構造は対称であってもよく、従って、そのソース、ドレインは物理的構造で同じであり、本開示の実施例の全部又は一部のトランジスタのソース／ドレインは需要に応じて交換可能である。

いくつかの実施例では、図１０Ａに示すように、画素回路は、上記薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７、記憶コンデンサＣｓｔ、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７に接続される第１ゲート線ＧＬｎ、第２ゲート線ＧＬｎ－１、発光制御線ＥＭ、初期化線ＲＬ、データ線ＤＡＴ、及び第１電源線ＶＤＤを含む。以下、図９及び図１０Ａ－１０Ｅを参照して画素回路の構造を説明する。

たとえば、図１０Ａは画素回路の半導体層、第１導電層、第２導電層、及び第３導電層の積層位置関係の模式図である。

図１０Ｂは画素回路の半導体層を示す。たとえば、図９Ｂに示される該半導体層は、図６に示される活性層１２０を含み、該活性層１２０は、たとえば第６薄膜トランジスタＴ６の活性層である。図９Ｂに示すように、半導体層は半導体材料層を使用してパターニングプロセスによって形成されてもよい。半導体層は上記第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、及び第７薄膜トランジスタＴ７の活性層を作製することに用いられてもよく、各活性層はソース領域、ドレイン領域及びソース領域とドレイン領域との間のチャネル領域を含んでもよい。たとえば、半導体層はアモルファスシリコン、多結晶シリコン、酸化物半導体材料等で作製されてもよい。なお、上記ソース領域及びドレイン領域はｎ型不純物又はｐ型不純物がドーピングされた領域であってもよい。

たとえば、該画素回路の半導体層は開口部周辺領域２０３における半導体パターン２２０と同じ層に形成されてもよく、すなわち、該画素回路の半導体層及び開口部周辺領域２０３における半導体パターンは、同じ半導体材料層を使用して同じパターニングプロセスによって形成されてもよい。このとき、開口部周辺領域２０３における半導体パターン２２０は、後で配線２３０の第１部分２３１を形成する位置にのみ形成され、配線２３０の第２部分２３２が形成される位置に対応する半導体材料はエッチングされ、それにより、半導体パターン２２０は後で形成される配線２３０の第２部分２３２と重なり合わない。

本開示のいくつかの実施例に係る表示基板では、上記半導体層上に絶縁層が形成され、該絶縁層は、図６中に示される第１ゲート絶縁層１５１及び第１絶縁層２５０の一部を含み、図１０Ａ－図１０Ｅには図示しない。

図１０Ｃは画素回路の第１導電層を示す。たとえば、図１０Ｃに示すように、画素回路の第１導電層は上記絶縁層に設置され、それにより図１０Ｂに示される半導体層と絶縁する。第１導電層は、記憶コンデンサＣｓｔの第１コンデンサ電極ＣＥ１と、第１ゲート線ＧＬｎと、第２ゲート線ＧＬｎ－１と、発光制御線ＥＭと、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲート（たとえば、上記第１ゲートＧ１、第２ゲートＧ２、第３ゲートＧ３、第４ゲートＧ４、第５ゲートＧ５、第６ゲートＧ６及び第７ゲートＧ７）とを含んでもよい。図１０Ｃに示すように、第２薄膜トランジスタＴ２、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲートは、第１ゲート線ＧＬｎ、第２ゲート線ＧＬｎ－１、発光制御線ＥＭが半導体層と重なり合う部分であり、第３薄膜トランジスタＴ３はダブルゲート構造の薄膜トランジスタであってもよく、第３薄膜トランジスタＴ３の一方のゲートは第１ゲート線ＧＬｎが半導体層と重なり合う部分であってもよく、第３薄膜トランジスタＴ３の他方のゲートは第１ゲート線ＧＬｎから突出した突出部であってもよく、第１薄膜トランジスタＴ１のゲートは第１コンデンサ電極ＣＥ１であってもよい。第４薄膜トランジスタＴ４はダブルゲート構造の薄膜トランジスタであってもよく、２つのゲートはそれぞれ第２ゲート線ＧＬｎ－１が半導体層と重なり合う部分である。

本開示のいくつかの実施例に係る表示基板では、上記第１導電層上に他の絶縁層が形成され、該絶縁層は図６に示される第２ゲート絶縁層１５２及び第１絶縁層２５０の他の部分を含み、図１０Ａ－図１０Ｅには図示しない。

図１０Ｄは画素回路の第２導電層を示す。たとえば、図１０Ｄに示すように、画素回路の第２導電層は記憶コンデンサＣｓｔの第２コンデンサ電極ＣＥ２及び初期化線ＲＬを含む。第２コンデンサ電極ＣＥ２は第１コンデンサ電極ＣＥ１の少なくとも一部と重なって記憶コンデンサＣｓｔを形成する。

たとえば、図１０Ｄに示される第２コンデンサ電極ＣＥ２は切欠きを有し、いくつかの実施例では、第２コンデンサ電極ＣＥ２は該切欠きを有さなくてもよい。本開示の実施例は第２コンデンサ電極ＣＥ２の具体的な構造を限定しない。

たとえば、開口部周辺領域２０３における配線２３０は画素回路の第２導電層と同じ層に形成され、すなわち、開口部周辺領域２０３における配線２３０及び画素回路の第２導電層は同じ導電性材料層を使用しかつ同じパターニングプロセスによって形成され、つまり、配線２３０及び第２コンデンサ電極ＣＥ２、初期化線ＲＬは同じ導電性材料層を使用しかつ同じパターニングプロセスによって形成される。

いくつかの実施例では、第２導電層は、第１遮光部７９１及び第２遮光部７９２をさらに含んでもよい。第１遮光部７９１のベース基板２１０での正投影は、第２薄膜トランジスタＴ２の活性層、及び第３薄膜トランジスタＴ３のドレインと第４薄膜トランジスタＴ４のドレインとの間の活性層を被覆し、それにより外部光が第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４の活性層に影響を与えることを回避する。第２遮光部７９２のベース基板２１０での正投影は、第３薄膜トランジスタＴ３の２つのゲートの間の活性層を被覆し、それにより外部光が第３薄膜トランジスタＴ３の活性層に影響を与えることを回避する。第１遮光部７９１は隣接する画素回路の第２遮光部７９２と一体構造であってもよく、かつ絶縁層を貫通するビアを介して第１電源線ＶＤＤに電気的に接続されてもよい。

本開示のいくつかの実施例に係る表示基板では、上記第２導電層上に他の絶縁層が形成され、該絶縁層は図６に示される層間絶縁層１６０及び第２絶縁層２６０を含み、図１０Ａ－図１０Ｅには図示しない。

図１０Ｅは画素回路の第３導電層を示す。たとえば、図１０Ｅに示すように、画素回路の第３導電層は、データ線ＤＡＴ及び第１電源線ＶＤＤを含む。図１０Ａ及び図１０Ｅに示すように、データ線ＤＡＴは第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ１）を介して半導体層における第２薄膜トランジスタＴ２のソース領域に接続される。第１電源線ＶＤＤは、第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ２）を介して半導体層における対応する第５薄膜トランジスタＴ５のソース領域に接続される。第１電源線ＶＤＤは、層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ３）を介して第２導電層における第２コンデンサ電極ＣＥ２に接続される。

たとえば、いくつかの実施例（図５Ｂの例に対応）では、開口部周辺領域２０３における導電パターン２４０、電源配線パターン２７０は画素回路の第３導電層と同じ層に形成され、すなわち、同じ導電性材料層を使用しかつ同じパターニングプロセスによって形成される。たとえば、開口部周辺領域２０３における導電パターン２４０、電源配線パターン２７０は第１電源線ＶＤＤと同じ層に形成されかつ電気的に接続され、それにより、導電パターン２４０、電源配線パターン２７０及び第１電源線ＶＤＤは同じ電気信号を送信する。たとえば、半導体パターン２２０が導電パターン２４０に電気的に接続される場合、半導体パターン２２０、導電パターン２４０、電源配線パターン２７０及び第１電源線ＶＤＤはいずれも同じ電気信号を送信する。

たとえば、第３導電層は第１接続部ＣＰ１、第２接続部ＣＰ２及び第３接続部ＣＰ３をさらに含む。第１接続部ＣＰ１の一端は、第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ４）を介して半導体層における対応する第３薄膜トランジスタＴ３のドレイン領域に接続され、第１接続部ＣＰ１の他端は、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ５）を介して第１導電層における第１薄膜トランジスタＴ１のゲートに接続される。第２接続部ＣＰ２の一端は層間絶縁層における１つのビア（たとえばビアＶＨ６）を介して初期化線ＲＬに接続され、第２接続部ＣＰ２の他端は第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ７）を介して半導体層における第７薄膜トランジスタＴ７のソース領域及び第４薄膜トランジスタＴ４のソース領域に接続される。第３接続部ＣＰ３は、第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層における少なくとも１つのビア（たとえばビアＶＨ８）を介して半導体層における第６薄膜トランジスタＴ６のドレイン領域に接続される。

たとえば、いくつかの実施例では、表示基板の画素回路は第４導電層をさらに有してもよい。たとえば、図１０Ｆは画素回路の第４導電層を示す。図１０Ｆに示すように、該第４導電層は第２電源線ＶＤＤ２及び第３電源線ＶＤＤ３を含み、該第２電源線ＶＤＤ２は図中の垂直方向において延びており、第３電源線ＶＤＤ３は第２電源線ＶＤＤ２と交差する。たとえば、第２電源線ＶＤＤ２及び第３電源線ＶＤＤ３は互いに電気的に接続される、又は一体構造である。

たとえば、いくつかの実施例では、第２電源線ＶＤＤ２及び第３電源線ＶＤＤ３はそれぞれビアを介して第１電源線ＶＤＤに電気的に接続され、それにより、網状の電源線構造を形成する。この構造は電源線の抵抗を低減して電源線の圧力降下を低減することに有利であり、かつ電源の電圧を表示基板の各サブ画素に均一に送信することに有利である。

たとえば、いくつかの実施例では、該第４導電層は該第２電源線ＶＤＤ２及び第３電源線ＶＤＤ３と絶縁する第４接続部ＣＰ４をさらに含み、該第４接続電極２３４は第６トランジスタＴ６のドレインＤ６を発光素子１８０に電気的に接続することに用いられる。たとえば、第４接続電極２３４は、上記実施例のビア電極１７１として実現され、発光素子の陽極と薄膜トランジスタのドレインを電気的に接続することに用いられる。

本開示のいくつかの実施例に係る表示基板では、上記第４導電層上に保護層が形成され、該保護層は図６に示される平坦層１１２を含み、図１０Ａ－図１０Ｅには図示しない。たとえば、開口部周辺領域２０３における第１障壁２８１の１つのサブ層は該保護層と同じ層に形成され、すなわち開口部周辺領域２０３における第１障壁２８１の１つのサブ層及び該保護層は同じ絶縁材料層を使用しかつ同じパターニングプロセスによって形成される。

たとえば、配線２３０は第２ゲート絶縁層における少なくとも１つのビアを介して第１導電層における第１ゲート線ＧＬｎに接続できる。

いくつかの実施例では、図６に示すように、表示基板を形成するステップは、ベース基板２１０上のバッファ層１１１を形成するステップをさらに含み、バッファ層１１１は移行層として、ベース基板２１０内の有害物質が表示基板２０の内部に侵入することを回避できるとともに、ベース基板２１０上の表示基板２０内の膜層の付着力を増加させることができる。たとえば、バッファ層１１１の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の絶縁材料で形成される単層又は多層構造を含んでもよい。

たとえば、表示基板の保護層上に画素定義層、スペーサ、障壁、発光素子、及びパッケージ層等の構造が形成されてもよく、これらの構造の形成方式は関連技術を参照すればよい。本開示の実施はこれについて限定しない。

たとえば、いくつかの実施例では、上記各導電層は他のレイアウトを用いてもよい。たとえば、図１１Ａは別の第２導電層図の平面模式図である。図１１Ａに示すように、該例では、第２導電層は、記憶コンデンサＣｓｔの第２コンデンサ電極ＣＥ２、リセット信号線Ｉｎｉｔ１、第２電源信号線ＶＤＤ２、及び遮光部Ｓを含む。第２電源信号線ＶＤＤ２は第２コンデンサ電極ＣＥ２と一体形成される。

たとえば、図１１Ｂは別の第３導電層図の平面模式図である。図１１Ｂに示すように、該第３導電層は、データ線Ｖｄ、第１電源信号線ＶＤＤ１及びシールド線ＰＢを含む。上記データ線Ｖｄ、第１電源信号線ＶＤＤ１及びシールド線ＰＢはいずれも同じ方向、たとえば図中の垂直方向において延びている。たとえば、第３導電層は、第１接続部ＣＰ１、第２接続部ＣＰ２及び第３接続部ＣＰ３を含んでもよく、異なる配線又は電極を電気的に接続する。

たとえば、図１１Ｃは別の第４導電層図の平面模式図である。図１１Ｃに示すように、該第４導電層は、第４接続部ＣＰ４及び図中の垂直方向及び水平方向において交差して配置される第３電源信号線ＶＤＤ３を含む。たとえば、いくつかの例では、第３電源信号線ＶＤＤ３は第１電源信号線ＶＤＤ１に並列接続されてもよく、それにより網状の電源構造を形成し、電源信号線の抵抗を低減することに有利である。

また、本開示の実施例は各構造又は機能層の材料を具体的に限定せず、これらの構造又は機能層の材料の例は上記実施例を参照すればよい。ここで詳細な説明は省略する。

なお、
（１）本開示の実施例の図面は本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）明確化のために、本開示の実施例を説明する図面では、層又は領域の厚さは拡大又は縮小され、すなわち、これらの図面は実際の縮尺に応じて作成するものではない。層、膜、領域又は基板などの素子が、別の素子の「上」又は「下」にあると記載された場合、該素子は別の素子の「上」又は「下」に「直接」存在してもよく、又は中間素子が存在してもよいことが理解される。
（３）矛盾しない場合、本開示の実施例及び実施例の特徴は互いに組み合わせて新しい実施例を得ることができる。

以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲はそれに限定されない。当業者は本開示に開示されている技術範囲内に容易に想到できる変更や置換は、本開示の保護範囲内にカバーされるべきである。従って、本開示の保護範囲は特許請求の範囲の保護範囲に準じるべきである。

Claims (22)

1. 表示基板であって、表示領域及び前記表示領域を少なくとも部分的に取り囲む周辺領域を含み、ベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンをさらに含み、
   前記表示領域は開口部を有し、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、
   前記半導体パターン及び前記導電パターンは前記ベース基板上に位置しかつ前記開口部周辺領域に位置し、
   前記少なくとも１本の配線は前記表示領域及び前記開口部周辺領域に位置し、前記表示領域に使用される電気信号を送信するように構成され、
   前記少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、前記ベース基板に垂直な方向において、前記第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して設置され、前記第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して設置され、
   前記表示領域は前記開口部の対向する両側に位置する第１サブ表示領域及び第２サブ表示領域を含み、前記第１サブ表示領域及び前記第２サブ表示領域はそれぞれ前記開口部により分離される複数行のサブ画素を含み、前記少なくとも１本の配線は前記第１サブ表示領域、前記開口部周辺領域、及び前記第２サブ表示領域を順に貫通し、
   前記第１サブ表示領域、前記開口部、及び前記第２サブ表示領域は第１方向において順に配置され、前記少なくとも１本の配線は前記第１方向において延びており、第２方向は前記第１方向に垂直であり、
   前記半導体パターンは前記第２方向において延びている複数本の半導体配線を含み、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に連続的に設置される表示基板。
2. 前記少なくとも１本の配線は前記半導体パターンの前記ベース基板から離れた側に位置し、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に位置する請求項１に記載の表示基板。
3. 前記ベース基板に垂直な方向において、前記第２部分が前記半導体パターンと重なり合わないことにより、前記第２部分は、前記第２コンデンサ構造を提供するように、前記導電パターンのみと間隔をあけて絶縁して設置される請求項１又は２に記載の表示基板。
4. 前記少なくとも１本の配線は、前記第１サブ表示領域及び前記第２サブ表示領域における第１行のサブ画素に走査信号を提供する第１配線を含み、かつ前記第１サブ表示領域及び前記第２サブ表示領域における第２行のサブ画素に走査信号を提供する第２配線を含む請求項１～３のいずれか１項に記載の表示基板。
5. 前記第１行のサブ画素に含まれるサブ画素の数は前記第２行のサブ画素に含まれるサブ画素の数と同じであり、前記第１配線に含まれる第１補償ユニットの数は前記第２配線に含まれる第１補償ユニットの数と同じであり、かつ前記第１配線に含まれる第２補償ユニットの数は前記第２配線に含まれる第２補償ユニットの数と同じである請求項４に記載の表示基板。
6. 前記第１行のサブ画素に含まれるサブ画素の数は前記第２行のサブ画素に含まれるサブ画素の数とは異なり、前記第１配線に含まれる第１補償ユニットの数は前記第２配線に含まれる第１補償ユニットの数とは異なり、又は前記第１配線に含まれる第２補償ユニットの数は前記第２配線に含まれる第２補償ユニットの数とは異なり、又は前記第１配線に含まれる第１補償ユニットの数及び前記第１配線に含まれる第２補償ユニットの数は、前記第２配線に含まれる第１補償ユニットの数及び前記第２配線に含まれる第２補償ユニットの数とはそれぞれ対応して異なる請求項４に記載の表示基板。
7. 前記表示領域は第３サブ表示領域をさらに含み、
   前記第２方向における前記第３サブ表示領域の２つの対向する縁部は、それぞれ前記第２方向における前記第１サブ表示領域の前記開口部から離れた縁部及び前記第２方向における前記第２サブ表示領域の前記開口部から離れた縁部とそれぞれ位置合わせされ、
   前記第３サブ表示領域は複数行及び複数列配列されるサブ画素を含み、それぞれ前記複数行及び複数列のサブ画素のうちの各行のサブ画素に走査信号を提供しかつ前記第１方向において延びている複数本の第３配線をさらに含む請求項４～６のいずれか１項に記載の表示基板。
8. 前記少なくとも１本の配線の線幅は３ミクロン－５ミクロンであり、前記半導体配線の線幅は２０ミクロン－３０ミクロンである請求項１に記載の表示基板。
9. 第１絶縁層及び第２絶縁層をさらに含み、
   前記第１絶縁層は前記半導体パターンの前記ベース基板から離れた側に位置し、前記少なくとも１本の配線は前記第１絶縁層の前記半導体パターンから離れた側に位置し、前記第２絶縁層は前記少なくとも１本の配線の前記第１絶縁層から離れた側に位置し、前記導電パターンは前記第２絶縁層の前記配線から離れた側に位置し、
   前記第１絶縁層及び前記第２絶縁層にビアを有し、前記半導体パターンと前記導電パターンは前記第１絶縁層及び前記第２絶縁層におけるビアを介して電気的に接続される請求項１～８のいずれか１項に記載の表示基板。
10. 前記導電パターンに電気的に接続される電源配線パターンをさらに含み、前記電源配線パターンは前記導電パターンに電気信号を提供するように構成される請求項１～９のいずれか１項に記載の表示基板。
11. 前記表示領域は複数のサブ画素を含み、前記サブ画素は画素回路を含み、
    前記画素回路は薄膜トランジスタを含み、前記薄膜トランジスタは、活性層、ゲート、及びソース／ドレインを含み、
    前記半導体パターンは前記活性層と同じ層に設置される請求項１０に記載の表示基板。
12. 前記画素回路は記憶コンデンサをさらに含み、前記記憶コンデンサは第１コンデンサ極板及び第２コンデンサ極板を含み、
    前記ゲートは前記第１コンデンサ極板と同じ層に設置され、前記少なくとも１本の配線は前記第２コンデンサ極板と同じ層に設置される請求項１１に記載の表示基板。
13. 前記導電パターンは前記ソース／ドレインと同じ層に設置される請求項１１又は１２に記載の表示基板。
14. 前記表示領域は前記画素回路に電気的に接続される第１電源線をさらに含み、前記電源配線パターンは前記第１電源線と同じ層に設置される請求項１１～１３のいずれか１項に記載の表示基板。
15. 前記サブ画素は発光素子をさらに含み、前記発光素子は陰極、陽極及び前記陰極と前記陽極との間の発光層を含み、前記陰極及び前記陽極のうちの少なくとも一方は前記画素回路に電気的に接続され、
    前記電源配線パターンは前記陽極と同じ層に設置される請求項１１～１３のいずれか１項に記載の表示基板。
16. 配線負荷の補償方法であって、
    配線に少なくとも１つの第１補償ユニット及び少なくとも１つの第２補償ユニットを提供し、かつ前記第１補償ユニット及び前記第２補償ユニットの数を初期決定するステップと、
    前記配線の負荷を取得し、基準負荷と比較して、補償偏差を得るステップと、
    前記補償偏差に基づいて前記第１補償ユニット及び前記第２補償ユニットの数を再設計するステップと、を含み、
    表示領域は開口部を有し、周辺領域は前記表示領域を少なくとも部分的に取り囲み、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、前記配線は、前記表示領域及び前記開口部周辺領域に提供され、前記表示領域に使用される電気信号を送信することに用いられ、前記配線の対向する両側には半導体パターン及び導電パターンを有し、前記配線は第１部分及び第２部分を含み、前記第１部分は、第１コンデンサ構造を有する前記少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して設置され、前記第２部分は、第２コンデンサ構造を有する前記少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して設置され、
    前記表示領域は前記開口部の対向する両側に位置する第１サブ表示領域及び第２サブ表示領域を含み、前記第１サブ表示領域及び前記第２サブ表示領域はそれぞれ前記開口部により分離される複数行のサブ画素を含み、前記少なくとも１本の配線は前記第１サブ表示領域、前記開口部周辺領域、及び前記第２サブ表示領域を順に貫通し、
    前記第１サブ表示領域、前記開口部、及び前記第２サブ表示領域は第１方向において順に配置され、前記少なくとも１本の配線は前記第１方向において延びており、第２方向は前記第１方向に垂直であり、
    前記半導体パターンは前記第２方向において延びている複数本の半導体配線を含み、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に連続的に設置される配線負荷の補償方法。
17. 表示基板の製造方法であって、表示領域及び前記表示領域を少なくとも部分的に取り囲む周辺領域を形成するステップを含み、
    前記表示領域に開口部が形成され、前記周辺領域は前記開口部内に少なくとも部分的に位置する開口部周辺領域を含み、
    前記表示基板はベース基板、半導体パターン、少なくとも１本の配線、及び導電パターンを含み、
    前記半導体パターン及び前記導電パターンは前記ベース基板上に形成されかつ前記開口部周辺領域に形成され、
    前記少なくとも１本の配線は、前記表示領域及び前記開口部周辺領域に形成され、前記表示領域に使用される電気信号を送信するように構成され、
    前記少なくとも１本の配線のそれぞれは第１部分及び第２部分を含み、前記ベース基板に垂直な方向において、前記第１部分は、第１コンデンサ構造を有する少なくとも１つの第１補償ユニットを提供するように、前記半導体パターン及び前記導電パターンの両方と間隔をあけて絶縁して形成され、前記第２部分は、第２コンデンサ構造を有する少なくとも１つの第２補償ユニットを提供するように、前記半導体パターン及び導電パターンのうちの一方と間隔をあけて絶縁して形成され、
    前記表示領域は前記開口部の対向する両側に位置する第１サブ表示領域及び第２サブ表示領域を含み、前記第１サブ表示領域及び前記第２サブ表示領域はそれぞれ前記開口部により分離される複数行のサブ画素を含み、前記少なくとも１本の配線は前記第１サブ表示領域、前記開口部周辺領域、及び前記第２サブ表示領域を順に貫通し、
    前記第１サブ表示領域、前記開口部、及び前記第２サブ表示領域は第１方向において順に配置され、前記少なくとも１本の配線は前記第１方向において延びており、第２方向は前記第１方向に垂直であり、
    前記半導体パターンは前記第２方向において延びている複数本の半導体配線を含み、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に連続的に設置される表示基板の製造方法。
18. 前記少なくとも１本の配線は前記半導体パターンの前記ベース基板から離れた側に形成され、前記導電パターンは前記少なくとも１本の配線の前記半導体パターンから離れた側に形成され、
    前記ベース基板に垂直な方向において、前記第２部分が前記半導体パターンと重なり合わないことにより、前記第２部分は、前記第２コンデンサ構造を提供するように、前記導電パターンのみと間隔をあけて絶縁して設置される請求項１７に記載の表示基板の製造方法。
19. 第１絶縁層及び第２絶縁層を形成するステップをさらに含み、
    前記第１絶縁層は前記半導体パターンの前記ベース基板から離れた側に形成され、前記少なくとも１本の配線は前記第１絶縁層の前記半導体パターンから離れた側に形成され、前記第２絶縁層は前記少なくとも１本の配線の前記第１絶縁層から離れた側に形成され、前記導電パターンは前記第２絶縁層の前記配線から離れた側に形成され、
    前記第１絶縁層及び前記第２絶縁層にビアが形成され、前記半導体パターンと前記導電パターンは前記第１絶縁層及び前記第２絶縁層におけるビアを介して電気的に接続される請求項１８に記載の表示基板の製造方法。
20. 前記表示領域を形成するステップは、画素回路を形成するステップをさらに含み、前記画素回路は薄膜トランジスタ及び記憶コンデンサを含み、前記薄膜トランジスタは活性層、ゲート、及びソース／ドレインを含み、前記記憶コンデンサは第１コンデンサ極板及び第２コンデンサ極板を含み、
    前記半導体パターンは前記活性層と同じ層に形成され、前記ゲートは前記第１コンデンサ極板と同じ層に形成され、前記少なくとも１本の配線は前記第２コンデンサ極板と同じ層に形成され、前記導電パターンは前記ソース／ドレインと同じ層に形成される請求項１７～１９のいずれか１項に記載の表示基板の製造方法。
21. 前記画素回路に電気的に接続される第１電源線及び前記導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、前記電源配線パターンは前記導電パターンに電気信号を提供するように構成され、
    前記電源配線パターンは前記第１電源線と同じ層に形成される請求項２０に記載の表示基板の製造方法。
22. 前記導電パターンに電気的に接続される電源配線パターンを形成するステップをさらに含み、前記電源配線パターンは前記導電パターンに固定電気信号を提供するように構成され、
    前記表示領域を形成するステップは、発光素子を形成するステップをさらに含み、前記発光素子は陰極、陽極及び前記陰極と前記陽極との間の発光層を含み、
    前記電源配線パターンは前記陽極と同じ層に形成される請求項２０に記載の表示基板の製造方法。

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