WO2022120633A1 - 显示基板及其显示装置 - Google Patents

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WO2022120633A1
WO2022120633A1 PCT/CN2020/134874 CN2020134874W WO2022120633A1 WO 2022120633 A1 WO2022120633 A1 WO 2022120633A1 CN 2020134874 W CN2020134874 W CN 2020134874W WO 2022120633 A1 WO2022120633 A1 WO 2022120633A1
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sub
layer
wiring
dielectric layer
conductive layer
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庞玉乾
王苗
肖云升
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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Definitions

  • Embodiments of the present disclosure relate to the field of display technology, and in particular, to a display substrate and a display device thereof.
  • organic light emitting diode Organic Light Emitting Diode
  • OLED Organic Light Emitting Diode
  • Embodiments of the present disclosure provide a display substrate.
  • the display substrate includes: a substrate including a display area and a peripheral area surrounding the display area, the peripheral area including a first wiring area, and the first wiring area including a first direction away from the display area a first sub-wiring area provided; a first conductive layer located on the substrate, the first conductive layer including a first part located in the peripheral area, the first part of the first conductive layer including the a first wiring in a first wiring area; a first dielectric layer on the first conductive layer; a second conductive layer on the first dielectric layer, the second conductive layer including the peripheral area the first portion of the second conductive layer, wherein the first portion of the second conductive layer includes a second wiring in the first wiring region, the first wiring and the second wiring in a direction parallel to the substrate spaced from each other; a second dielectric layer on the second conductive layer; a third conductive layer on the second dielectric layer, the third conductive layer including a first portion in the peripheral region, wherein
  • the third dielectric layer includes a first via hole in the first sub-wiring region that exposes the third wiring.
  • the fourth wiring is connected to the third wiring via the first via.
  • the third wiring and the fourth wiring constitute a first power supply signal line.
  • the first vias include a first array of first sub-vias and a second array of second sub-vias.
  • the first sub-via and the second sub-via are configured such that: at least one of the first sub-vias is surrounded by the second sub-via closest to the first sub-via, at least One of the second sub-vias is surrounded by the first sub-via closest to the second sub-via.
  • At least one of the first sub-vias is located at the center of the shape enclosed by the second sub-vias that are closest to the first sub-via. At least one of the second sub-vias is located at the center of the shape surrounded by the first sub-vias that are closest to the second sub-vias.
  • a cross-sectional shape of the first via along a plane parallel to the substrate includes a truncated square.
  • the side length of the truncated square is 11 ⁇ m.
  • the first portion of the fourth conductive layer includes a second via hole exposing the third dielectric layer.
  • the second via includes a first array of third sub-vias and a second array of fourth sub-vias.
  • the third sub-via and the fourth sub-via are configured such that: at least one of the third sub-vias is surrounded by the fourth sub-via closest to the third sub-via, at least One of the fourth sub-vias is surrounded by the third sub-via closest to the fourth sub-via.
  • At least one of the third sub-vias is located at the center of the shape enclosed by the fourth sub-via that is closest to the third sub-via. At least one of the fourth sub-vias is located at the center of the shape surrounded by the third sub-vias that are closest to the fourth sub-via.
  • a cross-sectional shape of the second via along a plane parallel to the substrate includes a square.
  • the side length of the square is 16 ⁇ m.
  • each of the first via holes is located at the center of the shape enclosed by the second via holes that are closest to the first via hole.
  • Each of the second via holes is located at the center of the shape enclosed by the first via holes closest to the second via hole.
  • the distance between the first via hole and the second via hole in the first direction, is 6.5 ⁇ m. In a second direction parallel to the substrate and perpendicular to the first direction, the distance between the first via hole and the second via hole is 16.5 ⁇ m.
  • the display substrate further includes a thin film transistor located in the display area.
  • the thin film transistor includes an active layer on the substrate, a gate insulating layer on the active layer, and a gate on the gate insulating layer.
  • the first conductive layer further includes a second portion located in the display area.
  • the second portion of the first conductive layer includes the gate of the thin film transistor.
  • the third conductive layer also includes a second portion in the display area.
  • the second portion of the third conductive layer includes source/drain electrodes of the thin film transistor. The source/drain electrodes are connected to source/drain regions of the active layer through the first dielectric layer, the second dielectric layer and the gate insulating layer.
  • the fourth conductive layer further includes a second portion located in the display area.
  • the second portion of the fourth conductive layer is connected to the source/drain electrodes of the thin film transistor through the third dielectric layer.
  • the display substrate further includes a fourth dielectric layer as a planarization layer on the fourth conductive layer; and an encapsulation layer on the fourth dielectric layer.
  • the display substrate further includes a light emitting device located in the display area and between the fourth dielectric layer and the encapsulation layer.
  • the light-emitting device includes an anode, a light-emitting layer and a cathode which are sequentially arranged along a direction perpendicular to the substrate.
  • the anode is located between the fourth dielectric layer and the encapsulation layer.
  • the anode is connected to the second portion of the fourth conductive layer via vias in the fourth dielectric layer.
  • the display substrate further includes a pixel definition layer between the fourth dielectric layer and the encapsulation layer that defines a light emitting area.
  • the pixel definition layer has an opening exposing the anode.
  • the first wiring area further includes a second sub-wiring area located on a side of the first sub-wiring area away from the display area.
  • the display substrate further includes a dam located in the second sub-wiring area, the dam includes a first dam portion and a second dam portion spaced in sequence along a direction away from the display area.
  • the first dam portion includes the fourth dielectric layer and the pixel definition layer.
  • the second dam portion includes the third dielectric layer, the fourth dielectric layer, and the pixel definition layer.
  • the peripheral area further includes a bending area and The second wiring area.
  • the bending region has an opening through the gate insulating layer, the first dielectric layer and the second dielectric layer exposing the substrate and a planarization layer covering the opening.
  • the planarization layer includes at least one of the third dielectric layer and the fourth dielectric layer.
  • the second wiring area includes the gate insulating layer, the first dielectric layer, the second dielectric layer, the Three conductive layers, the fourth conductive layer and the fourth dielectric layer.
  • the display substrate further includes a second power supply signal line located in the peripheral region and surrounding the display region and the first power supply signal line.
  • the second power signal line includes at least one of a portion of the third conductive layer located in the peripheral region and a portion of the fourth conductive layer located in the peripheral region.
  • the first power signal line is configured to provide a first voltage.
  • the second power signal line is configured to provide a second voltage. The first voltage is higher than the second voltage.
  • the display substrate further includes a passivation layer between the third conductive layer and the third dielectric layer.
  • the passivation layer is conformal.
  • the orthographic projection of the first wiring on the substrate at least partially overlaps the orthographic projection of the first via hole and the second via hole on the substrate.
  • the orthographic projection of the second wiring on the substrate at least partially overlaps the orthographic projection of the first via hole and the second via hole on the substrate.
  • the encapsulation layer sequentially covers the first sub-wiring area and the dam. At least a portion of the edge of the encapsulation layer is located in the second sub-wiring region.
  • the first power supply signal line further includes the second sub-wiring region, the bending region and the second wiring region and the third conductive layer and/or the The part where the fourth conductive layer is arranged in the same layer.
  • Embodiments of the present disclosure also provide a display device.
  • the display device includes the display substrate as described above.
  • FIG. 1 shows a schematic partial cross-sectional view of a peripheral region of a display substrate.
  • FIG. 2 shows a schematic plan view of a display substrate according to an embodiment of the present disclosure.
  • FIG. 3 illustrates a schematic cross-sectional view of a display substrate taken along line aa' in FIG. 2 according to an embodiment of the present disclosure.
  • FIG. 4 shows a schematic plan view of a first via hole according to an embodiment of the present disclosure.
  • FIG. 5 shows a schematic plan view of a second via hole according to an embodiment of the present disclosure.
  • FIG. 6 shows a schematic plan view of the first via hole and the second via hole according to an embodiment of the present disclosure.
  • Fig. 7 shows an enlarged schematic plan view of portion bb' of Fig. 2 according to an embodiment of the present disclosure.
  • Figure 8 shows an enlarged schematic plan view of the portion cc' in Figure 2 according to an embodiment of the present disclosure.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • an element or layer when an element or layer is referred to as being “on” another element or layer, it can be directly on the other element or layer, or intervening elements or layers may be present; likewise, when an element or layer is referred to as being “on” another element or layer, it can be directly on the other element or layer, or intervening elements or layers may be present; When “under” another element or layer, it can be directly under the other element or layer, or at least one intervening element or layer may be present; when an element or layer is referred to as being "between” two elements or layers ”, it may be the only element or layer between the two elements or layers, or more than one intervening element or layer may be present.
  • the underlying film layer refers to a single or multi-layer film layer formed before the overlying film layer.
  • FIG. 1 shows a partial cross-sectional schematic diagram of a peripheral area of a display substrate.
  • the display substrate includes a substrate 100 , a first wiring 131 and a second wiring 151 on the substrate 100 , and an encapsulation layer (including a CVD film layer) on the first wiring 131 and the second wiring 151 . 250 , and the stacked structure 20 between the first wiring 131 and the second wiring 151 and the encapsulation layer 250 .
  • Each film layer included in the laminated structure 20 is conformal. It should be noted that "conformal" here means that the surface shape of the formed film layer is consistent with or approximately the same as the surface shape of the structure below the film layer.
  • the distance between the first wirings 131 and the second wirings 151 is small.
  • the encapsulation layer 250 is likely to have poor contact with the underlying film layer (eg, the stacked structure 20 , etc.) at the position A.
  • the portion of the encapsulation layer 250 at position A is not in contact with the underlying film layer. Therefore, packaging failure is further caused.
  • Embodiments of the present disclosure provide a display substrate, which can improve the flatness of wiring in the peripheral area, and significantly avoid the problem of poor contact between the encapsulation layer and the underlying film layer in the peripheral area, so that the encapsulation layer and the The underlying film layer is in good contact, thereby avoiding packaging defects, thereby improving product yield.
  • FIG. 2 shows a schematic plan view of a display substrate according to an embodiment of the present disclosure.
  • the display substrate 10 may include a substrate 100 .
  • the substrate 100 may include a display area AA and a peripheral area surrounding the display area AA.
  • the display substrate 10 may further include a dam 300 on the substrate 100 and in the peripheral area surrounding the display area AA.
  • FIG. 2 The other illustrated parts in FIG. 2 will be described with reference to FIG. 3 .
  • the display substrate of the embodiment of the present disclosure will be further described with reference to FIG. 3 .
  • FIGS. 2 and 3 are for the purpose of illustrating embodiments of the present disclosure only and are exemplary only. Those skilled in the art should understand that, in actual application, the size, spacing, etc. can be adjusted according to requirements and product design.
  • the display substrate 10 may include the substrate 100 .
  • the substrate 100 may include the display area AA and a peripheral area surrounding the display area AA.
  • the peripheral area may include the first wiring area BB.
  • the first wiring area BB may be, for example, a first fanout area.
  • the first wiring area BB may include a first sub-wiring area BB' and a second sub-wiring area BB'' which are sequentially disposed along the first direction X away from the display area AA.
  • the display substrate 10 may further include a first conductive layer 130 on the substrate 100 .
  • the first conductive layer 130 may include the first portion 131 in the peripheral region.
  • the first portion 131 of the first conductive layer 130 may include a first wiring (also denoted by reference numeral 131 ) located in the first wiring region BB.
  • the display substrate 10 may further include a first dielectric layer 140 on the first conductive layer 130 .
  • the first dielectric layer 140 may be conformal.
  • the first dielectric layer 140 may include an inorganic layer.
  • the display substrate 10 may further include a second conductive layer 150 on the first dielectric layer 140 .
  • the second conductive layer 150 may include the first portion 151 in the peripheral region.
  • the first portion 151 of the second conductive layer 150 may include a second wiring (also denoted by reference numeral 151 ) located in the first wiring region BB.
  • the first wiring 131 and the second wiring 151 are spaced apart from each other in a direction parallel to the substrate 100 (eg, the first direction X).
  • the display substrate 10 may further include a second dielectric layer 160 on the second conductive layer 150 .
  • the second dielectric layer 160 may be conformal.
  • the second dielectric layer 160 may include an interlayer dielectric layer.
  • the second dielectric layer 160 may include an inorganic layer.
  • the display substrate 10 may further include a third conductive layer 170 on the second dielectric layer 160 .
  • the third conductive layer 170 may include the first portion 171 in the peripheral region.
  • the first portion 171 of the third conductive layer 170 may include a third wiring (also denoted by reference numeral 171 ) located in the first wiring region BB.
  • the display substrate 10 may further include a third dielectric layer 180 as a planarization layer on the third conductive layer 170 .
  • disposing the third dielectric layer 180 can improve the flatness of the wiring in the peripheral region of the display substrate 10 . More specifically, since, for example, the spacing between the first wiring 131 and the second wiring 151 is small and the overlying film layer is conformal, the surface of the resulting structure is caused to be uneven.
  • the third dielectric layer 180 as a planarization layer on the first wiring 131 and the second wiring 151, a structure surface with improved flatness can be obtained, which is beneficial to the subsequent encapsulation layer and the Effective contact between the underlying structures, thereby improving the encapsulation effect.
  • the display substrate 10 may further include a fourth conductive layer 190 on the third dielectric layer 180 .
  • the fourth conductive layer 190 may include the first portion 191 in the peripheral region.
  • the first portion 191 of the fourth conductive layer 190 may include a fourth wiring (also denoted by reference numeral 191) located in the first sub-wiring region BB'.
  • the fourth wiring 191 may be electrically connected to the third wiring 171 .
  • the orthographic projection of the fourth wiring 191 on the substrate 100 at least partially overlaps the orthographic projection of the third wiring 171 on the substrate 100 .
  • the display substrate 10 may further include a fourth dielectric layer 200 as a planarization layer on the fourth conductive layer 190 .
  • the fourth dielectric layer 200 may include an organic layer.
  • the display substrate 10 may further include an encapsulation layer 250 on the fourth dielectric layer 200 .
  • the encapsulation layer 250 may be a film layer formed by chemical vapor deposition.
  • the third dielectric layer 170 may include a first via hole H1 that exposes the third wiring 171 in the first sub-wiring region BB'. Further, the fourth wiring 191 may be connected to the third wiring 171 via the first via hole H1. As a result, the wiring formed by connecting the third wiring 171 and the fourth wiring 191 has a low resistance, and thus has better electrical performance.
  • the first via hole H1 may also penetrate a passivation layer (not shown).
  • the third wiring 171 and the fourth wiring 191 may constitute at least a part of the first power supply signal line VDD (as shown in FIG. 2 ).
  • the first power supply signal line VDD may be constituted by the third wiring 171 and the fourth wiring 191 .
  • a second sub-wiring region BB' (described later) of the first wiring region BB at least a part of the first power supply line VDD may be constituted by the third wiring 171.
  • FIG. 4 An example arrangement of the first via holes H1 is described below with reference to FIG. 4 . It should be understood that the diagram in FIG. 4 is only a partial schematic diagram and is merely exemplary in order to clearly illustrate the embodiments of the present disclosure, and should not be construed as a limitation of the present disclosure.
  • FIG. 4 shows a schematic plan view of a first via hole according to an embodiment of the present disclosure.
  • the first via hole H1 may include a first array of first sub-via holes H1 ′ and a second array of second sub-via holes H1 ′′.
  • the first sub-via hole H1' and the second sub-via hole H1" may be configured such that: at least one first sub-via hole H1' may be the first sub-via hole H1' closest to the first sub-via hole H1'.
  • at least one second sub-via H1 ′′ may be surrounded by a first sub-via H1 ′ closest to the second sub-via H1 ′′.
  • At least one first sub-via H1 ′ may be located in a shape enclosed by the second sub-via H1 ′′ closest to the first sub-via H1 ′ (eg, the shape can be the center of a square).
  • At least one second sub-via H1 ′′ can be located in the shape enclosed by the first sub-via H1 ′ closest to the second sub-via H1 ′′ (for example, the shape can be a square )center of.
  • the arrangement of the positions of the first sub-via hole and the second sub-via hole as above can meet the flatness requirement of the upper coating layer, and can facilitate the connection between the third wiring 171 and the fourth wiring 191 electrical contacts. It should be understood that those skilled in the art can set the distribution density and size of the first sub-via and the second sub-via according to requirements, such as flatness requirements and electrical characteristics requirements, which are not specifically limited in the present disclosure.
  • a cross-sectional shape of the first via hole H1 along a plane parallel to the substrate 100 may include, for example, a truncated square, as shown in FIG. 4 .
  • the side length d1 of the truncated square may be 11 ⁇ m. It should be noted that the side length refers to the side length of the square before the corner is truncated.
  • each sub-via and the spacing between each sub-via shown in FIG. 4 are only exemplary, so as to clearly illustrate the embodiments of the present disclosure, and should not be regarded as a limitation of the present disclosure . It will be appreciated that the spacing between the sub-vias may be shown to be larger or smaller.
  • the first portion 191 of the fourth conductive layer 190 may include the second via hole H2 exposing the third dielectric layer 180 .
  • the second via hole H2 is used to discharge the gas remaining in the third dielectric layer 180 when the layer is formed, otherwise the gas will damage the structural layer of the display substrate, for example, cause the fourth conductive layer Peeling, peeling, etc. between the first portion 191 of 190 and the underlying film layer.
  • the third wiring 171 and the fourth wiring 191 may constitute at least a part of the first power supply signal line VDD (as shown in FIG. 2 ).
  • the orthographic projection of the second via hole H2 on the substrate 100 at least partially overlaps the orthographic projection of the first power supply signal line VDD on the substrate 100 .
  • FIG. 5 An example arrangement of the second via holes H2 is described below with reference to FIG. 5 . It should be understood that the diagram in FIG. 5 is only a partial schematic diagram and is merely exemplary in order to clearly illustrate the embodiments of the present disclosure, and should not be construed as a limitation of the present disclosure.
  • FIG. 5 shows a schematic plan view of a second via hole according to an embodiment of the present disclosure.
  • the second via hole H2 may include a first array of third sub-via holes H2 ′ and a second array of fourth sub-via holes H2 ′′.
  • the third sub-via H2' and the fourth sub-via H2" may be configured such that: at least one third sub-via H2' may be a fourth sub-via closest to the third sub-via H2'.
  • the sub-via H2 ′′ is surrounded, and at least one fourth sub-via H2 ′′ may be surrounded by a third sub-via H2 ′ that is closest to the fourth sub-via H2 ′′.
  • the at least one third sub-via H2' may be located in a shape enclosed by the fourth sub-via H2" closest to the third sub-via H2' (eg, the shape may be At least one fourth sub-via H2" may be located in the shape (for example, the shape may be a square) enclosed by the third sub-via H2' closest to the fourth sub-via H2" center.
  • the arrangement of the positions of the third sub-via and the fourth sub-via as above can obtain a good electrical effect, for example, to obtain a reduced resistance with respect to the fourth wiring 191 .
  • those skilled in the art can set the distribution density and size of the third sub-via hole and the fourth sub-via hole according to requirements, for example, electrical characteristic requirements, which are not specifically limited in the present disclosure.
  • a cross-sectional shape of the second via hole H2 along a plane parallel to the substrate 100 may include, for example, a square, as shown in FIG. 5 .
  • the side length d2 of the square may be 16 ⁇ m.
  • each sub-via and the spacing between each sub-via shown in FIG. 5 are only exemplary, so as to clearly illustrate the embodiments of the present disclosure, and should not be regarded as a limitation of the present disclosure . It will be appreciated that the spacing between the sub-vias may be shown to be larger or smaller.
  • the shapes of the sub-vias shown in the drawings are general shapes and are exemplary only. For example, when the sub-vias are designed to be square, due to the limitation of the actual process, the shape of the sub-vias obtained after the actual manufacturing process may have a chamfered shape (for example, the angle between the side lengths is less than or greater than 90 Spend).
  • FIG. 6 An example arrangement of the first via hole H1 and the second via hole H2 is described below with reference to FIG. 6 . It should be understood that the diagram in FIG. 6 is only a partial schematic diagram and is merely exemplary in order to clearly illustrate the embodiments of the present disclosure, and should not be construed as a limitation of the present disclosure.
  • FIG. 6 shows a schematic plan view of a first via hole and a second via hole according to an embodiment of the present disclosure.
  • at least one first via hole H1 may be located at the center of the shape enclosed by the second via hole H2 closest to the first via hole H1 .
  • At least one second via hole H2 may be located at the center of the shape enclosed by the first via hole H1 closest to the second via hole H2.
  • the above arrangement of the positional relationship between the first via hole and the second via hole facilitates the discharge of the water vapor contained in the third dielectric layer 180 during the process of preparing the third dielectric layer 180 , thereby Products with higher yields can be obtained.
  • the second via hole H2 may be disposed at the center of the shape surrounded by the surrounding first via hole H1 , so as to completely discharge the water vapor in the third dielectric layer 180 as much as possible.
  • first via hole H1 can design the position, distribution density and size of the first via hole H1 according to actual needs, such as flatness requirements and electrical characteristics requirements; on the other hand, those skilled in the art
  • the location, distribution density and size of the second via holes H2 can be designed according to actual needs, for example, water vapor discharge requirements, and the plan layout of the first via holes H1 , which are not specifically limited in the present disclosure.
  • the distance d3 between the first via hole H1 and the second via hole H2 may be, for example, 6.5 ⁇ m.
  • the distance d4 between the first via hole H1 and the second via hole H2 may be, for example, 16.5 ⁇ m.
  • the display substrate 10 may further include a thin film transistor TFT located in the display area AA.
  • the thin film transistor TFT may include an active layer 110 on the substrate 100 , a gate insulating layer 120 on the active layer 110 , and a gate electrode 132 on the gate insulating layer 120 '.
  • the first conductive layer 130 may further include a second portion 132 located in the display area AA.
  • the second portion 132 of the first conductive layer 130 may include the gate electrode 132' of the thin film transistor TFT.
  • the second portion 132 of the first conductive layer 130 may further include a first electrode 132 ′′ of the capacitor.
  • the second conductive layer 150 may further include a second portion 152 located in the display area AA.
  • the second portion 152 of the second conductive layer 150 may comprise the second electrode of the capacitor described above (also denoted by reference numeral 152).
  • the third conductive layer 170 may further include a second portion 172 located in the display area AA.
  • the second portion 172 of the third conductive layer 170 may include source/drain electrodes (also denoted by reference numeral 172 ) of the thin film transistor TFT.
  • the source/drain electrodes 172 may be connected to the source/drain regions of the active layer 110 through the second dielectric layer 160 , the first dielectric layer 140 and the gate insulating layer 120 in sequence.
  • the fourth conductive layer 190 may further include a second portion 192 located in the display area AA.
  • the second portion 192 of the fourth conductive layer 190 is connected to the source/drain electrodes 172 of the thin film transistor TFT through the third dielectric layer 180 .
  • the second portion 192 of the fourth conductive layer 190 may be used as a power signal line in order to control the operation of the thin film transistor.
  • the power signal line can input a high voltage or a low voltage.
  • the display substrate 10 may further include a light emitting device OLED located in the display area AA and located between the fourth dielectric layer 200 and the encapsulation layer 250 .
  • the light emitting device OLED may include an anode 210 , a light emitting layer 230 and a cathode 240 arranged in sequence along a third direction Z perpendicular to the substrate 100 .
  • the anode 210 may be located between the fourth dielectric layer 200 and the encapsulation layer 250 .
  • the anode 210 may be connected to the second portion 192 of the fourth conductive layer 190 via the third via hole H3 in the fourth dielectric layer 200 .
  • the display substrate 10 may further include a pixel definition layer 220 between the fourth dielectric layer 200 and the encapsulation layer 250 to define a light emitting area.
  • the pixel definition layer 220 may have an opening O1 exposing the anode 210 of the light emitting device OLED.
  • the display substrate 10 may further include a dam 300 located in the second sub-wiring area BB". Specifically, the dam 300 surrounds the display area AA.
  • the dam 300 can prevent, for example, Water and oxygen enter the display area AA.
  • the encapsulation layer 250 may sequentially cover the first sub-wiring area BB' and the dam 300 , And at least a part of the edge of the encapsulation layer 250 may be located in the second sub-wiring area BB".
  • the dam 300 may include at least a first dam portion 300' and a second dam portion 300" which are sequentially and spaced apart along a first direction X away from the display area AA.
  • the first dam part 300' may include the fourth dielectric layer 200 and the pixel definition layer 220.
  • the first dam portion 300' may include, for example, a portion 201 of the fourth dielectric layer 200 located in the second sub-wiring region BB" and a portion 221 of the pixel defining layer 220 located in the second sub-wiring region BB".
  • the portion 221 of the pixel definition layer 220 may cover the portion of the first portion 171 of the third conductive layer 170 and the portion 201 of the fourth dielectric layer 200 .
  • the second dam part 300' may include the third dielectric layer 180, the fourth dielectric layer 200 and the pixel definition layer 220.
  • the second dam part 300' may include, for example, a third dielectric The portion 181 of the layer 180 located in the second sub-wiring region BB", the portion 202 of the fourth dielectric layer 200 located in the second sub-wiring region BB", and the portion 202 of the pixel definition layer 220 located in the second sub-wiring region BB" Section 222.
  • the portion 202 of the fourth dielectric layer 200 may cover the first portion 171 of the third conductive layer 170 and the portion 181 of the third dielectric layer.
  • the portion 222 of the pixel definition layer 220 may cover the first portion 171 of the third conductive layer 170 and the portion 202 of the fourth dielectric layer 200 .
  • first dam portion 300' and the second dam portion 300" are exemplary only.
  • first dam portion 300' and the second dam portion 300" may contain more film layers or Fewer layers.
  • the dam 300 includes, for example, only any one of the first dam portion 300' and the second dam portion 300". It is to be understood that the illustration of FIG. 3 is intended to clearly illustrate embodiments of the present disclosure and should not be It is considered a limitation of the present disclosure.
  • the peripheral area of the display substrate 10 may further include a sequence along the first direction X away from the display area AA on the side of the first wiring area BB away from the display area AA.
  • the bent area CC and the second wiring area DD are provided.
  • the second wiring area DD may be, for example, a second fan-out area.
  • the bending region CC may have an opening O2 exposing the substrate 100 through the gate insulating layer 120 , the first dielectric layer 180 and the second dielectric layer 200 and covering the opening O2
  • the planarization layer 260 may also cover the first portion 171 of the third conductive layer 170 and the second dielectric layer 160 .
  • the planarization layer 260 may include at least one of the third dielectric layer 180 and the fourth dielectric layer 200 . More specifically, the planarization layer 260 may include at least one of a portion of the third dielectric layer 180 located in the bending region CC and a portion of the fourth dielectric layer 200 located in the bending region CC.
  • the second wiring region DD may include a gate insulating layer 120 , a first dielectric layer 140 , a first dielectric layer 140 , a gate insulating layer 120 , a first dielectric layer 140 , a third direction Z on the substrate 100 , which are arranged in sequence along a third direction Z perpendicular to the substrate 100 .
  • Two dielectric layers 160 , a third conductive layer 170 , a fourth conductive layer 190 and a fourth dielectric layer 200 may be used in two dielectric layers 160 , a third conductive layer 170 , a fourth conductive layer 190 and a fourth dielectric layer 200 .
  • the second wiring region DD may include a portion of the gate insulating layer 120 located in the second wiring region DD, a portion of the first dielectric layer 140 located in the second wiring region DD part of the second dielectric layer 160 located in the second wiring area DD, the third part 173 of the third conductive layer 170 located in the second wiring area DD, the fourth conductive layer 190 located in the second wiring area DD.
  • the display substrate 10 may further include a second power supply signal line VSS located in the peripheral area and surrounding the display area AA and the first power supply signal line VDD.
  • the second power signal line VSS may include at least one of a portion of the third conductive layer 170 located in the peripheral region and a portion of the fourth conductive layer 190 located in the peripheral region.
  • the first power signal line VDD may be configured to provide the first voltage.
  • the second power signal line VSS may be configured to provide the second voltage.
  • the first voltage may be higher than the second voltage, for example. It should be noted that high and low here only represent the relative magnitude relationship between the input voltages.
  • the first power supply signal line VDD may further include a third conductive layer 170 and/ Or the part of the fourth conductive layer 190 arranged in the same layer.
  • a third conductive layer 170 and/ Or the part of the fourth conductive layer 190 arranged in the same layer For the description of "arrangement in the same layer”, reference may be made to the corresponding description above, which will not be repeated here.
  • the first power signal line VDD may further include a portion disposed at the same layer as the third conductive layer 170 in the second sub-wiring region BB", the bending region CC and the second wiring region DD.
  • the first power signal line VDD may further include a portion disposed at the same layer as the fourth conductive layer 190 in the second sub-wiring region BB", the bending region CC and the second wiring region DD.
  • the first power signal line VDD may further include the third conductive layer 170 and the fourth conductive layer 190 disposed in the same layer as the third conductive layer 170 and the fourth conductive layer 190 in the second sub-wiring region BB'', the bending region CC and the second wiring region DD
  • the corresponding part disposed on the same layer as the third conductive layer 170 and the corresponding part disposed on the same layer as the fourth conductive layer 190 can be electrically connected via vias to provide required electrical performance.
  • the display substrate 10 may further include a passivation layer (not shown) between the third conductive layer 170 and the third dielectric layer 180 .
  • the passivation layer may be conformal.
  • the passivation layer may include an inorganic layer. It should be understood that the formation of the passivation layer on the third conductive layer 170 can prevent the precipitation of materials such as metal constituting the third conductive layer 170, thereby ensuring the quality of the product.
  • portion bb' and portion cc' in Fig. 2 will be described below with reference to Figs. 7-8.
  • FIG. 7 shows an enlarged schematic plan view of portion bb' of Fig. 2 according to an embodiment of the present disclosure.
  • FIG. 7 shows a partial plan layout of the peripheral area of the display substrate 10 . More specifically, FIG. 7 shows a partial plane layout in the first wiring area BB in the peripheral area of the display substrate 10 .
  • At least a portion of the first power signal line VDD may span a region where the third dielectric layer 180 is provided.
  • at least a part of the first power signal line VDD may be located between a boundary 180' of the third dielectric layer 180 close to the display area AA and a boundary 180'' of the third dielectric layer 180 away from the display area AA.
  • the first wiring 131 and the second wiring 151 may span the boundary 180' of the third dielectric layer 180.
  • first wiring 131 and the second wiring 151 may also span parts of the first via hole H1 and the second via hole H2.
  • the orthographic projection of the first wiring 131 on the substrate 100 may be the same as the orthographic projection of the first via H1 and the second via H2 on the substrate 100 The projections overlap at least partially.
  • the orthographic projection of the second wiring 151 on the substrate 100 may at least partially overlap with the orthographic projections of the first via hole H1 and the second via hole H2 on the substrate 100 .
  • the first wiring 131 may be electrically connected with the data line in the display area.
  • the data lines may be disposed in the same layer as the source/drain electrodes 172 of the thin film transistors TFT.
  • the first wiring 131 may be electrically connected to the data line via via holes in the first dielectric layer 140 and the second dielectric layer 160 .
  • “same layer arrangement” means that the same film layer is formed in the same step.
  • the "same film layer” in the embodiments of the present disclosure may refer to a film layer located on the same structural layer. Or, for example, the film layers at the same level may be formed using the same film forming process to form a film layer for forming a specific pattern.
  • the film layer can be patterned by one patterning process using the same mask to form the desired layer structure.
  • one patterning process may include multiple exposure, development or etching processes.
  • the particular pattern in the layer structure formed may be continuous or discontinuous.
  • these specific patterns may be at different heights or have different thicknesses.
  • the second wiring 151 may be electrically connected with the data line in the display area.
  • the data lines may be disposed in the same layer as the source/drain electrodes 172 of the thin film transistors TFT.
  • the second wirings 151 may be electrically connected to the data lines via via holes in the second dielectric layer 160 .
  • the second power signal line VSS may span the boundary 180" of the third dielectric layer 180 away from the display area AA.
  • the second power signal line VSS may partially surround the first power signal line VDD and part of the first via H1 and the second via H2.
  • FIG. 8 shows an enlarged schematic plan view of the portion cc' in Figure 2 according to an embodiment of the present disclosure.
  • FIG. 8 shows a partial plan layout of the peripheral area of the display substrate 10 . More specifically, FIG. 8 shows a partial plane layout in the first wiring area BB in the peripheral area of the display substrate 10 .
  • the first power supply signal line VDD may span a portion in the first via hole H1 and the second via hole H2 .
  • the first power supply signal line VDD may also have a portion that does not span the first via hole H1 and the second via hole H2 . That is, the first power signal line VDD may have a portion extending from the boundary 180 ′′ of the third dielectric layer 180 away from the display area AA.
  • the first power supply signal line VDD and the second power supply signal line VSS may extend beyond the dam 300 in a direction away from the display area AA.
  • the boundary 250' of the encapsulation layer 250 is located on the side of the dam 300 away from the display area AA.
  • the first power supply signal line VDD and the second power supply signal line VSS may extend beyond the boundary 250' of the encapsulation layer 250 in a direction away from the display area AA.
  • a display device is also provided.
  • the display device may include the display substrate as described above.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • the display device 1 may include a display substrate 10.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • the display device 1 may include a display substrate 10.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • the display device 1 may include a display substrate 10.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • the display device 1 may include a display substrate 10.
  • FIG. 9 shows a schematic plan view of a display device according to an embodiment of the present disclosure.
  • the display device 1 may be, for example, an OLED display device.
  • the display device 1 may be, for example, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a navigator, a wearable device, an e-book reader, or the like.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Electroluminescent Light Sources (AREA)

Abstract

本公开涉及一种显示基板，其包括：衬底，其包括显示区和围绕显示区的周边区，周边区包括第一布线区，第一布线区包括沿远离显示区的第一方向设置的第一子布线区；位于衬底上的第一导电层；位于第一导电层上的第一介质层；位于第一介质层上的第二导电层；位于第二导电层上的第二介质层；位于第二介质层上的第三导电层；位于第三导电层上的作为平坦化层的第三介质层；位于第三介质层上的第四导电层。第四布线被电连接到第三布线。第四布线在衬底上的正投影与第三布线在衬底上的正投影至少部分重叠。

Description

显示基板及其显示装置 技术领域
本公开的实施例涉及显示技术领域，具体地，涉及一种显示基板及其显示装置。
背景技术
近年来，随着技术和产业的进一步发展，有机发光二极管(Organic Light Emitting Diode，OLED)显示面板已经被广泛地应用于手机、穿戴装置、电脑等产品中。
公开内容
本公开的实施例提供了一种显示基板。所述显示基板包括：衬底，其包括显示区和围绕所述显示区的周边区，所述周边区包括第一布线区，所述第一布线区包括沿远离所述显示区的第一方向设置的第一子布线区；位于所述衬底上的第一导电层，所述第一导电层包括位于所述周边区的第一部分，所述第一导电层的所述第一部分包括所述第一布线区中的第一布线；位于所述第一导电层上的第一介质层；位于所述第一介质层上的第二导电层，所述第二导电层包括位于所述周边区的第一部分，其中，所述第二导电层的所述第一部分包括所述第一布线区中的第二布线，所述第一布线和所述第二布线沿平行于所述衬底的方向彼此间隔设置；位于所述第二导电层上的第二介质层；位于所述第二介质层上的第三导电层，所述第三导电层包括位于所述周边区中的第一部分，其中，所述第三导电层的所述第一部分包括所述第一布线区中的第三布线；位于所述第三导电层上的作为平坦化层的第三介质层；位于所述第三介质层上的第四导电层，所述第四导电层包括位于所述周边区的第一部分，所述第四导电层的所述第一部分包括所述第一子布线区中的第四布线。所述第四布线被电连接到所述第三布线。所述第四布线在所述衬底上的正投影与所述第三布线在所述衬底上的 正投影至少部分重叠。
在本公开的实施例中，所述第三介质层包括位于所述第一子布线区中的暴露所述第三布线的第一过孔。所述第四布线经由所述第一过孔连接到所述第三布线。
在本公开的实施例中，所述第三布线和所述第四布线构成第一电源信号线。
在本公开的实施例中，所述第一过孔包括第一子过孔的第一阵列和第二子过孔的第二阵列。所述第一子过孔和所述第二子过孔被配置为：至少一个所述第一子过孔被与所述第一子过孔最邻近的所述第二子过孔围绕，至少一个所述第二子过孔被与所述第二子过孔最邻近的所述第一子过孔围绕。
在本公开的实施例中，至少一个所述第一子过孔位于与所述第一子过孔最邻近的所述第二子过孔所围成的形状的中心。至少一个所述第二子过孔位于与所述第二子过孔最邻近的所述第一子过孔所围成的形状的中心。
在本公开的实施例中，所述第一过孔的沿平行于所述衬底的平面的截面形状包括截角正方形。
在本公开的实施例中，所述截角正方形的边长为11μm。
在本公开的实施例中，所述第四导电层的所述第一部分包括暴露所述第三介质层的第二过孔。
在本公开的实施例中，所述第二过孔包括第三子过孔的第一阵列和第四子过孔的第二阵列。所述第三子过孔和所述第四子过孔被配置为：至少一个所述第三子过孔被与所述第三子过孔最邻近的所述第四子过孔围绕，至少一个所述第四子过孔被与所述第四子过孔最邻近的所述第三子过孔围绕。
在本公开的实施例中，至少一个所述第三子过孔位于与所述第三子过孔最邻近的所述第四子过孔所围成的形状的中心。至少一个所述第四子过孔位于与所述第四子过孔最邻近的所述第三子过孔所围成的形状的中心。
在本公开的实施例中，所述第二过孔的沿平行于所述衬底的平面的截面形状包括正方形。
在本公开的实施例中，所述正方形的边长为16μm。
在本公开的实施例中，每个所述第一过孔位于与所述第一过孔最邻近的所述第二过孔所围成的形状的中心。每个所述第二过孔位于与所述第二过孔最邻近的所述第一过孔所围成的形状的中心。
在本公开的实施例中，在所述第一方向上，所述第一过孔与所述第二过孔之间的间距为6.5μm。在平行于所述衬底且垂直于所述第一方向的第二方向上，所述第一过孔与所述第二过孔之间的间距为16.5μm。
在本公开的实施例中，所述显示基板还包括位于所述显示区的薄膜晶体管。所述薄膜晶体管包括位于所述衬底上的有源层、位于所述有源层上的栅极绝缘层和位于所述栅极绝缘层上的栅极。所述第一导电层还包括位于所述显示区的第二部分。所述第一导电层的所述第二部分包括所述薄膜晶体管的所述栅极。所述第三导电层还包括位于所述显示区中的第二部分。所述第三导电层的所述第二部分包括所述薄膜晶体管的源/漏电极。所述源/漏电极穿过所述第一介质层、所述第二介质层和所述栅极绝缘层连接到所述有源层的源极/漏极区。
在本公开的实施例中，所述第四导电层还包括位于所述显示区的第二部分。所述第四导电层的所述第二部分穿过所述第三介质层连接到所述薄膜晶体管的所述源/漏电极。
在本公开的实施例中，所述显示基板还包括位于所述第四导电层上的作为平坦化层的第四介质层；以及位于所述第四介质层上的封装层。
在本公开的实施例中，所述显示基板还包括位于所述显示区中且位于所述第四介质层与所述封装层之间的发光器件。所述发光器件包括沿垂直于所述衬底的方向依次设置的阳极、发光层和阴极。所述阳极位于所述第四介质层与所述封装层之间。所述阳极经由所述第四介质层中的过孔连接到所述第四导电层的所述第二部分。所述显示基板还包括位于所述第四介 质层与所述封装层之间的限定发光区域的像素定义层。所述像素定义层具有暴露所述阳极的开口。
在本公开的实施例中，所述第一布线区还包括位于所述第一子布线区的远离所述显示区的一侧的第二子布线区。所述显示基板还包括位于所述第二子布线区中的坝，所述坝包括沿远离所述显示区的方向依次间隔设置的第一坝部分和第二坝部分。所述第一坝部分包括所述第四介质层和所述像素定义层。所述第二坝部分包括所述第三介质层、所述第四介质层和所述像素定义层。
在本公开的实施例中，所述周边区还包括在所述第一布线区的远离所述显示区的一侧的沿远离所述显示区的所述第一方向依次设置的弯折区和第二布线区。所述弯折区具有穿过所述栅极绝缘层、所述第一介质层和所述第二介质层的暴露所述衬底的开口和覆盖所述开口的平坦化层。所述平坦化层包括所述第三介质层和所述第四介质层中的至少一者。所述第二布线区包括位于所述衬底上的沿垂直于所述衬底的方向依次设置的所述栅极绝缘层、所述第一介质层、所述第二介质层、所述第三导电层、所述第四导电层和所述第四介质层。
在本公开的实施例中，所述显示基板还包括位于所述周边区且围绕所述显示区和所述第一电源信号线的第二电源信号线。所述第二电源信号线包括所述第三导电层的位于所述周边区的部分和所述第四导电层的位于所述周边区的部分中的至少一者。所述第一电源信号线被配置为提供第一电压。所述第二电源信号线被配置为提供第二电压。所述第一电压高于所述第二电压。
在本公开的实施例中，所述显示基板还包括位于所述第三导电层与所述第三介质层之间的钝化层。所述钝化层是保形的。
在本公开的实施例中，所述第一布线在所述衬底上的正投影与所述第一过孔和所述第二过孔在所述衬底上的正投影至少部分重叠。所述第二布线在所述衬底上的正投影与所述第一过孔和所述第二过孔在所述衬底上的 正投影至少部分重叠。
在本公开的实施例中，在平行于所述衬底且远离所述显示区的方向上，所述封装层依次覆盖所述第一子布线区和所述坝。所述封装层的边缘的至少一部分位于所述第二子布线区内。
在本公开的实施例中，所述第一电源信号线进一步包括位于所述第二子布线区、所述弯折区和所述第二布线区的与所述第三导电层和/或所述第四导电层同层设置的部分。
本公开的实施例还提供了一种显示装置。所述显示装置包括如上所述的显示基板。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其他方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
附图说明
本文中描述的附图用于仅对所选择的实施例的说明的目的，并不是所有可能的实施方式，并且不旨在限制本申请的范围，其中：
图1示出了一种显示基板的周边区的部分横截面示意图。
图2示出了根据本公开的实施例的显示基板的平面示意图。
图3示出了根据本公开的实施例的沿图2中的线aa’截取的显示基板的横截面示意图。
图4示出了根据本公开的实施例的第一过孔的平面布置示意图。
图5示出了根据本公开的实施例的第二过孔的平面布置示意图。
图6示出了根据本公开的实施例的第一过孔和第二过孔的平面布置示意图。
图7示出了根据本公开的实施例的图2中的部分bb’的放大平面示意图。
图8示出了根据本公开的实施例的图2中的部分cc’的放大平面示意图。
图9示出了根据本公开的实施例的显示装置的平面示意图。
贯穿这些附图的各个视图，相应的参考编号指示相应的部件或特征。
具体实施方式
首先，需要说明的是，除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中另有说明。在本文中使用术语“实例”之处，特别是当其位于一组术语之后时，所述“实例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
另外，还需要说明的是，当介绍本申请的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素；除非另有说明，“多个”的含义是两个或两个以上；用语“包含”、“包括”、“含有”和“包括”旨在包括性的并且表示可以存在除所列要素之外的另外的要素；术语“第一”、“第二”、“第三”等仅用于描述的目的，而不能理解为指示或暗示相对重要性及形成顺序。
进一步地，需要说明的是，在本公开的描述中，术语“上”、“之上”、“下”、“之下”、“顶”、“底”、“之间”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须包括特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。此外，当元件或层被称为在另一元件或层“上”时，它可以直接在该另一元件或层上，或者可以存在中间的元件或层；同样，当元件或层被称为在另一元件或层“下”时，它可以直接在该另一元件或层下，或者可以存在至少一个中间的元件或层； 当元件或层被称为在两元件或两层“之间”时，其可以为该两元件或两层之间的唯一的元件或层，或者可以存在一个以上的中间元件或层。
现将参照附图更全面地描述示例性的实施例。
目前，由于显示基板的每英寸像素(Pixels Per Inch，PPI)的增多，使得显示基板的周边区的布线越来越多且布线布局复杂。由此，布线区域内的上覆膜层极度不平坦。在这种情况下，当使用化学气相沉积(Chemical Vapor Deposition，CVD)膜进行封装时，作为上覆膜层的该CVD膜极易发生与下伏膜层之间的接触不良，进而会引起各种封装不良。应理解，该下伏膜层指的是在上覆膜层之前形成的单层或多层膜层。
具体地，图1示出了一种显示基板的周边区的部分横截面示意图。如图1所示，该显示基板包括衬底100、位于衬底100上的第一布线131和第二布线151、位于第一布线131和第二布线151上的封装层(包括CVD膜层)250、以及位于第一布线131和第二布线151与封装层250之间的叠层结构20。该叠层结构20所包括的各膜层均为保形的。需要注意的是，这里的“保形”指的是所形成的膜层的表面形状与该膜层下方的结构的表面形状一致或大致相同。因为周边区中的布线较多且排布复杂，使得例如第一布线131与第二布线151之间的间距较小。由此，当形成封装层250时，该封装层250容易在位置A发生与下伏膜层(例如，叠层结构20等)之间的接触不良。例如，封装层250的位于位置A的部分不与下伏膜层接触。因此，进一步造成封装不良。
本公开的实施例提供了一种显示基板，能够改善周边区内的布线的平坦度，并且显著避免在周边区发生的封装层与下伏膜层之间的接触不良问题，以使得封装层与下伏膜层良好地接触，进而避免封装缺陷问，由此能够提高产品良率。
图2示出了根据本公开的实施例的显示基板的平面示意图。如图2所示，显示基板10可以包括衬底100。衬底100可以包括显示区AA和围绕该显示区AA的周边区。显示基板10还可以包括位于衬底100上且位于周 边区中的围绕显示区AA的坝300。
图2中的其他示出部分将参考图3进行描述。此外，将参考图3进一步描述本公开实施例的显示基板。
需要注意的是，图2和图3的绘制尺寸以及所示出的各区域或部件之间的距离都仅用于说明本公开的实施例的目的并且仅为示例性的。本领域的技术人员应该理解，当实际应用时，可以根据需求及产品设计来对尺寸、间距等进行调整。
图3示出了根据本公开的实施例的沿图2中的线aa’截取的显示基板的横截面示意图。如图3所示，显示基板10可以包括衬底100。如上所述，衬底100可以包括显示区AA和围绕显示区AA的周边区。在本公开的实施例中，周边区可以包括第一布线区BB。作为示例，该第一布线区BB可以例如为第一扇出(Fanout)区。
在本公开的示例性实施例中，第一布线区BB可以包括沿远离显示区AA的第一方向X依次设置的第一子布线区BB’和第二子布线区BB”。
在本公开的实施例中，显示基板10还可以包括位于衬底100上的第一导电层130。第一导电层130可以包括位于周边区的第一部分131。作为示例，第一导电层130的第一部分131可以包括位于第一布线区BB中的第一布线(同样用标号131表示)。
在本公开的实施例中，显示基板10还可以包括位于第一导电层130上的第一介质层140。在本公开的示例性实施例中，该第一介质层140可以是保形的。作为示例，第一介质层140可以包括无机层。
在本公开的实施例中，显示基板10还可以包括位于第一介质层140上的第二导电层150。第二导电层150可以包括位于周边区的第一部分151。作为示例，第二导电层150的第一部分151可以包括位于第一布线区BB中的第二布线(同样用标号151表示)。
在本公开的实施例中，第一布线131和第二布线151沿平行于衬底100的方向(例如，第一方向X)彼此间隔设置。
在本公开的实施例中，显示基板10还可以包括位于第二导电层150上的第二介质层160。在本公开的示例性实施例中，该第二介质层160可以是保形的。作为示例，第二介质层160可以包括层间介质层。例如，第二介质层160可以包括无机层。
在本公开的实施例中，显示基板10还可以包括位于第二介质层160上的第三导电层170。第三导电层170可以包括位于周边区中的第一部分171。作为示例，第三导电层170的第一部分171可以包括位于第一布线区BB中的第三布线(同样用标号171表示)。
在本公开的实施例中，显示基板10还可以包括位于第三导电层170上的作为平坦化层的第三介质层180。在本公开的实施例中，设置第三介质层180能够改善显示基板10的周边区内的布线的平坦度。更具体地，由于例如第一布线131与第二布线151之间的间距较小并且上覆膜层为保形的，因此导致所得结构的表面不平坦。相反，本公开的实施例通过在第一布线131和第二布线151之上设置作为平坦化层的第三介质层180，能够得到具有改善的平坦度的结构表面，有利于后续的封装层与下伏结构之间的有效接触，从而提高封装效果。
在本公开的实施例中，显示基板10还可以包括位于第三介质层180上的第四导电层190。第四导电层190可以包括位于周边区的第一部分191。作为示例，第四导电层190的第一部分191可以包括位于第一子布线区BB’中的第四布线(同样用标号191表示)。在本公开的示例性实施例中，第四布线191可以被电连接到第三布线171。在本公开的示例性实施例中，第四布线191在衬底100上的正投影与第三布线171在衬底100上的正投影至少部分重叠。
在本公开的实施例中，显示基板10还可以包括位于第四导电层190上的作为平坦化层的第四介质层200。作为示例，第四介质层200可以包括有机层。
在本公开的实施例中，显示基板10还可以包括位于第四介质层200 上的封装层250。作为示例，该封装层250可以为通过化学气相沉积形成的膜层。
在本公开的实施例中，第三介质层170可以包括位于第一子布线区BB’中的暴露第三布线171的第一过孔H1。进一步地，第四布线191可以经由第一过孔H1连接到第三布线171。由此，第三布线171与第四布线191连接所形成的布线的电阻较低，从而具有较好的电学性能。
在本公开的实施例中，第一过孔H1还可以贯穿钝化层(未示出)。
在本公开的示例性实施例中，第三布线171和第四布线191可以构成第一电源信号线VDD的至少一部分(如图2所示)。
在本公开的其他示例性实施例中，参考图2和3，在第一子布线区BB’内，第一电源信号线VDD的至少一部分可以由第三布线171和第四布线191构成。在第一布线区BB的第二子布线区BB’(稍后描述)内，第一电源线VDD的至少一部分可以由第三布线171构成。
下面参考图4描述第一过孔H1的示例排列方式。应当理解，图4的图示仅为部分示意图且仅为示例性的，以便清楚地说明本公开的实施例，不应被视为对本公开的限定。
图4示出了根据本公开的实施例的第一过孔的平面布置示意图。如图4所示，在本公开的实施例中，第一过孔H1可以包括第一子过孔H1’的第一阵列和第二子过孔H1”的第二阵列。在本公开的示例性实施例中，第一子过孔H1’和第二子过孔H1”可以被配置为使得：至少一个第一子过孔H1’可以被与该第一子过孔H1’最邻近的第二子过孔H1”围绕，至少一个第二子过孔H1”可以被与该第二子过孔H1”最邻近的第一子过孔H1’围绕。
在本公开的示例性实施例中，至少一个第一子过孔H1’可以位于与该第一子过孔H1’最邻近的第二子过孔H1”所围成的形状(例如，该形状可以为正方形)的中心。至少一个第二子过孔H1”可以位于与该第二子过孔H1”最邻近的第一子过孔H1’所围成的形状(例如，该形状可以为正方形)的中心。
在本公开的实施例中，如上关于第一子过孔和第二子过孔位置的设置能够满足上覆膜层的平坦度需求，并且能够有利于第三布线171与第四布线191之间的电学接触。应当理解，本领域的技术人员能够根据需要，例如，平坦性要求和电学特性要求，来设置第一子过孔与第二子过孔的分布密度以及大小，本公开在此不作具体限制。
在本公开的示例性实施例中，第一过孔H1的沿平行于衬底100的平面的截面形状可以包括例如截角正方形，如图4所示。
在本公开的示例性实施例中，该截角正方形的边长d1可以为11μm。需要注意的是，该边长指的是被截角前的正方形的边长。
需要说明的是，图4中示出的各子过孔的尺寸和各子过孔之间的间距仅为示例性的，以便清楚地说明本公开的实施例，其不能视为对本公开的限定。可以理解，各子过孔之间的间距可以被示出为更大或更小。
再次参考图3，在本公开的实施例中，第四导电层190的第一部分191可以包括暴露第三介质层180的第二过孔H2。在本公开的实施例中，第二过孔H2用于排出在形成第三介质层180时在该层内残留的气体，否则该气体会损伤显示基板的结构层，例如，导致第四导电层190的第一部分191与下伏膜层之间的剥离、脱落等。
在本公开的示例性实施例中，第三布线171和第四布线191可以构成第一电源信号线VDD的至少一部分(如图2所示)。在本公开的示例性实施例中，第二过孔H2在衬底100上的正投影与第一电源信号线VDD在衬底100上的正投影至少部分交叠。
下面参考图5描述第二过孔H2的示例排列方式。应当理解，图5的图示仅为部分示意图且仅为示例性的，以便清楚地说明本公开的实施例，不应被视为对本公开的限定。
图5示出了根据本公开的实施例的第二过孔的平面布置示意图。如图5所示，在本公开的实施例中，第二过孔H2可以包括第三子过孔H2’的第一阵列和第四子过孔H2”的第二阵列。在本公开的示例性实施例中，第三 子过孔H2’和第四子过孔H2”可以被配置为：至少一个第三子过孔H2’可以被与该第三子过孔H2’最邻近的第四子过孔H2”围绕，至少一个第四子过孔H2”可以被与该第四子过孔H2”最邻近的第三子过孔H2’围绕。
在本公开的示例性实施例中，至少一个第三子过孔H2’可以位于与第三子过孔H2’最邻近的第四子过孔H2”所围成的形状(例如，该形状可以为正方形)的中心。至少一个第四子过孔H2”可以位于与第四子过孔H2”最邻近的第三子过孔H2’所围成的形状(例如，该形状可以为正方形)的中心。
在本公开的实施例中，如上关于第三子过孔和第四子过孔位置的设置能够获得良好地电学效果，例如，获得关于第四布线191的降低的电阻。应当理解，本领域的技术人员能够根据需要，例如，电学特性要求，来设置第三子过孔与第四子过孔的分布密度以及大小，本公开在此不作具体限制。
在本公开的示例性实施例中，第二过孔H2的沿平行于衬底100的平面的截面形状可以包括例如正方形，如图5所示。
在本公开的示例性实施例中，该正方形的边长d2可以为16μm。
需要说明的是，图5中示出的各子过孔的尺寸和各子过孔之间的间距仅为示例性的，以便清楚地说明本公开的实施例，其不能视为对本公开的限定。可以理解，各子过孔之间的间距可以被示出为更大或更小。另外，应理解，附图中示出的子过孔的形状为大致的形状并且仅为示例性的。例如，当将子过孔设计为正方形时，由于实际工艺的限制，在实际制造过程之后获得的子过孔的形状可能具有倒角的形状(例如，边长之间的夹角小于或大于90度)。
下面参考图6描述第一过孔H1和第二过孔H2的示例排列方式。应当理解，图6的图示仅为部分示意图且仅为示例性的，以便清楚地说明本公开的实施例，不应被视为对本公开的限定。
图6示出了根据本公开的实施例的第一过孔和第二过孔的平面布置示 意图。如图6所示，在本公开的示例性实施例中，至少一个第一过孔H1可以位于与该第一过孔H1最邻近的第二过孔H2所围成的形状的中心。至少一个第二过孔H2可以位于与该第二过孔H2最邻近的第一过孔H1所围成的形状的中心。通过该设置能够使得第三介质层180的位于第一过孔H1之间的部分被充分排气。
在本公开的实施例中，如上关于第一过孔与第二过孔之间的位置关系的设置使得有利于在制备第三介质层180的工艺过程中对其所含有的水汽的排放，从而能够获得良率较高的产品。作为示例，可以如本公开的实施例公开的将第二过孔H2设置在周围第一过孔H1所围成的形状的中心，以尽可能地完全排出第三介质层180中的水汽。应当理解，一方面，本领域的技术人员可以根据实际需要，例如，平坦性要求和电学特性要求，来设计第一过孔H1的位置、分布密度和尺寸；另一方面，本领域的技术人员可以根据实际需要，例如，水汽排放要求，以及第一过孔H1的平面布置方案来设计第二过孔H2的位置、分布密度和尺寸，本公开在此不作具体限定。
在本公开的示例性实施例中，在第一方向X上，第一过孔H1与第二过孔H2之间的间距d3可以为例如6.5μm。在平行于衬底100且垂直于第一方向X的第二方向Y上，第一过孔H1与第二过孔H2之间的间距d4可以例如为16.5μm。
以下描述再次参考图3，在本公开的实施例中，显示基板10还可以包括位于显示区AA的薄膜晶体管TFT。在本公开的示例性实施例中，薄膜晶体管TFT可以包括位于衬底100上的有源层110、位于有源层110上的栅极绝缘层120和位于栅极绝缘层120上的栅极132’。
在本公开的实施例中，第一导电层130还可以包括位于显示区AA中的第二部分132。在本公开的示例性实施例中，第一导电层130的第二部分132可以包括薄膜晶体管TFT的栅极132’。在本公开的示例性实施例中，第一导电层130的第二部分132还可以包括电容的第一电极132”。
在本公开的实施例中，第二导电层150还可以包括位于显示区AA中的第二部分152。作为示例，第二导电层150的第二部分152可以包括上述电容的第二电极(同样用标号152表示)。
应当理解，上述电容可以类似于常规像素驱动电路中的电容来配置。关于电容的其他描述如本领域已知的，在此不再赘述。
在本公开的实施例中，第三导电层170还可以包括位于显示区AA中的第二部分172。在本公开的示例性实施例中，第三导电层170的第二部分172可以包括薄膜晶体管TFT的源/漏电极(同样用标号172表示)。在本公开的示例性实施例中，源/漏电极172可以依次穿过第二介质层160、第一介质层140和栅极绝缘层120连接到有源层110的源极/漏极区。
在本公开的实施例中，第四导电层190还可以包括位于显示区AA中的第二部分192。在本公开的示例性实施例中，第四导电层190的第二部分192穿过第三介质层180连接到薄膜晶体管TFT的源/漏电极172。作为示例，第四导电层190的第二部分192可以用作电源信号线，以便控制薄膜晶体管的操作。例如，该电源信号线可以输入高电压或低电压。
在本公开的实施例中，显示基板10还可以包括位于显示区AA中且位于第四介质层200与封装层250之间的发光器件OLED。在本公开的示例性实施例中，发光器件OLED可以包括沿垂直于衬底100的第三方向Z依次设置的阳极210、发光层230和阴极240。具体地，阳极210可以位于第四介质层200与封装层250之间。进一步地，阳极210可以经由第四介质层200中的第三过孔H3连接到第四导电层190的第二部分192。
在本公开的实施例中，显示基板10还可以包括位于第四介质层200与封装层250之间的限定发光区域的像素定义层220。在本公开的示例性实施例中，像素定义层220可以具有暴露发光器件OLED的阳极210的开口O1。
参考图2-3，在本公开的实施例中，显示基板10还可以包括位于第二子布线区BB”中的坝300。具体地，该坝300围绕显示区AA。该坝300 例如可以防止水和氧气进入到显示区AA。
在本公开的实施例中，参考图3，在平行于衬底100且远离显示区AA的方向(例如，X方向)上，封装层250可以依次覆盖第一子布线区BB’、坝300，并且封装层250的边缘的至少一部分可以位于第二子布线区BB”内。
继续参考图3，在本公开的示例性实施例中，坝300可以至少包括沿远离显示区AA的第一方向X依次间隔设置的第一坝部分300’和第二坝部分300”。
在本公开的示例性实施例中，第一坝部分300’可以包括第四介质层200和像素定义层220。具体地，第一坝部分300’例如可以包括第四介质层200的位于第二子布线区BB”中的部分201和像素定义层220的位于第二子布线区BB”中的部分221。如图3所示，像素定义层220的部分221可以覆盖第三导电层170的第一部分171的部分和第四介质层200的部分201。
在本公开的示例性实施例中，第二坝部分300”可以包括第三介质层180、第四介质层200和像素定义层220。具体地，第二坝部分300’例如可以包括第三介质层180的位于第二子布线区BB”中的部分181、第四介质层200的位于第二子布线区BB”中的部分202和像素定义层220的位于第二子布线区BB”中的部分222。如图3所示，第四介质层200的部分202可以覆盖第三导电层170的第一部分171和第三介质层的部分181。像素定义层220的部分222可以覆盖第三导电层170的第一部分171和第四介质层200的部分202。
应当理解，第一坝部分300’和第二坝部分300”的膜层及层叠关系仅为示例性的。例如，第一坝部分300’和第二坝部分300”可以包含更多膜层或更少膜层。可选地，坝300例如仅包含第一坝部分300’和第二坝部分300”中的任意一者。可以理解，图3的图示旨在清楚地说明本公开的实施例，不应被视为对本公开的限定。
继续参考图2-3，在本公开的实施例中，显示基板10的周边区还可以包括在第一布线区BB的远离显示区AA的一侧的沿远离显示区AA的第一方向X依次设置的弯折区CC和第二布线区DD。作为示例，该第二布线区DD可以例如为第二扇出区。
参考图3，在本公开的示例性实施例中，弯折区CC可以具有穿过栅极绝缘层120、第一介质层180和第二介质层200的暴露衬底100的开口O2和覆盖该开口O2的平坦化层260。例如，如图3所示，平坦化层260还可以覆盖第三导电层170的第一部分171和第二介质层160。
在本公开的示例性实施例中，该平坦化层260可以包括第三介质层180和第四介质层200中的至少一者。更具体地，平坦化层260可以包括第三介质层180的位于弯折区CC中的部分和第四介质层200的位于弯折区CC中的部分中的至少一者。
在本公开的示例性实施例中，第二布线区DD可以包括位于衬底100上的沿垂直于衬底100的第三方向Z依次设置的栅极绝缘层120、第一介质层140、第二介质层160、第三导电层170、第四导电层190和第四介质层200。
更具体地，在本公开的示例性实施例中，第二布线区DD可以包括栅极绝缘层120的位于第二布线区DD中的部分、第一介质层140的位于第二布线区DD中的部分、第二介质层160的位于第二布线区DD中的部分、第三导电层170的位于第二布线区DD中的第三部分173、第四导电层190的位于第二布线区DD中的第三部分193和第四介质层200的位于第二布线区DD中的部分203。
继续参考图2，在本公开的实施例中，显示基板10还可以包括位于周边区中且围绕显示区AA和第一电源信号线VDD的第二电源信号线VSS。
在本公开的示例性实施例中，进一步地，第二电源信号线VSS可以包括第三导电层170的位于周边区的部分和第四导电层190的位于周边区的部分中的至少一者。
在本公开的示例性实施例中，第一电源信号线VDD可以被配置为提供第一电压。第二电源信号线VSS可以被配置为提供第二电压。作为示例，第一电压例如可以高于第二电压。应注意，这里的高和低仅表示输入的电压之间的相对大小关系。
在本公开的实施例中，可选地，第一电源信号线VDD可以进一步包括位于第二子布线区BB”、弯折区CC和第二布线区DD中的与第三导电层170和/或第四导电层190同层设置的部分。关于“同层设置”的描述，可以参考上面的对应描述，在此不再赘述。
作为示例，第一电源信号线VDD可以进一步包括位于第二子布线区BB”、弯折区CC和第二布线区DD中的与第三导电层170同层设置的部分。
作为另一示例，第一电源信号线VDD可以进一步包括位于第二子布线区BB”、弯折区CC和第二布线区DD中的与第四导电层190同层设置的部分。
作为又一示例，第一电源信号线VDD可以进一步包括位于第二子布线区BB”、弯折区CC和第二布线区DD中的与第三导电层170和第四导电层190同层设置的部分。在这种情况下，与第三导电层170同层设置的相应部分和与第四导电层190同层设置的相应部分可以经由过孔电连接，以提供所需的电学性能。
在本公开的实施例中，显示基板10还可以包括位于第三导电层170与第三介质层180之间的钝化层(未示出)。在本公开的示例性实施例中，钝化层可以是保形的。作为示例，钝化层可以包括无机层。应理解，在第三导电层170上形成钝化层可以防止构成第三导电层170的例如金属的材料析出，从而保证产品的质量。
下面将参考图7-8描述图2中的部分bb’和部分cc’的细节。
图7示出了根据本公开的实施例的图2中的部分bb’的放大平面示意图。参考图2和图7，图7示出的是显示基板10的周边区的部分平面布局。 更具体地，图7示出的是显示基板10的周边区中的第一布线区BB中的部分平面布局。
在本公开的示例性实施例中，第一电源信号线VDD的至少一部分可以跨越设置有第三介质层180的区域。例如，第一电源信号线VDD的至少一部分可以位于第三介质层180的靠近显示区AA的边界180’与第三介质层180的远离显示区AA的边界180”之间。
在本公开的示例性实施例中，参考图7，第一布线131和第二布线151可以跨越第三介质层180的边界180’。
在本公开的示例性实施例中，第一布线131和第二布线151还可以跨越第一过孔H1和第二过孔H2中的部分。
在本公开的示例性实施例中，参考图2-3和7，第一布线131在衬底100上的正投影可以与第一过孔H1和第二过孔H2在衬底100上的正投影至少部分重叠。
在本公开的示例性实施例中，第二布线151在衬底100上的正投影可以与第一过孔H1和第二过孔H2在衬底100上的正投影至少部分重叠。
在本公开的示例性实施例中，第一布线131可以与显示区中的数据线电连接。作为示例，数据线可以与薄膜晶体管TFT的源/漏电极172同层设置。例如，第一布线131可以经由第一介质层140和第二介质层160中的过孔与数据线电连接。这里，“同层设置”指的是由同一膜层在同一步骤中形成。需要说明的是，本公开实施例中的“同一膜层”可以指位于相同结构层上的膜层。或者，例如，处于同一层级的膜层可以是采用同一成膜工艺来形成用于形成特定图案的膜层。然后，利用同一掩模板通过一次构图工艺对该膜层进行图案化可以形成所需层结构。根据不同的特定图案，一次构图工艺可以包括多次曝光、显影或刻蚀工艺。另外，作为示例，形成的层结构中的特定图案可以是连续的或不连续的。作为其他示例，这些特定图案可以处于不同的高度或者具有不同的厚度。
在本公开的示例性实施例中，第二布线151可以与显示区中的数据线 电连接。类似地，作为示例，数据线可以与薄膜晶体管TFT的源/漏电极172同层设置。例如，第二布线151可以经由第二介质层160中的过孔与数据线电连接。
应注意，上文所提到的数据线的各方面如本领域技术人员所公知的，在此不再赘述。
在本公开的示例性实施例中，第二电源信号线VSS可以跨越第三介质层180的远离显示区AA的边界180”。此外，第二电源信号线VSS可以部分包围第一电源信号线VDD和第一过孔H1和第二过孔H2中的部分。
图8示出了根据本公开的实施例的图2中的部分cc’的放大平面示意图。参考图2和图8，图8示出的是显示基板10的周边区的部分平面布局。更具体地，图8示出的是显示基板10的周边区中的第一布线区BB中的部分平面布局。
与图7所示出的位置关系类似，第一电源信号线VDD可以跨越第一过孔H1和第二过孔H2中的部分。
另外，在本公开的示例性实施例中，从图8中可以看出，第一电源信号线VDD也可以具有未跨越第一过孔H1和第二过孔H2的部分。也就是，第一电源信号线VDD可以具有从第三介质层180的远离显示区AA的边界180”延伸的部分。
在本公开的示例性实施例中，第一电源信号线VDD和第二电源信号线VSS可以沿远离显示区AA的方向延伸超过坝300。
在本公开的示例性实施例中，封装层250的边界250’位于坝300的远离显示区AA的一侧。
在本公开的示例性实施例中，第一电源信号线VDD和第二电源信号线VSS可以沿远离显示区AA的方向延伸超过封装层250的边界250’。
在本公开的实施例中，还提供了一种显示装置。该显示装置可以包括如上所述的显示基板。
图9示出了根据本公开的实施例的显示装置的平面示意图。如图9所 示，显示装置1可以包括显示基板10。
在本公开的示例性实施例中，显示装置1可以例如为OLED显示装置。作为其他示例，该显示装置1可以是例如移动电话、平板电脑、电视机、显示器、笔记本电脑、导航仪、可穿戴式设备、电子书阅读器等。
以上为了说明和描述的目的提供了实施例的前述描述。其并不旨在是穷举的或者限制本申请。特定实施例的各个元件或特征通常不限于特定的实施例，但是，在合适的情况下，这些元件和特征是可互换的并且可用在所选择的实施例中，即使没有具体示出或描述。同样也可以以许多方式来改变。这种改变不能被认为脱离了本申请，并且所有这些修改都包含在本申请的范围内。

Claims (26)

  1. 一种显示基板，包括：
    衬底，其包括显示区和围绕所述显示区的周边区，所述周边区包括第一布线区，所述第一布线区包括沿远离所述显示区的第一方向设置的第一子布线区；
    位于所述衬底上的第一导电层，所述第一导电层包括位于所述周边区的第一部分，所述第一导电层的所述第一部分包括所述第一布线区中的第一布线；
    位于所述第一导电层上的第一介质层；
    位于所述第一介质层上的第二导电层，所述第二导电层包括位于所述周边区的第一部分，其中，所述第二导电层的所述第一部分包括所述第一布线区中的第二布线，所述第一布线和所述第二布线沿平行于所述衬底的方向彼此间隔设置；
    位于所述第二导电层上的第二介质层；
    位于所述第二介质层上的第三导电层，所述第三导电层包括位于所述周边区中的第一部分，其中，所述第三导电层的所述第一部分包括所述第一布线区中的第三布线；
    位于所述第三导电层上的作为平坦化层的第三介质层；
    位于所述第三介质层上的第四导电层，所述第四导电层包括位于所述周边区的第一部分，所述第四导电层的所述第一部分包括所述第一子布线区中的第四布线，
    其中，所述第四布线被电连接到所述第三布线，
    所述第四布线在所述衬底上的正投影与所述第三布线在所述衬底上的正投影至少部分重叠。
  2. 根据权利要求1所述的显示基板，其中，所述第三介质层包括位于所述第一子布线区中的暴露所述第三布线的第一过孔，
    所述第四布线经由所述第一过孔连接到所述第三布线。
  3. 根据权利要求2所述的显示基板，其中，所述第三布线和所述第四 布线构成第一电源信号线。
  4. 根据权利要求2所述的显示基板，其中，所述第一过孔包括第一子过孔的第一阵列和第二子过孔的第二阵列，所述第一子过孔和所述第二子过孔被配置为：至少一个所述第一子过孔被与所述第一子过孔最邻近的所述第二子过孔围绕，至少一个所述第二子过孔被与所述第二子过孔最邻近的所述第一子过孔围绕。
  5. 根据权利要求4所述的显示基板，其中，至少一个所述第一子过孔位于与所述第一子过孔最邻近的所述第二子过孔所围成的形状的中心，至少一个所述第二子过孔位于与所述第二子过孔最邻近的所述第一子过孔所围成的形状的中心。
  6. 根据权利要求2-5中任一项所述的显示基板，其中，所述第一过孔的沿平行于所述衬底的平面的截面形状包括截角正方形。
  7. 根据权利要求6所述的显示基板，其中，所述截角正方形的边长为11μm。
  8. 根据权利要求2所述的显示基板，其中，所述第四导电层的所述第一部分包括暴露所述第三介质层的第二过孔。
  9. 根据权利要求8所述的显示基板，其中，所述第二过孔包括第三子过孔的第一阵列和第四子过孔的第二阵列，所述第三子过孔和所述第四子过孔被配置为：至少一个所述第三子过孔被与所述第三子过孔最邻近的所述第四子过孔围绕，至少一个所述第四子过孔被与所述第四子过孔最邻近的所述第三子过孔围绕。
  10. 根据权利要求9所述的显示基板，其中，至少一个所述第三子过孔位于与所述第三子过孔最邻近的所述第四子过孔所围成的形状的中心，至少一个所述第四子过孔位于与所述第四子过孔最邻近的所述第三子过孔所围成的形状的中心。
  11. 根据权利要求8-10中任一项所述的显示基板，其中，所述第二过孔的沿平行于所述衬底的平面的截面形状包括正方形。
  12. 根据权利要求11所述的显示基板，其中，所述正方形的边长为16μm。
  13. 根据权利要求8所述的显示基板，其中，至少一个所述第一过孔位于与所述第一过孔最邻近的所述第二过孔所围成的形状的中心，至少一个所述第二过孔位于与所述第二过孔最邻近的所述第一过孔所围成的形状的中心。
  14. 根据权利要求13所述的显示基板，其中，在所述第一方向上，所述第一过孔与所述第二过孔之间的间距为6.5μm，
    在平行于所述衬底且垂直于所述第一方向的第二方向上，所述第一过孔与所述第二过孔之间的间距为16.5μm。
  15. 根据权利要求1所述的显示基板，还包括位于所述显示区的薄膜晶体管，所述薄膜晶体管包括位于所述衬底上的有源层、位于所述有源层上的栅极绝缘层和位于所述栅极绝缘层上的栅极，
    其中，所述第一导电层还包括位于所述显示区的第二部分，所述第一导电层的所述第二部分包括所述薄膜晶体管的所述栅极，
    所述第三导电层还包括位于所述显示区中的第二部分，所述第三导电层的所述第二部分包括所述薄膜晶体管的源/漏电极，所述源/漏电极穿过所述第一介质层、所述第二介质层和所述栅极绝缘层连接到所述有源层的源极/漏极区。
  16. 根据权利要求15所述的显示基板，其中，所述第四导电层还包括位于所述显示区的第二部分，所述第四导电层的所述第二部分穿过所述第三介质层连接到所述薄膜晶体管的所述源/漏电极。
  17. 根据权利要求16所述的显示基板，还包括位于所述第四导电层上的作为平坦化层的第四介质层；以及
    位于所述第四介质层上的封装层。
  18. 根据权利要求17所述的显示基板，还包括位于所述显示区中且位于所述第四介质层与所述封装层之间的发光器件，所述发光器件包括沿垂 直于所述衬底的方向依次设置的阳极、发光层和阴极，其中，所述阳极位于所述第四介质层与所述封装层之间，所述阳极经由所述第四介质层中的过孔连接到所述第四导电层的所述第二部分，
    所述显示基板还包括位于所述第四介质层与所述封装层之间的限定发光区域的像素定义层，所述像素定义层具有暴露所述阳极的开口。
  19. 根据权利要求18所述的显示基板，其中，所述第一布线区还包括位于所述第一子布线区的远离所述显示区的一侧的第二子布线区，
    其中，所述显示基板还包括位于所述第二子布线区中的坝，所述坝包括沿远离所述显示区的方向依次间隔设置的第一坝部分和第二坝部分，
    其中，所述第一坝部分包括所述第四介质层和所述像素定义层，
    所述第二坝部分包括所述第三介质层、所述第四介质层和所述像素定义层。
  20. 根据权利要求18或19所述的显示基板，其中，所述周边区还包括在所述第一布线区的远离所述显示区的一侧的沿远离所述显示区的所述第一方向依次设置的弯折区和第二布线区，
    所述弯折区具有穿过所述栅极绝缘层、所述第一介质层和所述第二介质层的暴露所述衬底的开口和覆盖所述开口的平坦化层，所述平坦化层包括所述第三介质层和所述第四介质层中的至少一者，
    所述第二布线区包括位于所述衬底上的沿垂直于所述衬底的方向依次设置的所述栅极绝缘层、所述第一介质层、所述第二介质层、所述第三导电层、所述第四导电层和所述第四介质层。
  21. 根据权利要求3所述的显示基板，还包括位于所述周边区且围绕所述显示区和所述第一电源信号线的第二电源信号线，
    所述第二电源信号线包括所述第三导电层的位于所述周边区的部分和所述第四导电层的位于所述周边区的部分中的至少一者，
    其中，所述第一电源信号线被配置为提供第一电压，所述第二电源信号线被配置为提供第二电压，所述第一电压高于所述第二电压。
  22. 根据权利要求1所述的显示基板，还包括位于所述第三导电层与所述第三介质层之间的钝化层。
  23. 根据权利要求8所述的显示基板，其中，所述第一布线在所述衬底上的正投影与所述第一过孔和所述第二过孔在所述衬底上的正投影至少部分重叠，所述第二布线在所述衬底上的正投影与所述第一过孔和所述第二过孔在所述衬底上的正投影至少部分重叠。
  24. 根据权利要求19所述的显示基板，其中，在平行于所述衬底且远离所述显示区的方向上，所述封装层依次覆盖所述第一子布线区、所述坝，且所述封装层的边缘的至少一部分位于所述第二子布线区内。
  25. 根据权利要求21所述的显示基板，其中，所述第一电源信号线进一步包括位于所述第二子布线区、所述弯折区和所述第二布线区中的与所述第三导电层和/或所述第四导电层同层设置的部分。
  26. 一种显示装置，其包括根据权利要求1至25中任一项所述的显示基板。
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