WO2020217343A1 - 表示装置 - Google Patents

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WO2020217343A1
WO2020217343A1 PCT/JP2019/017445 JP2019017445W WO2020217343A1 WO 2020217343 A1 WO2020217343 A1 WO 2020217343A1 JP 2019017445 W JP2019017445 W JP 2019017445W WO 2020217343 A1 WO2020217343 A1 WO 2020217343A1
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WO
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group
data signal
signal line
wiring
display device
Prior art date
Application number
PCT/JP2019/017445
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English (en)
French (fr)
Inventor
宣彦 鈴木
古川　智朗
Original Assignee
シャープ株式会社
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Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to PCT/JP2019/017445 priority patent/WO2020217343A1/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a configuration in which red subpixels and blue subpixels are alternately arranged in a row, and green subpixels are arranged in a row.
  • the display device is a display device including a display area, a frame area, and a terminal portion provided at one end of the frame area, and includes a plurality of data signal lines extending in the column direction.
  • a plurality of scanning signal lines intersecting the plurality of data signal lines and extending in the row direction are provided, and a scanning control circuit for inputting scanning signals to the plurality of scanning signal lines is provided in the frame region.
  • a plurality of pixel circuits are provided along at least one side of the column direction of the display area so as to correspond to the intersection of the plurality of data signal lines and the plurality of scanning signal lines, and the plurality of pixel circuits are provided.
  • Each includes a plurality of groups including a third pixel circuit that emits light in one color and a third color different from the second color, and a fourth pixel circuit that is adjacent to the third pixel circuit and emits the third color.
  • the first pixel circuit and the second pixel circuit are connected to the first data signal line
  • the third pixel circuit and the fourth pixel circuit are connected to the second data signal line
  • the first pixel circuit are connected to the first data signal line
  • the third pixel circuit is connected to the first scanning signal line
  • the second pixel circuit and the fourth pixel circuit are connected to the second scanning signal line
  • the first data signal line is provided in the frame region.
  • the first data signal line which is connected to the first connection wiring
  • the second data signal line is connected to the second connection wiring provided in the frame area, and corresponds to the first group included in the plurality of groups.
  • the total resistance value of the first data signal line and the first connection wiring is the second data signal line and the second connection. It is less than the total resistance value of the wiring.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device.
  • It is a circuit diagram which shows an example of a pixel circuit.
  • It is a top view which shows the structure of the display device of Embodiment 1.
  • FIG. It is a timing chart which shows the driving method when solid display is performed in a display area.
  • It is a top view which shows the structural example of the pixel circuit of Embodiment 1.
  • FIG. It is a top view which shows the structure of the display device of Embodiment 2.
  • It is a top view which shows the structure of the display device of Embodiment 3.
  • It is sectional drawing which shows the structural example of the data signal line of the 1st group.
  • FIG. 1 It is sectional drawing which shows the structural example of the connection wiring of the 1st group. It is a top view which shows the modification of the display device of Embodiment 1.
  • FIG. It is a graph explaining the principle of occurrence of color unevenness in the central part and the edge part of a display part. It is a graph explaining the principle of suppressing the color unevenness of the central part and the edge part of a display part.
  • FIG. 1 (a) is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1 (b) is a cross-sectional view showing the configuration of the display device.
  • the barrier layer 3, the thin film transistor layer 4, the top emission (light emitting to the upper layer side) type light emitting element layer 5, and the sealing layer 6 are formed in this order on the substrate 12.
  • a plurality of sub-pixels SP, each of which includes a self-luminous element X, are formed in the display area DA.
  • a terminal portion TA is provided in the frame area NA surrounding the display area DA.
  • the substrate 12 is a glass substrate or a flexible base material containing a resin such as polyimide as a main component.
  • the substrate 12 can be composed of two layers of polyimide films and an inorganic film sandwiched between them. ..
  • the barrier layer (undercoat layer) 3 is an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering, and can be formed by using, for example, silicon nitride, silicon oxide, or the like.
  • the thin film transistor layer 4 has a semiconductor layer PS above the barrier layer 3, a gate insulating film 16 above the semiconductor layer PS, and a first layer above the gate insulating film 16.
  • a wiring layer including the gate electrode GE
  • a first interlayer insulating film 18 above the first wiring layer and a second wiring layer (including the initialization wiring IL) above the first interlayer insulating film 18.
  • the second interlayer insulating film 20 above the second wiring layer, the third wiring layer (including the data signal line DL) above the second interlayer insulating film 20, and the flattening of the upper layer than the third wiring layer. Includes film 21.
  • the semiconductor layer PS is, for example, low-temperature polysilicon (LTPS), and the transistor TR is configured to include the gate electrode GE and the semiconductor layer PS.
  • LTPS low-temperature polysilicon
  • the transistor TR is configured to include the gate electrode GE and the semiconductor layer PS.
  • a region other than the channel region of the transistor may be made into a conductor.
  • the first wiring layer, the second wiring layer, and the third wiring layer are composed of, for example, a single-layer film or a multi-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. Will be done.
  • the gate insulating film 16, the first interlayer insulating film 18, and the second interlayer insulating film 20 are composed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof formed by a CVD method. can do.
  • the flattening film 21 can be made of a coatable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 includes a first electrode (lower electrode) 22 above the flattening film 21, an insulating edge cover film 23 covering the edge of the first electrode 22, and an EL layer above the edge cover film 23. It includes a (electroluminescence) layer 24 and a second electrode (upper electrode) 25 above the EL layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning by photolithography.
  • each light emitting element has an island-shaped first electrode 22 and an EL layer 24 (light emitting layer EK). Includes), and the second electrode 25.
  • the second electrode 25 is a solid common electrode common to a plurality of light emitting elements.
  • the light emitting element X may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer EK, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each sub-pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island shape or a solid shape (common layer). Further, the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may not form one or more layers.
  • the first electrode 22 is, for example, a light reflecting electrode composed of a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the second electrode 25 is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the light emitting element X When the light emitting element X is an OLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated thereby transition to the ground state. Light is emitted.
  • the light emitting element X When the light emitting element X is a QLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated by this are the conduction bands of the quantum dots. Light is emitted in the process of transitioning from the conduction band to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer that prevents foreign substances such as water and oxygen from penetrating into the light emitting element layer 5.
  • the two-layer inorganic sealing film 26 can be composed of 28 and an organic film 27 formed between them.
  • FIG. 2 is a circuit diagram showing an example of a pixel circuit.
  • a light emitting element and a pixel circuit for controlling the light emitting element are provided for each sub-pixel SP, and the pixel circuit and wiring connected to the pixel circuit are formed in the thin film transistor layer 4.
  • the pixel circuit of FIG. 2 is only an example, and various other configurations can be adopted.
  • the light emitting element X, the capacitive element Cp, the first initialization transistor TR1 whose gate terminal is connected to the scanning signal line Gn-1 of the previous stage (n-1 stage), and the gate terminal are themselves.
  • the threshold control transistor TR2 connected to the scanning signal line Gn of the stage (n stage), the write control transistor TR3 whose gate terminal is connected to the scanning signal line Gn of the own stage (n stage), and the current of the light emitting element X.
  • a second initialization transistor TR7 whose terminals are connected to its own stage (n stage) scanning signal line Gn.
  • the gate terminal of the drive transistor TR4 is connected to the high voltage side power supply line PL via the capacitive element Cp, and is also connected to the initialization power supply line IL via the first initialization transistor TR1.
  • the source terminal of the drive transistor TR4 is connected to the data signal line DL via the write control transistor TR3, and is also connected to the high voltage side power supply line PL via the power supply transistor TR5.
  • the drain terminal of the drive transistor TR4 is connected to the anode of the light emitting element X via the light emission control transistor TR6, and is also connected to the gate terminal of the drive transistor TR4 via the threshold control transistor TR2.
  • the anode of the light emitting element X is connected to the initialization power line IL via the second initialization transistor TR7.
  • the same low voltage side power supply (ELVSS) is supplied to the initialization power supply line IL and the cathode 25 (common electrode) of the light emitting element X.
  • FIG. 3 is a plan view showing the configuration of the display device of the first embodiment.
  • a scanning signal that intersects the data signal lines D1c / D2c and D1f / D2f extending in the column direction and the data signal lines D1c / D2c and D1f / D2f and extends in the row direction.
  • Lines Gn and Gn + 1 are provided, and in the frame area NA, a scanning control circuit GD for inputting a scanning signal to the scanning signal line is provided along two sides (two vertical sides) in the column direction of the display area DA.
  • the display area DA is adjacent to the first pixel circuit R1 and the first pixel circuit R1 that emit light in the first color (for example, red) in the column direction, and emits light in a second color (for example, blue) different from the first color.
  • a third pixel circuit G3 and a third pixel that are adjacent to the second pixel circuit B2 and the first pixel circuit R1 in the row direction and emit light in a third color (for example, green) different from the first color and the second color. It includes a group (Uf ⁇ Uc) consisting of a fourth pixel circuit G4 that is adjacent to the circuit G3 in the column direction and emits a third color (for example, green).
  • the second group Uc is farther from the display area edge DT than the first group Uf in the row direction.
  • the first pixel circuit R1 and the second pixel circuit B2 are connected to the first data signal line D1f, and the third pixel circuit G3 and the fourth pixel circuit G4 are connected to the second data signal line D2f. Then, the first pixel circuit R1 and the third pixel circuit G3 are connected to the first scanning signal line Gn, the second pixel circuit B2 and the fourth pixel circuit G4 are connected to the second scanning signal line Gn + 1, and the first data signal.
  • the line D1f is connected to the first connection wiring W1f (first connection wiring corresponding to the first group Uf) provided in the frame area NA, and the second data signal line D2f is provided in the frame area NA.
  • the total resistance value of the first data signal line D1f and the first connection wiring W1f is the total resistance value of the second data signal line D2f and the second connection wiring W2f. It is smaller than the resistance value.
  • the first data signal line D1f has a larger line width than the second data signal line D2f
  • the first connection wiring W1c has a larger line width than the second connection wiring W2f.
  • the first connection wiring W1f and the second connection wiring W2f are connected to the terminal portion TA.
  • FIG. 4 is a timing chart showing a driving method when solid display is performed in the display area.
  • the data signal input to the first data signal line D1f is an AC waveform (bright). (Dark), the potential waveform of the data signal line D1f becomes dull as shown by the broken line due to the parasitic resistance and capacitance of the first data signal line D1f.
  • the data signal input to the second data signal line D2f becomes a DC waveform (bright), so that the potential waveform of the data signal line D2f becomes dull. Absent.
  • the white solid display is displayed.
  • the white balance may be lost (for example, red light and blue light are shifted to the high brightness side), and colored (for example, purplish) may be visually recognized. This is because, as shown in FIG. 4D, in the solid white display, the data signal input to the first data signal line D1f becomes a DC waveform (bright), and the potential waveform does not become dull.
  • the total resistance value of the first data signal line D1f and the first connection wiring W1f is smaller than the total resistance value of the second data signal line D2f and the second connection wiring W2f. Therefore, the dullness of the potential waveform of the first data signal line D1f during the red solid display and the blue solid display is reduced, and the coloring during the white solid display is improved.
  • the first data signal line D1c, the second data signal line D2c, the first connection wiring W1c, and the second connection wiring W2c corresponding to the second group Uc the first data signal line D1c and the second data signal line D2c
  • the resistance values of are equal, for example, the line widths may be equal. Further, the resistance values of the first connection wiring W1c and the second connection wiring W2c may be the same, for example, the line widths may be the same. This is because the coloring is remarkable at the edge of the display area (first group Uf).
  • the resistance value of the first data signal line D1f corresponding to the first group Uf is smaller than that of the first data signal line D1c corresponding to the second group Uc (for example, the line width is increased). Further, the first connection wiring W1f corresponding to the first group Uf has a smaller resistance value than the first connection wiring W1c corresponding to the second group Uc (for example, the line width is increased).
  • the resistance value of the first data signal line (D1c) may be smaller than that of the second data signal line (D2c), for example, the line width may be large.
  • the resistance value of the first connection wiring (W1c) may be smaller than that of the second connection wiring (W2c), for example, the line width may be large.
  • the first connection wiring (W1c) may have the same resistance value as the first connection wiring (W1f) of the first group Uf, for example, the line width may be the same.
  • the total resistance value of the first data signal line D1f and the first connection wiring W1f is the total resistance value of the second data signal line D2f and the second connection wiring W2f.
  • FIG. 5 is a plan view showing a configuration example of the pixel circuit of the first embodiment.
  • the first pixel circuit R1 and the third pixel circuit G3 are arranged adjacent to each other in the row direction, and the first data signal line D1f and the second data correspond to the first pixel circuit R1 and the third pixel circuit G3.
  • a signal line D2f, two first scanning signal lines Gn, two high-voltage side power supply lines PLx ⁇ PLy, and two initialization power supply lines IL are provided.
  • the first scanning signal line Gn, the light emission control line EM, and the gate electrode GE of the drive transistor TR4 are formed in the first wiring layer, and the initialization power supply line IL and the high voltage side power supply line PLx extending in the row direction are the second.
  • the first data signal line D1f, the second data signal line D2f, and the high voltage side power supply line PLy extending in the column direction are formed in the wiring layer, and the line width Lw of the first data signal line D1f is formed in the third wiring layer. Is larger than the line width Lw of the second data signal line D2f.
  • the portion that overlaps with the first wiring layer is a semiconductor and becomes a channel of each transistor and does not overlap.
  • the part is made into a conductor by doping.
  • FIG. 6 is a plan view showing the configuration of the display device of the second embodiment.
  • the first data signal line D1f has a larger line width than the second data signal line D2f, and the line widths of the first connection wiring W1f and the second connection wiring W2f are equal. That is, the total resistance value of the first data signal line D1f and the first connection wiring W1f is smaller than the total resistance value of the second data signal line D2f and the second connection wiring W2f.
  • FIG. 7 is a plan view showing the configuration of the display device of the third embodiment.
  • the line widths of the first data signal line D1f and the second data signal line D2f are equal, and the line width of the first connection wiring W1f is larger than that of the second connection wiring W2f. That is, the total resistance value of the first data signal line D1f and the first connection wiring W1f is smaller than the total resistance value of the second data signal line D2f and the second connection wiring W2f.
  • FIG. 8 is a cross-sectional view showing the configuration of the data signal line of the first group of the display device.
  • the first data signal line D1f and the second data signal line D2f are formed in the same layer (third wiring layer), and the line width Lw of the first data signal line D1f is set to the second data signal.
  • the resistance value can be reduced by making the line width D2f larger than the line width Lw.
  • a flattening film ZF is formed between the second interlayer insulating film 20 and the flattening film 21, and the first data signal line is formed on the fourth wiring layer on the flattening film ZF.
  • D1f may be formed
  • a second data signal line D2f may be formed on the third wiring layer on the second interlayer insulating film 20, and the first data signal line D1f may be wider than the second data signal line D2f.
  • the anode of the light emitting element X is formed on the flattening film 21.
  • the sheet resistance of the fourth wiring layer M4 on the flattening film ZF may be smaller than that of the third wiring layer M3.
  • the line widths of the first data signal line D1f and the second data signal line D2f are made equal
  • the thickness LT of the fourth wiring layer is made larger than the thickness LT of the third wiring layer
  • the fourth wiring layer is formed.
  • the resistance value of the first data signal line D1f may be reduced by forming the 1 data signal line D1f and forming the second data signal line D2f in the third wiring layer.
  • the first data signal line D1f is formed on the lower wiring (third wiring layer) formed on the second interlayer insulating film 20 and on the flattening film ZF. It may be a laminated wiring with the upper wiring (fourth wiring layer). It is desirable that the upper wiring and the lower wiring are connected by a contact hole formed in the flattening film ZF. In addition, laminated wiring (upper wiring and lower wiring) without an insulating film may be used.
  • FIG. 9 is a cross-sectional view showing the configuration of the connection wiring of the first group of the display device. It is sectional drawing which shows the structure of the frame area. As shown in FIG. 9A, the first connection wiring W1f and the second connection wiring W2f are formed on the first wiring layer on the gate insulating film 16, and the line width Lw of the first connection wiring W1f is connected to the second connection. The resistance value can be reduced by making the width Lw of the wiring W2f larger.
  • the second connection wiring W2f may be formed in the second wiring layer on the first interlayer insulating film 18. In this way, the coupling capacitance between the first connection wiring W1f and the third wiring layer can be made smaller than the coupling capacitance between the second connection wiring W2f and the third wiring layer.
  • the line widths of the first connection wiring W1f and the second connection wiring W2f are made equal, and the first connection wiring W1f is formed in the first wiring layer on the gate insulating film 16.
  • the resistance value may be reduced by forming a laminated wiring of the lower wiring and the upper wiring formed in the second wiring layer on the first interlayer insulating film 18.
  • the lower layer wiring and the upper layer wiring are electrically connected via a contact hole formed in the first interlayer insulating film 18.
  • laminated wiring (upper wiring and lower wiring) without an insulating film may be used.
  • FIG. 10 is a plan view showing a modified example of the display device of the first embodiment.
  • the first group Uf, the intermediate group Ud, and the second group Uc are separated from the display area edge DT in this order, and the first data signal line D1c of the second group Uc and the first of the intermediate group Ud are separated from each other.
  • the resistance value decreases in the order of the data signal line D1d and the first data signal line D1f of the first group Uf.
  • the line width is larger in the order of the first data signal line D1c, the first data signal line D1d, and the first data signal line D1f.
  • the resistance value decreases in the order of the first connection wiring W1c corresponding to the second group Uc, the first connection wiring W1d corresponding to the intermediate group Ud, and the second connection wiring W1f corresponding to the first group Uf.
  • the line width is larger in the order of the first connection wiring W1c, the first connection wiring W1d, and the first connection wiring W1f.
  • the resistance values of the first data signal lines D1f, D1d, and D1c are the resistance values of the corresponding second data signal lines D2f, D2d, and D2c, respectively. Smaller than For example, each first data signal line D1 has a larger line width than the corresponding second data signal line D2.
  • each first connection wiring W1f, W1d, and W1c are higher than the resistance values of the corresponding second connection wirings W2f, W2d, and W2c, respectively. small.
  • each first connection wiring W1 has a larger line width than the corresponding second connection wiring W2.
  • this modification is also applicable to the above-described second embodiment, third embodiment, and modification example. That is, the closer to the display region end DT, the smaller the total resistance value of the first data signal line and the first connection wiring may be.
  • FIG. 11 is a graph illustrating the principle of occurrence of color unevenness at the edge portion (including the first group Uf) and the central portion (including the second group Uc) of the display area, and FIG. It is a graph explaining the principle of suppressing color unevenness of a part.
  • the first group Uf is the first connection of the frame area NA. Since the wiring is long, the total resistance value of the first data signal line and the first connection wiring is large, and the AC waveform of the data signal tends to be dull. Therefore, as shown in FIGS. 11A to 11C, when the brightness of the first group Uf is adjusted to the second group Uc for each color, the red data signal and the blue data in the first group Uf are corrected. The correction width of the signal becomes large.
  • the white balance is lost in the first group Uf due to the data signal of the first data signal line becoming a DC waveform (for example, red light and blue light have high brightness). (Shift to the side), a darker color (for example, purplish) than the second group Uc can be visually recognized.
  • a darker color for example, purplish
  • the resistance value decreases in the order of the first data signal line D1c of the second group Uc, the first data signal line D1d of the intermediate group Ud, and the first data signal line D1f of the first group Uf, and the second Since the resistance value decreases in the order of the first connection wiring W1c corresponding to the group Uc, the first connection wiring W1d corresponding to the intermediate group Ud, and the second connection wiring W1f corresponding to the first group Uf, FIGS. 12A to 12A.
  • the correction width of the red data signal and the blue data signal in the first group Uf becomes smaller.
  • the coloring of the first group Uf is suppressed, and the difference in coloring from the second group Uc becomes almost invisible.
  • a display device including a display area, a frame area provided so as to surround the display area, and a terminal portion provided at one end of the frame area.
  • a plurality of data signal lines extending in the column direction and a plurality of scanning signal lines intersecting the plurality of data signal lines and extending in the row direction are provided.
  • a scanning control circuit for inputting scanning signals to the plurality of scanning signal lines is provided along at least one side of the display area in the column direction.
  • a plurality of pixel circuits are provided so as to correspond to the intersections of the plurality of data signal lines and the plurality of scanning signal lines.
  • the plurality of pixel circuits include a first pixel circuit that emits light in the first color, a second pixel circuit that is adjacent to the first pixel circuit and emits light in a second color different from the first color, and the first pixel circuit.
  • a group consisting of a third pixel circuit that is adjacent and emits light in a third color different from the first color and the second color, and a fourth pixel circuit that is adjacent to the third pixel circuit and emits light in the third color. Including multiple For each group, the first pixel circuit and the second pixel circuit are connected to the first data signal line, the third pixel circuit and the fourth pixel circuit are connected to the second data signal line, and the first pixel.
  • the circuit and the third pixel circuit are connected to the first scanning signal line, the second pixel circuit and the fourth pixel circuit are connected to the second scanning signal line, and the first data signal line is provided in the frame region.
  • the second data signal line is connected to the second connection wiring provided in the frame area.
  • the first data signal line, the first connection wiring, the second data signal line, and the second connection wiring corresponding to the first group included in the plurality of groups, the first data signal line and the first connection wiring.
  • a display device in which the total resistance value of one connection wiring is smaller than the total resistance value of the second data signal line and the second connection wiring.
  • the plurality of groups include a second group that is farther from the display region edge than the first group in the row direction, and the first data signal line corresponding to the first group corresponds to the second group.
  • the display device according to, for example, the first aspect, wherein the resistance value is smaller than that of the first data signal line.
  • the plurality of groups include a second group that is farther from the display area edge than the first group in the row direction, and the first connection wiring corresponding to the first group corresponds to the second group.
  • the display device according to, for example, the first aspect, wherein the resistance value is smaller than that of the first connection wiring.
  • the plurality of groups include a second group that is farther from the display area edge than the first group in the row direction.
  • the first data signal line corresponding to the first group has the same resistance value as the first data signal line corresponding to the second group.
  • the display device according to, for example, the first aspect, wherein the first data signal line corresponding to the second group has a smaller resistance value than the second data signal line corresponding to the second group.
  • the plurality of groups include a second group that is farther from the display area edge than the first group in the row direction.
  • the first connection wiring corresponding to the first group has the same resistance value as the first connection wiring corresponding to the second group.
  • the display device according to, for example, the first aspect, wherein the first connection wiring corresponding to the second group has a smaller resistance value than the second connection wiring corresponding to the second group.
  • a first wiring layer, a first interlayer insulating film, a second wiring layer, a second interlayer insulating film, a third wiring layer, and a flattening film are provided on the substrate in this order.
  • the second data signal line is included in the third wiring layer
  • the first connection wiring is included in the first wiring layer or the second wiring layer
  • the second connection wiring is the said.
  • the display device according to any one of, for example, aspects 1 to 11, which is included in the first wiring layer or the second wiring layer.
  • the first connection wiring is a laminated wiring including wiring included in the first wiring layer and wiring included in the second wiring layer, for example, the display device according to aspect 12.
  • a fourth wiring layer is provided on the flattening film, and a fourth wiring layer is provided.
  • the display device according to any one of, for example, aspects 12 to 15, wherein the first data signal line is included in the fourth wiring layer for the first group.
  • the first data signal line is a laminated wiring composed of wiring included in the third wiring layer and wiring included in the fourth wiring layer, for example, the display device according to aspect 17.

Abstract

第１画素回路（Ｒ１）および第２画素回路（Ｂ２）が第１データ信号線（Ｄ１ｆ）に接続し、第３画素回路（Ｇ３）および第４画素回路（Ｇ４）が第２データ信号線（Ｄ２ｆ）に接続し、第１データ信号線が額縁領域に設けられる第１接続配線（Ｗ１ｆ）に接続し、第２データ信号線が額縁領域に設けられる第２接続配線（Ｗ２ｆ）に接続し、第１データ信号線（Ｄ１ｆ）および第１接続配線（Ｗ１ｆ）の合計の抵抗値が、第２データ信号線（Ｄ２ｆ）および第２接続配線（Ｗ２ｆ）の合計の抵抗値よりも小さい。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、赤のサブピクセルおよび青のサブピクセルを交互に一列に配置し、緑のサブピクセルを一列に配置する構成が開示されている。
日本国公開特許公報「特開２０１８－１２０８６４」
　特許文献１のようなサブピクセル配列において、１本のデータ信号線に赤のサブピクセルおよび青のサブピクセルを接続し、他のデータ信号線に緑のサブピクセルを接続した場合、ホワイトバランスの設定が難しい（白表示時に色付き易い）という問題がある。
　本発明の一態様にかかる表示装置は、表示領域と、額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、前記複数の画素回路は、第１色に発光する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色に発光する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色に発光する第３画素回路、および、前記第３画素回路に隣接し、前記第３色を発光する第４画素回路からなるグループを複数含み、各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、前記第１データ信号線が前記額縁領域に設けられる第１接続配線に接続し、前記第２データ信号線が前記額縁領域に設けられる第２接続配線に接続し、前記複数のグループに含まれる第１グループに対応する、前記第１データ信号線、前記第１接続配線、前記第２データ信号線、前記第２接続配線について、前記第１データ信号線および前記第１接続配線の合計の抵抗値が、前記第２データ信号線および前記第２接続配線の合計の抵抗値よりも小さい。
　本発明の一態様によれば、ホワイトバランスの設定がし易くなり、白表示時の色付きが抑えられる。
図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。 画素回路の一例を示す回路図である。 実施形態１の表示装置の構成を示す平面図である。 表示領域にベタ表示を行う場合の駆動方法を示すタイミングチャートである。 実施形態１の画素回路の構成例を示す平面図である。 実施形態２の表示装置の構成を示す平面図である。 実施形態３の表示装置の構成を示す平面図である。 第１グループのデータ信号線の構成例を示す断面図である。 第１グループの接続配線の構成例を示す断面図である。 実施形態１の表示装置の変形例を示す平面図である。 表示部の中央部と端部の色ムラの発生原理を説明するグラフである。 表示部の中央部と端部の色ムラの抑制原理を説明するグラフである。
　図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。
　図１に示すように、表示装置２では、基板１２上に、バリア層３、薄膜トランジスタ層４、トップエミッション（上層側へ発光する）タイプの発光素子層５、および封止層６がこの順に形成され、表示領域ＤＡに、それぞれが自発光素子Ｘを含む複数のサブ画素ＳＰが形成される。表示領域ＤＡを取り囲む額縁領域ＮＡには端子部ＴＡが設けられる。
　基板１２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板１２を構成することもできる。バリア層（アンダーコート層）３は、水、酸素等の異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコン、酸化シリコン等を用いて構成することができる。
　図１（ｂ）に示すように、薄膜トランジスタ層４は、バリア層３よりも上層の半導体層ＰＳと、半導体層ＰＳよりも上層のゲート絶縁膜１６と、ゲート絶縁膜１６よりも上層の第１配線層（ゲート電極ＧＥを含む）と、第１配線層よりも上層の第１層間絶縁膜１８と、第１層間絶縁膜１８よりも上層の第２配線層（初期化配線ＩＬ含む）と、第２配線層よりも上層の第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層の第３配線層（データ信号線ＤＬを含む）と、第３配線層よりも上層の平坦化膜２１とを含む。
　半導体層ＰＳは、例えば低温形成のポリシリコン（ＬＴＰＳ）であり、ゲート電極ＧＥおよび半導体層ＰＳを含むようにトランジスタＴＲが構成される。半導体層ＰＳについては、トランジスタのチャネル領域以外の領域が導体化されていてもよい。
　第１配線層、第２配線層、および第３配線層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　ゲート絶縁膜１６、第１層間絶縁膜１８、および第２層間絶縁膜２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層の第１電極（下部電極）２２と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の第２電極（上部電極）２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　図１に示すように、発光素子層５には、例えば、異なる色を発する複数の発光素子Ｘが形成され、各発光素子が、島状の第１電極２２、ＥＬ層２４（発光層ＥＫを含む）、および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。
　発光素子Ｘは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　第１電極２２（陽極）は、例えば、ＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（陰極）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子ＸがＯＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＸがＱＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　図１（ｂ）において、発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜２６・２８とこれら間に形成される有機膜２７とで構成することができる。
　図２は画素回路の一例を示す回路図である。図１の表示領域ＤＡには、サブ画素ＳＰごとに、発光素子およびこれを制御する画素回路が設けられ、薄膜トランジスタ層４には、この画素回路およびこれに接続する配線が形成される。なお、図２の画素回路は一例に過ぎず、他の様々な構成を採用しうる。
　図２の画素回路は、発光素子Ｘと、容量素子Ｃｐと、ゲート端子が前段（ｎ－１段）の走査信号線Ｇｎ－１に接続される第１初期化トランジスタＴＲ１と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される閾値制御トランジスタＴＲ２と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴＲ３と、発光素子Ｘの電流を制御する駆動トランジスタＴＲ４と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴＲ５と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴＲ６と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される第２初期化トランジスタＴＲ７と、を含む。
　駆動トランジスタＴＲ４のゲート端子は、容量素子Ｃｐを介して高電圧側電源線ＰＬに接続されるとともに、第１初期化トランジスタＴＲ１を介して初期化電源線ＩＬに接続される。駆動トランジスタＴＲ４のソース端子は、書き込み制御トランジスタＴＲ３を介してデータ信号線ＤＬに接続されるとともに、電源供給トランジスタＴＲ５を介して高電圧側電源線ＰＬに接続される。駆動トランジスタＴＲ４のドレイン端子は、発光制御トランジスタＴＲ６を介して発光素子Ｘのアノードに接続されるとともに、閾値制御トランジスタＴＲ２を介して駆動トランジスタＴＲ４のゲート端子に接続される。発光素子Ｘのアノードは、第２初期化トランジスタＴＲ７を介して初期化電源線ＩＬに接続される。初期化電源線ＩＬおよび発光素子Ｘのカソード２５（共通電極）には、例えば同一の低電圧側電源（ＥＬＶＳＳ）が供給される。
　〔実施形態１〕
　以下において、「接続」との文言には、特に断りの無い限り「電気的に接続する」の意味が含まれる。図３は、実施形態１の表示装置の構成を示す平面図である。図３に示すように、実施形態１では、列方向に延伸するデータ信号線Ｄ１ｃ・Ｄ２ｃとＤ１ｆ・Ｄ２ｆ、データ信号線Ｄ１ｃ・Ｄ２ｃとＤ１ｆ・Ｄ２ｆとに交差し、行方向に延伸する走査信号線Ｇｎ・Ｇｎ＋１が設けられ、額縁領域ＮＡには、走査信号線に走査信号を入力する走査制御回路ＧＤが、表示領域ＤＡの列方向の２辺（縦の２辺）に沿って設けられる。
　表示領域ＤＡには、第１色（例えば、赤色）に発光する第１画素回路Ｒ１、第１画素回路Ｒ１と列方向に隣接し、第１色と異なる第２色（例えば、青色）に発光する第２画素回路Ｂ２、第１画素回路Ｒ１と行方向に隣接し、第１色および第２色と異なる第３色（例えば、緑色）に発光する第３画素回路Ｇ３、および、第３画素回路Ｇ３と列方向に隣接し、第３色（例えば、緑色）を発光する第４画素回路Ｇ４からなるグループ（Ｕｆ・Ｕｃ）を含む。図３に示すとおり、複数のグループのうち、第２グループＵｃは、行方向に関して第１グループＵｆよりも表示領域端ＤＴから離れている。
　例えば第１グループＵｆについては、第１画素回路Ｒ１および第２画素回路Ｂ２が第１データ信号線Ｄ１ｆに接続し、第３画素回路Ｇ３および第４画素回路Ｇ４が第２データ信号線Ｄ２ｆに接続し、第１画素回路Ｒ１および第３画素回路Ｇ３が第１走査信号線Ｇｎに接続し、第２画素回路Ｂ２および第４画素回路Ｇ４が第２走査信号線Ｇｎ＋１に接続し、第１データ信号線Ｄ１ｆが額縁領域ＮＡに設けられる第１接続配線Ｗ１ｆ（第１グループＵｆに対応する第１接続配線）に接続し、第２データ信号線Ｄ２ｆが額縁領域ＮＡに設けられる第２接続配線Ｗ２ｆ（第１グループＵｆに対応する第２接続配線）に接続し、第１データ信号線Ｄ１ｆおよび第１接続配線Ｗ１ｆの合計の抵抗値が、第２データ信号線Ｄ２ｆおよび第２接続配線Ｗ２ｆの合計の抵抗値よりも小さい。例えば、第１データ信号線Ｄ１ｆは、第２データ信号線Ｄ２ｆよりも線幅が大きく、第１接続配線Ｗ１ｃは、第２接続配線Ｗ２ｆよりも線幅が大きい。第１接続配線Ｗ１ｆおよび第２接続配線Ｗ２ｆは端子部ＴＡに接続される。
　図４は、表示領域にベタ表示を行う場合の駆動方法を示すタイミングチャートである。図４（ａ）のように赤ベタ表示を行う場合、および図４（ｂ）のように青ベタ表示を行う場合には、第１データ信号線Ｄ１ｆに入力されるデータ信号がＡＣ波形（明・暗）となるため、第１データ信号線Ｄ１ｆの寄生抵抗および寄生容量に起因して、データ信号線Ｄ１ｆの電位波形が破線のように鈍る。一方、図４（ｃ）のように緑ベタ表示を行う場合には、第２データ信号線Ｄ２ｆに入力されるデータ信号がＤＣ波形（明）となるため、データ信号線Ｄ２ｆの電位波形が鈍らない。このため、赤ベタ表示で赤のデータ信号の補正を行い、青ベタ表示で青のデータ信号の補正を行い、緑ベタ表示で緑のデータ信号の補正を行った場合でも、白ベタ表示の際にホワイトバランスが崩れ（例えば、赤色光および青色光が高輝度側にずれ）、色付き（例えば、紫がかる）が視認されることがある。図４（ｄ）のように、白ベタ表示では、第１データ信号線Ｄ１ｆに入力されるデータ信号がＤＣ波形（明）となり、電位波形が鈍らないからである。
　実施形態１では、第１グループＵｆについて、第１データ信号線Ｄ１ｆおよび第１接続配線Ｗ１ｆの合計の抵抗値を、第２データ信号線Ｄ２ｆおよび第２接続配線Ｗ２ｆの合計の抵抗値よりも小さくしているため、赤ベタ表示時および青ベタ表示時の第１データ信号線Ｄ１ｆの電位波形の鈍りが小さくなり、白ベタ表示時の色付きが改善される。
　第２グループＵｃに対応する、第１データ信号線Ｄ１ｃ、第２データ信号線Ｄ２ｃ、第１接続配線Ｗ１ｃ、第２接続配線Ｗ２ｃについては、第１データ信号線Ｄ１ｃと第２データ信号線Ｄ２ｃとの抵抗値が等しい、例えば、線幅が等しくてもよい。また、第１接続配線Ｗ１ｃと第２接続配線Ｗ２ｃとの抵抗値が等しい、例えば、線幅が等しくてもよい。色づきは表示領域端（第１グループＵｆ）で顕著であるからである。この時、第１グループＵｆに対応する第１データ信号線Ｄ１ｆは、第２グループＵｃに対応する第１データ信号線Ｄ１ｃよりも抵抗値が小さい（例えば線幅を大きくする）。また、第１グループＵｆに対応する第１接続配線Ｗ１ｆは、第２グループＵｃに対応する第１接続配線Ｗ１ｃよりも抵抗値が小さい（例えば線幅を大きくする）。
　ただし、第２グループＵｃを含むその他のグループについても、第１データ信号線（Ｄ１ｃ）が第２データ信号線（Ｄ２ｃ）よりも抵抗値が小さい、例えば線幅が大きい構成でもよい。同様に、第２グループＵｃを含むその他のグループについても、第１接続配線（Ｗ１ｃ）が第２接続配線（Ｗ２ｃ）よりも抵抗値が小さい、例えば線幅が大きい構成でもよい。この時、第２グループＵｃを含むその他のグループについて、第１データ信号線（Ｄ１ｃ）が第１グループＵｆの第１データ信号線（Ｄ１ｆ）と抵抗値が同じ、例えば、線幅が同じ構成でもよい。同様に、第２グループＵｃを含むその他のグループについて、第１接続配線（Ｗ１ｃ）が第１グループＵｆの第１接続配線（Ｗ１ｆ）と抵抗値が同じ、例えば、線幅が同じ構成でもよい。
　また、本実施例においては、第１グループＵｆについて、第１データ信号線Ｄ１ｆおよび第１接続配線Ｗ１ｆの合計の抵抗値を、第２データ信号線Ｄ２ｆおよび第２接続配線Ｗ２ｆの合計の抵抗値よりも小さくしたと説明したが、第１データ信号線Ｄ１ｆの抵抗値が第２データ信号線Ｄ２ｆの抵抗値よりも小さい、又は、第１接続配線Ｗ１ｆの抵抗値が第２接続配線Ｗ２ｆの抵抗値よりも小さい、のような構成でも本実施例の効果を奏することができる。
　図５は実施形態１の画素回路の構成例を示す平面図である。図５では、第１画素回路Ｒ１および第３画素回路Ｇ３を行方向に隣接配置し、第１画素回路Ｒ１および第３画素回路Ｇ３に対応するように、第１データ信号線Ｄ１ｆ、第２データ信号線Ｄ２ｆ、２本の第１走査信号線Ｇｎ、２本の高電圧側電源線ＰＬｘ・ＰＬｙ、および２本の初期化電源線ＩＬを設ける。
　また、第１走査信号線Ｇｎ、発光制御線ＥＭ、および駆動トランジスタＴＲ４のゲート電極ＧＥを第１配線層に形成し、初期化電源線ＩＬおよび行方向に伸びる高電圧側電源線ＰＬｘは第２配線層に形成し、第１データ信号線Ｄ１ｆ、第２データ信号線Ｄ２ｆ、および列方向に伸びる高電圧側電源線ＰＬｙを第３配線層に形成し、第１データ信号線Ｄ１ｆの線幅Ｌｗを、第２データ信号線Ｄ２ｆの線幅Ｌｗよりも大きくする。
　半導体層ＰＳについては、第１配線層（第１走査信号線Ｇｎ、発光制御線ＥＭ、および駆動トランジスタＴＲ４のゲート電極ＧＥ４等）と重畳する部分は半導体であって各トランジスタのチャネルとなり、重畳しない部分がドーピングによって導体化される。
　〔実施形態２〕
　図６は、実施形態２の表示装置の構成を示す平面図である。図６では、第１データ信号線Ｄ１ｆは、第２データ信号線Ｄ２ｆよりも線幅が大きく、第１接続配線Ｗ１ｆと、第２接続配線Ｗ２ｆとの線幅が等しい。すなわち、第１データ信号線Ｄ１ｆおよび第１接続配線Ｗ１ｆの合計の抵抗値が、第２データ信号線Ｄ２ｆおよび第２接続配線Ｗ２ｆの合計の抵抗値よりも小さい。
　〔実施形態３〕
　図７は、実施形態３の表示装置の構成を示す平面図である。図７では、第１データ信号線Ｄ１ｆと、第２データ信号線Ｄ２ｆとの線幅が等しく、第１接続配線Ｗ１ｆは、第２接続配線Ｗ２ｆよりも線幅が大きい。すなわち、第１データ信号線Ｄ１ｆおよび第１接続配線Ｗ１ｆの合計の抵抗値が、第２データ信号線Ｄ２ｆおよび第２接続配線Ｗ２ｆの合計の抵抗値よりも小さい。
　〔実施形態１と実施形態２について〕
　図８は表示装置の第１グループのデータ信号線の構成を示す断面図である。図８（ａ）のように、第１データ信号線Ｄ１ｆおよび第２データ信号線Ｄ２ｆを同層（第３配線層）に形成し、第１データ信号線Ｄ１ｆの線幅Ｌｗを第２データ信号線Ｄ２ｆの線幅Ｌｗよりも大きくすることで抵抗値を小さくすることができる。
　なお、図８（ｂ）のように、第２層間絶縁膜２０および平坦化膜２１の間に、平坦化膜ＺＦを形成し、平坦化膜ＺＦ上の第４配線層に第１データ信号線Ｄ１ｆを形成し、第２層間絶縁膜２０上の第３配線層に第２データ信号線Ｄ２ｆを形成し、第１データ信号線Ｄ１ｆを第２データ信号線Ｄ２ｆよりも幅広としてもよい。平坦化膜２１上には発光素子Ｘのアノードが形成される。
　また、図８（ｃ）のように、平坦化膜ＺＦ上の第４配線層Ｍ４のシート抵抗を第３配線層Ｍ３よりも小さくしてもよい。例えば、第１データ信号線Ｄ１ｆと第２データ信号線Ｄ２ｆとの線幅を等しくし、第４配線層の厚みＬＴを第３配線層の厚みＬＴよりも大きくして、第４配線層に第１データ信号線Ｄ１ｆを形成し、第３配線層に第２データ信号線Ｄ２ｆを形成することで、第１データ信号線Ｄ１ｆの抵抗値を小さくしてもよい。
　また、図８（ｄ）のように、第１データ信号線Ｄ１ｆを、第２層間絶縁膜２０上に形成される下側配線（第３配線層）と、平坦化膜ＺＦ上に形成される上側配線（第４配線層）との積層配線としてもよい。なお、上側配線および下側配線は、平坦化膜ＺＦに形成されるコンタクトホールで接続することが望ましい。なお、絶縁膜を介さない積層配線（上側配線および下側配線）としてもよい。
　〔実施形態１と実施形態３について〕
　図９は表示装置の第１グループの接続配線の構成を示す断面図である。額縁領域の構成を示す断面図である。図９（ａ）のように、第１接続配線Ｗ１ｆおよび第２接続配線Ｗ２ｆを、ゲート絶縁膜１６上の第１配線層に形成し、第１接続配線Ｗ１ｆの線幅Ｌｗを、第２接続配線Ｗ２ｆの幅Ｌｗよりも大きくすることで抵抗値を小さくすることができる。
　なお、図９（ｂ）のように、第２接続配線Ｗ２ｆを、第１層間絶縁膜１８上の第２配線層に形成してもよい。こうすれば、第１接続配線Ｗ１ｆと第３配線層とのカップリング容量を、第２接続配線Ｗ２ｆと第３配線層とのカップリング容量に比べて小さくすることができる。
　また、図９（ｃ）のように、第１接続配線Ｗ１ｆと第２接続配線Ｗ２ｆとの線幅を等しくし、第１接続配線Ｗ１ｆを、ゲート絶縁膜１６上の第１配線層に形成される下側配線と、第１層間絶縁膜１８上の第２配線層に形成される上側配線との積層配線とすることで抵抗値を小さくしてもよい。この積層配線は、第１層間絶縁膜１８に形成されたコンタクトホールを介して、下層配線と上層配線が電気的に接続される。なお、絶縁膜を介さない積層配線（上側配線および下側配線）としてもよい。
　〔実施形態１の変形例〕
　図１０は実施形態１の表示装置の変形例を示す平面図である。図１０では、行方向に関して、第１グループＵｆ、中間グループＵｄ、第２グループＵｃの順に表示領域端ＤＴから離れており、第２グループＵｃの第１データ信号線Ｄ１ｃ、中間グループＵｄの第１データ信号線Ｄ１ｄ、第１グループＵｆの第１データ信号線Ｄ１ｆの順に抵抗値が小さくなる。例えば、第１データ信号線Ｄ１ｃ、第１データ信号線Ｄ１ｄ、第１データ信号線Ｄ１ｆの順に線幅が大きい。
　また、第２グループＵｃに対応する第１接続配線Ｗ１ｃ、中間グループＵｄに対応する第１接続配線Ｗ１ｄ、第１グループＵｆに対応する第２接続配線Ｗ１ｆの順に抵抗値が小さくなる。例えば、第１接続配線Ｗ１ｃ、第１接続配線Ｗ１ｄ、第１接続配線Ｗ１ｆの順に線幅が大きい。
　また、第１グループＵｆ、中間グループＵｄ、第２グループＵｃのそれぞれについて、第１データ信号線Ｄ１ｆ、Ｄ１ｄ、Ｄ１ｃの抵抗値は、それぞれ対応する第２データ信号線Ｄ２ｆ、Ｄ２ｄ、Ｄ２ｃの抵抗値よりも小さい。例えば、それぞれの第１データ信号線Ｄ１は、それぞれ対応する第２データ信号線Ｄ２よりも線幅が大きい。
　また、第１グループＵｆ、中間グループＵｄ、第２グループＵｃのそれぞれについて、第１接続配線Ｗ１ｆ、Ｗ１ｄ、Ｗ１ｃの抵抗値は、それぞれ対応する第２接続配線Ｗ２ｆ、Ｗ２ｄ、Ｗ２ｃの抵抗値よりも小さい。例えば、それぞれの第１接続配線Ｗ１は、それぞれ対応する第２接続配線Ｗ２よりも線幅が大きい。
　さらに、この変形例は、上記した実施形態２、実施形態３、変形例にも適用可能である。
つまり、表示領域端ＤＴに近いほど、第１データ信号線と第１接続配線の合計の抵抗値が小さくなるように構成されていればよい。
　〔作用および効果〕
　図１１は、表示領域の端部（第１グループＵｆ含む）と中央部（第２グループＵｃ含む）の色ムラの発生原理を説明するグラフであり、図１２は、表示部の中央部と端部の色ムラ抑制原理を説明するグラフである。
　例えば、第１グループＵｆおよび第２グループＵｃ間で、第１データ信号線の線幅および第１接続配線の線幅を等しくした場合、第１グループＵｆの方が、額縁領域ＮＡの第１接続配線が長くなるため、第１データ信号線および第１接続配線の合計の抵抗値が大きく、データ信号のＡＣ波形が鈍り易くなる。よって、図１１（ａ）～（ｃ）のように、色ごとに第１グループＵｆの輝度を第２グループＵｃに揃える補正を行った場合、第１グループＵｆにおける赤のデータ信号および青のデータ信号の補正幅が大きくなる。
　このため、補正後に白表示を行うと、第１データ信号線のデータ信号がＤＣ波形になることに起因して、第１グループＵｆでホワイトバランスが崩れ（例えば、赤色光および青色光が高輝度側にずれ）、第２グループＵｃよりも濃い色付き（例えば、紫がかる）が視認されうる。
　図１０の構成では、第２グループＵｃの第１データ信号線Ｄ１ｃ、中間グループＵｄの第１データ信号線Ｄ１ｄ、第１グループＵｆの第１データ信号線Ｄ１ｆの順に抵抗値が小さくなり、第２グループＵｃに対応する第１接続配線Ｗ１ｃ、中間グループＵｄに対応する第１接続配線Ｗ１ｄ、第１グループＵｆに対応する第２接続配線Ｗ１ｆの順に抵抗値が小さくなるため、図１２（ａ）～（ｃ）のように、色ごとに第１グループＵｆの輝度を第２グループＵｃに揃える補正を行った場合、第１グループＵｆにおける赤のデータ信号および青のデータ信号の補正幅が小さくなる。これにより、第１グループＵｆの色付きが抑制され、第２グループＵｃとの色付きの差がほぼ視認されなくなる。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔態様１〕
　表示領域と、表示領域を囲むように設けられた額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、
　列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、
　前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、
　前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、
　前記複数の画素回路は、第１色に発光する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色に発光する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色に発光する第３画素回路、および、前記第３画素回路に隣接し、前記第３色を発光する第４画素回路からなるグループを複数含み、
　各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、前記第１データ信号線が前記額縁領域に設けられる第１接続配線に接続し、前記第２データ信号線が前記額縁領域に設けられる第２接続配線に接続し、
　前記複数のグループに含まれる第１グループに対応する、前記第１データ信号線、前記第１接続配線、前記第２データ信号線、前記第２接続配線について、前記第１データ信号線および前記第１接続配線の合計の抵抗値が、前記第２データ信号線および前記第２接続配線の合計の抵抗値よりも小さい表示装置。
　〔態様２〕
　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、前記第１グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第１データ信号線よりも抵抗値が小さい、例えば態様１に記載の表示装置。
　〔態様３〕
　前記第１グループについて、前記第１データ信号線の抵抗値が、前記第２データ信号線の抵抗値よりも小さい、例えば態様２に記載の表示装置。
　〔態様４〕
　行方向に関して表示領域端に近いグループに対応する前記第１データ信号線ほど、抵抗値が小さい、例えば態様２に記載の表示装置。
　〔態様５〕
　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、前記第１グループに対応する前記第１接続配線は、前記第２グループに対応する前記第１接続配線よりも抵抗値が小さい、例えば態様１に記載の表示装置。
　〔態様６〕
　行方向に関して表示領域端に近いグループに対応する前記第１接続配線ほど、抵抗値が小さい、例えば態様５に記載の表示装置。
　〔態様７〕
　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、
　前記第１グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第１データ信号線と抵抗値が等しく、
　前記第２グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第２データ信号線よりも抵抗値が小さい、例えば態様１に記載の表示装置。
　〔態様８〕
　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、
　前記第１グループに対応する前記第１接続配線は、前記第２グループに対応する前記第１接続配線と抵抗値が等しく、
　前記第２グループに対応する前記第１接続配線は、前記第２グループに対応する前記第２接続配線よりも抵抗値が小さい、例えば態様１に記載の表示装置。
　〔態様９〕
　前記第１グループは、行方向に関して前記表示領域の端部に位置する、例えば態様１～８のいずれか１つに記載の表示装置。
　〔態様１０〕
　前記第１グループについて、前記第１データ信号線は前記第２データ信号線よりも幅が大きい、例えば態様１～８のいずれか１つに記載の表示装置。
　〔態様１１〕
　前記第１グループについて、前記第１接続配線は前記第２接続配線よりも幅が大きい、例えば態様１～１０のいずれか１つに記載の表示装置。
　〔態様１２〕
　基板上に、第１配線層、第１層間絶縁膜、第２配線層、第２層間絶縁膜、第３配線層、平坦化膜、がこの順に設けられ、
　各グループについて、前記第２データ信号線は前記第３配線層に含まれ、前記第１接続配線は、前記第１配線層あるいは前記第２配線層に含まれ、前記第２接続配線は、前記第１配線層あるいは前記第２配線層に含まれる、例えば態様１～１１のいずれか１つに記載の表示装置。
　〔態様１３〕
　各グループについて、前記第１データ信号線は前記第３配線層に含まれる、例えば態様１２に記載の表示装置。
　〔態様１４〕
　各グループについて、前記第１接続配線は前記第１配線層に含まれ、前記第２接続配線は前記第２配線層に含まれる、例えば態様１２に記載の表示装置。
　〔態様１５〕
　前記第１グループについて、前記第１接続配線は、前記第１配線層に含まれる配線と前記第２配線層に含まれる配線とからなる積層配線である、例えば態様１２に記載の表示装置。
　〔態様１６〕
　前記平坦化膜上に第４配線層が設けられ、
　前記第１グループについて、前記第１データ信号線は前記第４配線層に含まれる、例えば態様１２～１５のいずれか１つに記載の表示装置。
　〔態様１７〕
　前記第１グループについて、前記第４配線層に含まれる前記第１データ信号線は、前記第２データ信号線よりも幅が大きい、例えば態様１６に記載の表示装置。
　〔態様１８〕
　前記第１グループについて、前記第１データ信号線は、前記第３配線層に含まれる配線と前記第４配線層に含まれる配線とからなる積層配線である、例えば態様１７に記載の表示装置。
　〔態様１９〕
　前記第１色は赤色であり、前記第２色は青色であり、前記第３色は緑色である、例えば態様１～１８のいずれか１つに記載の表示装置。
　２　表示装置
　４　薄膜トランジスタ層
　５　発光素子層
　６　封止層
　１２　基板
　１６　ゲート絶縁膜
　１８　第１層間絶縁膜
　２０　第２層間絶縁膜
　２１　平坦化膜
　２２　第１電極
　２３　エッジカバー膜
　２４　ＥＬ層
　２５　第２電極
　Ｘ　発光素子
　Ｒ１　第１画素回路
　Ｂ２　第２画素回路
　Ｇ３　第３画素回路
　Ｇ４　第４画素回路
　Ｕｆ　第１グループ
　Ｕｃ　第２グループ
　ＺＦ　平坦化膜
　ＰＳ　半導体層
　ＧＥ　ゲート電極
　Ｇｎ　第１走査信号線
　Ｇｎ＋１　第２走査信号線
　Ｄ１ｃ・Ｄ１ｆ　第１データ信号線
　Ｄ２ｃ・Ｄ２ｆ　第２データ信号線

Claims (19)

  1. 　表示領域と、表示領域を囲むように設けられた額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、
    　列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、
    　前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、
    　前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、
    　前記複数の画素回路は、第１色に発光する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色に発光する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色に発光する第３画素回路、および、前記第３画素回路に隣接し、前記第３色を発光する第４画素回路からなるグループを複数含み、
    　各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、前記第１データ信号線が前記額縁領域に設けられる第１接続配線に接続し、前記第２データ信号線が前記額縁領域に設けられる第２接続配線に接続し、
    　前記複数のグループに含まれる第１グループに対応する、前記第１データ信号線、前記第１接続配線、前記第２データ信号線、前記第２接続配線について、前記第１データ信号線および前記第１接続配線の合計の抵抗値が、前記第２データ信号線および前記第２接続配線の合計の抵抗値よりも小さい表示装置。
  2. 　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、前記第１グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第１データ信号線よりも抵抗値が小さい請求項１に記載の表示装置。
  3. 　前記第１グループについて、前記第１データ信号線の抵抗値が、前記第２データ信号線の抵抗値よりも小さい請求項２に記載の表示装置。
  4. 　行方向に関して表示領域端に近いグループに対応する前記第１データ信号線ほど、抵抗値が小さい請求項２に記載の表示装置。
  5. 　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、前記第１グループに対応する前記第１接続配線は、前記第２グループに対応する前記第１接続配線よりも抵抗値が小さい請求項１に記載の表示装置。
  6. 　行方向に関して表示領域端に近いグループに対応する前記第１接続配線ほど、抵抗値が小さい請求項５に記載の表示装置。
  7. 　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、
    　前記第１グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第１データ信号線と抵抗値が等しく、
    　前記第２グループに対応する前記第１データ信号線は、前記第２グループに対応する前記第２データ信号線よりも抵抗値が小さい請求項１に記載の表示装置。
  8. 　前記複数のグループには、行方向に関して前記第１グループよりも表示領域端から離れた第２グループが含まれ、
    　前記第１グループに対応する前記第１接続配線は、前記第２グループに対応する前記第１接続配線と抵抗値が等しく、
    　前記第２グループに対応する前記第１接続配線は、前記第２グループに対応する前記第２接続配線よりも抵抗値が小さい請求項１に記載の表示装置。
  9. 　前記第１グループは、行方向に関して前記表示領域の端部に位置する請求項１～８のいずれか１つに記載の表示装置。
  10. 　前記第１グループについて、前記第１データ信号線は前記第２データ信号線よりも幅が大きい請求項１～８のいずれか１つに記載の表示装置。
  11. 　前記第１グループについて、前記第１接続配線は前記第２接続配線よりも幅が大きい請求項１～１０のいずれか１つに記載の表示装置。
  12. 　基板上に、第１配線層、第１層間絶縁膜、第２配線層、第２層間絶縁膜、第３配線層、平坦化膜、がこの順に設けられ、
    　各グループについて、前記第２データ信号線は前記第３配線層に含まれ、前記第１接続配線は、前記第１配線層あるいは前記第２配線層に含まれ、前記第２接続配線は、前記第１配線層あるいは前記第２配線層に含まれる請求項１～１１のいずれか１つに記載の表示装置。
  13. 　各グループについて、前記第１データ信号線は前記第３配線層に含まれる請求項１２に記載の表示装置。
  14. 　各グループについて、前記第１接続配線は前記第１配線層に含まれ、前記第２接続配線は前記第２配線層に含まれる請求項１２に記載の表示装置。
  15. 　前記第１グループについて、前記第１接続配線は、前記第１配線層に含まれる配線と前記第２配線層に含まれる配線とからなる積層配線である請求項１２に記載の表示装置。
  16. 　前記平坦化膜上に第４配線層が設けられ、
    　前記第１グループについて、前記第１データ信号線は前記第４配線層に含まれる請求項１２～１５のいずれか１つに記載の表示装置。
  17. 　前記第１グループについて、前記第４配線層に含まれる前記第１データ信号線は、前記第２データ信号線よりも幅が大きい請求項１６に記載の表示装置。
  18. 　前記第１グループについて、前記第１データ信号線は、前記第３配線層に含まれる配線と前記第４配線層に含まれる配線とからなる積層配線である請求項１７に記載の表示装置。
  19. 　前記第１色は赤色であり、前記第２色は青色であり、前記第３色は緑色である請求項１～１８のいずれか１つに記載の表示装置。
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