JP2018195824A - 半導体装置 - Google Patents

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Abstract

【課題】長期間データを保持することができる半導体装置を提供する。【解決手段】第１のメモリセルと、第２のメモリセルと、を有する。第１のメモリセルは、第１のトランジスタを有し、第２のメモリセルは、第２のトランジスタを有する。第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも大きい。第１のトランジスタは、第１の金属酸化物を有し、第２のトランジスタは、第２の金属酸化物を有する。第１の金属酸化物および第２の金属酸化物は、チャネル形成領域を有する。また、第１の金属酸化物および第２の金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、第２の金属酸化物における、Ｉｎに対する元素Ｍの原子数比は、第１の金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きい。【選択図】図１

Description

本発明の一態様は、半導体装置に関する。または、本発明の一態様は、半導体装置の作製方法、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、集積回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、集積回路、撮像装置および電子機器等は、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ等に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩ、ＣＰＵ、メモリ等の半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の１つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として金属酸化物が注目されている。
また、金属酸化物を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵ等が開示されている（特許文献１参照。）。
また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる金属酸化物を積層させる技術が開示されている（特許文献２および特許文献３参照）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタ等を高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
本発明の一態様は、長期間データを保持することができる半導体装置を提供することを課題の１つとする。本発明の一態様は、低消費電力の半導体装置を提供することを課題の１つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の１つとする。本発明の一態様は、レイアウトの自由度を高めた半導体装置を提供することを課題の１つとする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の１つとする。本発明の一態様は、動作の制御を簡易に行うことができる半導体装置を提供することを課題の１つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の１つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のメモリセルと、第２のメモリセルと、を有する半導体装置であって、第１のメモリセルは、第１のトランジスタを有し、第２のメモリセルは、第２のトランジスタを有し、第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも大きく、第１のトランジスタは、第１の金属酸化物を有し、第２のトランジスタは、第２の金属酸化物を有し、第１の金属酸化物および第２の金属酸化物は、チャネル形成領域を有し、第１の金属酸化物および第２の金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、第２の金属酸化物における、Ｉｎに対する元素Ｍの原子数比は、第１の金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きい半導体装置である。
また、上記態様において、第２の金属酸化物の電子親和力は、第１の金属酸化物の電子親和力より小さくてもよい。
また、本発明の一態様は、第１のメモリセルと、第２のメモリセルと、を有する半導体装置であって、第１のメモリセルは、第１のトランジスタを有し、第２のメモリセルは、第２のトランジスタを有し、第１のトランジスタは、第１および第２の絶縁体と、第１および第２の半導体と、第１の導電体と、を有し、第２のトランジスタは、第１の絶縁体と、第３の絶縁体と、第３乃至第５の半導体と、第２の導電体と、を有し、第１の半導体は、第１の絶縁体の上に設けられ、第１の半導体は、第１のソース領域と、第１のドレイン領域と、第１のソース領域および第１のドレイン領域に挟まれた第１のチャネル形成領域と、を有し、第２の半導体は、第１のチャネル形成領域と重なる領域を有するように設けられ、第２の絶縁体は、第２の半導体の上に設けられ、第１の導電体は、第２の絶縁体の上に設けられ、第３の半導体および第４の半導体は、第１の絶縁体の上に設けられ、第３の半導体は、第２のソース領域を有し、第４の半導体は、第２のドレイン領域を有し、第５の半導体は、第２のソース領域と第２のドレイン領域に挟まれた領域である第２のチャネル形成領域を有するように設けられ、第３の絶縁体は、第５の半導体の上に設けられ、第２の導電体は、第３の絶縁体の上に設けられる半導体装置である。
また、上記態様において、第１の半導体と、第３の半導体と、第４の半導体と、は同じ組成を有し、第２の半導体と、第５の半導体と、は同じ組成を有してもよい。
また、上記態様において、第５の半導体の電子親和力は、第１の半導体の電子親和力より小さくてもよい。
また、上記態様において、第１乃至第５の半導体は、金属酸化物を含んでいてもよい。
また、上記態様において、金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含んでいてもよい。
また、上記態様において、第５の半導体における、Ｉｎに対する元素Ｍの原子数比が、第１の半導体における、Ｉｎに対する元素Ｍの原子数比より大きくてもよい。
また、上記態様において、第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも大きくてもよい。
また、上記態様において、第１のトランジスタは、第３の導電体を有し、第３の導電体は、第１のチャネル形成領域と重なる領域を有するように、第１の導電体の下側に設けられてもよい。
また、上記態様において、記憶装置を有し、記憶装置には、第１のメモリセルがマトリクス状に配列されていてもよい。
また、上記態様において、第１のインターフェースを有し、第１のインターフェースは、第２のメモリセルを有し、第１のインターフェースは、記憶装置と電気的に接続されていてもよい。
また、上記態様において、第２のメモリセルは、補助記憶装置内に設けられていてもよい。
本発明の一態様により、長期間データを保持することができる半導体装置を提供することができる。本発明の一態様により、低消費電力の半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。本発明の一態様により、レイアウトの自由度を高めた半導体装置を提供することができる。本発明の一態様により、信頼性の高い半導体装置を提供することができる。本発明の一態様により、動作の制御を簡易に行うことができる半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 金属酸化物の原子数比の範囲を説明する図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 トランジスタの作製方法例を示す断面図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 記憶装置の構成例を示すブロック図。 メモリセルアレイの構成例を示すブロック図、およびメモリセルの構成例を示す回路図。 演算装置の構成例を示すブロック図。 演算装置の構成例を示す回路図。 半導体ウエハの上面図。 電子部品の作製方法例を説明するフローチャートおよび斜視模式図。 電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。例えば、実際の製造工程において、エッチング等の処理により層やレジストマスク等が意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」とも呼ぶ。）や斜視図等において、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線等の記載を省略する場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」等と適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路等）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路等）、電位レベル変換回路（電源回路（昇圧回路、降圧回路等）、信号の電位レベルを変えるレベルシフタ回路等）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量等を大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路等）、信号生成回路、記憶回路、制御回路等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、１つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、１つのトランジスタのチャネル長は、１つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、１つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、１つのトランジスタのチャネル幅は、１つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値、または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」とも呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」とも呼ぶ。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書等では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅等は、断面ＴＥＭ像等を解析すること等によって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下すること等が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属等があり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素等がある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素、酸素等がある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」とも呼ぶ。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳとも呼ぶ）等に分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
＜半導体装置の構成例＞
以下では、本発明の一態様の半導体装置１０の一例について説明する。なお、半導体装置１０として、マイクロプロセッサ等の集積回路とすることができる。
図１は、半導体装置１０の構成例を示すブロック図である。半導体装置１０は、記憶装置１１、装置群１２、および伝送路１３を有する。記憶装置１１は、半導体装置１０が処理を行うプログラム等を記憶する機能を有する。つまり、記憶装置１１は、主記憶装置としての機能を有する。
記憶装置１１が有するトランジスタは、半導体層に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ）とすることができる。ＯＳトランジスタは、半導体層にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ）等と比較して、オフ電流が極めて小さいという特性を有する。これにより、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制することができる。なお、記憶装置１１が有するトランジスタを、Ｓｉトランジスタとしてもよい。この場合、記憶装置１１の動作速度を早くすることができる。
装置群１２は、様々な装置等を有することができる。例えば、図１に示すように、演算装置２１、補助記憶装置２２、電源制御装置２３、およびクロック信号生成装置２４を有することができる。なお、装置群１２が、図１に示した装置以外の装置を有してもよい。
伝送路１３は、情報を伝達する機能を有する。記憶装置１１、演算装置２１、補助記憶装置２２、電源制御装置２３、クロック信号生成装置２４間の情報の送受信は、伝送路１３を介して行うことができる。
演算装置２１は、記憶装置１１に記憶された情報を用いて演算を行う機能を有する。記憶装置１１に記憶されたプログラムは、演算装置２１によって実行される。演算装置２１は、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを有する構成とすることができる。
補助記憶装置２２は、データを記憶装置１１よりも長期間保持する機能を有する。補助記憶装置２２は、電源を供給しなくてもデータを保持し続ける、不揮発性メモリである。補助記憶装置２２として、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）等を用いることができる。または、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等の不揮発性の記憶素子を用いた記憶装置とすることができる。または、ＯＳトランジスタを用いた記憶装置とすることができる。
電源制御装置２３は、記憶装置１１への電源供給、および装置群１２が有する各種装置への電源供給を制御する機能を有する。電源制御装置２３は、動作の必要がない装置への電源供給を遮断することにより、半導体装置１０の消費電力を低減することができる。
クロック信号生成装置２４は、クロック信号を生成する機能を有する。生成したクロック信号は、記憶装置１１に供給することができ、また装置群１２が有する各種装置へ供給することができる。記憶装置１１、および装置群１２が有する各種装置は、供給されたクロック信号に応じて動作することができる。
装置群１２が有する各種装置は、記憶部２０を有する。図１では、演算装置２１、補助記憶装置２２、電源制御装置２３、およびクロック信号生成装置２４が記憶部２０を有する構成を示しているが、図示しない他の装置が記憶部２０を有してもよい。記憶部２０は、冗長ビットの割り当て、チップに合わせた抵抗値等、装置群１２が有する各種装置に対して出荷前に行う設定に関する情報を有するデータを保持する機能を有する。また、記憶部２０は、タイミングの設定、動作モードの設定等、出荷後に行うが、ユーザ等が変更する頻度が低い設定に関する情報を有するデータを保持する機能を有する。また、記憶部２０は、当該記憶部２０が設けられた装置が動作するために必要となるプログラムを保持する機能を有する。詳細は後述するが、記憶部２０が有するトランジスタは、ＯＳトランジスタとすることができる。
記憶部２０が設けられた装置の占有面積増加を抑制するため、記憶部２０の容量は小さいことが好ましい。具体的には、記憶装置１１より容量が小さいことが好ましい。一方、記憶部２０には、更新の頻度が低い、あるいは更新されないデータが保持されるため、データの保持期間が長いことが好ましい。具体的には、記憶装置１１より保持期間が長いことが好ましく、補助記憶装置２２と同等以上の保持期間であることがより好ましい。例えば、記憶部２０に電源が供給されない場合であっても、１月以上データを保持し続ける機能を有することが好ましく、１年以上データを保持し続ける機能を有することがより好ましく、５年以上データを保持し続ける機能を有することがさらに好ましく、１０年以上データを保持し続ける機能を有することがさらに好ましい。
記憶装置１１は、記憶部２０より容量が大きい。このため、記憶装置１１が有するメモリセルの１個あたりの占有面積は、記憶部２０が有するメモリセルの１個当たりの占有面積より小さいことが好ましい。また、記憶装置１１は、記憶部２０よりアクセス頻度、および保持されたデータの更新頻度が高い。したがって、記憶装置１１へのデータの書き込み速度、および記憶装置１１からのデータの読み出し速度は、記憶部２０へのデータの書き込み速度、および記憶部２０からのデータの読み出し速度より速いことが好ましい。一方、前述のように、記憶部２０におけるデータの保持期間は、記憶装置１１より長いことが好ましい。
以上より、記憶装置１１が有するメモリセルの構成と、記憶部２０が有するメモリセルの構成とは異なることが好ましい。例えば、記憶部２０が有するメモリセルに設けられたトランジスタのしきい値電圧が、記憶装置１１が有するメモリセルに設けられたトランジスタのしきい値電圧より高くなる構成とすることが好ましい。例えば、両メモリセルともＯＳトランジスタを有する構成とする場合、記憶装置１１が有するメモリセルに設けられたＯＳトランジスタの構成と、記憶部２０が有するメモリセルに設けられたＯＳトランジスタの構成と、を異ならせることが好ましい。この場合、工程数が大幅に増加することを抑制しつつ、記憶容量が大きく動作速度が速い記憶装置１１と、データの保持期間が長い記憶部２０とを作り分けることができる。両メモリセルが有するＯＳトランジスタの具体的な構成例については後述する。
図２は、図１に示す構成の半導体装置１０の変形例を示すブロック図である。図２は、演算装置２１が記憶部２５を有する点が、図１に示す構成の半導体装置１０と異なる。記憶部２５として、キャッシュメモリ、スクラッチパッドメモリ等とすることができる。記憶部２５の動作速度は、記憶部２０の動作速度より速いことが好ましい。したがって、記憶部２５は、Ｓｉトランジスタを有する構成とすることが好ましい。または、記憶部２５は、記憶部２０が有するＯＳトランジスタよりしきい値電圧が低いＯＳトランジスタ、例えば記憶装置１１が有するＯＳトランジスタと同程度のしきい値電圧のＯＳトランジスタを有する構成とすることが好ましい。
図３は、図１に示す構成の半導体装置１０の変形例を示すブロック図である。図３は、半導体装置１０が有する各種装置が、それぞれインターフェース３０を有する点が、図１に示す構成の半導体装置１０と異なる。インターフェース３０は、伝送路１３と電気的に接続されている。インターフェース３０は、各種装置と、伝送路１３と、の間で情報の送受信を行う機能を有する。インターフェース３０は、記憶部２０を有し、当該記憶部２０は、出荷前に行う設定に関する情報、および出荷後に行うが、ユーザ等が変更する頻度が低い設定に関する情報を有するデータを保持する。なお、インターフェース３０は、記憶部２０を有さなくてもよい。
図４は、図１に示す構成の半導体装置１０の変形例を示すブロック図である。図４に示す構成の半導体装置１０は、演算装置２１、補助記憶装置２２、電源制御装置２３、およびクロック信号生成装置２４がそれぞれ複数の記憶部２０を有する点が、図１に示す構成の半導体装置１０と異なる。図４に示すように、複数の記憶部２０は、各種装置の中で分散して配置することができる。これにより、１つの装置が有する記憶部２０の容量が同じであるとすると、１つの装置が１つの記憶部２０を有する場合より、配線の引き回し等のレイアウトの自由度を高めることができる。
なお、特に図４に示す構成の半導体装置１０において、記憶部２０は、例えば装置群１２が有する各種装置に設けられたレジスタに設けることができる。レジスタは、素子等が設けられていないスペースを多く有するので、当該スペースに記憶部２０を設けることにより、記憶部２０の容量を増加させた場合であっても、装置群１２の占有面積が増加することを抑制することができる。
図１乃至図４に示す半導体装置１０の構成は、適宜組み合わせることができる。例えば、図４に示す構成の半導体装置１０に設けられた演算装置２１が、図２に示す記憶部２５を有してもよい。
＜トランジスタの構成例＞
以下では、記憶装置１１が有するトランジスタ、および記憶部２０が有するトランジスタの構成例について説明する。
図５（Ａ）、（Ｂ１）、（Ｂ２）は、記憶装置１１が有するトランジスタ１００、および記憶部２０が有するトランジスタ２００の断面図であり、図６はトランジスタ１００およびトランジスタ２００の上面図である。ここで、図５（Ａ）は、図６においてＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１００のチャネル長方向の断面図である。また、図５（Ｂ１）は、図６においてＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１００のチャネル幅方向の断面図である。また、図５（Ｂ２）は、図６においてＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図である。図６の上面図では、図の明瞭化のために一部の要素を省いて図示している。
なお、一部の記憶部２０が、トランジスタ１００を有する構成としてもよい。また、前述のように、記憶装置１１が、Ｓｉトランジスタを有する構成としてもよい。また、図２に示す記憶部２５が、トランジスタ１００を有する構成としてもよい。
基板（図示せず）の上に形成されたトランジスタ１００およびトランジスタ２００は、異なる構成を有する。例えば、トランジスタ２００は、トランジスタ１００と比較してしきい値電圧が大きくなる構成とする。
以下、トランジスタ１００とトランジスタ２００の構成についてそれぞれ図５および図６を用いて説明する。
［トランジスタ１００］
図５（Ａ）、（Ｂ１）に示すように、トランジスタ１００は、基板（図示せず）の上に配置された絶縁体４０と、絶縁体４０の上に配置された絶縁体４１と、絶縁体４１の上に配置された絶縁体４２と、絶縁体４２に埋め込まれるように絶縁体４１上に配置された導電体１０１と、絶縁体４２の上および導電体１０１の上に配置された絶縁体４３と、絶縁体４３の上に配置された絶縁体４４と、絶縁体４４の上に配置された絶縁体４５と、絶縁体４５の上に配置された金属酸化物１０２ａと、金属酸化物１０２ａの上に配置された金属酸化物１０２ｂと、金属酸化物１０２ｂの上に配置された導電体１０４ａおよび導電体１０４ｂと、金属酸化物１０２ｂの上、導電体１０４ａの上、および導電体１０４ｂの上に配置された金属酸化物１０２ｃと、金属酸化物１０２ｃの上に配置された絶縁体１０５と、絶縁体１０５の上に配置された導電体１０６と、導電体１０６の上、および絶縁体１０５の上に配置された絶縁体１０７と、を有する。
以下において、金属酸化物１０２ａ、金属酸化物１０２ｂ、および金属酸化物１０２ｃをまとめて金属酸化物１０２と呼ぶ場合がある。なお、トランジスタ１００では、金属酸化物１０２ａ、金属酸化物１０２ｂ、および金属酸化物１０２ｃを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物１０２ｂと金属酸化物１０２ｃのみを設ける構成にしてもよい。
導電体１０１は、金属酸化物１０２および導電体１０６と重なる領域を有するように配置されることが好ましい。導電体１０１は、絶縁体４２の開口の内壁、および絶縁体４１に接して導電体１０１ａが形成され、さらに内側に導電体１０１ｂが形成されている。ここで、導電体１０１ａおよび導電体１０１ｂの上面の高さと、絶縁体４２の上面の高さは同程度にできる。なお、トランジスタ１００では、導電体１０１ａおよび導電体１０１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体１０１ｂのみを設ける構成にしてもよい。
導電体１０６は、トップゲートとして機能でき、導電体１０１は、バックゲートとして機能できる。バックゲートの電位を変化させることで、トランジスタ１００のしきい値電圧を変化させることができる。例えば、バックゲートに負電位を印加することにより、トランジスタ１００のしきい値電圧を大きくし、オフ電流（トランジスタが非導通状態である場合の電流）を小さくすることができる。一方、バックゲートに正電位を印加することにより、トランジスタ１００のしきい値電圧を小さくして、オン電流（トランジスタが導通状態である場合の電流）を大きくすることができる。以上より、トランジスタ１００が有する導電体１０１に印加する電位を可変とすることで、トランジスタ１００のオン電流を大きくし、オフ電流を小さくすることができる。
なお、導電体１０１に印加する電位を、例えば正電位または負電位に固定してもよい。また、導電体１０１と導電体１０６を電気的に接続してもよい。これらの場合、導電体１０１に印加される電位の制御を簡易に行うことができる。
ここで、導電体１０１ａは、水または水素等の不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウム等を用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１より下層から水素、水等の不純物が導電体１０１を通じて上層に拡散するのを抑制することができる。なお、導電体１０１ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物、または酸素（例えば、酸素原子、酸素分子等）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体１０１ａが酸素の透過を抑制する機能を持つことにより、導電体１０１ｂが酸化して導電率が低下することを防ぐことができる。
また、導電体１０１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１０１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体４１および絶縁体４２は、下層から水または水素等の不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４１および絶縁体４２は、水または水素等の不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４１として酸化アルミニウム等を用い、絶縁体４２として窒化シリコン等を用いることが好ましい。これにより、水素、水等の不純物が絶縁体４１および絶縁体４２より上層に拡散するのを抑制することができる。なお、絶縁体４１および絶縁体４２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４１および絶縁体４２は、酸素（例えば、酸素原子または酸素分子等）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４５等に含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体４４は、水、または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウム等を用いることが好ましい。これにより、絶縁体４４より下層から水素、水等の不純物が絶縁体４４より上層に拡散するのを抑制することができる。さらに、絶縁体４５等に含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体４５中の水、水素、または窒素酸化物等の不純物濃度が低減されていることが好ましい。例えば、絶縁体４５の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４５の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４５は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体１０５は、第１のゲート絶縁膜として機能でき、絶縁体４３、絶縁体４４、および絶縁体４５は、第２のゲート絶縁膜として機能できる。なお、トランジスタ１００では、絶縁体４３、絶縁体４４、および絶縁体４５を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体４３、絶縁体４４、および絶縁体４５のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
金属酸化物１０２は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体とも呼ぶ場合がある）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法等を用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズ等が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズ等とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。
ここで、金属酸化物１０２ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物１０２ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物１０２ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物１０２ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物１０２ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物１０２ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。なお、金属酸化物１０２ｃは、金属酸化物１０２ａに用いることができる金属酸化物を用いることができる。
以上のような金属酸化物を金属酸化物１０２ａおよび金属酸化物１０２ｃとして用いて、金属酸化物１０２ａおよび金属酸化物１０２ｃの伝導帯下端のエネルギーが、金属酸化物１０２ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物１０２ａおよび金属酸化物１０２ｃの電子親和力が、金属酸化物１０２ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、金属酸化物１０２ａ、金属酸化物１０２ｂ、および金属酸化物１０２ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するとも呼ぶことができる。このようにするためには、金属酸化物１０２ａと金属酸化物１０２ｂとの界面、および金属酸化物１０２ｂと金属酸化物１０２ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物１０２ａと金属酸化物１０２ｂ、金属酸化物１０２ｂと金属酸化物１０２ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物１０２ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物１０２ａおよび金属酸化物１０２ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いるとよい。
このとき、キャリアの主たる経路は金属酸化物１０２ｂに形成されるナローギャップ部分となる。金属酸化物１０２ａと金属酸化物１０２ｂとの界面、および金属酸化物１０２ｂと金属酸化物１０２ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
導電体１０４ａは、トランジスタ１００のソース電極としての機能を有する。導電体１０４ｂは、トランジスタ１００のドレイン電極としての機能を有する。導電体１０４ａと導電体１０４ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン等の金属、またはこれを主成分とする合金を用いることができる。なお、導電体１０４ａおよび導電体１０４ｂは単層に限られず、２層構造、または３層以上積層した構造としてもよい。例えば、上記金属、またはこれを主成分とする合金の２層構造、または３層以上積層した構造とすることができる。
絶縁体１０５は、金属酸化物１０２ｃの上面に接して配置されることが好ましい。絶縁体１０５は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体１０５を金属酸化物１０２ｃの上面に接して設けることにより、金属酸化物１０２ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体４５と同様に、絶縁体１０５中の水または水素等の不純物濃度が低減されていることが好ましい。絶縁体１０５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
なお、金属酸化物１０２において、導電体１０４ａと重なる領域をソース領域、導電体１０４ｂと重なる領域をドレイン領域とする。また、ソース領域およびドレイン領域以外の領域で、導電体１０６と重なる領域をチャネル形成領域とする。つまり、チャネル形成領域は、ソース領域とドレイン領域に挟まれている。
絶縁体１０５は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体１０５の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
導電体１０６は、例えばタングステン等の金属を用いることができる。ここで、ゲート電極の機能を有する導電体１０６が、絶縁体１０５を介して、金属酸化物１０２ｂのチャネル形成領域近傍の上面およびチャネル幅方向の側面を覆うように設けられる。したがって、ゲート電極としての機能を有する導電体１０６の電界によって、金属酸化物１０２ｂのチャネル形成領域近傍の上面およびチャネル幅方向の側面を電気的に取り囲むことができる。導電体１０６の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。そのため、金属酸化物１０２ｂのチャネル形成領域近傍の上面およびチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、オン電流を大きくすることができる。また、金属酸化物１０２ｂのチャネル形成領域近傍の上面およびチャネル幅方向の側面が、導電体１０６の電界によって取り囲まれていることから、オフ電流を小さくすることができる。
絶縁体１０７は、導電体１０６を覆って設けられる。絶縁体１０７は、導電体１０６の酸化を抑制する、バリア膜としての機能を有する。絶縁体１０７として、酸化アルミニウム等を用いることができる。
絶縁体４５の上、導電体１０４ａの上、導電体１０４ｂの上、および絶縁体１０７の上には、絶縁体４６を設けることが好ましい。絶縁体４６は、絶縁体４５等と同様に、膜中の水または水素等の不純物濃度が低減されていることが好ましい。絶縁体４６は、層間絶縁膜としての機能を有し、上面が平坦化されている。また、導電体１０６を覆うように絶縁体１０７が設けられることで、絶縁体４６から不純物が導電体１０６に混入することを抑制することができる。絶縁体４６として、酸化アルミニウム等を用いることができる。
絶縁体４６の上には、絶縁体４７を設けることが好ましい。絶縁体４７は、酸素、水素、水等の透過を抑制する、バリア膜としての機能を有する。絶縁体４７を設けることで、トランジスタ１００が設けられた層より上の層から不純物がトランジスタ１００に混入することを抑制することができる。絶縁体４７として、酸化アルミニウム等を用いることができる。
［トランジスタ２００］
次に、トランジスタ１００とは異なる電気特性を有するトランジスタ２００について説明する。トランジスタ２００は、上記のトランジスタ１００と並行して作製することができるトランジスタであり、トランジスタ１００と同じ層に形成することが好ましい。トランジスタ１００と並行して作製することで、余計な工程を増やすことなく、トランジスタ２００を作製することができる。これにより、半導体装置１０の生産性を高めることができる。
図５（Ａ）、（Ｂ２）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体４０と、絶縁体４０の上に配置された絶縁体４１と、絶縁体４１の上に配置された絶縁体４２と、絶縁体４２に埋め込まれるように絶縁体４１の上に配置された導電体２０１と、絶縁体４２の上および導電体２０１の上に配置された絶縁体４３と、絶縁体４３の上に配置された絶縁体４４と、絶縁体４４の上に配置された絶縁体４５と、絶縁体４５の上に配置された金属酸化物２０２ａ＿１および金属酸化物２０２ａ＿２と、金属酸化物２０２ａ＿１の上に配置された金属酸化物２０２ｂ＿１と、金属酸化物２０２ａ＿２の上に配置された金属酸化物２０２ｂ＿２と、金属酸化物２０２ｂ＿１の上に配置された導電体２０４ａと、金属酸化物２０２ｂ＿２の上に配置された導電体２０４ｂと、絶縁体４５の上、導電体２０４ａの上、および導電体２０４ｂの上に配置された金属酸化物２０２ｃと、金属酸化物２０２ｃの上に配置された絶縁体２０５と、絶縁体２０５の上に配置された導電体２０６と、導電体２０６の上、および絶縁体２０５の上に配置された絶縁体２０７と、を有する。
以下において、金属酸化物２０２ａ＿１、金属酸化物２０２ａ＿２、金属酸化物２０２ｂ＿１、金属酸化物２０２ｂ＿２、および金属酸化物２０２ｃをまとめて金属酸化物２０２と呼ぶ場合がある。なお、トランジスタ２００では、金属酸化物２０２ａ＿１と金属酸化物２０２ｂ＿１を積層し、金属酸化物２０２ａ＿２と金属酸化物２０２ｂ＿２を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物２０２ａ＿１および金属酸化物２０２ａ＿２を省略した構成、または金属酸化物２０２ｂ＿１および金属酸化物２０２ｂ＿２を省略した構成としてもよい。
ここで、トランジスタ２００を構成する導電体、絶縁体、および金属酸化物は、同じ層のトランジスタ１００を構成する導電体、絶縁体、および金属酸化物と、同じ工程で形成することができる。よって、導電体１０１ａは導電体２０１ａと、導電体１０１ｂは導電体２０１ｂと、金属酸化物１０２は金属酸化物２０２と、導電体１０４ａおよび導電体１０４ｂは導電体２０４ａおよび導電体２０４ｂと、絶縁体１０５は絶縁体２０５と、導電体１０６は導電体２０６と、絶縁体１０７は絶縁体２０７とそれぞれ対応している。そのため、これらのトランジスタ２００を構成する導電体、絶縁体、および金属酸化物は、トランジスタ１００と同様の材料を用いて形成することができ、トランジスタ１００の構成を参酌することができる。
金属酸化物２０２ａ＿１、金属酸化物２０２ｂ＿１、および導電体２０４ａと、金属酸化物２０２ａ＿２、金属酸化物２０２ｂ＿２、および導電体２０４ｂは、導電体２０１、金属酸化物２０２ｃ、絶縁体２０５、導電体２０６、および絶縁体２０７を挟んで対向して形成される。
導電体２０４ａは、トランジスタ２００のソース電極としての機能を有する。導電体２０４ｂは、トランジスタ２００のドレイン電極としての機能を有する。したがって、導電体２０４ａと重なる領域を有する金属酸化物２０２ａ＿１および金属酸化物２０２ｂ＿１は、トランジスタ２００のソース領域として機能する領域を有する。また、導電体２０４ｂと重なる領域を有する金属酸化物２０２ａ＿２および金属酸化物２０２ｂ＿２は、トランジスタ２００のドレイン領域として機能する領域を有する。
金属酸化物２０２ｃは、トランジスタに用いたとき、金属酸化物１０２ｂと異なる電気特性を有するものが好ましい。このため、例えば、金属酸化物２０２ｃと金属酸化物１０２ｂにおいて、金属酸化物の材料、金属酸化物に含まれる元素の含有比率、金属酸化物の膜厚、または、金属酸化物に形成されるチャネル形成領域の幅または長さ等のいずれかが異なることが好ましい。
例えば、金属酸化物２０２ｃおよび金属酸化物１０２ｂとしてＩｎ−Ｍ−Ｚｎ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ等）酸化物を用いる場合、金属酸化物２０２ｃに含まれる元素Ｍの原子数比を、金属酸化物１０２ｂに含まれる元素Ｍの原子数比より大きくすることができる。また、金属酸化物２０２ｃにおいて、Ｉｎに対する元素Ｍの原子数比を、金属酸化物１０２ｂにおける、Ｉｎに対する元素Ｍの原子数比より大きくすることができる。これにより、トランジスタ２００のしきい値電圧をトランジスタ１００のしきい値電圧より大きくし、オフ電流を低減することができる。
また、トランジスタ２００のチャネル形成領域として機能する金属酸化物２０２ｃは、トランジスタ１００の金属酸化物１０２ｃ等と同様に、酸素欠損が低減され、水素または水等の不純物が低減されていることが好ましい。これにより、トランジスタ２００のしきい値電圧を不純物が低減されていない場合より大きくし、オフ電流を低減することができる。
また、トランジスタ２００では、チャネル形成領域が金属酸化物２０２ｃに形成されるのに対して、トランジスタ１００では、チャネル形成領域が金属酸化物１０２ａ、金属酸化物１０２ｂ、および金属酸化物１０２ｃに形成される。このため、トランジスタ２００のチャネル形成領域における金属酸化物２０２の膜厚は、トランジスタ１００のチャネル形成領域における金属酸化物１０２の膜厚より薄くできる。よって、トランジスタ２００のしきい値電圧を、バックゲートに負電位を印加していないトランジスタ１００のしきい値電圧より大きくすることができる。
なお、トランジスタ２００のトップゲートとしての機能を有する導電体２０６と、トランジスタ２００のバックゲートとしての機能を有する導電体２０１と、には同電位を印加することが好ましい。例えば、導電体２０６と導電体２０１が電気的に接続されていることが好ましい。導電体２０６と導電体２０１に同電位が印加される構成とする場合、トランジスタ２００のトップゲートに正電位が印加されてトランジスタ２００がオン状態となっている場合には、トランジスタ２００のバックゲートにも正電位が印加され、トランジスタ２００のオン電流を高めることができる。なお、導電体２０６に印加する電位と導電体２０１に印加する電位を別個に制御してもよいし、導電体２０１に印加する電位を、例えば負電位または正電位に固定してもよい。
［トランジスタ１００の変形例およびトランジスタ２００の変形例］
図７（Ａ）、（Ｂ１）、（Ｂ２）は、記憶装置１１が有するトランジスタ１００、および記憶部２０が有するトランジスタ２００の断面図であり、図５（Ａ）、（Ｂ１）、（Ｂ２）の変形例である。図７（Ａ）は図５（Ａ）に対応し、図７（Ｂ１）は図５（Ｂ１）に対応し、図７（Ｂ２）は図５（Ｂ２）に対応する。
図７（Ａ）、（Ｂ１）、（Ｂ２）に示す構成は、トランジスタ２００が導電体２０１を有しない点で、図５（Ａ）、（Ｂ１）、（Ｂ２）に示す構成と異なる。トランジスタ２００を図７（Ａ）、（Ｂ１）、（Ｂ２）に示す構成とすることにより、トランジスタ２００の動作の制御を簡易化することができる。また、導電体２０１と電気的に接続される引き回し配線を省略することができるので、半導体装置１０のレイアウトの自由度を高めることができる。
図８（Ａ）、（Ｂ１）、（Ｂ２）は、記憶装置１１が有するトランジスタ１００、および記憶部２０が有するトランジスタ２００の断面図であり、図５（Ａ）、（Ｂ１）、（Ｂ２）の変形例である。図８（Ａ）は図５（Ａ）に対応し、図８（Ｂ１）は図５（Ｂ１）に対応し、図８（Ｂ２）は図５（Ｂ２）に対応する。
図５（Ａ）、（Ｂ１）、（Ｂ２）に示す構成のトランジスタ２００は、金属酸化物２０２ｃが金属酸化物２０２ｂ＿１の上面、および金属酸化物２０２ｂ＿２の上面と接していない。一方、図８（Ａ）、（Ｂ１）、（Ｂ２）に示す構成のトランジスタ２００は、金属酸化物２０２ｃが金属酸化物２０２ｂ＿１の上面、および金属酸化物２０２ｂ＿２の上面と接している。トランジスタ２００を図８（Ａ）、（Ｂ１）、（Ｂ２）に示す構成とすることにより、金属酸化物２０２ｃと、金属酸化物２０２ｂ＿１および金属酸化物２０２ｂ＿２と、の接触面積を増加させることができる。これにより、しきい値電圧等の、トランジスタ２００の電気特性のばらつきを低減し、またトランジスタ２００のサブスレッショルドスイング値（Ｓ値）を小さくすることができる。したがって、半導体装置１０の信頼性を高めることができる。
図９（Ａ）、（Ｂ１）、（Ｂ２）は、記憶装置１１が有するトランジスタ１００、および記憶部２０が有するトランジスタ２００の断面図であり、図５（Ａ）、（Ｂ１）、（Ｂ２）の変形例である。図９（Ａ）は図５（Ａ）に対応し、図９（Ｂ１）は図５（Ｂ１）に対応し、図９（Ｂ２）は図５（Ｂ２）に対応する。図９（Ａ）、（Ｂ１）に示す構成のトランジスタ１００は、基板（図示せず）の上に配置された絶縁体４０と、絶縁体４０の上に配置された絶縁体４１と、絶縁体４１の上に配置された絶縁体４２と、絶縁体４２に埋め込まれるように絶縁体４１上に配置された導電体１０１と、絶縁体４２の上および導電体１０１の上に配置された絶縁体４３と、絶縁体４３の上に配置された絶縁体４４と、絶縁体４４の上に配置された絶縁体４５と、絶縁体４５の上に配置された金属酸化物１０２ａと、金属酸化物１０２ａの上に配置された金属酸化物１０２ｂと、金属酸化物１０２ｂの上に配置された金属酸化物１０２ｃと、金属酸化物１０２ｃの上に配置された絶縁体１０５と、絶縁体１０５の上に配置された導電体１０６と、導電体１０６の上に配置された絶縁体１０８と、金属酸化物１０２ｂの上面に接し、かつ金属酸化物１０２ｃ、絶縁体１０５、導電体１０６、および絶縁体１０８の側面に接して配置された絶縁体１０９と、絶縁体４５、金属酸化物１０２ａ、金属酸化物１０２ｂ、絶縁体１０８、および絶縁体１０９に接して配置された絶縁体１０７と、を有する。ここで、絶縁体１０７は、金属酸化物１０２、絶縁体１０５、導電体１０６、絶縁体１０８、および絶縁体１０９を覆って設けられることが好ましい。
なお、トランジスタ１００は、金属酸化物１０２ｃを有しない構成としてもよい。この場合、絶縁体１０５は、金属酸化物１０２ｂと接するように設けられる。
絶縁体１０８は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体１０８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる。ここで、絶縁体１０８は、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウム等を用いることが好ましい。
絶縁体１０９の上面は、絶縁体１０８の上面に略一致するように設けられることが好ましい。絶縁体１０９は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体１０９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。
ここで、絶縁体１０９は、絶縁体１０８と同様に、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウム等を用いることが好ましい。これにより、絶縁体１０５中の酸素が外部に拡散することを防ぐことができる。また、絶縁体１０５の端部等から金属酸化物１０２に水素、水等の不純物が浸入するのを抑制することができる。
このように、絶縁体１０８および絶縁体１０９を設けることにより、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体１０６の上面と側面および絶縁体１０５の側面を覆うことができる。これにより、導電体１０６および絶縁体１０５を介して、水または水素等の不純物が金属酸化物１０２に混入することを抑制することができる。このように、絶縁体１０８は、ゲート電極の上面を保護するトップバリアとして機能し、絶縁体１０９は、ゲート電極の側面およびゲート絶縁膜の側面を保護するサイドバリアとして機能する。
トランジスタ１００は、導電体１０４ａおよび導電体１０４ｂを有しないが、金属酸化物１０２ｂと接するように絶縁体１０７を設けることにより、絶縁体１０７の成膜時に金属酸化物１０２を低抵抗化することができる。例えば、水素または窒素等の不純物元素を含む成膜ガスを用いて絶縁体１０７を成膜することにより、金属酸化物１０２の、絶縁体１０７と接する領域を中心に、水素または窒素等の不純物元素が添加される。不純物元素が添加された領域には酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。これにより、トランジスタ１００のソース領域およびドレイン領域が形成される。なお、不純物元素として、ホウ素、炭素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
なお、金属酸化物１０２において、例えば導電体１０６と重なる領域の少なくとも一部は低抵抗化されず、当該領域はトランジスタ１００のチャネル形成領域として機能する。図９（Ａ）に示す金属酸化物１０２において、ソース領域およびドレイン領域は、チャネル形成領域と異なるハッチングを付している。
以上より、トランジスタ１００のソース領域およびドレイン領域は、チャネル形成領域より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。ここで、トランジスタ１００のチャネル形成領域の水素または窒素の濃度としては、金属酸化物１０２ｂの絶縁体１０５と重なる領域の中央近傍の水素または窒素の濃度を測定すればよい。
トランジスタ１００が微細化され、チャネル長が１０ｎｍ以上３０ｎｍ以下程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。絶縁体１０８および絶縁体１０９を形成することにより、絶縁体１０５および導電体１０６に水素、水等の不純物が混入することを抑制し、かつ絶縁体１０５中の酸素が絶縁体４６等に拡散することを抑制することができるので、ゲート電位が０Ｖのときにソース領域とドレイン領域が電気的に導通することを抑制することができる。
また、ＡＬＤ法を用いて絶縁体１０９を成膜することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域との間の距離が広がって、抵抗が増大することを抑制することができる。
絶縁体１０９は、ＡＬＤ法を用いて絶縁体を成膜してから、異方性エッチングを行って、当該絶縁体のうち、金属酸化物１０２ｃ、絶縁体１０５、導電体１０６、および絶縁体１０８の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体１０９を容易に形成することができる。また、このとき、導電体１０６の上に、絶縁体１０８を設けておくことで、当該異方性エッチングで絶縁体１０８が一部除去されても、絶縁体１０９の絶縁体１０５および導電体１０６に接する部分を十分残存させることができる。
絶縁体１０７は、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体１０７として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いることが好ましい。このような絶縁体１０７を形成することで、絶縁体１０７を透過して酸素が浸入し、トランジスタ１００のソース領域およびドレイン領域の酸素欠損に酸素が供給され、キャリア密度が低下するのを抑制することができる。また、絶縁体１０７を透過して水または水素等の不純物が浸入し、トランジスタ１００のソース領域およびドレイン領域が過剰にチャネル形成領域側に拡張することを抑制することができる。なお、絶縁体１０７の上には、絶縁体４６を設けることが好ましい。
図９（Ａ）、（Ｂ２）に示す構成のトランジスタ２００は、基板（図示せず）の上に配置された絶縁体４０と、絶縁体４０の上に配置された絶縁体４１と、絶縁体４１の上に配置された絶縁体４２と、絶縁体４２に埋め込まれるように絶縁体４１の上に配置された導電体２０１と、絶縁体４２の上および導電体２０１の上に配置された絶縁体４３と、絶縁体４３の上に配置された絶縁体４４と、絶縁体４４の上に配置された絶縁体４５と、絶縁体４５の上に配置された金属酸化物２０２ａ＿１および金属酸化物２０２ａ＿２と、金属酸化物２０２ａ＿１の上に配置された金属酸化物２０２ｂ＿１と、金属酸化物２０２ａ＿２の上に配置された金属酸化物２０２ｂ＿２と、絶縁体４５の上、金属酸化物２０２ｂ＿１の上、および金属酸化物２０２ｂ＿２の上に配置された金属酸化物２０２ｃと、金属酸化物２０２ｃの上に配置された絶縁体２０５と、絶縁体２０５の上に配置された導電体２０６と、導電体２０６の上に配置された絶縁体２０８と、金属酸化物２０２ｂ＿１および金属酸化物２０２ｂ＿２の上面に接し、かつ金属酸化物２０２ｃ、絶縁体２０５、導電体２０６、および絶縁体２０８の側面に接するように配置された絶縁体２０９と、絶縁体４５、金属酸化物２０２ａ＿１、金属酸化物２０２ａ＿２、金属酸化物２０２ｂ＿１、金属酸化物２０２ｂ＿２、絶縁体２０８、および絶縁体２０９に接して配置された絶縁体１０７と、を有する。ここで、絶縁体１０７は、金属酸化物２０２、絶縁体２０５、導電体２０６、絶縁体２０８、および絶縁体２０９を覆って設けられることが好ましい。
また、絶縁体２０８は絶縁体１０８と対応し、絶縁体２０９は絶縁体１０９と対応している。
金属酸化物２０２は、絶縁体１０７と接する領域を有し、当該領域およびその近傍は、トランジスタ１００のソース領域およびドレイン領域と同様に低抵抗化されている。よって、金属酸化物２０２ａ＿１の一部および金属酸化物２０２ｂ＿１の一部は、トランジスタ２００のソース領域として機能し、金属酸化物２０２ａ＿２の一部および金属酸化物２０２ｂ＿２の一部は、トランジスタ２００のドレイン領域として機能する。
図１０（Ａ）、（Ｂ１）、（Ｂ２）は、記憶装置１１が有するトランジスタ１００、および記憶部２０が有するトランジスタ２００の断面図であり、図９（Ａ）、（Ｂ１）、（Ｂ２）の変形例である。図１０（Ａ）は図９（Ａ）に対応し、図１０（Ｂ１）は図９（Ｂ１）に対応し、図１０（Ｂ２）は図９（Ｂ２）に対応する。
図１０（Ａ）、（Ｂ１）、（Ｂ２）に示す構成は、トランジスタ２００が金属酸化物２０２ａ＿１、金属酸化物２０２ａ＿２、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２を有しない点が、図９（Ａ）、（Ｂ１）、（Ｂ２）に示す構成と異なる。図１０（Ａ）、（Ｂ２）に示す構成のトランジスタ２００では、金属酸化物２０２ｃは、導電体２１０および導電体２１１と電気的に接続されている。導電体２１０は、トランジスタ２００のソース電極としての機能を有し、導電体２１１は、トランジスタ２００のドレイン電極としての機能を有する。導電体２１０および導電体２１１は、導電体２０１と同じ層に設けることができる。この場合、導電体２１０および導電体２１１は、導電体２０１を挟んで向かい合う位置に設けることができる。また、絶縁体４３、絶縁体４４、および絶縁体４５には、導電体２１０に達する開口部、および導電体２１１に達する開口部が設けられ、当該開口部を介して、金属酸化物２０２ｃは、導電体２１０および導電体２１１と電気的に接続されている。
導電体２１０は、絶縁体４２の開口の内壁、および絶縁体４１に接して導電体２１０ａが形成され、さらに内側に導電体２１０ｂが形成されている。また、導電体２１１は、絶縁体４２の開口の内壁、および絶縁体４１に接して導電体２１１ａが形成され、さらに内側に導電体２１１ｂが形成されている。導電体２１０ａ、および導電体２１１ａは、導電体２０１ａと同様の材料を用いることができ、導電体２１０ｂ、および導電体２１１ｂは、導電体２０１ｂと同様の材料を用いることができる。
なお、導電体２１０ａ、導電体２１０ｂ、導電体２１１ａ、および導電体２１１ｂの上面の高さと、絶縁体４２の上面の高さは同程度にできる。また、図１０（Ａ）では、導電体２１０ａと導電体２１０ｂを積層する構成、および導電体２１１ａと導電体２１１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２１０ｂおよび導電体２１１ｂのみを設ける構成としてもよい。
トランジスタ２００を図１０（Ａ）、（Ｂ２）に示す構成とすることにより、トランジスタ２００の電気特性のばらつきを低減することができる。
なお、図５乃至１０に示す構成は、適宜組み合わせることができる。例えば、図５（Ａ）、（Ｂ１）に示す構成のトランジスタ１００と、図１０（Ａ）、（Ｂ２）に示す構成のトランジスタ２００を組み合わせることができる。つまり、図５（Ａ）、（Ｂ１）に示す構成のトランジスタ１００と、図１０（Ａ）、（Ｂ２）に示す構成のトランジスタ２００を同じ基板上に作製することができる。
次に、トランジスタ１００およびトランジスタ２００の構成材料について説明する。
＜基板＞
トランジスタ１００およびトランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等がある。また、半導体基板としては、例えば、シリコン、ゲルマニウム等の半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等がある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板等がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板等がある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子等がある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルム、または箔等を用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラス等を用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に元の形状に戻る性質を有する場合がある。そのため、落下等によって基板上の半導体装置に加わる衝撃等を緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維等を用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、アクリル等がある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。
トランジスタを、水素等の不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４４、絶縁体４２、および絶縁体４１として、水素等の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素等の不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体４４、絶縁体４２、および絶縁体４１としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタル等の金属酸化物、窒化酸化シリコン、または窒化シリコン等を用いればよい。なお、絶縁体４４、絶縁体４２、および絶縁体４１は、酸化アルミニウムまたは酸化ハフニウム等を有することが好ましい。
絶縁体４０、絶縁体４１、絶縁体４２、絶縁体４３、絶縁体４５、絶縁体１０５、および絶縁体２０５としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０、絶縁体４１、絶縁体４２、絶縁体４３、絶縁体４５、絶縁体１０５、および絶縁体２０５としては、酸化シリコン、酸化窒化シリコン、または窒化シリコンを有することが好ましい。
絶縁体４３、絶縁体４４、絶縁体４５、絶縁体１０５、および／または絶縁体２０５は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４３、絶縁体４４、絶縁体４５、絶縁体１０５、および／または絶縁体２０５は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物等を有することが好ましい。または、絶縁体４３、絶縁体４４、絶縁体４５、絶縁体１０５、および／または絶縁体２０５は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４５および絶縁体１０５において、酸化アルミニウム、酸化ガリウム、または酸化ハフニウムを金属酸化物１０２と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物１０２に混入することを抑制することができる。また、例えば、絶縁体４５および絶縁体１０５において、酸化シリコンまたは酸化窒化シリコンを金属酸化物１０２と接する構造とすることで、酸化アルミニウム、酸化ガリウム、または酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体４０、絶縁体４１、絶縁体４２、絶縁体４６、および絶縁体４７は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４０、絶縁体４１、絶縁体４２、絶縁体４６、および絶縁体４７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂等を有することが好ましい。または、絶縁体４０、絶縁体４１、絶縁体４２、絶縁体４６、および絶縁体４７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル等がある。
絶縁体１０８、絶縁体１０９、絶縁体２０８、および絶縁体２０９としては、水素等の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体１０８、絶縁体１０９、絶縁体２０８、および絶縁体２０９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、または酸化タンタル等の金属酸化物、窒化酸化シリコンまたは窒化シリコン等を用いればよい。
＜導電体＞
導電体１０１ａ、導電体１０１ｂ、導電体１０４ａ、導電体１０４ｂ、導電体１０６、導電体２０１ａ、導電体２０１ｂ、導電体２０４ａ、導電体２０４ｂ、導電体２０６、導電体２１０ａ、導電体２１０ｂ、導電体２１１ａ、および導電体２１１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム等から選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
また、上記導電体として、金属酸化物１０２に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル等の窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物１０２に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体等から混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
＜金属酸化物１０２および金属酸化物２０２に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物１０２および金属酸化物２０２について説明する。金属酸化物１０２および金属酸化物２０２として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体とも呼ぶ）を用いることが好ましい。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズ等が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズ等とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
ここで、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
以下に、図１１（Ａ）、図１１（Ｂ）、および図１１（Ｃ）を用いて、金属酸化物１０２ａおよび金属酸化物１０２ｂに用いることができる金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１１（Ａ）、図１１（Ｂ）、および図１１（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１１（Ａ）、図１１（Ｂ）、および図１１（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
また、図１１（Ａ）、図１１（Ｂ）、および図１１（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存等）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図１１（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。したがって、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１１（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
例えば、金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２に用いる金属酸化物は、キャリア移動度が高い、図１１（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２に用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物１０２ａ、金属酸化物２０２ａ＿１、および金属酸化物２０２ａ＿２に用いる金属酸化物は、絶縁性が比較的高い、図１１（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物１０２ａ、金属酸化物２０２ａ＿１、および金属酸化物２０２ａ＿２に用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。なお、金属酸化物１０２ｃおよび金属酸化物２０２ｃに用いる金属酸化物は、金属酸化物１０２ａ、金属酸化物２０２ａ＿１、および金属酸化物２０２ａ＿２に用いることができる金属酸化物としてもよいし、金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２に用いることができる金属酸化物としてもよい。
特に、図１１（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
また、金属酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。したがって、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
＜金属酸化物の構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーとも呼ぶ）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造とも呼ぶ）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。したがって、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタは、金属酸化物１０２ｂのチャネル形成領域におけるキャリア密度の低いことが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物１０２ｂのチャネル形成領域におけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物１０２ｂのチャネル形成領域中の不純物濃度を低減することが有効である。また、金属酸化物１０２ｂのチャネル形成領域中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の１つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、金属酸化物１０２ｂのチャネル形成領域におけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物１０２ｂのチャネル形成領域において、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物１０２ｂのチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物１０２ｂのチャネル形成領域に窒素が含まれているトランジスタはノーマリーオン特性となりやすい。したがって、金属酸化物１０２ｂのチャネル形成領域において、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物１０２ｂのチャネル形成領域中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、金属酸化物１０２ｂのチャネル形成領域に水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物１０２ｂのチャネル形成領域中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
金属酸化物１０２ｂのチャネル形成領域中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
次に、図５および図６に示す構成のトランジスタ１００とトランジスタ２００を並行して形成する作製方法を説明する。なお、図１２から図１９において、各図の（Ａ）は、図６にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｂ１）は、図６にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｂ２）は、図６にＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。
まず、基板（図示しない）を準備し、当該基板上に絶縁体４０を成膜する。絶縁体４０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法等を用いて行うことができる。絶縁体４０として、例えばＣＶＤ法によって酸化窒化シリコンを成膜することができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法等に分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲット等から放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分だけ、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、絶縁体４０上に絶縁体４１を成膜する。絶縁体４１は、絶縁体４０の成膜方法として上述した方法により成膜することができる。絶縁体４１として、例えばスパッタリング法によって酸化アルミニウムを成膜することができる。また、絶縁体４１は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に、絶縁体４１上に絶縁体４２を成膜する。絶縁体４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。絶縁体４２として、例えばＣＶＤ法によって酸化シリコンを成膜することができる。
次に、絶縁体４２に、絶縁体４１に達する溝を形成する。溝とは、たとえば穴や開口部等も含まれる。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。なお、図１２（Ａ）、（Ｂ１）、（Ｂ２）に示すように、絶縁体４１に達する溝を絶縁体４２に形成する際に、当該溝と重なる領域において、絶縁体４１の一部が除去される場合がある。
溝の形成後に、導電体１０１ａおよび導電体２０１ａとなる導電体を成膜する。導電体１０１ａおよび導電体２０１ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタン等を用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体１０１ａおよび導電体２０１ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。導電体１０１ａおよび導電体２０１ａとなる導電体として、例えばスパッタリング法によって窒化タンタルを成膜することができる。
次に、導電体１０１ａおよび導電体２０１ａとなる導電体上に、導電体１０１ｂおよび導電体２０１ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。導電体１０１ｂおよび導電体２０１ｂとなる導電体として、例えばＣＶＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜することができる。
次に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行うことで、導電体１０１ａおよび導電体２０１ａとなる導電体、ならびに導電体１０１ｂおよび導電体２０１ｂとなる導電体の絶縁体４２より上の部分を除去する。その結果、溝のみに、導電体１０１ａおよび導電体２０１ａとなる導電体、ならびに導電体１０１ｂおよび導電体２０１ｂとなる導電体が残存する。これにより、上面が平坦な、導電体１０１ａおよび導電体１０１ｂを含む導電体１０１、ならびに導電体２０１ａおよび導電体２０１ｂを含む導電体２０１を形成することができる。
次に、絶縁体４２、導電体１０１、および導電体２０１上に絶縁体４３を成膜する。絶縁体４３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
次に、絶縁体４３上に絶縁体４４を成膜する。絶縁体４４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
次に、絶縁体４４上に絶縁体４５を成膜する。絶縁体４５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる（図１２（Ａ）、（Ｂ１）、（Ｂ２）参照。）。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４５に含まれる水素や水等の不純物を除去すること等ができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４５内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、第１の加熱処理は行わなくてもよい。
また、加熱処理は、絶縁体４３の成膜後、絶縁体４４の成膜後および絶縁体４５の成膜後それぞれに行うこともできる。当該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体４３の成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
次に、絶縁体４５上に、金属酸化物１０２ａ、金属酸化物２０２ａ＿１、および金属酸化物２０２ａ＿２となる金属酸化物１０２Ａと、金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２となる金属酸化物１０２Ｂと、を順に成膜する。なお、金属酸化物１０２Ａと金属酸化物１０２Ｂは、大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、金属酸化物１０２Ａ上に大気環境からの不純物または水分が付着することを抑制することができ、金属酸化物１０２Ａと、金属酸化物１０２Ｂとの界面近傍を清浄に保つことができる。
金属酸化物１０２Ａと、金属酸化物１０２Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
例えば、金属酸化物１０２Ａと金属酸化物１０２Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いることができる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される金属酸化物中の過剰酸素を増やすことができる。また、上記の金属酸化物をスパッタリング法によって成膜する場合は、前述のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。金属酸化物１０２Ａを成膜する場合は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することができる。また、金属酸化物１０２Ｂを成膜する場合は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜することができる。
特に、金属酸化物１０２Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４５に供給される場合がある。
なお、金属酸化物１０２Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、金属酸化物１０２Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
金属酸化物１０２Ｂに酸素欠乏型の酸化物半導体を用いる場合は、金属酸化物１０２Ａに過剰酸素を含む金属酸化物を用いることが好ましい。また、金属酸化物１０２Ｂの成膜後に酸素ドープ処理を行ってもよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、金属酸化物１０２Ａ、および金属酸化物１０２Ｂ中の水素や水等の不純物を除去することができる。第２の加熱処理として、例えば窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、導電体１０４ａ、導電体１０４ｂ、導電体２０４ａ、および導電体２０４ｂとなる導電体を成膜する。当該導電体として、窒化タンタル、窒化タングステン、窒化チタン等を用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金等を用いることができる。導電体１０４ａ、導電体１０４ｂ、導電体２０４ａ、および導電体２０４ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
次に、導電体１０４ａ、導電体１０４ｂ、導電体２０４ａ、および導電体２０４ｂとなる導電体を加工して、導電体１０４Ａ、導電体２０４ａ、および導電体２０４ｂを形成する。ここで、導電体１０４Ａは、導電体１０４ａおよび導電体１０４ｂとなる導電体である（図１３（Ａ）、（Ｂ１）、（Ｂ２）参照）。導電体の加工は、例えばリソグラフィー法およびエッチング法を用いて行うことができる。具体的には、リソグラフィー法等によりパターニングを行った後、パターンに合わせてエッチング法等により導電体を加工することができる。また、なお、エッチング法として、ドライエッチング法またはウェットエッチング法を用いることができる。特に、ドライエッチング法による加工は微細加工に適しているため好ましい。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体等を所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光等を用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシング等のドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置等を用いることができる。
次に、導電体１０４Ａ、導電体２０４ａ、および導電体２０４ｂをハードマスクとして、金属酸化物１０２Ａおよび金属酸化物１０２Ｂをエッチング法等により加工する。これにより、金属酸化物１０２ａ、金属酸化物２０２ａ＿１、金属酸化物２０２ａ＿２、金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２を形成する（図１４（Ａ）、（Ｂ１）、（Ｂ２）参照）。
次に、導電体１０４Ａを加工して、導電体１０４ａおよび導電体１０４ｂを形成する（図１５（Ａ）、（Ｂ１）、（Ｂ２）参照）。導電体１０４Ａの加工は、例えばリソグラフィー法およびエッチング法を用いて行うことができる。
次に、絶縁体４５上、金属酸化物１０２ｂ上、導電体１０４ａ上、導電体１０４ｂ上、導電体２０４ａ上、および導電体２０４ｂ上に、金属酸化物１０２Ｃを成膜する。金属酸化物１０２Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
金属酸化物１０２Ｃは、金属酸化物１０２ｃおよび金属酸化物２０２ｃとなる金属酸化物である。よって、金属酸化物１０２ｃおよび金属酸化物２０２ｃに求める特性に合わせて、金属酸化物１０２ａ、金属酸化物２０２ａ＿１、および金属酸化物２０２ａ＿２となる金属酸化物と同様の成膜方法、または金属酸化物１０２ｂ、金属酸化物２０２ｂ＿１、および金属酸化物２０２ｂ＿２となる金属酸化物と同様の成膜方法を用いて、金属酸化物１０２Ｃを成膜すればよい。金属酸化物１０２Ｃとして、例えばスパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することができる。
次に、金属酸化物１０２Ｃの上に、絶縁体１０５および絶縁体２０５となる絶縁体１０５Ａを成膜する（図１６（Ａ）、（Ｂ１）、（Ｂ２）参照）。絶縁体１０５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、該酸素プラズマに絶縁体１０５Ａを曝すことで、絶縁体１０５Ａならびに金属酸化物１０２および金属酸化物２０２へ酸素を導入することができる。
ここで、第３の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体１０５Ａの水分濃度および水素濃度を低減させることができる。なお、第３の加熱処理は行わなくてもよい場合がある。
次に、導電体１０６および導電体２０６となる導電体を成膜する。当該導電体として、窒化タンタル、窒化タングステン、窒化チタン等を用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金等を用いることができる。導電体１０６および導電体２０６となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
次に、導電体１０６および導電体２０６となる導電体を加工して、導電体１０６および導電体２０６を形成する（図１７（Ａ）、（Ｂ１）、（Ｂ２）参照）。導電体の加工は、例えばリソグラフィー法およびエッチング法を用いて行うことができる。
次に、絶縁体１０５Ａ上、導電体１０６上、および導電体２０６上に、絶縁体１０７および絶縁体２０７となる絶縁体１０７Ａを成膜する（図１８（Ａ）、（Ｂ１）、（Ｂ２）参照）。絶縁体１０７Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
次に、金属酸化物１０２Ｃ、絶縁体１０５Ａ、および絶縁体１０７Ａを加工して、金属酸化物１０２ｃ、金属酸化物２０２ｃ、絶縁体１０５、絶縁体２０５、絶縁体１０７、および絶縁体２０７を形成する（図１９（Ａ）、（Ｂ１）、（Ｂ２）参照）。当該加工は、例えばリソグラフィー法およびエッチング法を用いて行うことができる。
次に、絶縁体４５上、導電体１０４ａ上、導電体１０４ｂ上、絶縁体１０７上、導電体２０４ａ上、導電体２０４ｂ上、および絶縁体２０７上に、絶縁体４６を成膜する。絶縁体４６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ法、ロールコーター法、またはカーテンコーター法等を用いて行うことができる。
次に、成膜した絶縁体４６の上面を平坦化する。平坦化は、例えばＣＭＰ法により行うことができる。なお、絶縁体４６の平坦化を行わなくてもよい。
次に、絶縁体４６上に絶縁体４７を成膜する。絶縁体４７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。絶縁体４２として、例えばスパッタリング法によって酸化アルミニウムを成膜することができる。
以上により、トランジスタ１００およびトランジスタ２００を有する半導体装置を作製することができる。図１２乃至図１９に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ１００とトランジスタ２００を並行して作製することができるので、当該半導体装置の生産性の向上を図ることができる。
＜記憶部２０が有するメモリセルの構成例＞
次に、記憶部２０が有するメモリセルの構成例について説明する。図２０乃至図２２は、当該メモリセルの構成例を示す回路図である。
図２０（Ａ）に示す構成のメモリセルは、トランジスタ２００と、容量素子３００と、を有する。トランジスタ２００のソースまたはドレインの一方は、容量素子３００の一方の電極と電気的に接続されている。トランジスタ２００のゲートは、トランジスタ２００のバックゲートと電気的に接続されている。なお、容量素子３００の他方の電極には、例えば低電位、特に接地電位等を印加することができる。また、トランジスタ２００のソースまたはドレインの他方には、当該トランジスタ２００を有するメモリセルに書き込まれるデータを入力することができる。また、トランジスタ２００のソースまたはドレインの他方からは、当該トランジスタ２００を有するメモリセルから読み出されるデータを出力することができる。
トランジスタ２００として、図５乃至図１０に示す構成のトランジスタ２００を用いることができる。なお、以降の図面においても、トランジスタ２００として、図５乃至図１０に示す構成のトランジスタ２００を用いることができる。
トランジスタ２００のゲートに印加する電位により、トランジスタ２００のオン・オフを制御することができる。例えば、トランジスタ２００がｎチャネル型トランジスタである場合、トランジスタ２００のゲートに高電位を印加するとトランジスタ２００がオン状態となり、低電位を印加するとオフ状態となる。トランジスタ２００をオン状態とすると、トランジスタ２００のソースまたはドレインの他方に入力されたデータに対応する電荷が、容量素子３００に書き込まれる。
容量素子３００に電荷が書き込まれた後に、トランジスタ２００をオフ状態とすると、容量素子３００に書き込まれた電荷を保持することができる。トランジスタ２００のオフ電流は極めて低いため、リフレッシュ動作を行わなくても、容量素子３００に書き込まれた電荷を長期間、例えば１年以上保持することができる。
また、容量素子３００に電荷が保持されている状態で、トランジスタ２００をオン状態とすると、容量素子３００に保持された電荷に対応するデータが読み出され、トランジスタ２００のソースまたはドレインの他方から出力される。
図２０（Ｂ）に示す構成のメモリセルは、トランジスタ２００＿１と、トランジスタ２００＿２と、容量素子３００と、を有する。トランジスタ２００＿１のソースまたはドレインの一方は、トランジスタ２００＿２のソースまたはドレインの一方、および容量素子３００の一方の電極と電気的に接続されている。トランジスタ２００＿１のゲートは、トランジスタ２００＿１のバックゲートと電気的に接続されている。トランジスタ２００＿２のゲートは、トランジスタ２００＿２のバックゲートと電気的に接続されている。なお、容量素子３００の他方の電極には、例えば低電位、特に接地電位等を印加することができる。また、トランジスタ２００＿１のソースまたはドレインの他方には、当該トランジスタ２００＿１を有するメモリセルに書き込まれるデータを入力することができる。また、トランジスタ２００＿２のソースまたはドレインの他方からは、当該トランジスタ２００＿２を有するメモリセルから読み出されるデータを出力することができる。図２０（Ｂ）に示す構成のメモリセルでは、メモリセルから出力されたデータを、再帰的に同一のメモリセルに入力することができる。例えば、メモリセルから出力されたデータを、フリップフロップに入力し、当該フリップフロップから出力されたデータを同一のメモリセルに入力することができる。
トランジスタ２００＿１およびトランジスタ２００＿２として、図５乃至図１０に示す構成のトランジスタ２００を用いることができる。なお、以降の図面においても、トランジスタ２００＿１およびトランジスタ２００＿２として、図５乃至図１０に示す構成のトランジスタ２００を用いることができる。
トランジスタ２００＿１をオン状態とすると、トランジスタ２００＿１のソースまたはドレインの他方に入力されたデータに対応する電荷が、容量素子３００に書き込まれる。
容量素子３００に電荷が書き込まれた後に、トランジスタ２００＿１およびトランジスタ２００＿２をオフ状態とすると、容量素子３００に書き込まれた電荷を保持することができる。また、容量素子３００に電荷が保持されている状態で、トランジスタ２００＿２をオン状態とすると、容量素子３００に保持された電荷に対応するデータ読み出され、当該データがトランジスタ２００＿２のソースまたはドレインの他方から出力される。
図２０（Ｃ）に示す構成のメモリセルは、トランジスタ２００と、容量素子３００と、インバータ３０１と、を有する。トランジスタ２００のソースまたはドレインの一方は、容量素子３００の一方の電極およびインバータ３０１の入力端子と電気的に接続されている。トランジスタ２００のゲートは、トランジスタ２００のバックゲートと電気的に接続されている。なお、容量素子３００の他方の電極には、例えば低電位、特に接地電位等を印加することができる。また、トランジスタ２００のソースまたはドレインの他方には、当該トランジスタ２００を有するメモリセルに書き込まれるデータを入力することができる。また、インバータ３０１の出力端子からは、当該トランジスタ２００を有するメモリセルから読み出されるデータを出力することができる。
トランジスタ２００をオン状態とすると、トランジスタ２００のソースまたはドレインの他方に入力されたデータに対応する電荷が、容量素子３００に書き込まれる。容量素子３００に電荷が書き込まれた後に、トランジスタ２００をオフ状態とすると、容量素子３００に書き込まれた電荷を保持することができる。
インバータ３０１は、容量素子３００に保持された電荷に対応するデータの論理を入れ替える機能を有する。例えば、容量素子３００に保持された電荷に対応するデータが高電位のデータである場合は、インバータ３０１の出力端子からは低電位のデータが出力される。また、容量素子３００に保持された電荷に対応するデータが低電位のデータである場合は、インバータ３０１の出力端子からは高電位のデータが出力される。
図２０（Ｄ）に示す構成のメモリセルは、インバータ３０２を有する点が、図２０（Ｃ）に示す構成のメモリセルと異なる。インバータ３０２の入力端子は、インバータ３０１の出力端子と電気的に接続されている。
図２０（Ｄ）に示す構成のメモリセルでは、インバータ３０１およびインバータ３０２により、バッファを構成する。つまり、容量素子３００に保持された電荷に対応するデータが読み出される際に、当該データの論理は変えず、当該データの電位等を補正する機能を有する。したがって、図２０（Ｄ）に示す構成のメモリセルは、容量素子３００に保持された電荷に対応するデータを正確に読み出すことができる。
図２１（Ａ）に示す構成のメモリセルは、トランジスタ２００と、トランジスタ３０３と、容量素子３００と、を有する。トランジスタ２００のソースまたはドレインの一方は、容量素子３００の一方の電極、およびトランジスタ３０３のゲートと電気的に接続されている。トランジスタ２００のゲートは、トランジスタ２００のバックゲートと電気的に接続されている。なお、トランジスタ２００のソースまたはドレインの一方、容量素子３００の一方の電極、およびトランジスタ３０３のゲートが電気的に接続されたノードをノードＦＮとする。
トランジスタ２００のソースまたはドレインの他方には、当該トランジスタ２００を有するメモリセルに書き込まれるデータを入力することができる。トランジスタ３０３のソースまたはドレインの一方には、定電位を印加することができる。トランジスタ３０３のソースまたはドレインの他方からは、当該トランジスタ３０３を有するメモリセルから読み出されるデータを出力することができる。
詳細は後述するが、メモリセルに保持されたデータは、トランジスタ３０３を介して読み出される。したがって、トランジスタ３０３は、しきい値電圧等のばらつきの小さいトランジスタであることが好ましい。また、トランジスタ３０３は、オン電流が大きいトランジスタであることが好ましい。このようなトランジスタとして、Ｓｉトランジスタが挙げられる。なお、トランジスタ３０３は、ゲートの他にバックゲートを有する構成としてもよい。この場合、トランジスタ３０３のゲートとバックゲートを電気的に接続してもよいし、トランジスタ３０３のバックゲート電位を、トランジスタ３０３のゲート電位とは別に制御してもよい。
なお、図２１（Ａ）では、トランジスタ３０３としてｐチャネル型トランジスタを用いているが、トランジスタ３０３をｎチャネル型トランジスタとしてもよい。
図２１（Ａ）に示す構成のメモリセルは、トランジスタ２００のオフ電流が極めて低いため、ノードＦＮの電荷を長期間、例えば１年以上保持可能である。これにより、リフレッシュ動作を行わなくても、メモリセルにデータを長期間、例えば１年以上保持することが可能である。このような特徴を活かすことにより、以下に示すように、データの書き込み、保持、読み出しが可能である。なお、以下では、トランジスタ２００をｎチャネル型トランジスタ、トランジスタ３０３をｐチャネル型トランジスタとして説明するが、電位の大小関係を適宜入れ替えること等により、トランジスタ２００をｐチャネル型トランジスタとした場合も以下の説明を参照することができる。また、トランジスタ３０３をｎチャネル型トランジスタとした場合も以下の説明を参照することができる。
初めに、図２１（Ａ）に示す構成のメモリセルへのデータの書き込みおよび保持について説明する。まず、トランジスタ２００のゲートに高電位を印加して、トランジスタ２００をオン状態とする。これにより、トランジスタ２００のソースまたはドレインの他方から入力されたデータに対応する電荷がノードＦＮに書き込まれる。その後、トランジスタ２００のゲートに低電位を印加して、トランジスタ２００をオフ状態とする。これにより、ノードＦＮに書き込まれた電荷が保持される。
ここで、トランジスタ２００のオフ電流が極めて小さいため、ノードＦＮに書き込まれた電荷の、トランジスタ２００を介するリーク量が極めて小さい。このため、トランジスタ３０３のゲートに印加される電位の大きさは、長期間にわたってほとんど変動しない。
次に、図２１（Ａ）に示す構成のメモリセルからのデータの読み出しについて説明する。トランジスタ３０３のソースまたはドレインの一方に所定の電位（定電位）を与えた状態で、容量素子３００の他方の電極に適切な電位（読み出し電位）を与えると、容量素子３００との容量結合によってトランジスタ３０３のゲートに印加される電位が変化し、トランジスタ３０３を流れるドレイン電流値が変化する。そして、当該ドレイン電流値が変動することによって、トランジスタ３０３のソースまたはドレインの他方にかかる電位も変動する。図２１（Ａ）に示すように、トランジスタ３０３がｐチャネル型のトランジスタである場合、高電位に対応する電荷がノードＦＮに保持されている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、低電位に対応する電荷がノードＦＮに保持されている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌよりも小さくなる。ここで、見かけのしきい値電圧とは、トランジスタ３０３をオン状態とするために必要とされる、容量素子３００の他方の電極に印加される電位をいうものとする。したがって、容量素子３００の他方の電極の電位を、Ｖｔｈ＿ＨとＶｔｈ＿Ｌの間の大きさである電位Ｖ０（Ｖｔｈ＿Ｈ＜Ｖ０＜Ｖｔｈ＿Ｌ）に設定することにより、ノードＦＮに書き込まれた電荷に対応する電位が高電位であるか、低電位であるかを判別することができる。
例えば、ノードＦＮに書き込まれた電荷が、低電位に対応する電荷である場合、トランジスタ３０３をオン状態とするためには、Ｖｔｈ＿Ｌ以下の大きさの電位をトランジスタ３０３のゲートに印加する必要がある。この時、容量素子３００の他方の電極に印加される電位をＶ０にすると、容量素子３００との容量結合によってトランジスタ３０３のゲートにも電位Ｖ０が印加されるが、Ｖ０はＶｔｈ＿Ｈよりも大きい電位であるため、トランジスタ３０３はオフ状態のままとなる。トランジスタ３０３がオフ状態のままであるため、容量素子３００の他方の電極に電位Ｖ０を印加する前後で、トランジスタ３０３のソースまたはドレインにかかる電位の変動はほとんど生じない。
以上のようにして、トランジスタ３０３のソースまたはドレインの他方にかかる電位の変動をモニターすることで、ノードＦＮに保持されている電荷が高電位に対応する電荷か、低電位に対応する電荷かを判別することができる。これにより、トランジスタ３０３のソースまたはドレインの他方から、当該トランジスタ３０３を有するメモリセルから読み出されるデータを出力することができる。以上が図２１（Ａ）に示す構成のメモリセルからのデータの読み出し動作である。
図２１（Ｂ）に示す構成のメモリセルは、トランジスタ２００＿１と、トランジスタ２００＿２と、トランジスタ３０３と、容量素子３００と、を有する。トランジスタ２００＿１のソースまたはドレインの一方は、容量素子３００の一方の電極、およびトランジスタ２００＿２のソースまたはドレインの一方と電気的に接続されている。トランジスタ２００＿２のソースまたはドレインの他方は、トランジスタ３０３のゲートと電気的に接続されている。トランジスタ２００＿１のゲートは、トランジスタ２００＿１のバックゲートと電気的に接続されている。トランジスタ２００＿２のゲートは、トランジスタ２００＿２のバックゲートと電気的に接続されている。なお、トランジスタ２００＿１のソースまたはドレインの一方、容量素子３００の一方の電極、およびトランジスタ２００＿２のソースまたはドレインの一方が電気的に接続されたノードをノードＦＮとする。
トランジスタ２００＿１のソースまたはドレインの他方には、当該トランジスタ２００＿１を有するメモリセルに書き込まれるデータを入力することができる。トランジスタ３０３のソースまたはドレインの一方には、定電位を印加することができる。トランジスタ３０３のソースまたはドレインの他方からは、当該トランジスタ３０３を有するメモリセルから読み出されるデータを出力することができる。
図２１（Ｂ）に示す構成のメモリセルは、トランジスタ２００＿１およびトランジスタ２００＿２のオフ電流が極めて低いため、ノードＦＮの電荷を長期間、例えば１年以上保持可能である。これにより、リフレッシュ動作を行わなくても、メモリセルにデータを長期間、例えば１年以上保持することが可能である。
図２１（Ｂ）に示す構成のメモリセルでは、ノードＦＮに電荷を書き込んだ後、トランジスタ２００＿２をオン状態とすることにより、当該電荷に対応する電位のデータが読み出され、当該データがトランジスタ３０３のソースまたはドレインの他方から出力される。図２１（Ｂ）に示す構成のメモリセルとすることにより、トランジスタ３０３のゲートから、ノードＦＮに保持された電荷がリークすることを抑制することができる。
図２１（Ｃ）に示す構成のメモリセルは、トランジスタ２００と、容量素子３００と、スイッチ３０４と、スイッチ３０５と、インバータ３０６と、インバータ３０７と、を有する。トランジスタ２００のソースまたはドレインの一方は、容量素子３００の一方の電極、およびインバータ３０７の入力端子と電気的に接続されている。トランジスタ２００のソースまたはドレインの他方は、スイッチ３０５の一方の端子、およびインバータ３０６の出力端子と電気的に接続されている。インバータ３０７の出力端子は、スイッチ３０４の一方の端子、およびインバータ３０６の入力端子と電気的に接続されている。トランジスタ２００のゲートは、トランジスタ２００のバックゲートと電気的に接続されている。なお、容量素子３００の他方の電極には、例えば低電位、特に接地電位等を印加することができる。また、スイッチ３０４の他方の端子には、当該スイッチ３０４を有するメモリセルに書き込まれるデータを入力することができる。また、スイッチ３０５の他方の端子からは、当該スイッチ３０５を有するメモリセルから読み出されるデータを出力することができる。
スイッチ３０４およびスイッチ３０５は、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせた、ＣＭＯＳトランジスタにより構成することができる。なお、スイッチ３０４およびスイッチ３０５を、ｎチャネル型トランジスタのみで構成してもよいし、ｐチャネル型トランジスタのみで構成してもよい。
図２１（Ｃ）に示す構成のメモリセルでは、スイッチ３０４およびトランジスタ２００をオン状態とすることにより、スイッチ３０４の他方の端子に入力されたデータの論理が、インバータ３０６により入れ替わり、論理が入れ替わったデータに対応する電荷が容量素子３００に書き込まれる。
容量素子３００に電荷が書き込まれた後に、トランジスタ２００をオフ状態とすると、容量素子３００に書き込まれた電荷を保持することができる。トランジスタ２００のオフ電流は極めて低いため、リフレッシュ動作を行わなくても、容量素子３００に書き込まれた電荷を長期間、例えば１年以上保持することができる。
容量素子３００に電荷が書き込まれた後に、スイッチ３０５をオン状態とすると、容量素子３００に保持された電荷に対応するデータが、インバータ３０７およびインバータ３０６を介してスイッチ３０５の他方の端子から出力される。この場合、インバータ３０７およびインバータ３０６によりバッファが構成される。したがって、容量素子３００に保持された電荷に対応するデータを正確に読み出すことができる。
なお、図２１（Ｃ）に示す構成のメモリセルにおいて、インバータをさらに１個追加することによって、スイッチ３０４の他方の端子に入力されるデータの論理と、スイッチ３０５の他方の端子から出力されるデータの論理を等しくすることができる。例えば、追加するインバータの入力端子が、スイッチ３０５の他方の端子と電気的に接続されるように、インバータを追加することができる。
図２２に示す構成のメモリセルは、回路３１０と、回路３２０と、を有する。回路３１０は、トランジスタ３１１乃至トランジスタ３１６を有する。トランジスタ３１１、トランジスタ３１２、トランジスタ３１５、およびトランジスタ３１６はｎチャネル型トランジスタであり、トランジスタ３１３およびトランジスタ３１４はｐチャネル型トランジスタである。なお、トランジスタ３１１およびトランジスタ３１２は、ｐチャネル型トランジスタであってもよい。
トランジスタ３１１のソースまたはドレインの一方は、トランジスタ３１３のソースまたはドレインの一方、トランジスタ３１５のソースまたはドレインの一方、トランジスタ３１４のゲート、およびトランジスタ３１６のゲートと電気的に接続されている。トランジスタ３１１のゲートは、トランジスタ３１２のゲートと電気的に接続されている。トランジスタ３１２のソースまたはドレインの一方は、トランジスタ３１４のソースまたはドレインの一方、トランジスタ３１６のソースまたはドレインの一方、トランジスタ３１３のゲート、およびトランジスタ３１５のゲートと電気的に接続されている。
トランジスタ３１３のソースまたはドレインの他方、およびトランジスタ３１４のソースまたはドレインの他方には、例えば高電源電位（ＶＤＤ）を印加することができる。トランジスタ３１５のソースまたはドレインの他方、およびトランジスタ３１６のソースまたはドレインの他方には、例えば低電源電位（ＶＳＳ）を印加することができる。トランジスタ３１１のゲート、およびトランジスタ３１２のゲートには、例えば高電位または低電位を印加することができ、これによりトランジスタ３１１およびトランジスタ３１２のオン・オフを制御することができる。
なお、トランジスタ３１３のゲートおよびトランジスタ３１５のゲートと電気的に接続されたノードをノードＮ２とし、トランジスタ３１４のゲートおよびトランジスタ３１６のゲートと電気的に接続されたノードをノードＮ１とする。
トランジスタ３１１のソースまたはドレインの他方、およびトランジスタ３１２のソースまたはドレインの他方には、当該トランジスタ３１１およびトランジスタ３１２を有するメモリセルに書き込まれるデータを入力することができる。また、トランジスタ３１１のソースまたはドレインの他方、およびトランジスタ３１２のソースまたはドレインの他方からは、当該トランジスタ３１１およびトランジスタ３１２を有するメモリセルから読み出されるデータを出力することができる。なお、トランジスタ３１２のソースまたはドレインの他方に入力されるデータは、トランジスタ３１１のソースまたはドレインの他方に入力されるデータの相補データ（論理を反転させたデータ）とすることができる。また、トランジスタ３１２のソースまたはドレインの他方から出力されるデータは、トランジスタ３１１のソースまたはドレインの他方から出力されるデータの相補データとすることができる。
以上のように、回路３１０は揮発性のＳＲＡＭセルを構成している。また、ノードＮ１には、トランジスタ３１１のソースまたはドレインの他方に入力されたデータに対応する電荷を保持することができる。ノードＮ２には、トランジスタ３１２のソースまたはドレインの他方に入力されたデータに対応する電荷を保持することができる。
回路３２０は、トランジスタ２００＿１、トランジスタ２００＿２、容量素子３００＿１および容量素子３００＿２を有する。
トランジスタ２００＿１のソースまたはドレインの一方は、ノードＮ２と電気的に接続されている。トランジスタ２００＿１のソースまたはドレインの他方は、容量素子３００＿１の一方の電極と電気的に接続されている。トランジスタ２００＿１のゲートは、トランジスタ２００＿２のゲートと電気的に接続されている。トランジスタ２００＿２のソースまたはドレインの一方は、ノードＮ１と電気的に接続されている。トランジスタ２００＿２のソースまたはドレインの他方は、容量素子３００＿２の一方の電極と電気的に接続されている。なお、容量素子３００＿１の他方の電極、および容量素子３００＿２の他方の電極には、例えば低電位、特に接地電位等を印加することができる。トランジスタ２００＿１のゲート、およびトランジスタ２００＿２のゲートには、例えば高電位または低電位を印加することができ、これによりトランジスタ２００＿１およびトランジスタ２００＿２のオン・オフを制御することができる。
なお、トランジスタ２００＿１のソースまたはドレインの他方、および容量素子３００＿１の一方の電極が電気的に接続されたノードをノードＮ３とし、トランジスタ２００＿２のソースまたはドレインの他方、および容量素子３００＿２の一方の電極が電気的に接続されたノードをノードＮ４とする。
トランジスタ３１１のソースまたはドレインの他方に入力されたデータに対応する電荷が保持されるノードＮ１は、トランジスタ２００＿２を介してノードＮ４と接続されている。また、トランジスタ３１２のソースまたはドレインの他方に入力されたデータに対応する電荷が保持されるノードＮ２は、トランジスタ２００＿１を介してノードＮ３と接続されている。これにより、ＳＲＡＭセルを構成する回路３１０に保持されたデータを、回路３２０に退避させることができる。また、退避させたデータを再度、回路３１０に復帰させることができる。
具体的には、回路３１０においてデータの書き込みおよび読み出しが行われない期間において、トランジスタ２００＿１のゲートおよびトランジスタ２００＿２のゲートに高電位を印加して、トランジスタ２００＿１およびトランジスタ２００＿２をオン状態とする。これにより、ノードＮ１に保持された電荷をノードＮ４に退避させ、ノードＮ２に保持された電荷をノードＮ３に退避させることができる。その後、トランジスタ２００＿１のゲートおよびトランジスタ２００＿２のゲートに低電位を印加してトランジスタ２００＿１およびトランジスタ２００＿２をオフ状態とする。これにより、ノードＮ３の電荷およびノードＮ４の電荷を保持することができる。また、トランジスタ２００＿１のゲートおよびトランジスタ２００＿２のゲートに再度高電位を印加して、トランジスタ２００＿１およびトランジスタ２００＿２をオン状態とすることにより、ノードＮ３に退避させた電荷をノードＮ２に復帰させ、ノードＮ４に退避させた電荷をノードＮ１に復帰させることができる。なお、回路３１０に保持されたデータを回路３２０に退避させる際には高電源電位ＶＤＤを高くし、回路３２０に退避させたデータを回路３１０に復帰させる際には高電源電位ＶＤＤを低くすることで、より安定したデータ退避、復帰が可能となる。
前述のように、トランジスタ２００＿１およびトランジスタ２００＿２のオフ電流はきわめて小さい。このため、トランジスタ２００＿１およびトランジスタ２００＿２がオフ状態であるとき、ノードＮ３の電荷とノードＮ４の電荷を長期間保持することができる。したがって、図２２に示す構成のメモリセルへの電源供給が停止される直前に、ノードＮ１に保持された電荷をノードＮ４に退避させ、ノードＮ２に保持された電荷をノードＮ３に退避させることにより、メモリセルへの電源供給が停止した場合であっても、ノードＮ１およびノードＮ２に書き込まれた電荷を保持し続けることが可能となる。そして、メモリセルへの電源供給が開始された後、ノードＮ３およびノードＮ４に保持された電荷をノードＮ１およびノードＮ２に復帰させることができる。
なお、回路３１０はＳＲＡＭセルを構成しているため、回路３１０には高速動作が要求される。このため、トランジスタ３１１乃至トランジスタ３１６は、オン電流が大きいトランジスタであることが好ましい。例えば、トランジスタ３１１乃至トランジスタ３１６として、Ｓｉトランジスタを用いることが好ましい。
また、図２２に示す構成のメモリセルに電源が供給され、回路３１０が動作している期間においては、トランジスタ２００＿１およびトランジスタ２００＿２はオフ状態とすることが好ましい。これにより、回路３１０の高速動作が阻害されることを抑制することができる。
なお、図２２においては、回路３２０がトランジスタ２００＿１、トランジスタ２００＿２、容量素子３００＿１、および容量素子３００＿２を有する例を示したが、トランジスタ２００＿１および容量素子３００＿１を省略した構成としてもよいし、トランジスタ２００＿２および容量素子３００＿２を省略した構成としてもよい。
また、図２２においては、回路３１０がＳＲＡＭを有する構成としたが、他の揮発性メモリを用いてもよい。回路３１０が他の揮発性メモリを有する場合であっても、回路３２０を設けることにより、データの退避および復帰が可能となる。
以上のように、図２２に示す構成のメモリセルにおいて、回路３１０に書き込まれたデータを回路３２０に退避させて保持することにより、メモリセルへの電源供給が行われない期間においてもデータを保持することができる。また、電源供給が再開された後、回路３２０に保持されたデータを回路３１０に復帰させることができる。
＜記憶装置１１の構成例＞
次に、記憶装置１１の構成例について説明する。図２３は、記憶装置１１の構成例を示すブロック図である。
記憶装置１１は、コントローラ４０５、行回路４１０、列回路４１５、メモリセル、およびセンスアンプアレイ４２０（以下、「ＭＣ−ＳＡアレイ４２０」と呼ぶ。）を有する。
行回路４１０はデコーダ４１１、ワード線ドライバ回路４１２、列セレクタ４１３、センスアンプドライバ回路４１４を有する。列回路４１５はグローバルセンスアンプアレイ４１６、入出力回路４１７を有する。グローバルセンスアンプアレイ４１６は複数のグローバルセンスアンプ４４７を有する。ＭＣ−ＳＡアレイ４２０はメモリセルアレイ４２２、センスアンプアレイ４２３、グローバルビット線ＧＢＬＬ、およびグローバルビット線ＧＢＬＲを有する。
［ＭＣ−ＳＡアレイ４２０］
ＭＣ−ＳＡアレイ４２０は、メモリセルアレイ４２２をセンスアンプアレイ４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬおよびグローバルビット線ＧＢＬＲはメモリセルアレイ４２２上に積層されている。記憶装置１１では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造を採用することができる。
メモリセルアレイ４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ４２５＜０＞乃至ローカルメモリセルアレイ４２５＜Ｎ−１＞を有する。図２４（Ａ）にローカルメモリセルアレイ４２５の構成例を示す。ローカルメモリセルアレイ４２５には、複数のメモリセル４４５がマトリクス状に配列されている。また、ローカルメモリセルアレイ４２５は、複数のワード線ＷＬ、複数のビット線ＢＬＬ、および複数のビット線ＢＬＲを有する。図２４（Ａ）の例では、ローカルメモリセルアレイ４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図２４（Ｂ）にメモリセル４４５の回路構成例を示す。メモリセル４４５は、トランジスタ１００および容量素子３００を有する。トランジスタ１００のソースまたはドレインの一方は、容量素子３００の一方の電極と電気的に接続されている。トランジスタ１００のソースまたはドレインの他方は、ビット線ＢＬＬまたはビット線ＢＬＲと電気的に接続されている。トランジスタ１００のゲートは、ワード線ＷＬと電気的に接続されている。トランジスタ１００のバックゲートは、配線ＢＧＬと電気的に接続されている。なお、容量素子３００の他方の電極には、例えば低電位、特に接地電位等を印加することができる。また、トランジスタ１００として、図５乃至図１０に示す構成のトランジスタ１００を用いることができる。
ワード線ＷＬに印加する電位により、トランジスタ１００のオン・オフを制御することができる。例えば、トランジスタ１００がｎチャネル型トランジスタである場合、トランジスタ１００のゲートに高電位を印加するとトランジスタ１００がオン状態となり、低電位を印加するとオフ状態となる。トランジスタ１００をオン状態とすると、ビット線ＢＬＬまたはビット線ＢＬＲに入力されたデータに対応する電荷が、容量素子３００に書き込まれる。
容量素子３００に電荷が書き込まれた後に、トランジスタ１００をオフ状態とすると、容量素子３００に書き込まれた電荷を保持することができる。トランジスタ１００のオフ電流はＳｉトランジスタ等と比較して低いため、リフレッシュ動作の頻度を減少させることができる。これにより、本発明の一態様の半導体装置の消費電力を低減することができる。
容量素子３００に電荷が保持されている状態で、トランジスタ１００をオン状態とすると、容量素子３００に保持された電荷に対応するデータが読み出され、ビット線ＢＬＬまたはビット線ＢＬＲから出力される。
配線ＢＧＬの電位を制御することにより、トランジスタ１００のバックゲートに印加される電位を制御することができる。つまり、配線ＢＧＬの電位によって、トランジスタ１００のしきい値電圧を制御することができる。例えば、トランジスタ１００をオン状態としている場合は配線ＢＧＬの電位を正電位とし、オフ状態としている場合は配線ＢＧＬの電位を負電位とすることにより、トランジスタ１００のオン電流を大きくして、オフ電流を小さくすることができる。また、配線ＢＧＬの電位は、例えば正電位または負電位に固定してもよい。この場合、バックゲートに印加される電位の制御を簡易に行うことができる。
なお、メモリセル４４５の構成例は、図２４（Ｂ）に示す構成に限らない。例えば、トランジスタ２００、トランジスタ２００＿１、およびトランジスタ２００＿２をトランジスタ１００に置き換えることにより、図２０（Ｂ）、（Ｃ）、（Ｄ）、図２１（Ａ）、（Ｂ）、（Ｃ）、および図２２に示す構成のメモリセルをメモリセル４４５に適用することができる。
センスアンプアレイ４２３は、Ｎ個のローカルセンスアンプアレイ４２６＜０＞乃至ローカルセンスアンプアレイ４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ４２６は、１個のスイッチアレイ４４４、および複数のセンスアンプ４４６を有する。センスアンプ４４６には、ビット線対が電気的に接続されている。センスアンプ４４６は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、およびこの電位差を保持する機能を有する。スイッチアレイ４４４は、ビット線対を選択し、選択したビット線対と、グローバルビット線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
［コントローラ４０５］
コントローラ４０５は、記憶装置１１の動作全般を制御する機能を有する。コントローラ４０５は、外部から入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路４１０、列回路４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
［行回路４１０］
行回路４１０は、ＭＣ−ＳＡアレイ４２０を駆動する機能を有する。デコーダ４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ４１３、センスアンプドライバ回路４１４はセンスアンプアレイ４２３を駆動するための回路である。列セレクタ４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能を有する。列セレクタ４１３の選択信号によって、各ローカルセンスアンプアレイ４２６のスイッチアレイ４４４が制御される。センスアンプドライバ回路４１４の制御信号によって、複数のローカルセンスアンプアレイ４２６は独立して駆動される。
［列回路４１５］
列回路４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、およびこの電位差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路４１７によって行われる。
記憶装置１１の書き込み動作の概要を説明する。入出力回路４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ４２６のスイッチアレイ４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ４２５において、行回路４１０によって対象行のワード線ＷＬが選択され、選択行のメモリセル４４５にローカルセンスアンプアレイ４２６の保持データが書き込まれる。
記憶装置１１の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ４２５の１行が指定される。指定されたローカルメモリセルアレイ４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ４２６によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ４４４によって、ローカルセンスアンプアレイ４２６の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ４１６の保持データは入出力回路４１７に出力される。以上で、読み出し動作が完了する。
容量素子３００の充放電によってデータを書き換えるため、記憶装置１１には原理的には書き換え回数に制約はなく、かつ、低消費電力で、データの書き込みおよび読み出しが可能である。また、メモリセル４４５の回路構成が単純であるため、大容量化が容易である。
ＭＣ−ＳＡアレイ４２０が積層構造であることよって、ローカルセンスアンプアレイ４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ４２６にスイッチアレイ４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、記憶装置１１のアクセス時に駆動する負荷が低減されるので、本発明の一態様の半導体装置の消費電力を低減できる。
本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、本発明の一態様の半導体装置が有する演算装置の構成例について説明する。
＜ＣＰＵの構成＞
図２５は、実施の形態１で示した演算装置２１の構成例を示すブロック図である。以下では、演算装置２１がＣＰＵであるとして説明する。
図２５に示す演算装置２１は、ＣＰＵコア５０１、パワーマネージメントユニット５２１、および周辺回路５２２を有する。パワーマネージメントユニット５２１は、パワーコントローラ（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌｌｅｒ）５０２、およびパワースイッチ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）５０３を有する。周辺回路５２２は、実施の形態１で示した記憶部２０、記憶部２５の他、バスインターフェース（ＢＵＳ Ｉ／Ｆ）５０５、およびデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）５０６を有する。ＣＰＵコア５０１は、データバス５２３、制御装置（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）５０７、ＰＣ（プログラムカウンタ）５０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ Ｒｅｇｉｓｔｅｒ）５０９、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ Ｒｅｇｉｓｔｅｒ）５１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）５１１、およびレジスタファイル（Ｒｅｇｉｓｔｅｒ Ｆｉｌｅ）５１２を有する。ＣＰＵコア５０１と、記憶部２５等の周辺回路５２２とのデータのやり取りは、データバス５２３を介して行われる。
また、記憶部２０は、バスインターフェース５０５に設けてもよいし、デバッグインターフェース５０６に設けてもよい。また、記憶部２０は、ＣＰＵコア５０１に設けてもよいし、パワーマネージメントユニット５２１に設けてもよい。
制御装置５０７は、ＰＣ５０８、パイプラインレジスタ５０９、パイプラインレジスタ５１０、ＡＬＵ５１１、レジスタファイル５１２、記憶部２５、バスインターフェース５０５、デバッグインターフェース５０６、およびパワーコントローラ５０２の動作を統括的に制御することで、入力されたアプリケーション等のプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ５１１は、四則演算、論理演算等の各種演算処理を行う機能を有する。
記憶部２５は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２５では図示していないが、記憶部２５には、キャッシュメモリ等の動作を制御するコントローラが設けられている。
パイプラインレジスタ５０９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル５１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ５１１の演算処理の結果得られたデータ等を記憶することができる。
パイプラインレジスタ５１０は、ＡＬＵ５１１の演算処理に利用するデータ、またはＡＬＵ５１１の演算処理の結果得られたデータ等を一時的に記憶する機能を有するレジスタである。
バスインターフェース５０５は、演算装置２１と、演算装置２１の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５０６は、デバッグの制御を行うための命令を演算装置２１に入力するための信号の経路としての機能を有する。
パワースイッチ５０３は、演算装置２１が有する、パワーコントローラ５０２以外の各種回路への、電源供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５０３によって電源供給の有無が制御される。また、パワーコントローラ５０２はパワースイッチ５０３の動作を制御する機能を有する。
上記構成を有する演算装置２１は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア５０１が、電源供給を停止するタイミングを、パワーコントローラ５０２のレジスタに設定する。次いで、ＣＰＵコア５０１からパワーコントローラ５０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、演算装置２１内に含まれる各種レジスタと記憶部２５が、データの退避を開始する。次いで、演算装置２１が有するパワーコントローラ５０２以外の各種回路への電源供給が、パワースイッチ５０３により停止される。次いで、割込み信号がパワーコントローラ５０２に入力されることで、演算装置２１が有する各種回路への電源供給が開始される。なお、パワーコントローラ５０２にカウンタを設けておき、電源供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタと記憶部２５が、データの復帰を開始する。次いで、制御装置５０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する１つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア５０１や周辺回路５２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオン・オフが可能となり、省電力の効果が大きくなる。
ＣＰＵコア５０１や周辺回路５２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、ＯＳトランジスタ、特に実施の形態１で示したトランジスタ１００を有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしにデータを保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
図２６は、バックアップ可能なフリップフロップ回路である、フリップフロップ回路６００の構成例を示す回路図である。フリップフロップ回路６００は、第１の記憶回路６０１と、第２の記憶回路６０２と、第３の記憶回路６０３と、読み出し回路６０４と、を有する。フリップフロップ回路６００には、電位Ｖ１と電位Ｖ２の電位差が、電源電位として供給される。電位Ｖ１と電位Ｖ２は一方が高電位であり、他方が低電位である。以下、電位Ｖ１が低電位、電位Ｖ２が高電位の場合を例に挙げて、フリップフロップ回路６００の構成例について説明するものとする。
第１の記憶回路６０１は、フリップフロップ回路６００に電源電位が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、フリップフロップ回路６００に電源電位が供給されている期間において、第１の記憶回路６０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路６０１は、フリップフロップ回路６００に電源電位が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路６０１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路６０２は、第１の記憶回路６０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路６０３は、第２の記憶回路６０２に保持されているデータを読み込み記憶する（あるいは退避する）機能を有する。読み出し回路６０４は、第２の記憶回路６０２または第３の記憶回路６０３に保持されたデータを読み出して第１の記憶回路６０１に記憶する（あるいは復帰する）機能を有する。
特に、第３の記憶回路６０３は、フリップフロップ回路６００に電源電位が供給されてない期間においても、第２の記憶回路６０２に保持されているデータを読み込み記憶する（あるいは退避する）機能を有する。
図２６に示すように、第２の記憶回路６０２はトランジスタ６１２と容量素子６１９とを有する。第３の記憶回路６０３はトランジスタ６１３と、トランジスタ６１５と、容量素子６２０とを有する。読み出し回路６０４はトランジスタ６１０と、トランジスタ６１８と、トランジスタ６０９と、トランジスタ６１７と、を有する。
トランジスタ６１２は、第１の記憶回路６０１に保持されているデータに応じた電荷を、容量素子６１９に充放電する機能を有する。トランジスタ６１２は、第１の記憶回路６０１に保持されているデータに応じた電荷を容量素子６１９に対して高速に充放電できることが好ましい。具体的には、トランジスタ６１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが好ましい。
トランジスタ６１３は、容量素子６１９に保持されている電荷にしたがってオン・オフが制御される。トランジスタ６１５は、トランジスタ６１３がオン状態であるときに、配線６４４の電位に応じた電荷を容量素子６２０に充放電する機能を有する。
各素子の接続関係を具体的に説明すると、トランジスタ６１２のソースまたはドレインの一方は、第１の記憶回路６０１に接続されている。トランジスタ６１２のソースまたはドレインの他方は、容量素子６１９の一方の電極、トランジスタ６１３のゲート、およびトランジスタ６１８のゲートに接続されている。容量素子６１９の他方の電極は、配線６４２に接続されている。トランジスタ６１３のソースまたはドレインの一方は、配線６４４に接続されている。トランジスタ６１３のソースまたはドレインの他方は、トランジスタ６１５のソースまたはドレインの一方に接続されている。トランジスタ６１５のソースまたはドレインの他方は、容量素子６２０の一方の電極、およびトランジスタ６１０のゲートに接続されている。容量素子６２０の他方の電極は、配線６４３に接続されている。トランジスタ６１０のソースまたはドレインの一方は、配線６４１に接続されている。トランジスタ６１０のソースまたはドレインの他方は、トランジスタ６１８のソースまたはドレインの一方に接続されている。トランジスタ６１８のソースまたはドレインの他方は、トランジスタ６０９のソースまたはドレインの一方に接続されている。トランジスタ６０９のソースまたはドレインの他方は、トランジスタ６１７のソースまたはドレインの一方、および第１の記憶回路６０１に接続されている。トランジスタ６１７のソースまたはドレインの他方は、配線６４０に接続されている。また、図２６においては、トランジスタ６０９のゲートは、トランジスタ６１７のゲートと接続されているが、トランジスタ６０９のゲートは、必ずしもトランジスタ６１７のゲートと接続されていなくてもよい。
トランジスタ６１５としてＯＳトランジスタ、特に実施の形態１で示したトランジスタ１００を適用することができる。トランジスタ６１５のオフ電流が小さいために、フリップフロップ回路６００は、長期間電源供給なしにデータを保持することができる。トランジスタ６１５のスイッチング特性が良好であるために、フリップフロップ回路６００は、高速のバックアップとリカバリを行うことができる。
本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の一形態を、図２７および図２８を用いて説明する。
＜半導体ウエハ、チップ＞
図２７（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」とも呼ぶ）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様の半導体装置等を設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」とも呼ぶ。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図２７（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電体、半導体等を設けてもよい。分離領域７１３に導電体、半導体等を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止等を目的として、炭酸ガス等を溶解させて比抵抗を下げた純水を切削部に供給しながら行う。分離領域７１３に導電体、半導体等を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２８（Ａ）および図２８（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージとも呼ぶ。電子部品は、端子取り出し方向、端子の形状等に応じて、複数の規格、名称等が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図２８（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様の半導体装置等を形成した後、基板７１１の裏面（半導体装置等が形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合等、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線等を用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂等で封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃等による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行う（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ７２８）。そして外観形状の良否、動作不良の有無等を調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図２８（Ｂ）に示す。図２８（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２８（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図２８（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器等に用いられる。
本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等と適宜組み合わせて用いることができる。
（実施の形態４）
＜電子機器＞
本発明の一態様の半導体装置は、様々な電子機器に用いることができる。図２９に、本発明の一態様の半導体装置を用いた電子機器の具体例を示す。
図２９（Ａ）は、自動車の一例を示す外観図である。自動車９８０は、車体９８１、車輪９８２、ダッシュボード９８３、およびライト９８４等を有する。また、自動車９８０は、アンテナ、バッテリ等を備える。自動車９８０に本発明の一態様の半導体装置を適用することにより、自動車９８０の消費電力を低減することができる。
図２９（Ｂ）に示す情報端末９１０は、筐体９１１、表示部９１２、マイク９１７、スピーカ部９１４、カメラ９１３、外部接続部９１６、および操作スイッチ９１５等を有する。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末９１０は、筐体９１１の内側にアンテナ、バッテリ等を備える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末９１０に本発明の一態様の半導体装置を適用することにより、情報端末９１０の消費電力を低減することができる。
図２９（Ｃ）に示すノート型パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。また、ノート型パーソナルコンピュータ９２０は、筐体９２１の内側にアンテナ、バッテリ等を備える。ノート型パーソナルコンピュータ９２０に本発明の一態様の半導体装置を適用することにより、ノート型パーソナルコンピュータ９２０の消費電力を低減することができる。
図２９（Ｄ）に示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作スイッチ９４４、レンズ９４５、および接続部９４６等を有する。操作スイッチ９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。また、ビデオカメラ９４０は、筐体９４１の内側にアンテナ、バッテリ等を備える。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。ビデオカメラ９４０に本発明の一態様の半導体装置を適用することにより、ビデオカメラ９４０の消費電力を低減することができる。
図２９（Ｅ）にバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１および表示部９５２等を有する。また、情報端末９５０は、筐体９５１の内側にアンテナ、バッテリ等を備える。表示部９５２は、曲面を有する筐体９５１に支持されている。表示部９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末９５０を提供することができる。情報端末９５０に本発明の一態様の半導体装置を適用することにより、情報端末９５０の消費電力を低減することができる。
図２９（Ｆ）に腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９６２、バンド９６３、バックル９６４、操作スイッチ９６５、入出力端子９６６等を備える。また、情報端末９６０は、筐体９６１の内側にアンテナ、バッテリ等を備える。情報端末９６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションを実行することができる。
表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９６２はタッチセンサを備え、指やスタイラス等で画面に触れることで操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れることで、アプリケーションを起動することができる。操作スイッチ９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除等、様々な機能を持たせることができる。例えば、情報端末９６０に組み込まれたオペレーティングシステムにより、操作スイッチ９６５の機能を設定することもできる。
また、情報端末９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子９６６を介して充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電により行ってもよい。
情報端末９６０に本発明の一態様の半導体装置を適用することにより、情報端末９６０の消費電力を低減することができる。
以上、本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等と適宜組み合わせて用いることができる。
１０ 半導体装置
１１ 記憶装置
１２ 装置群
１３ 伝送路
２０ 記憶部
２１ 演算装置
２２ 補助記憶装置
２３ 電源制御装置
２４ クロック信号生成装置
２５ 記憶部
３０ インターフェース
４０ 絶縁体
４１ 絶縁体
４２ 絶縁体
４３ 絶縁体
４４ 絶縁体
４５ 絶縁体
４６ 絶縁体
４７ 絶縁体
１００ トランジスタ
１０１ 導電体
１０１ａ 導電体
１０１ｂ 導電体
１０２ 金属酸化物
１０２ａ 金属酸化物
１０２Ａ 金属酸化物
１０２ｂ 金属酸化物
１０２Ｂ 金属酸化物
１０２ｃ 金属酸化物
１０２Ｃ 金属酸化物
１０４ａ 導電体
１０４Ａ 導電体
１０４ｂ 導電体
１０５ 絶縁体
１０５Ａ 絶縁体
１０６ 導電体
１０７ 絶縁体
１０７Ａ 絶縁体
１０８ 絶縁体
１０９ 絶縁体
２００ トランジスタ
２００＿１ トランジスタ
２００＿２ トランジスタ
２０１ 導電体
２０１ａ 導電体
２０１ｂ 導電体
２０２ 金属酸化物
２０２ａ＿１ 金属酸化物
２０２ａ＿２ 金属酸化物
２０２ｂ＿１ 金属酸化物
２０２ｂ＿２ 金属酸化物
２０２ｃ 金属酸化物
２０４ａ 導電体
２０４ｂ 導電体
２０５ 絶縁体
２０６ 導電体
２０７ 絶縁体
２０８ 絶縁体
２０９ 絶縁体
２１０ 導電体
２１０ａ 導電体
２１０ｂ 導電体
２１１ 導電体
２１１ａ 導電体
２１１ｂ 導電体
３００ 容量素子
３００＿１ 容量素子
３００＿２ 容量素子
３０１ インバータ
３０２ インバータ
３０３ トランジスタ
３０４ スイッチ
３０５ スイッチ
３０６ インバータ
３０７ インバータ
３１０ 回路
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ トランジスタ
３２０ 回路
４０５ コントローラ
４１０ 行回路
４１１ デコーダ
４１２ ワード線ドライバ回路
４１３ 列セレクタ
４１４ センスアンプドライバ回路
４１５ 列回路
４１６ グローバルセンスアンプアレイ
４１７ 入出力回路
４２０ ＭＣ−ＳＡアレイ
４２２ メモリセルアレイ
４２３ センスアンプアレイ
４２５ ローカルメモリセルアレイ
４２６ ローカルセンスアンプアレイ
４４４ スイッチアレイ
４４５ メモリセル
４４６ センスアンプ
４４７ グローバルセンスアンプ
５０１ ＣＰＵコア
５０２ パワーコントローラ
５０３ パワースイッチ
５０５ バスインターフェース
５０６ デバッグインターフェース
５０７ 制御装置
５０８ ＰＣ
５０９ パイプラインレジスタ
５１０ パイプラインレジスタ
５１１ ＡＬＵ
５１２ レジスタファイル
５２１ パワーマネージメントユニット
５２２ 周辺回路
５２３ データバス
６００ フリップフロップ回路
６０１ 記憶回路
６０２ 記憶回路
６０３ 記憶回路
６０４ 回路
６０９ トランジスタ
６１０ トランジスタ
６１２ トランジスタ
６１３ トランジスタ
６１５ トランジスタ
６１７ トランジスタ
６１８ トランジスタ
６１９ 容量素子
６２０ 容量素子
６４０ 配線
６４１ 配線
６４３ 配線
６４４ 配線
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
９１０ 情報端末
９１１ 筐体
９１２ 表示部
９１３ カメラ
９１４ スピーカ部
９１５ 操作スイッチ
９１６ 外部接続部
９１７ マイク
９２０ ノート型パーソナルコンピュータ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９４０ ビデオカメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作スイッチ
９４５ レンズ
９４６ 接続部
９５０ 情報端末
９５１ 筐体
９５２ 表示部
９６０ 情報端末
９６１ 筐体
９６２ 表示部
９６３ バンド
９６４ バックル
９６５ 操作スイッチ
９６６ 入出力端子
９６７ アイコン
９８０ 自動車
９８１ 車体
９８２ 車輪
９８３ ダッシュボード
９８４ ライト

Claims (13)

  1. 第１のメモリセルと、第２のメモリセルと、を有する半導体装置であって、
    前記第１のメモリセルは、第１のトランジスタを有し、
    前記第２のメモリセルは、第２のトランジスタを有し、
    前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧よりも大きく、
    前記第１のトランジスタは、第１の金属酸化物を有し、
    前記第２のトランジスタは、第２の金属酸化物を有し、
    前記第１の金属酸化物および前記第２の金属酸化物は、チャネル形成領域を有し、
    前記第１の金属酸化物および前記第２の金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、
    前記第２の金属酸化物における、Ｉｎに対する元素Ｍの原子数比は、前記第１の金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の金属酸化物の電子親和力は、前記第１の金属酸化物の電子親和力より小さいことを特徴とする半導体装置。
  3. 第１のメモリセルと、第２のメモリセルと、を有する半導体装置であって、
    前記第１のメモリセルは、第１のトランジスタを有し、
    前記第２のメモリセルは、第２のトランジスタを有し、
    前記第１のトランジスタは、第１および第２の絶縁体と、第１および第２の半導体と、第１の導電体と、を有し、
    前記第２のトランジスタは、前記第１の絶縁体と、第３の絶縁体と、第３乃至第５の半導体と、第２の導電体と、を有し、
    前記第１の半導体は、前記第１の絶縁体の上に設けられ、
    前記第１の半導体は、第１のソース領域と、第１のドレイン領域と、前記第１のソース領域および前記第１のドレイン領域に挟まれた第１のチャネル形成領域と、を有し、
    前記第２の半導体は、前記第１のチャネル形成領域と重なる領域を有するように設けられ、
    前記第２の絶縁体は、前記第２の半導体の上に設けられ、
    前記第１の導電体は、前記第２の絶縁体の上に設けられ、
    前記第３の半導体および前記第４の半導体は、前記第１の絶縁体の上に設けられ、
    前記第３の半導体は、第２のソース領域を有し、
    前記第４の半導体は、第２のドレイン領域を有し、
    前記第５の半導体は、前記第２のソース領域と前記第２のドレイン領域に挟まれた領域である第２のチャネル形成領域を有するように設けられ、
    前記第３の絶縁体は、前記第５の半導体の上に設けられ、
    前記第２の導電体は、前記第３の絶縁体の上に設けられることを特徴とする半導体装置。
  4. 請求項３において、
    前記第１の半導体と、前記第３の半導体と、前記第４の半導体と、は同じ組成を有し、
    前記第２の半導体と、前記第５の半導体と、は同じ組成を有することを特徴とする半導体装置。
  5. 請求項３または４において、
    前記第５の半導体の電子親和力は、前記第１の半導体の電子親和力より小さいことを特徴とする半導体装置。
  6. 請求項３乃至５のいずれか一項において、
    前記第１乃至第５の半導体は、金属酸化物を含むことを特徴とする半導体装置。
  7. 請求項６において、
    前記金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含むことを特徴とする半導体装置。
  8. 請求項７において、
    前記第５の半導体における、Ｉｎに対する元素Ｍの原子数比が、前記第１の半導体における、Ｉｎに対する元素Ｍの原子数比より大きいことを特徴とする半導体装置。
  9. 請求項３乃至８のいずれか一項において、
    前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧よりも大きいことを特徴とする半導体装置。
  10. 請求項３乃至９のいずれか一項において、
    前記第１のトランジスタは、第３の導電体を有し、
    前記第３の導電体は、前記第１のチャネル形成領域と重なる領域を有するように、前記第１の導電体の下側に設けられることを特徴とする半導体装置。
  11. 請求項１乃至１０のいずれか一項において、
    記憶装置を有し、
    前記記憶装置には、前記第１のメモリセルがマトリクス状に配列されていることを特徴とする半導体装置。
  12. 請求項１１において、
    第１のインターフェースを有し、
    前記第１のインターフェースは、前記第２のメモリセルを有し、
    前記第１のインターフェースは、前記記憶装置と電気的に接続されていることを特徴とする半導体装置。
  13. 請求項１乃至１２のいずれか一項において、
    前記第２のメモリセルは、補助記憶装置内に設けられていることを特徴とする半導体装置。
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