KR101212554B1 - Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
어레이 기판 및 그 제조 방법을 제공한다.
상기 어레이 기판의 제조 방법은, 게이트 라인과 게이트 전극을 포함하는 패턴을 형성하는 단계; 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 상기 패턴 이외의 영역의 게이트 절연층을 제거하는 단계; 노광?현상에 의해 감광 수지층에 제1 비어 홀, 제2 비어 홀, 제3 비어 홀을 포함하는 패턴을 형성하는 단계; 제3 비어 홀을 개재하여 드레인 전극에 접속하는 화소 전극, 제1 접속 전극, 제2 접속 전극을 포함하는 패턴을 형성하는 단계;를 포함한다.
상기 어레이 기판의 제조 방법은, 게이트 라인과 게이트 전극을 포함하는 패턴을 형성하는 단계; 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 상기 패턴 이외의 영역의 게이트 절연층을 제거하는 단계; 노광?현상에 의해 감광 수지층에 제1 비어 홀, 제2 비어 홀, 제3 비어 홀을 포함하는 패턴을 형성하는 단계; 제3 비어 홀을 개재하여 드레인 전극에 접속하는 화소 전극, 제1 접속 전극, 제2 접속 전극을 포함하는 패턴을 형성하는 단계;를 포함한다.
Description
본 발명은 TFT-LCD 어레이 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 액정 디스플레이(Thin Film Transistor Liquid Crystal Display, 이하, TFT-LCD라고 함) 기술은 십년간 신속하게 발전하여 현재의 평판 디스플레이의 시장에서 주도적인 지위를 차지하고 있다.
TFT-LCD의 주체(主體)적인 구조는, 셀화되어 액정이 그 사이에 배치된 TFT-LCD 어레이 기판과 컬러 필터 기판을 포함한다. TFT-LCD 어레이 기판은 1계열의 패터닝 공정에 의해 제조되고, 현재의 기술은 통상 이하의 4회 패터닝 공정, 즉, 상용 마스크를 채용하여 게이트 라인과 게이트 전극의 패턴을 형성하는 제1회 패터닝 공정, 하프톤 마스크 또는 그레이톤 마스크를 채용하여 활성층, 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역의 패턴을 형성하는 제2회 패터닝 공정, 상용 마스크를 채용하여 패시베이션층의 비어 홀, 게이트 라인 패드의 비어 홀, 데이터 라인 패드의 비어 홀의 패턴을 형성하는 제3회 패터닝 공정, 상용 마스크를 채용하여 패시베이션층의 비어 홀을 개재하여 드레인 전극에 접속되는 화소 전극의 패턴을 형성하는 제4회 패터닝 공정이 채용된다.
TFT-LCD 어레이 기판의 제조 과정에 있어서, 비어 홀의 형성은 매우 중요한 공정으로, 비어 홀에 의해, 예를 들면 화소 전극을 박막 트랜지스터의 드레인 전극에 접속시키고, 게이트 라인 패드의 비어 홀 및 데이터 라인 패드의 비어 홀을 접속 전극에 접속시킨다. 도 11a 내지 도 13b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 비어 홀을 제조하는 개략도로서, 제조의 과정에 대해 이하와 같이 설명한다.
도 11a와 도 11b는, 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 감광 수지층을 도포한 후의 구조의 개략도이다. 도 11a는 박막 트랜지스터의 소재 위치의 단면도이고, 도 11b는 게이트 라인 패드 영역의 소재 위치의 단면도이다. 도 11a와 도 11b에 도시된 바와 같이, 게이트 라인(11), 게이트 전극(2), 게이트 절연층(3), 활성층(반도체층(4)과 도프 반도체층(5)의 적층을 포함함), 데이터 라인, 소스 전극(6), 드레인 전극(7)이 완성된 후, 상기 구조를 가지는 기판에 감광 수지층(8)을 도포한다.
도 12a와 도 12b는, 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 노광?현상한 후의 구조의 개략도이다. 도 12a는 박막 트랜지스터의 소재 위치의 단면도이고, 도 12b는 게이트 라인 패드 영역의 소재 위치의 단면도이다. 도 12a와 도 12b에 도시된 바와 같이, 상용 마스크에 의해 감광 수지층(8)에 대해 노광?현상한 후에, 제1 비어 홀(21)과 제3 비어 홀(23)을 형성한다. 제1 비어 홀(21)은 게이트 라인 패드 영역에서의 게이트 라인(11)의 상방에 위치하고, 게이트 절연층(3)을 노출하며, 제3 비어 홀(23)은 박막 트랜지스터에서의 드레인 전극(7)의 상방에 위치하고, 드레인 전극(7)의 표면을 노출한다.
도 13a와 도 13b는, 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 에칭 공정 후의 구조의 개략도이다. 도 13a는 박막 트랜지스터의 소재 위치의 단면도이고, 도 13b는 게이트 라인 패드 영역의 소재 위치의 단면도이다. 도 13a와 도 13b에 도시된 바와 같이, 에칭 공정에 의해 제2 비어 홀(22) 내의 게이트 절연층(3)을 에칭하여 게이트 라인(11)의 표면을 노출한다.
상기 제조 흐름에 있어서 에칭 공정이 필요하게 되고, 기판에 대해 다른 설비로 처리하며, 공정 라인이 길어 걸리는 시간이 길기 때문에, 생산 효율이 낮고, 제조 비용이 높은 등의 결함이 존재한다.
본 발명의 실시예는 TFT-LCD 어레이 기판의 제조 방법을 제공한다. 해당 방법은, 기판에 게이트 라인과 게이트 전극을 형성한 후, 상기 기판에 게이트 절연층을 퇴적하는 단계; 상기 게이트 절연층에 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 상기 패턴 이외의 영역의 게이트 절연층을 제거하는 단계; 상기 단계를 완성한 기판에 감광 수지층을 도포한 후, 노광?현상에 의해 상기 감광 수지층에 게이트 라인 패드 영역의 소재 위치에 있는 제1 비어 홀, 데이터 라인 패드 영역의 소재 위치에 있는 제2 비어 홀, 드레인 전극의 소재 위치에 있는 제3 비어 홀을 형성하는 단계; 상기 감광 수지층에 제3 비어 홀을 개재하여 드레인 전극에 접속하는 화소 전극, 제1 비어 홀을 개재하여 게이트 라인에 접속하는 제1 접속 전극, 제2 비어 홀을 개재하여 데이터 라인에 접속하는 제2 접속 전극을 형성하는 단계;를 포함한다.
본 발명의 다른 실시예는 상기 제조 방법에 의해 제조된 TFT-LCD 어레이 기판을 제공한다.
본 발명의 또 다른 실시예는, 게이트 라인, 데이터 라인, 박막 트랜지스터, 데이터 라인의 하방 및 박막 트랜지스터의 소재 영역에만 위치하는 게이트 절연층을 포함하는 TFT-LCD 어레이 기판을 제공한다.
도 1은 본 발명의 TFT-LCD 어레이 기판의 제조 방법에 의해 제조된 TFT-LCD 어레이 기판의 평면도이다.
도 2a, 2b는 본 발명의 TFT-LCD 어레이 기판의 제조 방법에서의 제1회 패터닝 공정 후의 구조의 개략도이다.
도 3a, 3b, 3c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법에서의 제2회 패터닝 공정 후의 구조의 개략도이다.
도 4a, 4b, 4c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 포토레지스트를 노광?현상한 후의 구조의 개략도이다.
도 5a, 5b, 5c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제1회 에칭 공정의 제1 에칭 단계 후의 구조의 개략도이다.
도 6a, 6b, 6c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제1회 에칭 공정의 제2 에칭 단계 후의 구조의 개략도이다.
도 7a, 7b, 7c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 애싱 (ashing) 공정 후의 구조의 개략도이다.
도 8a, 8b, 8c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제2회 에칭 공정 후의 구조의 개략도이다.
도 9a, 9b, 9c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제3회 패터닝 공정 후의 구조의 개략도이다.
도 10a, 10b, 10c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제4회 패터닝 공정 후의 구조의 개략도이다.
도 11a, 11b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 감광 수지층을 도포한 후의 구조의 개략도이다.
도 12a, 12b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 노광?현상한 후의 구조의 개략도이다.
도 13a, 13b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 에칭 공정 후의 구조의 개략도이다.
도 2a, 2b는 본 발명의 TFT-LCD 어레이 기판의 제조 방법에서의 제1회 패터닝 공정 후의 구조의 개략도이다.
도 3a, 3b, 3c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법에서의 제2회 패터닝 공정 후의 구조의 개략도이다.
도 4a, 4b, 4c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 포토레지스트를 노광?현상한 후의 구조의 개략도이다.
도 5a, 5b, 5c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제1회 에칭 공정의 제1 에칭 단계 후의 구조의 개략도이다.
도 6a, 6b, 6c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제1회 에칭 공정의 제2 에칭 단계 후의 구조의 개략도이다.
도 7a, 7b, 7c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 애싱 (ashing) 공정 후의 구조의 개략도이다.
도 8a, 8b, 8c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서 제2회 에칭 공정 후의 구조의 개략도이다.
도 9a, 9b, 9c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제3회 패터닝 공정 후의 구조의 개략도이다.
도 10a, 10b, 10c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제4회 패터닝 공정 후의 구조의 개략도이다.
도 11a, 11b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 감광 수지층을 도포한 후의 구조의 개략도이다.
도 12a, 12b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 노광?현상한 후의 구조의 개략도이다.
도 13a, 13b는 종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서 에칭 공정 후의 구조의 개략도이다.
도면을 참조하면서 본 발명의 실시예를 더 상세하게 설명한다.
본 발명의 실시예에 관한 TFT-LCD 어레이 기판의 제조 방법은, 이하의 단계를 포함한다. 즉,
단계 1: 기판에 패터닝 공정에 의해 게이트 라인과 게이트 전극을 형성한 후, 기판에 게이트 절연층을 퇴적한다.
단계 2: 게이트 절연층에 패터닝 공정에 의해 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 이들 패턴 이외의 영역의 게이트 절연층을 제거한다.
단계 3: 상기 단계를 완성한 기판에 감광 수지층을 도포한 후, 노광?현상에 의해 감광 수지층에 게이트 라인 패드 영역의 소재 위치에 있는 제1 비어 홀, 데이터 라인 패드 영역의 소재 위치에 있는 제2 비어 홀, 드레인 전극의 소재 위치에 있는 제3 비어 홀을 형성한다.
단계 4: 감광 수지층에 패터닝 공정에 의해 제3 비어 홀을 개재하여 드레인 전극에 접속하는 화소 전극, 제1 비어 홀을 개재하여 게이트 라인에 접속하는 제1 접속 전극, 제2 비어 홀을 개재하여 데이터 라인에 접속하는 제2 접속 전극을 포함하는 패턴을 형성한다.
본 발명의 실시예에 관한 TFT-LCD 어레이 기판의 제조 방법은, 제2회 패터닝 공정에서 활성층, 데이터 라인, 소스 전극, 드레인 전극의 패턴 이외의 영역의 게이트 절연층을 에칭함으로써, 제3회 패터닝 공정에서 에칭 공정 없어도 비어 홀을 형성할 수 있어 공정을 간소화시키고, 유효하게 생산 효율을 향상시키며, 제조 비용을 저감함과 동시에, 제조의 품질을 더 향상시켰다.
도 1은 본 발명의 TFT-LCD 어레이 기판의 제조 방법에 의해 제조된 TFT-LCD 어레이 기판의 평면도로서, 하나의 화소 유닛의 구조가 반영되었다.
해당 TFT-LCD 어레이 기판의 주체 구조는, 기판에 형성된 게이트 라인(11), 데이터 라인(12), 화소 전극(13), 박막 트랜지스터를 포함한다. 서로 수직하는 게이트 라인(11)과 데이터 라인(12)은 화소 영역을 이루고, 박막 트랜지스터와 화소 전극(13)은 화소 영역 내에 형성되며, 게이트 라인(11)은 박막 트랜지스터에 온?오프 신호를 제공하기 위해 이용되고, 데이터 라인(12)은 화소 전극(13)에 데이터 신호를 제공하기 위해 이용된다.
도 2a 내지 도 10c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제조 공정의 개략도로서, 이들 도면에 의해 본 발명의 기술안을 더 설명한다. 이하의 설명에 있어서, 패터닝이라는 공정에는 포토레지스트의 도포, 마스킹, 포토레지스트의 노광과 현상, 에칭, 포토레지스트의 제거 등을 포함하고, 포토레지스트에 대해서는 포지티브 포토레지스트를 예로 한다.
도 2a, 2b는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제1회 패터닝 공정 후의 구조의 개략도이다. 도 2a는 도 1의 A-A방향의 단면도이고, 도 2b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이다.
우선, 마그네트론 스퍼터링법 또는 증착법에 의해, 기판(1)(예를 들면, 유리 기판 또는 석영 기판)에 1층의 게이트 금속 박막을 퇴적하고, 게이트 금속 박막에는 Mo, Al, Al-Ni합금, Mo-W합금, Cr 또는 Cu 등의 금속의 단층 박막이 채용되고, 상기 단층 박막으로 이루어진 복층의 복합 박막이 채용되어도 된다. 도 2a, 2b에 도시된 바와 같이, 상용 마스크에 의해 게이트 금속 박막에 대해 패터닝을 행하여 기판(1)에 게이트 전극(2)과 게이트 라인(11)을 포함하는 패턴을 형성한다.
도 3a, 3b, 3c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정 후의 구조의 개략도이다. 도 3a는 도 1의 A-A선의 단면도이고, 도 3b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 (所在)위치의 단면도이며, 도 3c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다.
도 2a, 2b에 도시된 패터닝을 완성한 기판에, 우선, 플라즈마 강화 화학적 기상 증착법(PRCVD라고 함)에 의해 게이트 절연층, 반도체 박막, 도프 반도체 박막을 연속적으로 퇴적한 후, 마그네트론 스퍼터링법 또는 증착법에 의해 소스?드레인 금속 박막을 퇴적한다. 게이트 절연층(3)에는 산화 실리콘, 질화 실리콘 또는 질소 산화 실리콘 등이 채용되고, 소스?드레인 금속 박막에는 Mo, Al, Al-Ni합금, Mo-W합금, Cr 또는 Cu 등의 금속의 단층 박막이 채용되며, 상기 단층 박막으로 이루어진 복층의 복합 박막이 채용되어도 된다. 도 3a, 3b, 3c에 도시된 바와 같이, 하프톤 또는 그레이톤 마스크를 채용하여 제2회 패터닝 공정에 의해 활성층, 데이터 라인(12), 소스 전극(6), 드레인 전극(7)을 포함하는 패턴을 형성함과 동시에, 활성층, 데이터 라인(12), 소스 전극(6), 드레인 전극(7)의 패턴 이외의 영역의 게이트 절연층을 제거한다. 이번의 패터닝 공정은, 멀티 단계의 에칭 방법을 채용한 패터닝 공정으로, 공정의 과정에 대해서는 이하와 같이 구체적으로 설명한다.
도 4a, 4b, 4c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서, 포토레지스트를 노광?현상한 후의 구조의 개략도이다. 도 4a는 도 1의 A-A선의 단면도이고, 도 4b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 4c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다.
도 4a, 4b, 4c에 도시된 바와 같이, 우선, 게이트 절연층(3), 반도체 박막(31), 도프 반도체 박막(32)을 차례대로 퇴적한 후, 소스?드레인 금속 박막(33)을 퇴적하고, 소스?드레인 금속 박막(33)에 1층의 포토레지스트(30)를 도포함과 동시에, 하프톤 또는 그레이톤 마스크에 의해 포토레지스트(30)에 대해 노광?현상을 행하여, 포토레지스트(30)에 데이터 라인, 소스 전극, 드레인 전극의 패턴의 소재 영역에 대응하는 미노광 영역(A)(포토레지스트 완전 보류 영역), 소스 전극과 드레인 전극 사이에 있는 TFT 채널 영역의 패턴의 소재 영역에 대응하는 일부 노광 영역(C)(포토레지스트 일부 보류 영역), 상기 패턴 이외의 영역에 대응하는 완전 노광 영역(B)(포토레지스트 완전 제거 영역)을 형성한다. 도 4b에 도시된 게이트 라인 패드 영역은 완전 노광 영역이고, 도 4c에 도시된 데이터 라인 패드 영역은 미노광 영역이다.
도 5a, 5b, 5c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서, 제1회 에칭 공정의 제1 에칭 단계 후의 구조의 개략도이다. 도 5a는 도 1의 A-A선의 단면도이고, 도 5b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 5c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다. 도 5a, 5b, 5c에 도시된 바와 같이, 습식 에칭 공정에 의해, 완전 노광 영역의 소스?드레인 금속 박막을 완전히 에칭하여 데이터 라인(12)의 패턴을 형성한다.
도 6a, 6b, 6c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서, 제1회 에칭 공정의 제2 에칭 단계 후의 구조의 개략도이다. 도 6a는 도 1의 A-A선의 단면도이고, 도 6b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 6c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다. 도 6a, 6b, 6c에 도시된 바와 같이, 건식 에칭 공정에 의해, 완전 노광 영역의 도프 반도체 박막(32)과 반도체 박막(31)을 완전히 에칭함과 동시에, 게이트 절연층(3)의 두께의 일부를 에칭하여 활성층의 패턴을 형성한다.
도 7a, 7b, 7c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서, 애싱 공정 후의 구조의 개략도이다. 도 7a는 도 1의 A-A선의 단면도이고, 도 7b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 7c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다. 도 7a, 7b, 7c에 도시된 바와 같이, 애싱 공정에 의해 포토레지스트를 얇게 하고, 일부 노광 영역의 포토레지스트를 제거하여 해당 영역의 소스?드레인 금속 박막을 노출하는데, 미노광 영역에서의 포토레지스트는 여전히 부분적으로 보류된다.
도 8a, 8b, 8c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정에 있어서, 제2회 에칭 공정 후의 구조의 개략도이다. 도 8a는 도 1의 A-A선의 단면도이고, 도 8b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 8c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다. 도 8a, 8b, 8c에 도시된 바와 같이, 에칭 공정에 의해 일부 노광 영역의 소스?드레인 금속 박막(33)과 도프 반도체층(5)을 완전히 에칭함과 동시에, 반도체층(4)의 두께의 일부를 에칭하여 소스 전극(6), 드레인 전극(7), TFT 채널 영역의 패턴을 형성하고, 완전 노광 영역에서의 게이트 절연층(3)의 두께의 남겨진 부분을 에칭하여 게이트 라인(11)을 노출한다.
마지막으로, 남겨진 포토레지스트를 제거하고, 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제2회 패터닝 공정이 완성된다. 도 3a, 3b, 3c에 도시된 바와 같이, 이번의 패터닝 공정 후, 활성층(반도체층(4)과 도프 반도체층(5)의 적층을 포함함)은 게이트 절연층(3)에 형성됨과 동시에, 게이트 전극(2)의 상방에 위치한다. 소스 전극(6)과 드레인 전극(7)은 활성층에 형성되고, 소스 전극(6)의 일단은 게이트 전극(2)의 상방에 위치하며, 타단은 데이터 라인(12)에 접속된다. 드레인 전극(7)의 일단은 게이트 전극(2)의 상방에 위치함과 동시에, 소스 전극(6)에 마주하여 배치되고, 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성된다. TFT 채널 영역의 도프 반도체층(5)은 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부도 에칭되어 TFT 채널 영역의 반도체층(4)이 노출된다. 활성층과 데이터 라인(12)(게이트 라인(11)과 데이터 라인(12)이 겹친 영역을 포함함)의 소재 영역 이외의 영역에서의 게이트 절연층(3)은 전부 에칭되며, 게이트 라인 패드 영역에 게이트 라인(11)이 노출되고, 데이터 라인 패드 영역에 데이터 라인(12)이 노출되며, 데이터 라인(12)의 하방에 도프 반도체 박막(32)과 반도체 박막(31)이 보류된다.
도 9a, 9b, 9c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제3회 패터닝 공정 후의 구조의 개략도이다. 도 9a는 도 1의 A-A선의 단면도이고, 도 9b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 9c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다.
도 3a, 3b, 3c의 패터닝을 완성한 기판에 스핀코트 또는 다른 방법에 의해 1층의 감광 수지층(8)을 도포하고, 상용 마스크에 의해 감광 수지층(8)에 대해 노광?현상을 한 후, 제1 비어 홀(21), 제2 비어 홀(22), 제3 비어 홀(23)을 포함하는 패턴을 형성한다. 도 9a, 9b, 9c에 도시된 바와 같이, 제1 비어 홀(21)은 게이트 라인 패드 영역의 소재 위치에 있고, 제1 비어 홀(21) 내에 게이트 라인(11)의 표면이 노출되며, 제2 비어 홀(22)은 데이터 라인 패드 영역의 소재 위치에 있고, 제2 비어 홀(22) 내에 데이터 라인(12)의 표면이 노출되며, 제3 비어 홀(23)은 드레인 전극(7)의 소재 위치에 있고, 제3 비어 홀(23) 내에 드레인 전극(7)의 표면이 노출된다. 또한, 감광 수지층은 기판에 도포되기 때문에, 감광 수지층은 평탄한 표면을 가진다. 종래 기술의 유전율이 6.5 정도이고, 두께가 0.5μm 내지 0.8μm인 패시베이션층(예를 들면, SiNx)을 채용하는 경우와 비교하여, 본 발명의 실시예에 채용되는 감광 수지층의 두께는 1.5μm 내지 5μm이고, 유전율은 2.4 내지 4.0이다. 그 때문에, 본 발명의 실시예에 의해 유전 (誘電)) 능력을 향상시키고, 제품의 내간섭성과 휘도의 균일성을 개선하였다.
도 10a, 10b, 10c는 본 발명의 TFT-LCD 어레이 기판의 제조 방법의 제4회 패터닝 공정 후의 구조의 개략도이다. 도 10a는 도 1의 A-A선의 단면도이고, 도 10b는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 게이트 라인 패드 영역의 소재 위치의 단면도이며, 도 10c는 본 발명의 TFT-LCD 어레이 기판의 구조에서의 데이터 라인 패드 영역의 소재 위치의 단면도이다.
도 9a, 9b, 9c의 패터닝을 완성한 기판에 마그네트론 스퍼터링법 또는 증착법에 의해 투명 도전 박막을 퇴적하고, 투명 도전 박막에는 ITO, IZO 또는 산화 알루미늄 아연 등의 재료가 채용되고, 다른 금속 및 금속 산화물을 채용해도 된다. 도 10a, 10b, 10c에 도시된 바와 같이, 상용 마스크를 채용하는 패터닝 공정에 의해 화소 전극(13), 제1 접속 전극(14), 제2 접속 전극(15)을 포함하는 패턴을 형성한다. 제1 접속 전극(14)은 제1 비어 홀(21) 상을 피복하고, 제1 비어 홀(21)을 개재하여 게이트 라인(11)에 접속된다. 제2 접속 전극(15)은 제2 비어 홀(22) 상을 피복하고, 제2 비어 홀(22)을 개재하여 데이터 라인(12)에 접속된다. 화소 전극(13)은 화소 영역 내에 형성되고, 제3 비어 홀(23)을 개재하여 드레인 전극(7)에 접속된다.
본 발명의 실시예의 상기 기술안에 있어서, 제2회 패터닝 공정에서의 제2회 에칭 공정은 다종의 에칭 방법에 의해 완성할 수 있다. 다음은 구체적인 예에 의해 상세하게 설명한다.
본 발명의 실시예의 TFT-LCD 어레이 기판의 제조 방법에 관한 제1예는 건식 에칭 방법을 채용한 기술안으로, 그 제2회 패터닝 공정에서의 제2회 에칭 공정은 이하의 단계를 포함한다. 즉,
단계 11: 제1 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 소스?드레인 금속 박막을 완전히 에칭하고, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 일부를 에칭한다.
단계 12: 제2 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 도프 반도체층과 반도체층의 두께의 일부를 완전히 에칭하고, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 일부를 에칭한다.
단계 13: 제3 단계의 건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 남겨진 부분을 에칭하여 게이트 라인을 노출하고, 포토레지스트 일부 보류 영역에 있어서 에칭을 행하여 TFT 채널 영역의 패턴을 형성한다.
상기 예시에 있어서, 제2회 에칭 공정을 3개의 단계로 나누는 목적은, 다른 에칭 대상에 대응하는 공정 파라미터를 채용함으로써 에칭의 품질을 확보하기 위해서이다. 제1 단계의 건식 에칭 공정에 있어서 주로 소스?드레인 금속 박막을 에칭하기 때문에, 이 단계에서 에칭된 완전 노광 영역의 게이트 절연층의 두께는 얇다. 또한, 에칭의 균일성을 향상시키기 위해, 소량의 비활성 가스를 넣어도 된다. 제2 단계의 건식 에칭 공정에 있어서 주로 도프 반도체층과 반도체층을 에칭하는데, 에칭의 방법이 유사하기 때문에, 이 단계에서 에칭된 완전 노광 영역의 게이트 절연층의 두께는 두껍고, 게이트 절연층의 두께의 대부분이 얇아질 수 있다. 제3 단계의 건식 에칭 공정에 있어서 주로 게이트 절연층의 두께의 남겨진 부분을 에칭하는데, 에칭 방법이 유사하기 때문에, 이 단계에서 일부 노광 영역(즉, TFT 채널 영역)의 반도체층이 에칭되어 최종의 TFT 채널 영역의 패턴이 형성된다.
이하, 예를 들어 설명한다. 게이트 절연층의 두께는 3600Å 내지 4400Å이고, 반도체 박막의 두께는 1500Å 내지 2100Å이며, 도프 반도체 박막의 두께는 400Å 내지 600Å이고, 소스 드레인 금속 박막의 두께는 2000Å 내지 2400Å이어도 된다. 제1회 에칭 공정의 제1 에칭 단계에 있어서 습식 에칭 공정이 채용되기 때문에, 포토레지스트 완전 제거 영역의 소스?드레인 금속 박막이 완전히 에칭된다. 제1회 에칭 공정의 제2 에칭 단계에 있어서 포토레지스트 완전 제거 영역의 도프 반도체 박막과 반도체 박막은 완전히 에칭됨과 동시에, 게이트 절연층의 21000Å 내지 22000Å 두께가 에칭된다. 제2회 에칭 공정의 제1 단계의 건식 에칭 공정에 있어서 건식 에칭 공정이 채용되기 때문에, 포토레지스트 일부 보류 영역의 소스?드레인 금속 박막을 완전히 에칭하는 과정에 있어서, 포토레지스트 완전 제거 영역의 게이트 절연층도 에칭되고, 에칭된 두께는 100Å 내지 300Å이다. 제2회 에칭 공정의 제2 단계의 건식 에칭 공정에 있어서 에칭 방법은 유사하기 때문에, 포토레지스트 일부 보류 영역의 도프 반도체 박막의 400Å 내지 600Å 두께와 반도체 박막의 800Å 내지 1000Å 두께가 에칭될 때, 포토레지스트 완전 제거 영역의 게이트 절연층의 1200Å 내지 1600Å 두께도 에칭된다. 이렇게 하여, 포토레지스트 완전 제거 영역의 게이트 절연층의 두께는 200Å 내지 300Å만 남는다. 마지막으로, 제2회 에칭 공정의 제3 단계의 건식 에칭 공정에 있어서, 게이트 절연층의 두께의 남겨진 부분인 200Å 내지 300Å가 완전히 에칭됨과 동시에, TFT 채널 영역의 반도체층도 에칭된다.
본 예에 있어서, 제1회 에칭 공정의 제2 에칭 단계부터 제2 에칭 공정의 제3 단계의 건식 에칭 공정까지는 전부 건식 에칭이 채용되기 때문에, 에칭 공정은 전부 동일한 설비로 연속적으로 완성할 수 있다.
본 발명의 실시예의 TFT-LCD 어레이 기판의 제조 방법에 관한 제2예는 애싱 공정을 가지는 기술안으로, 그 제2 패터닝 공정에서의 제2 에칭 공정은 이하의 단계를 포함한다. 즉,
단계 21: 제1 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 소스?드레인 금속 박막을 완전히 에칭하고, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 일부를 에칭한다.
단계 22: 애싱 공정에 의해, 포토레지스트의 두께를 감소함과 동시에, 포토레지스트의 피복 영역을 축소한다.
단계 23: 제2 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 도프 반도체층과 반도체층의 두께의 일부를 완전히 에칭하고, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 일부를 에칭한다.
단계 24: 제3 단계의 건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 남겨진 부분을 에칭하여 게이트 라인을 노출하고, 포토레지스트 일부 보류 영역에 있어서 에칭을 행하여 TFT 채널 영역의 패턴을 형성한다.
본 예의 주요 공정 흐름 및 관련되는 공정 파라미터는 상기 제1예와 같고, 다른 점은 이하와 같다. 즉, 본 예는, 제1 단계의 건식 에칭 공정과 제2 단계의 건식 에칭 공정 사이에 포토레지스트 애싱 공정이 추가되어 포토레지스트의 두께를 감소함과 동시에, 포토레지스트의 피복 영역을 축소함으로써, 채널 영역의 도프 반도체층을 완전히 노출하고, 후속의 에칭 공정에 있어서 채널 영역에 도프 반도체층의 잔류가 발생하지 않음을 확보할 수 있으며, TFT 채널 영역의 패턴의 에칭 품질을 향상시켰다.
본 발명의 실시예의 TFT-LCD 어레이 기판의 제조 방법에 관한 제3예는 습식 에칭 방법과 건식 에칭 방법을 채용한 기술안으로, 그 제2 패터닝 공정에서의 제2 에칭 공정은 이하의 단계를 포함한다. 즉,
단계 31: 제1 단계의 습식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 소스?드레인 금속 박막을 완전히 에칭한다.
단계 32: 애싱 공정에 의해, 포토레지스트의 두께를 감소함과 동시에, 포토레지스트의 피복 영역을 축소한다.
단계 33: 제2 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에 있어서 도프 반도체층과 반도체층의 두께의 일부를 완전히 에칭하고, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 일부를 에칭한다.
단계 34: 제3 단계의 건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역에 있어서 게이트 절연층의 두께의 남겨진 부분을 에칭하여 게이트 라인을 노출하고, 포토레지스트 일부 보류 영역에 있어서 에칭을 행하여 TFT 채널 영역의 패턴을 형성한다.
본 예의 주요 공정 흐름은 상기 제2예와 같고, 다른 점은 이하와 같다. 즉, 본 예는 제1 단계에서 습식 에칭 공정이 채용되고, 소스?드레인 금속 박막에 용이하게 건식 에칭되지 않는 금속 재료(예를 들면, Al 또는 AlNd 등)가 채용되는 경우, 본 예에 의해 소스?드레인 금속 박막의 에칭을 실현할 수 있다.
본 발명의 실시예에 따르면, 본 발명의 실시예에 관한 TFT-LCD 어레이 기판의 제조 방법에 의해 제조되는 TFT-LCD 어레이 기판이 더 제공된다. 도 1, 도 10a, 도 10b 및 도 10c에 도시된 바와 같이, 본 발명의 실시예에 관한 TFT-LCD 어레이 기판의 주체 구조는, 기판(1)에 형성된 게이트 라인(11), 데이터 라인(12), 화소 전극(13), 박막 트랜지스터를 포함하고, 서로 수직하는 게이트 라인(11)과 데이터 라인(12)은 화소 영역을 이루며, 박막 트랜지스터와 화소 전극(13)은 화소 영역 내에 형성된다. 게이트 라인(11)은 박막 트랜지스터에 온?오프 신호를 제공하기 위해 이용되고, 데이터 라인(12)은 화소 전극(13)에 데이터 신호를 제공하기 위해 이용된다. 구체적으로, 박막 트랜지스터는 게이트 전극(2), 활성층, 소스 전극(6), 드레인 전극(7)을 포함하고, 게이트 전극(2)과 게이트 라인(11)은 기판(1)에 형성되며, 소스 전극(2)은 드레인 전극(11)에 접속된다. 게이트 절연층(3)은 게이트 전극(2)의 소재 영역 및 게이트 라인(11)과 데이터 라인(12)이 겹치는 영역에 형성되고, 활성층(반도체층(4)과 도프 반도체층(5)의 적층을 포함함)은 게이트 절연층(3)에 형성됨과 동시에, 게이트 전극(2)의 상방에 위치한다. 소스 전극(6)과 드레인 전극(7)은 활성층에 형성되고, 소스 전극(6)의 일단은 게이트 전극(2)의 상방에 위치하며, 타단은 데이터 라인(12)에 접속된다. 드레인 전극(7)의 일단은 게이트 전극(2)의 상방에 위치하고, 타단은 화소 전극(13)에 접속된다. 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성되고, TFT 채널 영역의 도프 반도체층(5)은 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부도 에칭되어 TFT 채널 영역의 반도체층(4)이 노출된다. 감광 수지층(8)은 데이터 라인(12), 소스 전극(6), 드레인 전극(7)에 형성됨과 동시에, 기판(1)의 전체를 피복하며, 게이트 라인 패드 영역에 제1 비어 홀(21)이 형성되고, 데이터 라인 패드 영역에 제2 비어 홀(22)이 형성되며, 드레인 전극(7)의 소재 위치에 제3 비어 홀(23)이 형성된다. 또한, 화소 전극(13), 제1 접속 전극(14), 제2 접속 전극(15)은 감광 수지층(8)에 형성되며, 제1 접속 전극(14)은 제1 비어 홀(21) 상을 피복하고, 제1 비어 홀(21)을 개재하여 게이트 라인(11)에 접속된다. 제2 접속 전극(15)은 제2 비어 홀(22) 상을 피복하고, 제2 비어 홀(22)을 개재하여 데이터 라인(12)에 접속된다. 화소 전극(13)은 화소 영역 내에 형성되고, 제3 비어 홀(23)을 개재하여 드레인 전극(7)에 접속된다.
마지막으로 이하를 설명한다. 상기 실시예는 본 발명의 기술안을 설명하는 것으로, 한정하는 것이 아니다. 바람직한 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자는 본 발명에 기재된 기술안을 수정하거나 또는 균등하게 교환해도 된다고 이해해야 한다. 이들 수정 또는 교환은 대응하는 기술안의 본질을 본 발명의 각 실시예의 기술안의 정신과 범위에서 벗어나게 하지 않는다.
1: 기판
2: 게이트 전극
3: 게이트 절연층
4: 반도체층
5: 도프 반도체층
6: 소스 전극
7: 드레인 전극
8: 감광 수지층
11: 게이트 라인
12: 데이터 라인
13: 화소 전극
14: 제1 접속 전극
15: 제2 접속 전극
21: 제1 비어 홀
22: 제2 비어 홀
23: 제3 비어 홀
30: 포토레지스트
31: 반도체 박막
32: 도프 반도체 박막
33: 소스?드레인 금속 박막
2: 게이트 전극
3: 게이트 절연층
4: 반도체층
5: 도프 반도체층
6: 소스 전극
7: 드레인 전극
8: 감광 수지층
11: 게이트 라인
12: 데이터 라인
13: 화소 전극
14: 제1 접속 전극
15: 제2 접속 전극
21: 제1 비어 홀
22: 제2 비어 홀
23: 제3 비어 홀
30: 포토레지스트
31: 반도체 박막
32: 도프 반도체 박막
33: 소스?드레인 금속 박막
Claims (12)
- TFT-LCD 어레이 기판의 제조 방법으로서,
기판에 게이트 라인과 게이트 전극을 형성한 후, 상기 기판에 게이트 절연층을 퇴적하는 단계;
상기 게이트 절연층에 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 상기 패턴 이외의 영역의 게이트 절연층을 제거하는 단계;
그 다음 상기 기판에 감광 수지층을 형성한 후, 노광?현상에 의해 상기 감광 수지층에 게이트 라인 패드 영역의 소재 (所在) 위치에 있으면서 상기 게이트 라인을 노출시키는 제1 비어 홀, 데이터 라인 패드 영역의 소재 위치에 있으면서 상기 데이트 라인을 노출시키는 제2 비어 홀, 드레인 전극의 소재 위치에 있으며서 상기 드레인 전극을 노출시키는 제3 비어 홀을 형성하는 단계;
상기 감광 수지층에 제3 비어 홀을 개재하여 드레인 전극에 접속하는 화소 전극, 제1 비어 홀을 개재하여 게이트 라인에 접속하는 제1 접속 전극, 제2 비어 홀을 개재하여 데이터 라인에 접속하는 제2 접속 전극을 형성하는 단계;를 포함하는 TFT-LCD 어레이 기판의 제조 방법. - 제1항에 있어서,
상기 게이트 절연층에 패터닝 공정에 의해 활성층, 데이터 라인, 소스 전극, 드레인 전극을 포함하는 패턴을 형성함과 동시에, 상기 패턴 이외의 영역의 게이트 절연층을 제거하는 단계는,
상기 게이트 절연층에 반도체 박막, 도프 반도체 박막, 소스?드레인 금속 박막을 차례대로 형성하는 단계;
상기 소스?드레인 금속 박막에 포토레지스트를 도포하고, 하프톤 또는 그레이톤 마스크에 의해 포토레지스트에 대해 노광?현상을 행한 후, 포토레지스트에 데이터 라인, 소스 전극, 드레인 전극의 패턴의 소재 (所在) 영역에 대응하는 포토레지스트 완전 보류 영역, 소스 전극과 드레인 전극 사이에 있는 TFT 채널 영역의 패턴의 소재 영역에 대응하는 포토레지스트 일부 보류 영역, 상기 패턴 이외의 영역에 대응하는 포토레지스트 완전 제거 영역을 형성하는 단계;
습식 에칭 공정에 의해, 포토레지스트 완전 제거 영역의 소스?드레인 금속 박막을 완전히 에칭하는 단계;
건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역의 도프 반도체 박막과 반도체 박막을 완전히 에칭함과 동시에, 게이트 절연층의 두께의 일부를 에칭하는 단계;
애싱 공정에 의해, 포토레지스트 일부 보류 영역의 포토레지스트를 제거하여 상기 포토레지스트 일부 보류 영역의 소스?드레인 금속 박막을 노출시킴과 동시에, 포토레지스트 완전 보류 영역의 포토레지스트를 얇게 하는 단계;
에칭 공정에 의해, 포토레지스트 일부 보류 영역의 소스?드레인 금속 박막과 도프 반도체층을 완전히 에칭하고, 반도체층의 두께의 일부를 에칭함과 동시에, 포토레지스트 완전 제거 영역의 게이트 절연층을 에칭하는 단계;
남겨진 포토레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법. - 제2항에 있어서,
에칭 공정에 의해, 포토레지스트 일부 보류 영역의 소스?드레인 금속 박막과 도프 반도체층을 완전히 에칭하고, 반도체층의 두께의 일부를 에칭함과 동시에, 포토레지스트 완전 제거 영역의 게이트 절연층을 에칭하는 단계는,
제1 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에서 소스?드레인 금속 박막을 완전히 에칭하고, 포토레지스트 완전 제거 영역에서 게이트 절연층의 두께의 일부를 에칭하는 단계;
제2 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에서 도프 반도체층과 반도체층의 두께의 일부를 완전히 에칭하고, 포토레지스트 완전 제거 영역에서 게이트 절연층의 두께의 일부를 에칭하는 단계;
제3 단계의 건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역에서 게이트 절연층의 두께의 남겨진 부분을 에칭하여 게이트 라인을 노출시키고, 포토레지스트 일부 보류 영역에서 에칭을 하여 TFT 채널 영역의 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법. - 제3항에 있어서,
상기 제1 단계의 건식 에칭 공정과 제2 단계의 건식 에칭 공정 사이에 애싱 공정에 의해, 포토레지스트의 두께를 감소함과 동시에, 포토레지스트의 피복 영역을 축소하는 단계를 더 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법. - 제2항에 있어서,
에칭 공정에 의해, 포토레지스트 일부 보류 영역의 소스?드레인 금속 박막과 도프 반도체층을 완전히 에칭하고, 반도체층의 두께의 일부를 에칭함과 동시에, 포토레지스트 완전 제거 영역의 게이트 절연층을 에칭하는 단계는,
제1 단계의 습식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에서 소스?드레인 금속 박막을 완전히 에칭하는 단계;
애싱 공정에 의해, 포토레지스트의 두께를 감소함과 동시에, 포토레지스트의 피복 영역을 축소하는 단계;
제2 단계의 건식 에칭 공정에 의해, 포토레지스트 일부 보류 영역에서 도프 반도체층과 반도체층의 두께의 일부를 완전히 에칭하고, 포토레지스트 완전 제거 영역에서 게이트 절연층의 두께의 일부를 에칭하는 단계;
제3 단계의 건식 에칭 공정에 의해, 포토레지스트 완전 제거 영역에서 게이트 절연층의 두께의 남겨진 부분을 에칭하여 게이트 라인을 노출시키고, 포토레지스트 일부 보류 영역에서 에칭을 하여 TFT 채널 영역의 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법. - 기판;
상기 기판에 형성된 게이트 라인 및 상기 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극;
상기 게이트 전극에 형성된 게이트 절연층;
상기 게이트 절연층에 형성된 데이터 라인 및 상기 박막 트랜지스터의 활성층, 소스 전극, 드레인 전극; 및
화소 전극을 포함하며,
상기 소스 전극과 드레인 전극은 활성층에 형성되고, 소스 전극과 드레인 전극 사이에 TFT 채널 영역이 형성되며, 상기 데이터 라인이 상기 드레인 전극과 연결되고,
상기 화소 전극 및 상기 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인이 교차하여 정의한 화소 영역 내에 형성되고, 상기 절연층은 데이터 라인의 하방 및 박막 트랜지스터 소재 영역에만 위치하는 TFT-LCD 어레이 기판. - 삭제
- 제6항에 있어서,
상기 소스 전극의 일단은 게이트 전극의 상방에 위치하고, 타단은 데이터 라인에 접속하며, 상기 드레인 전극의 일단은 게이트 전극의 상방에 위치하고, 타단은 화소 전극에 접속하며, 상기 TFT 채널 영역의 도프 반도체층은 완전히 에칭됨과 동시에, 반도체층의 두께의 일부도 에칭됨으로써 TFT 채널 영역의 반도체층이 노출되는 것을 특징으로 하는 TFT-LCD 어레이 기판. - 제6항에 있어서,
상기 게이트 라인, 데이터 라인, 상기 박막 트랜지스터에 감광 수지층이 피복되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판. - 제9항에 있어서,
게이트 라인 패드 영역의 감광 수지층에 제1 비어 홀이 형성되어 상기 게리트 라인을 노출시키고, 데이터 라인 패드 영역의 감광 수지층에 제2 비어 홀이 형성되어 상기 데이터 라인을 노출시키며, 상기 박막 트랜지스터의 드레인 전극의 소재 위치에 있는 감광 수지층에 제3 비어 홀이 형성되어 상기 드레인 전극을 노출시키는 것을 특징으로 하는 TFT-LCD 어레이 기판. - 제9항에 있어서,
상기 감광 수지층에 제1 비어 홀을 개재하여 게이트 라인에 접속하는 제1 접속 전극, 제2 비어 홀을 개재하여 데이터 라인에 접속하는 제2 접속 전극, 제3 비어 홀을 개재하여 드레인 전극에 접속하는 상기 화소 전극이 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판. - 제1항에 기재된 TFT-LCD 어레이 기판의 제조 방법에 의해 제조되는 TFT-LCD 어레이 기판.
Applications Claiming Priority (2)
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